JP4422584B2

JP4422584B2 - 半導体記憶装置

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Publication number: JP4422584B2
Application number: JP2004263897A
Authority: JP
Inventors: 剛至井上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2004-09-10
Filing date: 2004-09-10
Publication date: 2010-02-24
Anticipated expiration: 2024-09-10
Also published as: JP2006079756A

Description

本発明は、メモリセルを行方向及び列方向に夫々複数配列し、同一行のメモリセルの夫々が、その一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、その他端側を共通のビット線に接続してなるクロスポイントタイプのメモリセルアレイを有する半導体記憶装置に関する。

近年、メモリセルが記憶素子以外の選択用素子を備えず、記憶素子が直接、メモリセル内でデータ線（行選択線）とビット線（列選択線）に接続してメモリセルアレイを形成するクロスポイントタイプの半導体記憶装置（以下、適宜、「クロスポイントメモリ」と称す。）の開発が進んでいる（例えば、下記特許文献１参照）。

当該クロスポイントメモリは、メモリセルアレイのデータ線とビット線の各交点（クロスポイント部）に可変抵抗素子を各別に配置し、各可変抵抗素子の下部電極または上部電極の一方をデータ線に、他方をビット線に接続してメモリセルを形成している。例えば、下記の特許文献１に開示された「抵抗性クロスポイントメモリセルアレイのための等電圧検知方法」では、データ線とビット線に夫々所定電圧を供給し、ＭＲＡＭ（磁気ランダムアクセスメモリ）のメモリセルの抵抗状態を検出している。

この特許文献１によれば、選択されたメモリセルを読み出しする時、選択されたデータ線に第１の電圧を印加し、選択及び非選択のビット線と非選択のデータ線とに第１の電圧より低い第２の電圧を印加して、選択されたメモリセルの抵抗状態つまり記憶状態を検知している。また、データ線とビット線の関係を交替して、選択されたメモリセルを読み出す時、選択されたビット線に第３の電圧Ｖ２を印加し、選択及び非選択のデータ線と非選択のビット線とに第３の電圧Ｖ２より高い第４の電圧Ｖ１を印加して、選択されたメモリセルの抵抗状態を検知するようにしても構わない。このような電圧印加方法を採用することで、非選択のメモリセルを流れるリーク電流（回り込み電流）を抑制し、選択データ線、選択メモリセル、選択ビット線を流れる読み出し電流に対して、非選択メモリセルからの回り込み電流が重畳して、読み出しマージンが低下するのを抑制している。

図５に、従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、データ線とビット線への供給電圧の設定レベルと電流経路を示す。図５のクロスポイントメモリでは、後者の電圧印加方法を採用している。

しかしながら、データ線とビット線には、実質的に、データ線とビット線を各別に駆動するドライバ回路の駆動抵抗も含めた抵抗値が存在し、また、各メモリセルの抵抗値も記憶状態も任意に変化するため、非選択メモリセルの両端に僅かな電位差が生じ、非選択メモリセルを介した回り込み電流が発生する。図５は、メモリセルＭｄの読み出し電流Ｉｄを測定する場合に発生するリーク電流Ｉ_ｌｅａｋ０、Ｉ_ｌｅａｋ１、・・・、Ｉ_ｌｅａｋｋの電流経路を示す。図中Ｍは、選択データ線での電流ＩＭを測定する電流計を仮想的に示している。この場合には、メモリセルＭｄの読み出し電流Ｉｄは、以下の数１に示すようになる。尚、本明細書において演算記号Σ_{ｉ＝０〜ｋ}はｉ＝０〜ｋの範囲での算術和を表している。

（数１）
Ｉｄ＝ＩＭ−Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋｉ

また、図６は、メモリセルＭｄ１の読み出し電流Ｉｄ１を測定する場合に発生するリーク電流Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ１ｉの電流経路と方向、並びに、メモリセルＭｄ２の読み出し電流Ｉｄ２を測定する場合に発生するリーク電流Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ２ｉの方向を示す。尚、図６に示す読み出し状態では、ビット線とデータ線への印加電圧は、図５に示した場合と同じ設定となっている。この場合に、メモリセルＭｄ１の抵抗値がアクセスビット線に接続したメモリセル内にて低い場合には、データ線を駆動するドライバのオン抵抗値とメモリセルＭｄ１の抵抗値との抵抗分割比に応じた分圧によりデータ線Ｄ１の電圧が低くなる。

従って、メモリセルＭｄ１とデータ線Ｄ１との接点ｄ１Ａの電圧が他のデータ線電圧と比較して低いために、各ビット線からメモリセルＭｄ１に向かって流れるリーク電流が発生する。つまり、各ビット線からデータ線Ｄ１を通りメモリセルＭｄ１に向かってリーク電流（非選択メモリセルを経由する回り込み電流）Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ１ｉが発生する。この場合には、メモリセルＭｄ１の読み出し電流Ｉｄ１とデータ線Ｄ１における測定電流ＩＭ１の関係は、以下の数２に示すようになる。図６中のＭ１は、電流ＩＭ１を測定する電流計を仮想的に示している。

（数２）
ＩＭ１＝Ｉｄ１−Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ１ｉ

また、メモリセルＭｄ２の抵抗値が、アクセスビット線に接続したメモリセル内にて高い場合には、データ線を駆動するドライバのオン抵抗値とメモリセルＭｄ２の抵抗値との抵抗分割比に応じた分圧によりデータ線Ｄ２の電圧は高くなる。

従って、メモリセルＭｄ２とデータ線Ｄ２との接点ｄ２Ａの電圧が他のデータ線電圧と比較して高いために、リーク電流（非選択メモリセルを経由する回り込み電流）Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ２ｉは、データ線Ｄ２から各ビット線の方向に流れる。つまり、データ線Ｄ２から各ビット線を通り各データ線に接続されたメモリセルＭｄｘに向かってリーク電流Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ２ｉが発生することになる。この場合には、メモリセルＭｄ２の読み出し電流Ｉｄ２とデータ線Ｄ２における測定電流ＩＭ２の関係は、以下の数３に示すようになる。図６中のＭ２は、電流ＩＭ２を測定する電流計を仮想的に示している。

（数３）
ＩＭ２＝Ｉｄ２＋Σ_{ｉ＝０〜ｋ}Ｉ_ｌｅａｋ２ｉ

以上、詳細に説明したように、クロスポイントメモリでは、選択及び非選択のデータ線とビット線に、回り込み電流を抑制するような電圧印加方法を採用したとしても、回り込み電流の発生は回避できず、更に、メモリセルアレイのアレイサイズが大きくなると、回り込み電流が無視できず、測定電流の大小からは、読み出し電流の大小が判定困難となって、選択メモリセルの抵抗値を正確に判別できずに読み出し不良に陥る危険が生じる。

そこで、１本のデータ線、１本のビット線に接続するメモリセルの数を制限してメモリセルアレイを構成し、当該メモリセルを１つのメモリバンクとし、そのメモリバンクを複数個、行方向及び列方向にマトリクス状に配置して、所望のメモリ容量（メモリセル数）を確保する試み（マルチバンク方式）がある。

図７に、クロスポイントメモリに当該マルチバンク方式を採用した場合のブロック構成を示す。マルチバンク方式では、行方向に沿って配列した各バンクＢＫｋのデータ線と同数の主データ線ＧＤＬｉが、当該各バンクを横断して行方向に延伸し、バンク選択トランジスタＢＤｋを介して、各データ線ＤＬｉに接続している。また、列方向に沿って配列した各バンクのビット線と同数の主ビット線ＧＢＬｊが、当該各バンクを縦断して列方向に延伸し、バンク選択トランジスタＢＢｋを介して、各ビット線ＢＬｊに接続している。ここで、ｉはデータ線番号を示し、ｊはビット線番号を示し、ｋはバンク番号を示す。

図７に示すように構成することにより、主データ線ＧＤＬｉに接続するデータ線ドライバ１０から供給される所定のデータ線電圧が、主データ線ＧＤＬｉを介して、選択されたバンクのデータ線ＤＬｉに夫々供給され、また、主ビット線ＧＢＬｊに接続するビット線ドライバ２０から供給される所定のビット線電圧が、主ビット線ＧＢＬｊを介して、選択されたバンクのビット線ＢＬｊに夫々供給される。従って、図５及び図６で説明したように単体のメモリセルアレイの選択及び非選択のデータ線とビット線に各電圧を印加するのと同じ要領で、主データ線ＧＤＬｉと主ビット線ＧＢＬｊに対しても、夫々の電圧を印加すればよい。従って、図７に示すマルチバンク方式の場合、バンク単位では、主データ線ＧＤＬｉとデータ線ＤＬｉ、及び、主ビット線ＧＢＬｊとビット線ＢＬｊは、夫々同数で構成されることになる。

また、マルチバンク方式のクロスポイントメモリでは、選択されたバンクのみ、各データ線ＤＬｉと各ビット線ＢＬｊに所定の電圧が印加され、電流が流れ、他の非選択のバンクには、当該電圧印加が行われず電流消費もないため、低消費電力にも寄与する。

マルチバンク方式のメモリセルアレイ構成は、メモリセルに可変抵抗素子を用いたクロスポイントメモリに以外に、大容量マスクＲＯＭにも使用されている。

図８は、一般的な仮想接地型のメモリセルアレイ構成のマスクＲＯＭにおいて、上記バンク（メモリセルアレイ）を複数配置した場合に、１つのバンク中のメモリセルを読み出す場合の電流経路、及び、同じバンク内にプリチャージ電圧を供給した場合の電流経路の一例を示す。仮想接地型のメモリセルのメモリセルトランジスタのドレインがビット線に、ソースが仮想接地線に接続し、ビット線及び仮想接地線が交互に夫々列方向に延伸している。ビット線を挟んで行方向に隣接するメモリセルはビット線を、仮想接地線を挟んで行方向に隣接するメモリセルは仮想接地線を、夫々共有している。メモリセルトランジスタのゲートは、行方向に延伸するワード線に接続している。図８に示すマルチバンク方式では、各バンクのワード線は、対応するワード線同士が、相互に接続して共通のワード線ドライバで駆動される構成となっており、バンクの選択は、ビット線と仮想接地線で行われる。つまり、主ビット線と主仮想接地線が、列方向に配列する各バンクを縦断するように設けられ、各バンクでは、２本のビット線に対し１本の主ビット線が、２本の仮想接地線に対し１本の主仮想接地線が設けられ、１本の主ビット線は、異なるバンク選択線が夫々ゲート入力となっている２つのバンク選択トランジスタを介して、２本のビット線に各別に接続し、同様に、１本の主仮想接地線は、異なるバンク選択線が夫々ゲート入力となっている２つのバンク選択トランジスタを介して、２本の仮想接地線に各別に接続している。

また、図８に例示する構成では、例えば、各バンクＢＫ０〜３内では、行方向に３２個のメモリセル、及び、列方向に３２個のメモリセルが夫々マトリクス状に配列されており、更に、バンクＢＫ０〜３も２×２のマトリクス状に配列されている。例えば、読み出し対象のメモリセルがバンクＢＫ０内に存在する場合は、バンクＢＫ１〜３に接続されたバンク選択トランジスタの全てをオフすることによって、バンクＢＫ０以外のバンクＢＫ１〜３には電流供給を行わず、消費電流の削減が実現可能な点は、クロスポイントメモリと同じである。

また、図８に示すように、バンクＢＫ０内の読み出し対象の図中丸印で囲まれた選択メモリセルのメモリセル電流を読み出すために、一方のバンク選択線を活性化して、一方のバンク選択トランジスタをオンにし、他方のバンク選択トランジスタをオフにすることによって、実線矢印で示す経路でメモリセル電流が流れる。ビット線選択用と仮想接地線選択用の夫々２本のバンク選択線の信号レベルは、選択メモリセルを読み出す際に決定されるために、図８に示すように、選択メモリセルから図中右側へ３本離れたビット線にはプリチャージ電圧が供給される。このプリチャージ電圧が供給される電流経路を破線矢印にて示す。

次に、図９は、図８に示すバンクＢＫ０内の選択メモリセルＭを読み出す際の、電流供給の様子を詳しく示している。

図９中の選択メモリセルＭを読み出すには、先ず、主仮想接地線（ＧＢＬ０）を接地電位にし、それ以外の主ビット線と主仮想接地線（ＧＢＬ１〜５）に読み出し電圧（プリチャージ電圧）を供給する。次に、バンク選択線ＢＳ１を高レベルにすることによって、バンク選択トランジスタＡ１をオンさせ、選択ビット線に読み出し電圧を供給する。

選択ワード線ＷＬ１をオンさせることによって、選択メモリセルＭを通過する読み出し電流が形成される。この読み出し電流は、選択ビット線を通り、バンク選択トランジスタＡ３を通り、主仮想接地線ＧＢＬ０に流れる。この主仮想接地線ＧＢＬ０または主ビット線ＧＢＬ１を流れる電流値を測定することによって、選択メモリセルＭの記憶データの１／０が判別できる。

図９に示す読み出し状態では、バンク選択線ＢＳ０、ＢＳ２は低レベルであり、バンク選択線ＢＳ１、ＢＳ３が高レベルに設定されている。このため、主ビット線ＧＢＬ１，ＧＢＬ５から供給されるプリチャージ電圧は、バンク選択トランジスタＢ１，Ｃ１を介して対応するビット線に夫々供給される。同様に、グローバルビット線ＧＢＬ２，ＧＢＬ４から供給されるプリチャージ電圧は、バンク選択トランジスタＢ３，Ｃ３を介して対応する仮想接地線に夫々供給される。このように、選択メモリセルＭに接続する選択ビット線と選択仮想接地線の両側に存在する非選択のビット線及び仮想接地線の一部に、プリチャージ電圧を供給することで、選択メモリセルＭに隣接する非選択のメモリセルを介した回り込み電流の影響を軽減して、読み出し動作時の動作マージンの向上が期待される。

但し、上述のメモリセルアレイ構成の場合、バンク選択線ＢＳ０，ＢＳ２が低レベルとなっているために、バンク選択トランジスタＡ０，Ｂ０，Ｃ０，Ａ２，Ｂ２，Ｃ２がオフし、ビット線と仮想接地線の半数はオープン状態となっている。
特開２００２−８３６９号公報

従来のマルチバンク方式を採用したクロスポイントメモリは、図７に示すように、主データ線及び主ビット線と、各バンク内のデータ線及びビット線の各本数が、１対１にて配置する構成となっており、各バンク内のデータ線及びビット線の配線よりも上部の配線層である主データ線及び主ビット線の配線ピッチがプロセス加工上（配線を加工する際にテーパー状に加工されるため）、大きくなるために、メモリセル面積が上部の配線ピッチに律速されて、データ線及びビット線の配線ピッチで決定されるメモリセル面積よりも大きくなる。このことは、メモリセル面積を小さくできるクロスポイント型のメモリセル構成を採用するメリットを損なう結果となる。

また、図８に例示したマルチバンク方式を採用したマスクＲＯＭの読み出し方式では、選択メモリセルを読み出すために選択ビット線側から、電流を供給しているが、ビット線の半数は、オープン状態となっている。また、ワード線は、メモリセルのゲート電圧を制御するだけの簡単な構造であり、ビット線や仮想接地線のように、選択メモリセルを読み出すためにメモリセル電流を供給する必要はない。

これに対して、メモリセルに可変抵抗素子を用いたマルチバンク方式のクロスポイントメモリでは、データ線またはビット線の一方側から、メモリセル読み出し電流を供給し、メモリセルを通りデータ線またはビット線の他方側に流す必要があるために、より複雑な制御回路が必要となる。

また、図８に例示したマルチバンク方式のマスクＲＯＭにおける主ビット線と主仮想接地線の構成手法を、図７に示すマルチバンク方式のクロスポイントメモリに適用した場合、データ線及びビット線の半数は、データ線ドライバ及びビット線ドライバから切り離されたオープン状態となってしまうために、回り込み電流が多く発生し、読み出しマージンの低下が生じる。更に、読み出し動作時のアクセスタイムの遅延が生じる。

本発明は、上記問題に鑑みてなされたものであり、メモリセルに可変抵抗素子を用いたマルチバンク方式のクロスポイントメモリにおいて、メモリセル面積の縮小化を実現し、読み出し動作マージンの向上を図ることを目的とする。

上記目的を達成するための本発明の半導体記憶装置は、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを、少なくとも行方向に複数配列してなる半導体記憶装置であって、行方向に配列した前記各メモリセルアレイの前記データ線に所定のデータ線電圧を供給するための複数の主データ線が行方向に延伸し、前記各メモリセルアレイにおいて、前記各主データ線が複数のデータ線と夫々個別のデータ線選択トランジスタを介して接続していることを特徴とする。

本特徴によれば、各メモリセルアレイの主データ線の配線間隔が緩和され、列方向へのメモリセルの繰り返しピッチが、主データ線の配線間隔で制限されることから回避でき、メモリセル面積の縮小化に寄与する。更に、主データ線の配線間隔が緩和され、また、主データ線数も減少するため、各メモリセルアレイの周辺の各主データ線に接続する行デコーダやデータ線駆動回路等の占有面積が小さくでき、メモリセルアレイ及びその周辺回路面積を小さくできる。

更に、本発明の半導体記憶装置は、前記主データ線が複数に区分され、同一区分内の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御は、他の区分内の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御とは、独立しており、同一区分内の前記主データ線が複数の場合、同一区分内の１つの前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御と、他の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御が同じであることを特徴とする。

更に好ましくは、本発明の半導体記憶装置は、読み出し対象の前記メモリセルに接続する選択された前記データ線に前記データ線選択トランジスタの１つを介して接続する選択された前記主データ線と異なる区分内の前記主データ線は、読み出し動作時において、夫々に接続する複数の前記データ線選択トランジスタの全てがオン状態に制御されることを特徴とする。

更に好ましくは、本発明の半導体記憶装置は、読み出し対象の前記メモリセルに接続する選択された前記データ線に前記データ線選択トランジスタの１つを介して接続する選択された前記主データ線と同一区分内の前記主データ線は、読み出し動作時において、夫々に接続する複数の前記データ線選択トランジスタの内の１つがオン状態で、その他がオフ状態に制御されることを特徴とする。

上記の各特徴によれば、区分毎にデータ線選択トランジスタに対するオンオフ制御が独立しているので、非選択データ線にのみデータ線選択トランジスタを介して接続する主データ線の区分に対して、全てのデータ線選択トランジスタをオン状態に制御することで、主データ線から分離してオープン状態となる非選択データ線の数を少なくすることができ、主データ線からの電圧制御による回り込み電流の抑制効果が拡大し、メモリセル面積の縮小化と読み出し動作マージンの向上が同時に図れる。

更に、本発明の半導体記憶装置は、読み出し動作時にオフ状態に制御される前記データ線選択トランジスタに接続する非選択の前記データ線は、読み出し対象でない前記メモリセルに接続する非選択ビット線の一部または全部から、当該データ線と当該非選択ビット線の一部または全部に接続する前記メモリセルを介して、電圧供給されることを特徴とする。

本特徴によれば、主データ線から分離してオープン状態となる非選択データ線を適切な電圧供給状態とすることができ、読み出し動作マージンの向上が図れる。

更に、本発明の半導体記憶装置は、上記何れかの特徴に加えて、前記メモリセルアレイを、行方向と列方向に夫々複数配列してなる半導体記憶装置であって、列方向に配列した前記各メモリセルアレイの前記ビット線に所定のビット線電圧を供給するための複数の主ビット線が列方向に延伸し、前記各メモリセルアレイにおいて、前記各主ビット線が複数のビット線と夫々個別のビット線選択トランジスタを介して接続していることを特徴とする。

本特徴によれば、各メモリセルアレイの主ビット線の配線間隔が緩和され、行方向へのメモリセルの繰り返しピッチが、主ビット線の配線間隔で制限されることから回避でき、メモリセル面積の更なる縮小化に寄与する。更に、主ビット線の配線間隔が緩和され、また、主ビット線数も減少するため、各メモリセルアレイ周辺の各主ビット線に接続する列デコーダやビット線駆動回路等の占有面積が小さくでき、メモリセルアレイ及びその周辺回路面積を更に小さくできる。

更に、本発明の半導体記憶装置は、前記主ビット線が複数に区分され、同一区分内の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御は、他の区分内の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御とは、独立しており、同一区分内の前記主ビット線が複数の場合、同一区分内の１つの前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御と、他の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御が同じであることを特徴とする。

更に好ましくは、本発明の半導体記憶装置は、読み出し対象の前記メモリセルに接続する選択された前記ビット線に前記ビット線選択トランジスタの１つを介して接続する選択された前記主ビット線と異なる区分内の前記主ビット線は、読み出し動作時において、夫々に接続する複数の前記ビット線選択トランジスタの全てがオン状態に制御されることを特徴とする。

更に好ましくは、本発明の半導体記憶装置は、読み出し対象の前記メモリセルに接続する選択された前記ビット線に前記ビット線選択トランジスタの１つを介して接続する選択された前記主ビット線と同一区分内の前記主ビット線は、読み出し動作時において、夫々に接続する複数の前記ビット線選択トランジスタの内の１つがオン状態で、その他がオフ状態に制御されることを特徴とする。

上記の各特徴によれば、区分毎にビット線選択トランジスタに対するオンオフ制御が独立しているので、非選択ビット線にのみビット線選択トランジスタを介して接続する主ビット線の区分に対して、全てのビット線選択トランジスタをオン状態に制御することで、主ビット線から分離してオープン状態となる非選択ビット線の数を少なくすることができ、主ビット線からの電圧制御による回り込み電流の抑制効果が拡大し、メモリセル面積の更なる縮小化と読み出し動作マージンの更なる向上が同時に図れる。

更に、本発明の半導体記憶装置は、読み出し動作時にオフ状態に制御される前記ビット線選択トランジスタに接続する非選択の前記ビット線は、読み出し対象でない前記メモリセルに接続する非選択データ線の一部または全部から、当該ビット線と当該非選択データ線の一部または全部に接続する前記メモリセルを介して、電圧供給されることを特徴とする。

本特徴によれば、主ビット線から分離してオープン状態となる非選択ビット線を適切な電圧供給状態とすることができ、読み出し動作マージンの向上が図れる。

本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の一実施の形態について、図面に基づいて説明する。

〈第１実施形態〉
図１に、マルチバンク方式を採用したクロスポイントメモリである本発明装置のメモリセルアレイのブロック構成を示す。各バンクＢＫｋ（ｋ＝０〜３）は、図２に示すように、クロスポイントタイプのメモリセルアレイ構造で、電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数アレイ状に配列し、行方向に延伸する複数のデータ線ＤＬｉと列方向に延伸する複数のビット線ＢＬｊを備え、同一行のメモリセルの夫々が、可変抵抗素子の一端側を共通のデータ線に接続し、同一列のメモリセルの夫々が、可変抵抗素子の他端側を共通のビット線に接続して構成されている。尚、図１中、各バンクＢＫｋのデータ線ＤＬｉとビット線ＢＬｊは破線で簡略的に表示し、メモリセルの表示は省略している。更に、クロスポイントタイプのメモリセルアレイ構造のバンクが、行方向及び列方向にマトリクス状に夫々複数配列して、マルチバンク方式のメモリセルアレイが形成されている。図１では、説明の簡単のため、各バンクＢＫｋは、２×２のマトリクス状に配列したものを例示しているが、バンクの配列構成は、２×２に限定されるものではない。また、図２は、図１における１つのバンクにおけるメモリセルアレイ構成を具体的に示しており、説明の簡単のため、各バンクＢＫｋは、一例として、８行×８列のアレイサイズで構成されており、この場合、データ線ＤＬｉは８本で、ビット線ＢＬｊは８本である。尚、データ線ＤＬｉのｉはデータ線番号で、ビット線ＢＬｊのｊはビット線番号で、本実施形態では夫々０〜７の数字である。

本第１実施形態のマルチバンク方式では、同一列に配置された各バンクに接続する主データ線ＧＤＬｍの本数は、各バンクのデータ線ＤＬｉの本数（８本）の半数で、図１に示す例では、４本である。また、同一列に配置された各バンクに対する主ビット線ＧＢＬｎの本数は、各バンクのビット線ＢＬｊの本数（８本）の半数で、図１に示す例では、４本である。従って、主データ線数とバンク内のデータ線数の比は１:２であり、主ビット線数とバンク内のビット線数の比は１:２である。尚、主データ線ＧＤＬｍのｍは主データ線番号で、主ビット線ＧＢＬｎのｎは主ビット線番号で、本実施形態では、バンク配列が２×２構成であるので夫々０〜７の数字である。より詳細には、主データ線ＧＤＬ０〜３が、バンクＢＫ０，１に対応し、主データ線ＧＤＬ４〜７が、バンクＢＫ２，３に対応し、また、主ビットＧＢＬ０〜３が、バンクＢＫ０，２に対応し、主ビット線ＧＢＬ４〜７が、バンクＢＫ１，３に対応する。

また、図１に示すように、各バンクＢＫｋにおいて、各主データ線ＧＤＬｍとデータ線ＤＬｉは、データ線選択トランジスタＴＤｉｋを介して接続し、各主ビット線ＧＢＬｎとビット線ＢＬｊは、各ビット線選択トランジスタＴＢｊｋを介して接続する。具体的に、バンクＢＫ０を例に説明すると、主データ線ＧＤＬ０は、２つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝０，２）を介して２本のデータ線ＤＬｉ（ｉ＝０，２）に接続し、主データ線ＧＤＬ１は、２つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝１，３）を介して２本のデータ線ＤＬｉ（ｉ＝１，３）に接続し、主データ線ＧＤＬ２は、２つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝４，６）を介して２本のデータ線ＤＬｉ（ｉ＝４，６）に接続し、主データ線ＧＤＬ３は、２つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝５，７）を介して２本のデータ線ＤＬｉ（ｉ＝５，７）に接続する。また、主ビット線ＧＢＬ０は、２つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝０，２）を介して２本のビット線ＢＬｊ（ｊ＝０，２）に接続し、主ビット線ＧＢＬ１は、２つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝１，３）を介して２本のビット線ＢＬｊ（ｊ＝１，３）に接続し、主ビット線ＧＢＬ２は、２つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝４，６）を介して２本のビット線ＢＬｊ（ｊ＝４，６）に接続し、主ビット線ＧＢＬ３は、２つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝５，７）を介して２本のビット線ＢＬｊ（ｊ＝５，７）に接続する。他のバンクＢＫ１〜３についても同様である。

更に、各主データ線ＧＤＬｍには、夫々を個別に駆動し、所定のデータ線電圧を供給するデータ線ドライバ１０が接続し、各主ビット線ＧＢＬｎには、夫々を個別に駆動し、所定のビット線電圧を供給するビット線ドライバ２０が接続している。

データ線選択トランジスタＴＤｉｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、１本の主データ線ＧＤＬｍに接続する２本のデータ線ＤＬｉの何れか一方または両方を選択する機能を兼ね備えている。同様に、ビット線トランジスタＴＢｊｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、１本の主ビット線ＧＢＬｎに接続する２本のビット線ＢＬｊの何れか一方または両方を選択する機能を兼ね備えている。

また、データ線選択トランジスタＴＤｉｋ（ｉ＝０，４）のゲートには、バンクデータ選択線ＳＤ０ｋが入力し、データ線選択トランジスタＴＤｉｋ（ｉ＝１，５）のゲートには、バンクデータ選択線ＳＤ１ｋが入力し、データ線選択トランジスタＴＤｉｋ（ｉ＝２，６）のゲートには、バンクデータ選択線ＳＤ２ｋが入力し、データ線選択トランジスタＴＤｉｋ（ｉ＝３，７）のゲートには、バンクデータ選択線ＳＤ３ｋが入力している。データ線選択トランジスタＴＤｉｋは、バンクＢＫｋ毎に、個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。

同様に、ビット線選択トランジスタＴＢｊｋ（ｊ＝０，４）のゲートには、バンクビット選択線ＳＢ０ｋが入力し、ビット線選択トランジスタＴＢｊｋ（ｊ＝１，５）のゲートには、バンクビット選択線ＳＢ１ｋが入力し、ビット線選択トランジスタＴＢｊｋ（ｊ＝２，６）のゲートには、バンクビット選択線ＳＢ２ｋが入力し、ビット線選択トランジスタＴＢｊｋ（ｊ＝３，７）のゲートには、バンクビット選択線ＳＢ３ｋが入力している。ビット線選択トランジスタＴＢｊｋは、バンクＢＫｋ毎に、個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。

結局、バンクＢＫ０に接続する主データ線ＧＤＬ０〜３は、ＧＤＬ０，２とＧＤＬ１，３の２つのグループに区分され、主データ線ＧＤＬ０，２は、データ線ＤＬｉ（ｉ＝０，２，４，６）との接続が、バンクデータ選択線ＳＤ０，１によって共通に制御され、主データ線ＧＤＬ１，３は、データ線ＤＬｉ（ｉ＝１，３，５，７）との接続が、バンクデータ選択線ＳＤ２，３によって共通に制御される。また、バンクＢＫ０に接続する主ビット線ＧＢＬ０〜３は、ＧＢＬ０，２とＧＢＬ１，３の２つのグループに区分され、主ビット線ＧＢＬ０，２は、ビット線ＢＬｉ（ｉ＝０，２，４，６）との接続が、バンクビット選択線ＳＢ０，１によって共通に制御され、主ビット線ＧＢＬ１，３は、ビット線ＢＬｉ（ｉ＝１，３，５，７）との接続が、バンクビット選択線ＳＢ２，３によって共通に制御される。

例えば、バンクＢＫ０内のメモリセルを読み出す場合には、バンクＢＫ０以外のバンクＢＫ１〜３に接続するデータ線選択トランジスタＴＤｉｋ（ｉ＝０〜７、ｋ＝１〜３）とビット線選択トランジスタＴＢｊｋ（ｊ＝０〜７、ｋ＝１〜３）を、これらのゲートに接続するバンクデータ選択線ＳＤｘｋ（ｘ＝０〜３、ｋ＝１〜３）とバンクビット選択線ＳＢｙｋ（ｙ＝０〜３、ｋ＝１〜３）を低レベルに制御して、全てオフ状態にし、バンクＢＫ０に接続するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）とビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）をオンオフ制御の対象とする。この場合、読み出し対象のバンクＢＫ０における、各４本のバンクデータ選択線ＳＤｘ０（ｘ＝０〜３）とバンクビット選択線ＳＢｙ０（ｙ＝０〜３）は、１本が低レベルに、残り３本が高レベルに制御される。ここで、読み出し対象のメモリセルに接続するデータ線とビット線を夫々選択データ線と選択ビット線とし、当該選択データ線と選択ビット線に夫々接続する主データ線と主ビット線を選択主データ線と選択主ビット線とした場合に、当該選択主データ線と選択主ビット線に夫々接続するデータ線選択トランジスタとビット線選択トランジスタの内の、当該選択データ線と選択ビット線に接続しない側のデータ線選択トランジスタとビット線選択トランジスタの各ゲートに入力するバンクデータ選択線ＳＤｘ０とバンクビット選択線ＳＢｙ０が、低レベルに制御される。

次に、図２を参照して、本発明装置のバンクＢＫ０の読み出し動作について説明する。尚、他のバンクＢＫ１〜３についても同様であるので、重複する説明は割愛する。

図２中のメモリセルＭＲ０（選択メモリセル）の記憶データを読み出す場合を例に説明する。先ず、主ビット線ＧＢＬ１に接続するビット線ドライバ（図示せず）の駆動により主ビット線ＧＢＬ１を接地電位にし、その他の主ビット線ＧＢＬ０，２，３、及び、主データ線ＧＤＬ０〜３に、夫々に接続するビット線ドライバ（図示せず）とデータ線ドライバ（図示せず）から所定の読み出し電圧（プリチャージ電圧）を供給する。尚、本実施例では、バンクＢＫ０の読み出し動作を行うため、バンクＢＫ０に接続しない主データ線ＧＤＬ４〜７及び主ビット線ＧＢＬ４〜７は、夫々に接続するビット線ドライバとデータ線ドライバから駆動されず、オープン状態或いは接地電位に保持される。

次に、主ビット線ＧＢＬ０〜３と主データ線ＧＤＬ０〜３の上述の電圧駆動と同時或いは前後して、主ビット線ＧＢＬ０〜３と主データ線ＧＤＬ０〜３に夫々接続するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）とビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）のオンオフ制御を行う。本実施例では、選択メモリセルＭＲ０が読み出し対象であるため、バンクデータ選択線ＳＤ００，１０，３０とバンクビット選択線ＳＢ００，１０，２０を高レベル、バンクデータ選択線ＳＤ２０とバンクビット選択線ＳＢ３０を低レベルに制御し、データ線選択トランジスタＴＤｉ０（ｉ＝０，１，３，４，５，７）とビット線選択トランジスタＴＢｊ０（ｊ＝０，１，２，４，５，６）がオン状態となり、データ線選択トランジスタＴＤｉ０（ｉ＝２，６）とビット線選択トランジスタＴＢｊ０（ｊ＝３，７）がオフ状態となる。

この結果、主データ線ＧＤＬ０の読み出し電圧はデータ線選択トランジスタＴＤ００を介して、データ線ＤＬ０（選択データ線）に供給される。また、主ビット線ＧＢＬ１の接地電位は、ビット線選択トランジスタＴＢ１０を介して、ビット線ＢＬ１（選択ビット線）に供給される。選択データ線ＤＬ０に供給された読み出し電圧と選択ビット線ＢＬ１に供給された接地電位との間の電位差によって、読み出し対象の選択メモリセルＭＲ０に読み出し電流が流れる。当該読み出し電流は、主データ線ＧＤＬ０に接続するデータ線ドライバから、主データ線ＧＤＬ０、データ線選択トランジスタＴＤ００、選択データ線ＤＬ０、選択メモリセルＭＲ０、選択ビット線ＢＬ１、ビット線選択トランジスタＴＢ１０、主ビット線ＧＢＬ１、主ビット線ＧＢＬ１に接続するビット線ドライバを介して、接地電位へと流れる。

また、データ線選択トランジスタＴＤｉ０（ｉ＝２，６）とビット線選択トランジスタＴＢｊ０（ｊ＝３，７）がオフ状態となるように制御されるため、主データ線ＧＤＬ０には、選択データ線ＤＬ０だけが接続し、非選択のデータ線ＤＬ２は接続せず、また、主ビット線ＧＢＬ１には、選択ビット線ＢＬ１だけが接続し、非選択のビット線ＢＬ３が接続しないため、主データ線ＧＤＬ０と主ビット線ＧＢＬ１には、選択メモリセルＭＲ０以外の非選択のメモリセルに選択メモリセルＭＲ０と同様の電位差が生じることはなく、主データ線ＧＤＬ０を流れる読み出し電流を、例えば、電圧変換してセンス回路で検知することにより、選択メモリセルＭＲ０のデータを読み出すことができる。

更に、データ線選択トランジスタＴＤｉ０（ｉ＝２，６）がオフ状態であるため、８本中の２本のデータ線ＤＬｉ（ｉ＝２，６）は、夫々の主データ線ＧＤＬ０，２から分離され、夫々のデータ線ドライバからの電圧供給を受けないオープン状態となる。同様に、ビット線選択トランジスタＴＢｊ０（ｊ＝３，７）がオフ状態であるため、８本中の２本のビット線ＢＬｊ（ｊ＝３，７）は、夫々の主ビット線ＧＢＬ１，３から分離され、夫々のビット線ドライバからの電圧供給を受けないオープン状態となる。後述するように、ここでの「オープン状態」とは、データ線ドライバまたはビット線ドライバから直接低インピーダンスで駆動されないという意味である。

しかしながら、データ線ＤＬｉ（ｉ＝２，６）の電圧レベルは、ビット線選択トランジスタＴＢｊ０（ｊ＝０，１，２，４，５，６）がオン状態で、選択ビット線ＢＬ１以外の非選択のビット線ＢＬｊ（ｊ＝０，２，４，５，６）には、読み出し電圧（プリチャージ電圧）が供給されるため、非選択のビット線ＢＬｊ（ｊ＝０，２，４，５，６）と非選択のデータ線ＤＬｉ（ｉ＝２，６）に夫々接続する非選択のメモリセルを介して、間接的に、当該読み出し電圧（プリチャージ電圧）が供給され、厳密には、完全なオープン状態とはならない。

同様に、ビット線ＢＬｊ（ｊ＝３，７）の電圧レベルは、データ線選択トランジスタＴＤｉ０（ｉ＝０，１，３，４，５，７）がオン状態で、データ線ＤＬｉ（ｉ＝０，１，３，４，５，７）には、読み出し電圧（プリチャージ電圧）が供給されるため、データ線ＤＬｉ（ｉ＝０，１，３，４，５，７）と非選択のビット線ＢＬｊ（ｊ＝３，７）に夫々接続する非選択のメモリセルを介して、間接的に、当該読み出し電圧（プリチャージ電圧）が供給され、厳密には、完全なオープン状態とはならない。

以上の結果、選択されたバンク０において、選択及び非選択のデータ線ＤＬｉ（ｉ＝０〜７）と非選択のビット線ＢＬｊ（ｊ＝０，２〜７）に、読み出し電圧（プリチャージ電圧）が供給され、選択ビット線ＢＬ１だけが接地電位となり、マルチバンク方式でない場合のクロスポイントメモリと同様のデータ線とビット線への電圧供給状態が再現でき、選択データ線ＤＬ０及び選択ビット線ＢＬ１への回り込み電流が抑制されるため、大きな読み出しマージンでの読み出し動作が実現できる。

本発明装置のメモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子であれば、如何なる構造、特性のものであっても構わない。また、電気抵抗の変化方式（つまり書き込み方式）も必ずしも電気的な方式に限定されるものではない。更に、メモリセルの記憶保持特性も、揮発性、不揮発性を問わない。尚、本発明装置が不揮発性メモリに適用されることで、メモリセルアレイの高密度化が可能なため、大容量不揮発性メモリの実現が可能となる。

メモリセルの一例として、以下のものが想定される。例えば、カルコゲナイド化合物等の相転移材料の相変化にて、結晶相(抵抗小)とアモルファス相(抵抗大)との状態変化を利用した状態変化メモリ（ＰｈａｓｅＣｈａｎｇｅメモリ）にも適応される。また、メモリセルにフッソ樹脂系材料を使用して、フッソ樹脂系材料分子（有極導電性ポリマ分子）の分極配向にて、強誘電性分極状態が変化する高分子メモリ、ポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)にも適応することができる。

また、ＣＭＲ効果（Ｃｏｌｏｓｓａl ＭａｇｎｅｔｉｃＲｅｓｉｓｔａｎｃｅ）を持つペロブスカイト構造のＰＣＭＯ（Ｐｒ_{（１−ｘ）}Ｃａ_ｘＭｎＯ_３）等のＭｎ酸化物系材料にて、メモリセルを構成する場合にも適応することができる。
これは、強磁性金属体と、反磁性絶縁体との２相にて、状態が変化することによって、メモリセル素子を構成するＰＣＭＯ等のＭｎ酸化物系材料の抵抗値が変化することを利用するものである。

また、ＳＴＯ(ＳrＴｉＯ_３)や、ＳＺＯ(ＳｒＺｒＯ_３)及びＳＲＯ(ＳｒＲｕＯ_３)等の金属酸化物と金属微粒子にてメモリセルを構成し、この金属酸化物と金属微粒子との界面にて、印加電圧に従ってメモリセルの抵抗値が変化する、界面現象を利用したメモリにも適応することができる。

また、より広義において、以下のメモリに適応することができる。

１）メモリセルを構成する抵抗素子が半導体材料から作成されるメモリに適応することができる。

２）メモリセルを構成する抵抗素子が酸化物、若しくは、窒化物から作成されるメモリに適応することができる。

３）メモリセルを構成する抵抗素子が金属と半導体との化合物にて作成されるメモリに適応することができる。

４）メモリセルを構成する抵抗素子がフッソ樹脂系材料にて作成されるメモリに適応することができる。

５）メモリセルを構成する抵抗素子が導電性ポリマにて作成されるポリマ強誘電性ＲＡＭ(ＰＦＲＡＭ)に適応することができる。

６）メモリセルを構成する抵抗素子がカルコゲナイド材料にて作成される、メモリ(ＯＵＭ）に適応することができる。

７）メモリセルを構成する抵抗素子がＣＭＲ効果をもつペロブスカイト構造の化合物にて作成されるメモリに適応することができる。

８）メモリセルを構成する抵抗素子がスピン依存トンネル接合素子にて作成されるＭＲＡＭに適応することができる。

〈第２実施形態〉
以下、本発明装置の第２実施形態について説明する。

上記第１実施形態では、図１に示すように、同一列に配置された各バンクに接続する主データ線ＧＤＬｍの本数は、各バンクのデータ線ＤＬｉの本数（８本）の半数の４本で、また、同一列に配置された各バンクに対する主ビット線ＧＢＬｎの本数は、各バンクのビット線ＢＬｊの本数（８本）の半数の４本であった。従って、主データ線数とバンク内のデータ線数の比は１:２であり、主ビット線数とバンク内のビット線数の比は１:２であった。しかし、主データ線数に対するバンク内のデータ線数の比率、及び、主ビット線数に対するバンク内のビット線数の比率は、２に限定されるものではなく、１より大きいの任意の数に設定できる。また、当該比率は、バンク内で一定である必要はなく、例えば、主データ線数に対するバンク内のデータ線数の比率が２で、主ビット線数に対するバンク内のビット線数の比率が４であっても構わない。

更には、例えば、あるバンクにおいて、偶数番目の主データ線に２本のデータ線が接続し、奇数番目の主データ線に３本のデータ線が接続するような構成の場合は、上記比率は２．５となる。また、別のバンクで、偶数番目の主データ線と奇数番目の主データ線の関係が反転しても構わない。同様のことは、主ビット線についても適用可能である。

図３に、主データ線数に対するバンク内のデータ線数の比率、及び、主ビット線数に対するバンク内のビット線数の比率が４の場合の、本発明装置のメモリセルアレイのブロック構成を示す。また、図４に、図３における１つのバンクにおけるメモリセルアレイ構成を具体的に示す。但し、説明の簡単のため、各バンクＢＫｋ（ｋ＝０〜３）は、一例として、上記第１実施形態と同様に、８行×８列のアレイサイズで構成されている場合を例示する。また、図３中、各バンクＢＫｋのデータ線ＤＬｉとビット線ＢＬｊは破線で簡略的に表示し、メモリセルの表示は省略している。

本第２実施形態では、バンク配列が２×２構成であるので、主データ線と主ビット線は４本ずつ存在する。具体的には、主データ線ＧＤＬ０，１が、バンクＢＫ０，１に対応し、主データ線ＧＤＬ２，３が、バンクＢＫ２，３に対応し、また、主ビットＧＢＬ０，１が、バンクＢＫ０，２に対応し、主ビット線ＧＢＬ２，３が、バンクＢＫ１，３に対応する。

図３に示すように、各バンクＢＫｋにおいて、各主データ線ＧＤＬｍ（ｍ＝０〜３）とデータ線ＤＬｉは、データ線選択トランジスタＴＤｉｋを介して接続し、各主ビット線ＧＢＬｎ（ｎ＝０〜３）とビット線ＢＬｊは、各ビット線選択トランジスタＴＢｊｋを介して接続する。具体的に、バンクＢＫ０を例に説明すると、主データ線ＧＤＬ０は、４つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝０，２，４，６）を介して４本のデータ線ＤＬｉ（ｉ＝０，２，４，６）に接続し、主データ線ＧＤＬ１は、４つの異なるデータ線選択トランジスタＴＤｉ０（ｉ＝１，３，５，７）を介して４本のデータ線ＤＬｉ（ｉ＝１，３，５，７）に接続する。また、主ビット線ＧＢＬ０は、４つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝０，２，４，６）を介して４本のビット線ＢＬｊ（ｊ＝０，２，４，６）に接続し、主ビット線ＧＢＬ１は、４つの異なるビット線選択トランジスタＴＢｊ０（ｊ＝１，３，５，７）を介して４本のビット線ＢＬｊ（ｊ＝１，３，５，７）に接続する。他のバンクＢＫ１〜３についても同様である。

データ線選択トランジスタＴＤｉｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、１本の主データ線ＧＤＬｍに接続する４本のデータ線ＤＬｉの何れか１つまたは全部を選択する機能を兼ね備えている。同様に、ビット線トランジスタＴＢｊｋは、各バンクＢＫｋにおいて、バンクＢＫｋを選択する機能と、１本の主ビット線ＧＢＬｎに接続する４本のビット線ＢＬｊの何れか１つまたは全部を選択する機能を兼ね備えている。

また、データ線選択トランジスタＴＤｉｋ（ｉ＝０〜７）のゲートには、対応するバンクデータ選択線ＳＤｉｋ（ｉ＝０〜７）が各別に入力する。データ線選択トランジスタＴＤｉｋは、バンクＢＫｋ毎に、個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。

同様に、ビット線選択トランジスタＴＢｊｋ（ｊ＝０〜７）のゲートには、対応するバンクビット選択線ＳＢｊｋ（ｊ＝０〜７）が各別に入力する。ビット線選択トランジスタＴＢｊｋは、バンクＢＫｋ毎に、個別に設けられており、上述のように、選択されたバンクだけが制御対象となっている。

例えば、バンクＢＫ０内のメモリセルを読み出す場合には、バンクＢＫ０以外のバンクＢＫ１〜３に接続するデータ線選択トランジスタＴＤｉｋ（ｉ＝０〜７、ｋ＝１〜３）とビット線選択トランジスタＴＢｊｋ（ｊ＝０〜７、ｋ＝１〜３）を、これらのゲートに接続するバンクデータ選択線ＳＤｉｋ（ｉ＝０〜７、ｋ＝１〜３）とバンクビット選択線ＳＢｊｋ（ｊ＝０〜７、ｋ＝１〜３）を低レベルに制御して、全てオフ状態にし、バンクＢＫ０に接続するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）とビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）をオンオフ制御の対象とする。この場合、読み出し対象のバンクＢＫ０における、各８本のバンクデータ選択線ＳＤｉｋ（ｉ＝０〜７）とバンクビット選択線ＳＢｊｋ（ｊ＝０〜７）は、３本が低レベルに、残り５本が高レベルに制御される。ここで、読み出し対象のメモリセルに接続するデータ線とビット線を夫々選択データ線と選択ビット線とし、当該選択データ線と選択ビット線に夫々接続する主データ線と主ビット線を選択主データ線と選択主ビット線とした場合に、当該選択主データ線と選択主ビット線に夫々接続する４つのデータ線選択トランジスタと４つのビット線選択トランジスタの内の、当該選択データ線と選択ビット線に接続しない側の３つのデータ線選択トランジスタと３つのビット線選択トランジスタの各ゲートに入力するバンクデータ選択線とバンクビット選択線が、低レベルに制御される。

次に、図４を参照して、本発明装置のバンクＢＫ０の読み出し動作について説明する。尚、他のバンクＢＫ１〜３についても同様であるので、重複する説明は割愛する。

図４中のメモリセルＭＲ０（選択メモリセル）の記憶データを読み出す場合を例に説明する。先ず、主ビット線ＧＢＬ１に接続するビット線ドライバ（図示せず）の駆動により主ビット線ＧＢＬ１を接地電位にし、その他の主ビット線ＧＢＬ０、及び、主データ線ＧＤＬ０，１に、夫々に接続するビット線ドライバ（図示せず）とデータ線ドライバ（図示せず）から所定の読み出し電圧（プリチャージ電圧）を供給する。尚、本実施例では、バンクＢＫ０の読み出し動作を行うため、バンクＢＫ０に接続しない主データ線ＧＤＬ２，３及び主ビット線ＧＢＬ２，３は、夫々に接続するビット線ドライバとデータ線ドライバから駆動されず、オープン状態或いは接地電位に保持される。

次に、主ビット線ＧＢＬ０，１と主データ線ＧＤＬ０，１の上述の電圧駆動と同時或いは前後して、主ビット線ＧＢＬ０，１と主データ線ＧＤＬ０，１に夫々接続するデータ線選択トランジスタＴＤｉ０（ｉ＝０〜７）とビット線選択トランジスタＴＢｊ０（ｊ＝０〜７）のオンオフ制御を行う。本実施例では、選択メモリセルＭＲ０が読み出し対象であるため、バンクデータ選択線ＳＤ００，１０，３０，５０，７０とバンクビット選択線ＳＢ００，１０，２０，４０，６０を高レベル、バンクデータ選択線ＳＤ２０，４０，６０とバンクビット選択線ＳＢ３０，５０，７０を低レベルに制御し、データ線選択トランジスタＴＤｉ０（ｉ＝０，１，３，５，７）とビット線選択トランジスタＴＢｊ０（ｊ＝０，１，２，４，６）がオン状態となり、データ線選択トランジスタＴＤｉ０（ｉ＝２，４，６）とビット線選択トランジスタＴＢｊ０（ｊ＝３，５，７）がオフ状態となる。

また、データ線選択トランジスタＴＤｉ０（ｉ＝２，４，６）とビット線選択トランジスタＴＢｊ０（ｊ＝３，５，７）がオフ状態となるように制御されるため、主データ線ＧＤＬ０には、選択データ線ＤＬ０だけが接続し、非選択のデータ線ＤＬ２，４，６は接続せず、また、主ビット線ＧＢＬ１には、選択ビット線ＢＬ１だけが接続し、非選択のビット線ＢＬ３，５，７が接続しないため、主データ線ＧＤＬ０と主ビット線ＧＢＬ１には、選択メモリセルＭＲ０以外の非選択のメモリセルに選択メモリセルＭＲ０と同様の電位差が生じることはなく、主データ線ＧＤＬ０を流れる読み出し電流を、例えば、電圧変換してセンス回路で検知することにより、選択メモリセルＭＲ０のデータを読み出すことができる。

更に、データ線選択トランジスタＴＤｉ０（ｉ＝２，４，６）がオフ状態であるため、８本中の３本のデータ線ＤＬｉ（ｉ＝２，４，６）は、主データ線ＧＤＬ０から分離され、データ線ドライバからの電圧供給を受けないオープン状態となる。同様に、ビット線選択トランジスタＴＢｊ０（ｊ＝３，５，７）がオフ状態であるため、８本中の３本のビット線ＢＬｊ（ｊ＝３，５，７）は、主ビット線ＧＢＬ１から分離され、ビット線ドライバからの電圧供給を受けないオープン状態となる。

しかしながら、データ線ＤＬｉ（ｉ＝２，４，６）の電圧レベルは、ビット線選択トランジスタＴＢｊ０（ｊ＝０，１，２，４，６）がオン状態で、選択ビット線ＢＬ１以外の非選択のビット線ＢＬｊ（ｊ＝０，２，４，６）には、読み出し電圧（プリチャージ電圧）が供給されるため、非選択のビット線ＢＬｊ（ｊ＝０，２，４，６）と非選択のデータ線ＤＬｉ（ｉ＝２，４，６）に夫々接続する非選択のメモリセルを介して、間接的に、当該読み出し電圧（プリチャージ電圧）が供給され、厳密には、完全なオープン状態とはならない。

同様に、ビット線ＢＬｊ（ｊ＝３，５，７）の電圧レベルは、データ線選択トランジスタＴＤｉ０（ｉ＝０，１，３，５，７）がオン状態で、データ線ＤＬｉ（ｉ＝０，１，３，５，７）には、読み出し電圧（プリチャージ電圧）が供給されるため、データ線ＤＬｉ（ｉ＝０，１，３，５，７）と非選択のビット線ＢＬｊ（ｊ＝３，５，７）に夫々接続する非選択のメモリセルを介して、間接的に、当該読み出し電圧（プリチャージ電圧）が供給され、厳密には、完全なオープン状態とはならない。

以下、別実施の形態について説明する。

〈１〉上記各実施形態では、メモリセルアレイの行方向を、各図中の横方向に設定し、列方向を縦方向に設定していたが、行と列の関係は相互に交換可能である。即ち、読み出し時において、選択されたデータ線を接地電位にし、選択されたビット線流れる電流を、非選択のビット線を流れる電流と分離して検知可能に構成しても構わない。

〈２〉上記各実施形態では、選択されたビット線に接地電位を供給し、非選択ビット線及び選択及び非選択のデータ線に所定の読み出し電圧（プリチャージ電圧）供給する場合を説明したが、選択されたビット線に第１電圧を供給し、非選択ビット線及び選択及び非選択のデータ線に第２電圧を供給し、第１電圧を接地電圧以外の電圧としても構わない。また、第１電圧を第２電圧より高く設定しても低く設定しても何れでも構わない。

本発明に係る半導体記憶装置の第１実施形態を示す回路ブロック図本発明に係る半導体記憶装置の第１実施形態を示す要部回路図本発明に係る半導体記憶装置の第２実施形態を示す回路ブロック図本発明に係る半導体記憶装置の第２実施形態を示す要部回路図従来のクロスポイントメモリのメモリセルアレイの回路構成、及び、データ線とビット線への供給電圧の設定レベルとメモリセルＭｄの読み出し電流Ｉｄを測定する場合に発生するリーク電流の電流経路を示す図従来のクロスポイントメモリのメモリセルアレイにおいて、メモリセルＭｄ１の読み出し電流Ｉｄ１を測定する場合に発生するリーク電流の電流経路と方向、並びに、メモリセルＭｄ２の読み出し電流Ｉｄ２を測定する場合に発生するリーク電流の方向を示す回路図従来のマルチバンク方式を採用したクロスポイントメモリの一構成例を示す回路ブロック図従来のマルチバンク方式を採用したマスクＲＯＭの一構成例を示す回路ブロック図図８に示すマスクＲＯＭの読み出し時の電流供給経路を示す要部回路図

符号の説明

１０：データ線ドライバ
２０：ビット線ドライバ
ＢＫｋ（ｋ＝０〜３）：メモリセルアレイ（バンク）
ＢＬｊ（ｊ＝０〜７）：ビット線
ＤＬｉ（ｉ＝０〜７）：データ線
ＧＢＬｍ（ｍ＝０〜７）：主ビット線
ＧＤＬｎ（ｎ＝０〜７）：主データ線
ＭＲ０：読み出し対象のメモリセル（選択メモリセル）
ＴＢｊｋ（ｊ＝０〜７、ｋ＝０〜３）：ビット線選択トランジスタ
ＴＤｉｋ（ｉ＝０〜７、ｋ＝０〜３）：データ線選択トランジスタ
ＳＢｙｋ（ｙ＝０〜３、ｋ＝０〜３）：バンクビット選択線
ＳＤｘｋ（ｘ＝０〜３、ｋ＝０〜３）：バンクデータ選択線
ＳＢｊｋ（ｊ＝０〜７、ｋ＝０〜３）：バンクビット選択線
ＳＤｉｋ（ｉ＝０〜７、ｋ＝０〜３）：バンクデータ選択線

Claims

電気抵抗の変化により情報を記憶する可変抵抗素子からなるメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のデータ線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が、前記可変抵抗素子の一端側を共通の前記データ線に接続し、同一列の前記メモリセルの夫々が、前記可変抵抗素子の他端側を共通の前記ビット線に接続してなるメモリセルアレイを、少なくとも行方向に複数配列してなる半導体記憶装置であって、
行方向に配列した前記各メモリセルアレイの前記データ線に所定のデータ線電圧を供給するための複数の主データ線が行方向に延伸し、
前記各メモリセルアレイにおいて、前記各主データ線が複数のデータ線と夫々個別のデータ線選択トランジスタを介して接続し、
前記主データ線が複数に区分され、同一区分内の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御は、他の区分内の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御とは、独立しており、
同一区分内の前記主データ線が複数の場合、同一区分内の１つの前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御と、他の前記主データ線に接続する前記データ線選択トランジスタに対するオンオフ制御が同じであることを特徴とする半導体記憶装置。
読み出し対象の前記メモリセルに接続する選択された前記データ線に前記データ線選択トランジスタの１つを介して接続する選択された前記主データ線と異なる区分内の前記主データ線は、読み出し動作時において、夫々に接続する複数の前記データ線選択トランジスタの全てがオン状態に制御されることを特徴とする請求項１に記載の半導体記憶装置。
読み出し対象の前記メモリセルに接続する選択された前記データ線に前記データ線選択トランジスタの１つを介して接続する選択された前記主データ線と同一区分内の前記主データ線は、読み出し動作時において、夫々に接続する複数の前記データ線選択トランジスタの内の１つがオン状態で、その他がオフ状態に制御されることを特徴とする請求項２に記載の半導体記憶装置。
読み出し動作時にオフ状態に制御される前記データ線選択トランジスタに接続する非選択の前記データ線は、読み出し対象でない前記メモリセルに接続する非選択ビット線の一部または全部から、当該データ線と当該非選択ビット線の一部または全部に接続する前記メモリセルを介して、電圧供給されることを特徴とする請求項３に記載の半導体記憶装置。
前記メモリセルアレイを、行方向と列方向に夫々複数配列してなる半導体記憶装置であって、
列方向に配列した前記各メモリセルアレイの前記ビット線に所定のビット線電圧を供給するための複数の主ビット線が列方向に延伸し、
前記各メモリセルアレイにおいて、前記各主ビット線が複数のビット線と夫々個別のビット線選択トランジスタを介して接続していることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
前記主ビット線が複数に区分され、同一区分内の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御は、他の区分内の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御とは、独立しており、
同一区分内の前記主ビット線が複数の場合、同一区分内の１つの前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御と、他の前記主ビット線に接続する前記ビット線選択トランジスタに対するオンオフ制御が同じであることを特徴とする請求項５に記載の半導体記憶装置。
読み出し対象の前記メモリセルに接続する選択された前記ビット線に前記ビット線選択トランジスタの１つを介して接続する選択された前記主ビット線と異なる区分内の前記主ビット線は、読み出し動作時において、夫々に接続する複数の前記ビット線選択トランジスタの全てがオン状態に制御されることを特徴とする請求項６に記載の半導体記憶装置。
読み出し対象の前記メモリセルに接続する選択された前記ビット線に前記ビット線選択トランジスタの１つを介して接続する選択された前記主ビット線と同一区分内の前記主ビット線は、読み出し動作時において、夫々に接続する複数の前記ビット線選択トランジスタの内の１つがオン状態で、その他がオフ状態に制御されることを特徴とする請求項７に記載の半導体記憶装置。
読み出し動作時にオフ状態に制御される前記ビット線選択トランジスタに接続する非選択の前記ビット線は、読み出し対象でない前記メモリセルに接続する非選択データ線の一部または全部から、当該ビット線と当該非選択データ線の一部または全部に接続する前記メモリセルを介して、電圧供給されることを特徴とする請求項８に記載の半導体記憶装置。