KR20090117189A - 멀티 라이트를 위한 효율적인 코아 구조를 갖는 반도체메모리 장치 - Google Patents

멀티 라이트를 위한 효율적인 코아 구조를 갖는 반도체메모리 장치 Download PDF

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Abstract

멀티 라이트를 위한 효율적인 코아 구조를 갖는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는 데이터 입출력 라인, 각각이 복수의 메모리 셀을 갖는 복수의 메모리 뱅크들, 상기 복수의 메모리 뱅크들에 의해 공유되는 제1 및 제2 글로벌 비트라인, 및 상기 데이터 입출력 라인에 접속되며, 상기 제1 및 제2 글로벌 비트 라인 각각을 통해 상기 복수의 메모리 뱅크들로 프로그램 전류를 제공하는 제1 및 제2 라이트 드라이버를 포함하고, 상기 복수의 메모리 뱅크들 각각은 상기 제1 글로벌 비트라인에 연결되는 제1 셀 영역, 및 상기 제2 글로벌 비트라인에 연결되는 제2 셀 영역을 포함하며, 멀티 라이트 모드에서, 상기 복수의 메모리 뱅크들 중 제1 메모리 뱅크의 제1 셀 영역과 제2 메모리 뱅크의 제2 셀 영역을 동시에 선택하여 데이터를 기입함으로써, 노말 라이트 모드와 조건은 같게 하되 데이터 기입 시간을 단축할 수 있다.

Description

멀티 라이트를 위한 효율적인 코아 구조를 갖는 반도체 메모리 장치{Semiconductor memory device having efficient core structure for Multi-Writing}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 상 변화 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위한 장치로, 크게 RAM(Random Access Memory)과 ROM(Read Only Memory)으로 나눌 수 있다. ROM은 전원이 끊어지더라도 저장된 데이터가 소멸하지 않는 불 휘발성 메모리(nonvolatile memory)이다. ROM에는 PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다. RAM은 전원이 끊어지면 저장된 데이터가 소멸하는 휘발성 메모리(volatile memory)이다. RAM에는 Dynamic RAM(DRAM)과 Static RAM(SRAM) 등이 있다. 그 외에 DRAM의 커패시터를 불 휘발성을 지닌 물질로 대체한 반도체 메모리 장치가 등장하고 있다. 강유전체 커패시터를 이용한 강유전체 램(ferroelectric RAM; FRAM), 티엠알(TMR; tunneling magneto-resistive) 막을 이용한 마그네틱 램(magnetic RAM; MRAM), 그리고 칼코겐 화합물(chalcogenide alloys)을 이용한 상 변화 메모리 장치(phase changememory device) 등이 있다. 특히, 상 변화 메모리 장치는 온도 변화에 따른 상 변화(phase change), 즉 저항 변화를 이용한 불휘발성 메모리 장치이다.
도 1은 통상의 상 변화 메모리 장치의 메모리 셀을 보여준다. 도 1을 참조하면, 메모리 셀(1)은 기억 소자(2)와 선택 소자(3)를 포함한다. 도 1에서는, 기억 소자(2)는 비트 라인(BL)과 선택 소자(3) 사이에 연결되며, 선택 소자(3)는 기억 소자(2), 접지 및 워드라인(WL)에 연결된다. 그러나, 선택 소자(3)가 비트 라인(BL)과 기억 소자(2) 사이에 연결될 수도 있다.
기억 소자(2)는 상 변화 물질을 포함한다. 상 변화 물질은 Ge-Sb-Te와 같이 온도에 따라 저항이 변하는 가변 저항 소자이다. 상 변화 물질은 온도에 따라 2개의 안정된 상태, 즉 결정 상태(crystal state) 및 비정질 상태(amorphous state) 중 어느 하나를 갖는다. 상 변화 물질은 비트 라인(BL)을 통해 공급되는 전류에 따라 결정 상태(crystal state) 또는 비정질 상태(amorphous state)로 변한다. 상 변화 메모리 장치는 상 변화 물질의 이러한 특성을 이용하여 기억소자(2)에 1 또는 0의 데이터를 저장할 수 있다.
도 2는 종래기술의 일 예에 따른 상 변화 메모리 장치의 코아(core) 구조를 나타내는 블록도이다. 도 2를 참조하면, 상 변화 메모리 장치(10)는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 메모리 뱅크(10_1~10_16)로 구성될 수 있고, 각 메모리 뱅크(10_1~10_16)는 매트릭스 형태로 배열된 다수의 상 변화 메모리 셀을 포함한다.
센스 앰프/라이트 드라이버(30_1~30_16)는 1개의 메모리 뱅크(10_1~10_16)에 대응하여 배치되어, 대응하는 메모리 뱅크에서의 리드 및 라이트 동작을 한다. 글로벌 비트라인 선택 회로(20_1~20_16)는 1개의 메모리 뱅크(10_1~10_16)에 대응하여 배치되어, 다수의 글로벌 비트라인들(GBL)을 대응하는 센스 앰프/라이트 드라이버(30_1~30_16)로 선택적으로 연결한다. 또한 메모리 장치(10)는 다수의 로컬 비트라인들(미도시)을 하나의 글로벌 비트라인(GBL)과 선택적으로 연결하기 위한 로컬 비트라인 선택회로(미도시)를 포함한다.
한편, 메모리 장치의 테스트 동작 시에는 테스트 시간을 줄이기 위하여 테스트 데이터를 다수의 메모리 셀들에 동시에 기록할 필요가 있다. 이를 위하여 둘 이상의 메모리 뱅크를 동시에 선택할 필요가 있다.
도 2와 같이 센스 앰프/라이트 드라이버(20_1~20_16)가 1개의 메모리 뱅크(10_1~10_16)에 대응하여 배치되는 구조를 가지는 메모리 장치를 테스트 하는 경우에는, 각 메모리 뱅크별로 센스 앰프/라이트 드라이버(20_1~20_16)가 별도로 구비되므로, 복수의 메모리 뱅크를 동시에 선택하여 데이터를 기입할 수 있다.
따라서, 도 2에 도시된 메모리 장치에 대해서는 다수의 메모리 뱅크들 중 둘 이상의 복수의 메모리 뱅크(예를 들어, 10_1과 10_2)를 동시에 선택하여 멀티 라이트 동작을 수행함으로써 테스트 시간을 줄일 수 있다.
도 3은 종래 기술의 다른 예에 따른 상 변화 메모리 장치(40)의 코아 구조를 나타내는 블록도이다. 도 3을 참조하면, 상 변화 메모리 장치(40)는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 메모리 뱅크(40_1, 40_2, ...)로 구 성될 수 있고, 각 메모리 뱅크(40_1, 40_2, ...)는 매트릭스 형태로 배열된 다수의 상 변화 메모리 셀을 포함한다.
라이트 드라이버(70_1~70_16) 및 글로벌 비트라인(GBL)은 다수의 메모리 뱅크(40_1, 40_2,...)에 의해 공유되도록 배치된다. 글로벌 비트라인 선택 회로(GYPASS, 60) 역시 다수의 메모리 뱅크(40_1, 40_2, ...)에 의해 공유되도록 배치되어, 다수의 글로벌 비트라인들(GBL1~GBL16)을 대응하는 라이트 드라이버(70_1~70_16)로 선택적으로 연결한다. 또한 메모리 장치(40)는 다수의 로컬 비트라인들(LBL1, LBL2,...)을 하나의 글로벌 비트라인(GBL1~GBL16)과 선택적으로 연결하기 위한 로컬 비트라인 선택회로(50_1a, 50_1b, 50_2a, 50_2b,...)를 포함한다.
도 3과 같이 다수의 메모리 뱅크들이 글로벌 비트라인(GBL1~GBL16)을 통해 센스 앰프(미도시) 및 라이트 드라이버(70_1~70_16)를 공유하는 구조를 가지는 메모리 장치를 테스트 하는 경우에는, 하나의 라이트 드라이버로 복수의 메모리 뱅크를 동시에 선택하여 데이터를 기입하기는 어렵다.
만약 다수의 메모리 뱅크가 선택되면, 하나의 라이트 드라이버를 통해 여러 메모리 뱅크의 메모리 셀에 데이터가 기입된다. 통상의 노말 라이트 동작에서는 하나의 라이트 드라이버를 통해 하나의 메모리셀에 데이터가 기입되므로, 라이트 드라이버는 데이터 기입에 필요한 충분한 크기(예컨대, 원하는 크기)의 전류를 메모리 셀로 흐르게 할 수 있다.
만약 하나의 라이트 드라이버로 복수의 메모리 뱅크를 선택하여 데이터를 기입하여 테스트하는 경우에는, 노말 라이트 모드와 조건이 달라진다. 좀 더 구체적 으로 설명하면, 노말 라이트 모드의 경우 하나의 라이트 드라이버를 통해 원하는 크기의 셀 전류를 하나의 메모리 셀로 공급하는 것에 비하여, 복수의 메모리 뱅크가 선택된 경우에는, 하나의 라이트 드라이버를 통해 두 개 이상의 메모리 셀로 전류를 공급하게 되어 노멀 라이트 모드에 비해 적은 크기의 셀 전류가 흐르는 문제점이 발생한다.
따라서 글로벌 비트라인을 복수의 메모리 뱅크가 공유하는 반도체 메모리 장치에서 복수의 메모리 뱅크를 동시에 선택하여 멀티 라이트를 수행할 수 있는 새로운 코아 구조를 갖는 메모리 장치가 필요하다. 또한 테스트 조건을 노말 동작 조건과 유사하게 하기 위해서는 노말 라이트 모드와 유사한 조건하에서 멀티 라이트를 수행할 수 있는 새로운 코아 구조를 갖는 메모리 장치가 필요하다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 글로벌 비트라인을 복수의 메모리 뱅크가 공유하는 반도체 메모리 장치에서 복수의 메모리 뱅크를 동시에 선택하여 멀티 라이트를 수행함으로써 데이터 기입 시간을 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 데이터 입출력 라인; 각각이 복수의 메모리 셀을 갖는 복수의 메모리 뱅크들; 상기 복수의 메모리 뱅크들에 의해 공유되는 제1 및 제2 글로벌 비트라인; 및 상기 데이터 입출력 라인에 접속되며, 상기 제1 및 제2 글로벌 비트 라인 각각을 통해 상기 복수의 메모리 뱅크들로 프로그램 전류를 제공하는 제1 및 제2 라이트 드라이버를 포함한다.
상기 복수의 메모리 뱅크들 각각은 상기 제1 글로벌 비트라인에 연결되는 제1 셀 영역; 및 상기 제2 글로벌 비트라인에 연결되는 제2 셀 영역을 포함한다.
노멀 라이트 모드에서는, 상기 복수의 메모리 뱅크들 중 어느 하나의 메모리 뱅크의 상기 제1 셀 영역 또는 상기 제2 셀 영역이 선택되고, 상기 선택된 셀 영역의 메모리 셀로 데이터가 기입되며, 멀티 라이트 모드에서는, 상기 복수의 메모리 뱅크들 중 제1 메모리 뱅크의 제1 셀 영역과 제2 메모리 뱅크의 제2 셀 영역이 동시에 선택되고, 상기 선택된 제1 및 제2 셀 영역의 메모리 셀로 데이터가 기입된 다.
상기 노멀 라이트 모드에서, 상기 제1 및 제2 라이트 드라이버 중 어느 하나만 인에이블되어 상기 제1 및 제2 글로벌 비트라인 중 어느 하나를 통하여 상기 선택된 셀 영역으로 데이터를 기입할 수 있다.
상기 멀티 라이트 모드에서, 상기 제1 라이트 드라이버가 상기 제1 글로벌 비트라인을 통하여 상기 제1 셀 영역으로 데이터를 기입함과 동시에 제2 라이트 드라이버가 상기 제2 글로벌 비트라인을 통하여 상기 제2 셀 영역으로 데이터를 기입할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치는 복수의 데이터 입출력 라인(IO)들; 각각이 복수의 메모리 셀을 갖는 복수의 메모리 뱅크들; 상기 복수의 메모리 뱅크들에 의해 공유되는 글로벌 비트라인들; 및 상기 복수의 IO들 각각에 상응하여 구비되는 제1 및 제2 라이트 드라이버를 포함한다.
상기 복수의 메모리 뱅크들 각각은 상기 복수의 IO들 중 소정 개수의 IO에 각각 상응하는 복수의 메모리 블록들을 포함한다.
상기 복수의 메모리 블록들 각각은 상기 제1 라이트 드라이버에 의하여 데이터가 기입되는 제1 셀 영역 및 상기 제2 라이트 드라이버에 의하여 데이터가 기입되는 제2 셀 영역을 포함한다.
멀티 라이트 모드에서, 상기 복수의 메모리 뱅크들 중 상기 제1 메모리 뱅크와 제2 메모리 뱅크가 동시에 선택되되, 상기 제1 및 제2 라이트 드라이버 각각에 상응하여 하나의 셀 영역이 선택되며, 노멀 라이트 모드에서는, 상기 복수의 메모리 뱅크들 중 어느 하나의 메모리 뱅크만 선택되고, 선택된 메모리 뱅크에서 상기 제1 셀 영역 또는 상기 제2 셀 영역이 선택된다.
상기 멀티 라이트 모드에서, 상기 복수의 메모리 뱅크들 중 상기 제1 메모리 뱅크의 제1 셀 영역과 제2 메모리 뱅크의 제2 셀 영역이 동시에 선택되거나 상기 제1 메모리 뱅크의 제2 셀 영역과 상기 제2 메모리 뱅크의 제1 셀 영역이 동시에 선택될 수 있다.
또한, 상기 노멀 라이트 모드에서, 상기 제1 및 제2 라이트 드라이버 중 어느 하나만 인에이블되며, 상기 멀티 라이트 모드에서, 상기 제1 및 제2 라이트 드라이버는 모두 인에이블될 수 있다.
본 발명에 따르면, 글로벌 비트라인을 복수의 메모리 뱅크가 공유하는 반도체 메모리 장치에서 복수의 메모리 뱅크를 동시에 선택하여 멀티 라이트를 수행할 수 있다. 따라서 데이터 기입 시간, 특히 테스트 모드에서의 데이터 기입 시간을 줄일 수 있다.
또한 본 발명에 의하면, 멀티 라이트 모드의 조건이 노말 라이트 모드의 조건과 동일하므로, 노말 라이트 모드와 동일한 조건하에서 테스트를 수행할 수 있는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성 요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도 4a는 본 발명의 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다.
이를 참조하면, 메모리 장치(101)는 메모리 셀 어레이를 포함한다. 메모리 셀 어레이는 다수의 메모리 뱅크(BANK1, BANK2)를 포함할 수 있고, 각 메모리 뱅크(BANK1, BANK2)는 매트릭스 형태로 배열된 다수의 상 변화 메모리 셀을 포함할 수 있다. 상 변화 메모리 셀은 도 1에 도시된 통상의 상 변화 메모리 셀일 수 있으나, 이에 한정되지는 않는다.
메모리 장치(100)는 각 메모리 뱅크(BANK1, BANK2)에 대응하여 배치되는 다수의 로컬 비트라인 선택회로(LYPASS1a, LYPASS1b, LYPASS2a, LYPASS2b), 다수의 메모리 뱅크(BANK1, BANK2)에 의해 공유되는 글로벌 비트라인들(GBL1a, GBL1b ~ GBL16a, GBL16b), 및 상기 글로벌 비트라인들(GBL1a, GBL1b ~ GBL16a, GBL16b)을 통하여 다수의 메모리 뱅크(BANK1, BANK2)에 의해 공유되는 다수의 라이트 드라이버(WD1a ~ WD16b)를 포함한다. 또한 도시되지는 않지만, 메모리 장치(100)는 어드레스 디코더, 센스 앰프 등의 구성요소를 더 포함할 수 있다. 어드레스 디코더(미도시)는 외부에서 입력된 어드레스를 디코딩하고, 워드 라인 및 비트 라인을 선택한다. 어드레스는 워드 라인을 선택하기 위한 행 어드레스와 비트 라인을 선택하기 위한 열 어드레스로 구분될 수 있다. 여기에서, 비트 라인은 글로벌 비트 라인(GBL)과 로컬 비트 라인(LBL)을 포함한다. 센스 앰프(미도시)는 비트라인에 접속되어 메모리 셀 데이터를 감지 증폭한다.
메모리 뱅크(BANK1, BANK2)의 수는 8, 16 등이 될 수 있으나, 이에 한정되지 않는다.
본 발명의 실시예에서, 라이트 드라이버(WD1a ~ WD16b)는 외부와 데이터를 주고 받는 데이터 입출력라인(이하, IO라 함)당 두 개씩 구비된다.
예컨대, 제1 데이터 입출력라인(미도시)에 대하여 두 개의 라이트 드라이버(WD1a 및 WD1b)가 구비되며, 또한 제16 데이터 입출력라인(미도시)에 대하여 두 개의 라이트 드라이버(WD16a 및 WD16b)가 구비된다.
각 메모리 뱅크(BANK1, BANK2)는 다수의 메모리 블록들로 나누어질 수 있다. 각 메모리 블록은 하나의 IO에 대응하는 메모리 영역일수도 있고, 소정 개수(예컨대, 2개)의 IO에 대응하는 메모리 영역일 수도 있다.
본 실시예에서는 IO수가 16개인 것으로 설명하나, 이에 한정되지 않는다. IO 수가 16개인 경우 각 메모리 뱅크(BANK1, BANK2)는 16개의 메모리 블록으로 나누어질 수 있다. 그리고, 각 메모리 블록은 또한 IO 당 두 개인 라이트 드라이버 각각이 나누어 담당하는 두 개의 영역(이하, 서브 메모리 블록이라 함)으로 나누어진다.
각 메모리 뱅크(BANK1, BANK2)는 복수의 워드 라인(WL) 및 복수의 글로벌 비트 라인(GBL1a~GBL16b)에 연결되어 있다. 각각의 메모리 셀(미도시)은 워드 라인(WL) 및 로컬 비트 라인(LBL)에 연결된다. 로컬 비트라인 선택 회로(LYPASS1a~LYPASS2b)는 하나의 글로벌 비트 라인(GBL1a~GBL16b)과 복수의 로컬 비트 라인(LBL) 사이에 접속되어, 로컬 선택 신호(도 12의 LYj, j=1~n)에 응답하여 다수의 로컬 비트라인들(LBL) 중 선택된 하나를 글로벌 비트 라인(GBL1a~GBL16b)과 연결한다. 로컬 비트라인 선택 회로(LYPASS1a~LYPASS2b)는 상응하는 메모리 뱅크의 상/하단, 좀 더 구체적으로는 각 메모리 블록의 상/하단에 배치될 수 있다.
글로벌 비트라인 선택회로(GYPASS1)는 글로벌 선택 신호에 응답하여 다수의 글로벌 비트라인들 중 선택된 글로벌 비트라인을 해당 라이트 드라이버와 연결한다. 로컬 비트라인 선택 회로(LYPASS1a~LYPASS2b) 및 글로벌 비트라인 선택회로(GYPASS1)의 구성예 및 동작은 도 11 및 도 12를 참조하여 후술한다.
라이트 드라이버(WD1a ~ WD16b)는 선택된 글로벌 비트 라인(예를 들면, GBL1a)으로 프로그램 전류를 제공한다. 라이트 드라이버(WD1a ~ WD16b)는 데이터에 따라 셋 전류 또는 리셋 전류를 글로벌 비트 라인(예를 들면, GBL1a)으로 제공한다. 본 발명의 일 실시예로, 메모리 뱅크의 최하단에 형성될 수 있으나 이에 한정된 것은 아니다. 본 발명에서 라이트 드라이버(WD1a ~ WD16b)는 외부와 데이터를 주고 받는 데이터 입출력라인 하나 당 두 개씩 구성되어 메모리 뱅크로 데이터를 기입한다.
이와 같이 IO당 두 개의 라이트 드라이버가 구비되어 동작하므로, 하나의 메모리 뱅크가 선택되는 경우에 IO당 두 개의 메모리 셀에 동시에 데이터를 기입할 수 있다. 이와 같이 IO당 둘 이상의 메모리 셀에 동시에 데이터를 기입하는 동작 모드를 멀티 라이트 모드라 한다. 한편, 노말 라이트 모드에서는 IO 당 하나의 메모리 셀이 선택되어 데이터가 기입된다.
따라서, 본 실시예에서는, 멀티 라이트 모드의 경우 노말 라이트 모드에 비하여 두 배의 메모리 셀에 데이터를 기입할 수 있다.
하지만, 노말 라이트 모드에 비하여 하나의 워드라인에 연결되는 메모리 셀의 수 역시 2배가 되어 하나의 워드라인으로 흐르는 전류가 증가한다. 증가된 셀 전류를 담당하기 위해서는, 워드라인 드라이버의 사이즈가 커져야 한다.
도 4b는 본 발명의 다른 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다. 도 4b에 도시된 메모리 장치(100)는 2개의 메모리 매트를 구비한다.
각 메모리 매트는 도 4a에 도시된 메모리 장치(101)와 동일한 코어 구조를 가진다. 즉, 각 메모리 매트는 다수의 메모리 뱅크(BANK1, BANK2), 각 메모리 뱅크(BANK1, BANK2)에 대응하여 배치되는 다수의 로컬 비트라인 선택회로(LYPASS1a, LYPASS1b, LYPASS2a, LYPASS2b), 다수의 메모리 뱅크(BANK1, BANK2)에 의해 공유되는 글로벌 비트라인들(GBL1a, GBL1b ~ GBL16a, GBL16b), 상기 글로벌 비트라인들(GBL1a, GBL1b ~ GBL16a, GBL16b)을 통하여 다수의 메모리 뱅크(BANK1, BANK2)에 의해 공유되는 다수의 라이트 드라이버(WD1a, WD1b ~ WD16a, WD16b)를 포함한다. 도 4b에 도시된 메모리 장치(100)에서 워드라인들은 두 매트에 연결되도록 배치될 수 있다. 각 구성요소들은 도 4a와 관련하여 상술하였으므로, 이에 대한 설명은 생략한다.
도 5a 및 도 5b는 각각 본 발명의 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다.
이를 참조하면, 도 5a 및 도 5b에 도시된 메모리 장치(200)의 코아 구조는 도 4a에 도시된 메모리 장치(101)의 코아 구조와 동일하다. 즉, 도 5a 및 도 5b에 도시된 메모리 장치(200) 역시 다수의 메모리 뱅크(BANK1, BANK2)가 글로벌 비트라인(GBL1a, GBL1b ~ GBL16a, GBL16b)을 공유하고, 글로벌 비트라인(GBL1a, GBL1b ~ GBL16a, GBL16b)을 통해 라이트 드라이버(WD1a, WD1b ~ WD16a, WD16b)를 공유하는 코아 구조를 가진다.
따라서, 동작상의 차이점을 중심으로 기술한다.
멀티 라이트 모드(예컨대, 테스트 모드)에서 복수(예컨대, 2개)의 메모리 뱅크(예컨대, 제1 메모리 뱅크(BANK1) 및 제2 메모리 뱅크(BANK2))가 동시에 선택된다. 이 때, 라이트 드라이버(WD1a, WD1b ~ WD16a, WD16b)당 하나의 메모리 셀이 선택되도록, 선택된 메모리 뱅크의 모든 서브 메모리 블록이 선택되는 것이 아니라, 선택된 메모리 뱅크의 반(1/2)에 해당하는 서브 메모리 블록들만이 선택될 수 있다.
설명의 편의를 위하여, 멀티 라이트 모드에서 제1 및 제2 메모리 뱅크(BANK1, BANK2)가 동시에 선택되는 경우를 좀 더 상세히 설명한다.
본 실시예에서, 각 메모리 뱅크(BANK1, BANK2)는 하나의 IO에 대응하는 다수의 메모리 블록들로 나누어지고, 각 메모리 블록은 또한 IO 당 두 개인 라이트 드라이버(즉, 제1 및 제2 라이트 드라이버, WD1a, WD1b ~ WD16a, WD16b) 각각이 나누어 담당하는 두 개의 서브 메모리 블록으로 나누어질 수 있다. 본 실시예에서는 IO수가 16개인 것으로, 라이트 드라이버는 IO당 2개씩으로 총 32인 것으로 가정하나, 이에 한정되지 않는다.
이러한 코아 구조를 가지는 메모리 장치(200)의 멀티 라이트 모드에서, 제1 메모리 뱅크(BANK1)와 제2 메모리 뱅크(BANK2)가 동시에 선택된다. 이 때, 제1 메모리 뱅크(BANK1)에서 선택되는 서브 메모리 블록과 제2 메모리 뱅크(BANK2)에서 선택되는 서브 메모리 블록이 상호 상보적으로, 즉 중복되지 않도록 선택될 수 있 다.
예컨대, 도 5a에 도시된 바와 같이, 제1 메모리 뱅크(BANK1)에서는 각 IO의 제1 라이트 드라이버들(WD1a, ..., WD16a)에 해당하는 서브 메모리 블록들, 즉 제1, 제3, ..., 제31 서브 메모리 블록이 선택되고, 제2 메모리 뱅크(BANK2)에서는 각 IO의 제2 라이트 드라이버(WD1b, ...,WD16b)에 해당하는 서브 메모리 블록들, 즉 제2, 제4, ..., 제32 서브 메모리 블록이 선택될 수 있다.
또는, 도 5b에 도시된 바와 같이, 제1 메모리 뱅크(BANK1)에서는 각 IO의 제2 라이트 드라이버(WD1b,..., WD16b)에 해당하는 서브 메모리 블록들, 즉 제2, 제4, ..., 제32 서브 메모리 블록이 선택되고, 제2 메모리 뱅크(BANK2)에서는 각 IO의 제1 라이트 드라이버들(WD1a, ..., WD16a)에 해당하는 서브 메모리 블록들, 즉 제1, 제3, ..., 제31 서브 메모리 블록이 선택될 수 있다.
이와 같이, 제1 및 제2 메모리 뱅크(BANK1, BANK2)가 동시에 선택되지만, 제1 메모리 뱅크(BANK1)에서는 각 IO의 제1 라이트 드라이버에 상응하는 셀 영역(이하, 제1 셀 영역이라 함)과 제2 라이트 드라이버에 상응하는 셀 영역(이하, 제2 셀 영역이라 함) 중 하나의 영역만 선택되고, 제2 메모리 뱅크(BANK2)에서는 나머지 셀 영역이 선택된다. 따라서, 노말 라이트 모드와 멀티 라이트 모드에서 하나의 워드라인에 연결된 선택된 메모리 셀의 수는 동일하다. 그러므로, 노말 라이트 모드에 비하여 하나의 워드라인에서 선택되는 메모리 셀의 수가 2배가 되는 점(도 4a와 관련하여 상술한 점)이 방지될 수 있다.
도 6a 및 도 6b는 도 5a 및 도 5b에 도시된 메모리 장치(200)의 노말 라이트 모드 동작을 설명하기 위한 도면이다. 이를 참조하면, 메모리 장치(200)의 노말 라이트 모드에서는, 복수의 메모리 뱅크들 중 하나의 메모리 뱅크만 선택되고, 또한 하나의 IO에 상응하는 제1 및 제2 라이트 드라이버 중 하나의 라이트 드라이버만 인에이블 될 수 있다.
예컨대, 도 6a에 도시된 바와 같이, 제1 메모리 뱅크(BANK1)에서 각 IO의 제1 라이트 드라이버들(WD1a,..., WD16a)에 해당하는 제1 셀 영역, 즉 제1, 제3, ..., 제31 서브 메모리 블록이 선택될 수 있다. 또는, 도 6b에 도시된 바와 같이, 제1 메모리 뱅크(BANK1)에서 각 IO의 제2 라이트 드라이버(WD1b, ..., WD16b)에 해당하는 제2 셀 영역, 즉 제2, 제4, ..., 제32 서브 메모리 블록이 선택될 수 있다.
상술한 바와 같이, 노말 라이트 모드에서는, 해당 IO를 통해 입력된 데이터가 기입될 메모리셀을 포함하는 서브 메모리 블록을 담당하는 라이트 드라이브들만이 인에이블될 수 있다. 따라서, 데이터가 기입될 메모리셀의 주소(address) 정보에 기초하여, 각 IO에 할당된 2개의 라이트 드라이버 중 데이터가 기입될 메모리 셀을 포함하는 서브 메모리 블록에 할당된 라이트 드라이버만 선택적으로 인에이블될 수 있다.
따라서, 노말 라이트 모드에서는 32개의 라이트 드라이버들 중 16개의 라이트 드라이버만이 인에이블되고, 이에 따라 16개의 글로벌 비트라인들을 통하여, 선택된 하나의 메모리 뱅크(예컨대, 제1 메모리 뱅크) 내의 16개의 선택된 메모리 셀들로 동시에 데이터가 기입될 수 있다.
반면, 멀티 라이트 모드에서는 32개의 라이트 드라이버들이 인에이블되고, 이에 따라 32개의 글로벌 비트라인들을 통하여 선택된 두 개의 메모리 뱅크(예컨대, 제1 및 제2 메모리 뱅크) 내의 각각의 16개의 선택된 메모리 셀들로 동시에 데이터가 기입될 수 있다. 따라서, 하나의 메모리 뱅크를 기준으로 보면, 멀티 라이트 모드와 노말 라이트 모드시의 조건이 동일하다. 그리고 본 실시예에 의하면, 멀티 라이트 모드의 기입 속도는 노말 라이트 모드의 기입 속도 대비 2배일 수 있다.
본 발명의 일 실시예에 따른 메모리 장치(200)는 도 4b에 도시된 메모리 장치(100)와 유사하게 둘 이상의 메모리 매트를 구비할 수 있다. 각 메모리 매트는 도 5a 내지 도 6b에 도시된 바와 같은 코아 구조를 가지고 동일한 동작을 수행하므로, 이에 대한 상세한 설명은 생략한다.
도 7은 본 발명의 일 실시예에 따른 메모리 코아 구조를 좀 더 상세히 나타내는 블록도이다. 설명의 편의를 위하여 도 7에는 제1 및 제2 메모리 뱅크의 구조가 상세히 도시된다.
도 7을 참조하면, 제1 및 제2 메모리 뱅크는 각각 8개의 메모리 블록을 포함하고, 각 메모리 블록은 두 개의 서브 메모리 블록(SB11a~SB28b)으로 나뉘어질 수 있다. 예컨대, 제1 메모리 뱅크는 8개의 메모리 블록(SB11a&b, SB12a&b, ..., SB18a&b)으로 나누어지고, 각 메모리 블록은 두 개의 서브 메모리 블록(SB11a~SB18b)으로 나누어질 수 있다. 본 실시예에서 하나의 메모리 블록은 2개의 IO에 상응하는 메모리 영역이다. 그리고, 참조부호 'a'를 가지는 서브 메모리 블록들(SB11a ~ SB18a, SB21a ~ SB28a)은 각 IO의 제1 라이트 드라이버에 해당하는 셀 영역(제1 셀 영역)에 해당하고, 참조부호 'b'를 가지는 서브 메모리 블록들(SB11b ~ SB18b, SB21b ~ SB28b)은 각 IO의 제2 라이트 드라이버에 해당하는 셀 영역(제2 셀 영역)에 해당한다. 따라서, 각 메모리 뱅크는 제1 및 제2 셀 영역이 교호적으로 배치되는 구조를 가진다.
각 메모리 블록의 좌우 영역에는 로컬 워드라인 드라이버들(SWD)이 배치되고, 각 메모리 블록의 상하 영역에는 로컬 비트라인 선택회로들(LYPASS)이 배치될 수 있다. 즉, 하나의 메모리 뱅크 내에서 이웃하는 메모리 블록들 사이의 영역에는 로컬 워드라인 드라이버들(SWD)이 배치되고, 제1 메모리 뱅크와 제2 메모리 뱅크 간 이웃하는 메모리 블록들 사이의 영역에는 로컬 비트라인 선택회로들(LYPASS)이 배치될 수 있다. 그리고, 각 메모리 뱅크에 대응하여, 어드레스를 디코딩하여 메인 워드라인을 선택하기 위한 메인 워드라인 디코더(MDEC)가 배치되고, 메인 워드라인 디코더(MDEC)의 상하에는 로컬 비트라인 디코더(LY DEC) 및 로컬 워드라인 디코더(LW DEC)가 배치될 수 있다.
로컬 비트라인 디코더(LY DEC) 및 로컬 워드라인 디코더(LW DEC)는 어드레스를 디코딩하여 로컬 비트라인과 로컬 워드라인을 선택하기 위한 로컬 비트라인 선택신호 및 로컬 워드라인 선택 신호를 발생한다.
또한 접합 영역(CJT)에는 로컬 비트라인 선택 신호 드라이버 및 로컬 워드라인 드라이버가 배치될 수 있다. 로컬 비트라인 선택 신호 드라이버는 로컬 비트라인 디코더(LY DEC)로부터 발생되는 로컬 비트라인 선택 신호(SIGI, 도 9 및 11 참조)를 로컬 비트라인 선택회로(LYPASS)로 전송하고, 로컬 워드라인 드라이버는 로 컬 워드라인 디코더(LW DEC)로부터 발생되는 로컬 워드라인 선택 신호를 로컬 워드라인 드라이버(SWD)로 전송한다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다. 도 8에 도시된 실시예에서는 편의상 IO(미도시)개수가 4개, 라이트 드라이버(WD1a~WD4b)가 IO당 두 개씩 8개 배치되나, 이에 한정되는 것은 아니다. 도 8에 도시된 제1 및 제2 메모리 뱅크는 도 7에 도시된 메모리 뱅크 구조를 가진다.
도 8에 도시된 본 발명의 일 실시예에 따른 메모리 장치의 멀티 라이트 모드 동작을 설명하면 다음과 같다.
멀티 라이트 모드에서, 제1 및 제2 메모리 뱅크가 선택되고, 제1 메모리 뱅크에서는 제1 셀 영역에 상응하는 제1 및 제3 서브 메모리 블록(SB11a, SB12a)이 선택되며 제2 메모리 뱅크에서는 제2 셀 영역에 상응하는 제2 및 제4 서브 메모리 블록(SB21b, SB22b)이 선택될 수 있다.
물론 라이트 드라이버(WD1a~WD4b)는 8개 모두 인에이블된다. 그러나, 제1 및 제2 메모리 뱅크에서는 서로 다른 셀 영역이 선택될 수 있다. 예컨대, 제1 메모리 뱅크에서는 제1 셀 영역이 선택되고 제2 메모리 뱅크에서는 제2 셀 영역이 선택된다.
도 9는 도 8에 도시된 메모리 장치의 일부를 보다 상세히 나타내는 도면이다. 이를 참조하면, 접합 영역(CJT)에는 제1 로컬 선택신호 드라이버(LYDa) 또는 제2 로컬 선택신호 드라이버(LYDb)가 배치된다. 특히, 본 실시예에서는 두 서브 메 모리 블록에 인접한 접합 영역(CJT)에는 각 서브 메모리 블록에 대응하여 각각의 로컬 선택 신호 드라이버가 배치되므로, 제1 및 제2 로컬 선택신호 드라이버(LYDa, LYDb)가 모두 배치된다.
제1 및 제2 로컬 선택신호 드라이버(LYDa, LYDb)는, 로컬 비트라인 디코더(LY DEC)에 의하여 디코딩된 어드레스 신호(SIGI)와 영역 선택 신호(PBT_BA0, PBT_BA1)를 수신하고, 이들 신호들을 연산하여 로컬 선택 신호를 생성하여 로컬 비트라인 선택회로(LYPASS)로 전송한다.
영역 선택 신호(PBT_BA0, PBT_BA1)는 상호 상보적인 논리 레벨을 가지는 제1 영역 선택 신호(PBT_BA0)와 제2 영역 선택 신호(PBT_BA1)를 포함할 수 있다. 제1 로컬 선택신호 드라이버(LYDa)는 디코딩된 신호(SIGI)와 제1 영역 선택 신호(PBT_BA0)에 기초하여 제1 로컬 선택 신호를 발생하고, 제2 로컬 선택신호 드라이버(LYDb)는 디코딩된 어드레스 신호(SIGI)와 제2 영역 선택 신호(PBT_BA1)에 기초하여 제2 로컬 선택 신호를 발생한다.
로컬 비트라인 선택 회로(LYPASS)는 제1 로컬 선택신호 드라이버(LYDa)의 출력 신호에 응답하여 해당 서브 메모리 블록의 로컬 비트라인들(LBL) 중 어느 하나를 글로벌 비트라인(GBL)과 선택적으로 접속한다. 로컬 비트라인 선택 회로(LYPASS)는 또한 제2 로컬 선택신호 드라이버(LYDb)의 출력 신호에 응답하여 해당 서브 메모리 블록의 로컬 비트라인들(LBL) 중 어느 하나를 글로벌 비트라인(GBL)과 선택적으로 접속한다.
각 메모리 뱅크에는 제1 및 제2 셀 영역(SB11a ~ SB22b)이 교호적으로 배치 되므로, 제1 및 제2 로컬 선택신호 드라이버(LYDa, LYDb) 역시 제1 및 제2 셀 영역(SB11a ~ SB22b)에 대응하여 교호적으로 배치될 수 있다.
예컨대, 제1 메모리 뱅크에서는 제1 셀 영역에 상응하는 제1 및 제3 서브 메모리 블록(SB11a, SB12a)이 선택되며 제2 메모리 뱅크에서는 제2 셀 영역에 상응하는 제2 및 제4 서브 메모리 블록(SB21b, SB22b)이 선택되도록, 제1 메모리 뱅크의 제1 및 제3 서브 메모리 블록(SB11a, SB12a)와 제2 메모리 뱅크의 제2 및 제4 서브 메모리 블록(SB21b, SB22b)에 각각 상응하여 제1 로컬 선택신호 드라이버(LYDa)가 배치되고, 제1 메모리 뱅크의 제2 및 제4 서브 메모리 블록(SB11b, SB12b)와 제2 메모리 뱅크의 제1 및 제3 서브 메모리 블록(SB21a, SB22a)에 각각 상응하여 제2 로컬 선택신호 드라이버(LYDb)가 배치될 수 있다.
제1 영역 선택 신호(PBT_BA0)와 제2 영역 선택 신호(PBT_BA1)는 상보적인 논리 레벨을 가진다. 따라서 제1 영역 선택 신호(PBT_BA0)가 제1 레벨로 활성화된 경우에는 제1 로컬 선택신호 드라이버(LYDa)에 상응하는 셀 영역들(이하 제1 선택 영역이라 함, 예컨대, 제1 메모리 뱅크의 제1 셀 영역과 제2 메모리 뱅크의 제2 셀 영역)이 선택되고, 이에 따라 선택된 셀 영역의 어느 하나의 로컬 비트라인이 글로벌 비트라인에 접속된다. 제2 영역 선택 신호(PBT_BA1)가 제1 레벨로 활성화된 경우에는 제2 로컬 선택신호 드라이버(LYDb)에 상응하는 셀 영역들(이하, 제2 선택 영역이라 함, 예컨대, 제1 메모리 뱅크의 제2 셀 영역과 제2 메모리 뱅크의 제1 셀 영역)이 선택되고, 이에 따라 선택된 셀 영역의 어느 하나의 로컬 비트라인이 글로벌 비트라인에 접속된다.
본 발명의 일 실시예에 따르면, 멀티 라이트 모드에서, 제1 영역 선택 신호(PBT_BA0)가 활성화되어 제1 선택 영역(예컨대, 제1 메모리 뱅크의 제1 셀 영역과 제2 메모리 뱅크의 제2 셀 영역)이 선택되어 데이터가 기입된 후, 제2 영역 선택 신호가 활성화되어 제2 선택 영역(예컨대, 제1 메모리 뱅크의 제2 셀 영역과 제2 메모리 뱅크의 제1 셀 영역)이 선택되어 데이터가 기입될 수 있다.
도 8 및 도 9에 도시된 실시예에서, 각 메모리 뱅크 내에서 인접하는 두 개의 셀 영역은 서로 다른 선택 영역에 속하게 된다.
도 10은 본 발명의 다른 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다. 도 10에 도시된 실시예에는 도 8에 도시된 실시예과 유사하다. 따라서 중복되는 설명은 생략하고 차이점을 중심으로 기술한다.
도 10에 도시된 메모리 장치의 멀티 라이트 모드에서는, 제1 및 제2 메모리 뱅크가 선택되고, 제1 메모리 뱅크에서는 제1 및 제4 서브 메모리 블록(SB11a, SB12b)이 선택되며 제2 메모리 뱅크에서는 제2 및 제3 서브 메모리 블록(SB21b, SB22a)이 선택된다.
물론 라이트 드라이버(WD1a~WD4b)는 8개 모두 인에이블된다.
도 11은 도 10에 도시된 메모리 장치의 일부를 보다 상세히 나타내는 도면이다. 도 11은 도 9에 도시된 구성 및 동작과 유사하다. 따라서 중복되는 설명은 생략하고 차이점을 중심으로 기술한다.
이를 참조하면, 각 메모리 뱅크에서는 2개의 서브 메모리 블록 단위로 선택되므로, 2개의 인접하는 서브 메모리 블록이 동시에 선택되도록 2개의 인접하는 서 브 메모리 블록에 의해 공유되는 하나의 로컬 선택신호 드라이버(LYDa 또는 LYDb)가 접합 영역(CJT)에 배치될 수 있다. 즉, 하나의 로컬 선택신호 드라이버(LYDa 또는 LYDb)가 이웃하는 두 개의 서브 메모리 블록에 상응하여 배치될 수 있다.
도 10 및 도 11에 도시된 실시예에서, 각 메모리 뱅크 내에서 인접하는 메모리 블록간 인접하는 두 개의 셀 영역(예컨대, SB11b&SB12a 및 SB21b & SB22a)은 동일한 선택 영역에 속하게 된다. 예를 들어, 제1 메모리 뱅크에서 인접하는 두 개의 셀 영역(SB11b&SB12a)은 제1 선택 영역에 속하고, 제2 메모리 뱅크에서 인접하는 두 개의 셀 영역(SB21b & SB22a)은 제2 선택 영역에 속한다.
따라서, 도 11에 도시된 실시예에서는, 이웃하는 두 개의 서브 메모리 블록(셀 영역)이 동시에 선택되므로 메모리셀 어레이 중간에 위치하는 접합 영역(CJT)에 하나의 로컬 선택신호 드라이버(LYDa 또는 LYDb)만 배치되면 된다.
반면, 도 9에 도시된 실시예에서는, 이웃하는 두 개의 서브 메모리 블록(셀 영역)이 항상 상보적으로 선택되므로 메모리셀 어레이 중간에 위치하는 접합 영역(CJT)에는 두 개의 로컬 선택신호 드라이버(LYDa 및 LYDb)가 배치되어야 한다.
도 12는 본 발명의 일 실시예에 따른 서브 메모리 블록 및 로컬 비트라인 선택회로의 구성의 일부를 나타내는 도면이다. 도 13은 본 발명의 일 실시예에 따른 글로벌 비트라인 선택회로의 구성의 일부를 나타내는 도면이다.
도 12에 도시된 메모리 셀 어레이는 하나의 글로벌 비트 라인(GBL1)에 상응하는 메모리 셀 영역(SB11a)과 상기 메모리 영역(SB11a)의 상하단에 위치한 로컬 비트라인 선택회로(LYPASS11a', LYPASS11a)를 포함한다.
메모리 셀 영역(SB11a)은 각각이 복수의 워드라인들(WL1~WLm, m은 자연수) 중 상응하는 워드라인에 연결되고 복수의 로컬 비트라인들(LBL1~LBLn, n은 자연수) 중 상응하는 비트라인에 연결되는 복수의 메모리셀(MC)을 포함할 수 있다. 하단의 로컬 비트라인 선택회로(LYPASS11a)는 각각이 상응하는 로컬 선택 신호(LY1~LY4)에 응답하여 로컬 비트 라인(LBL1~LBLn) 중 상응하는 비트라인 글로벌 비트 라인(GBL1)과 전기적으로 연결하는 복수의 NMOS 트랜지스터(LT1~LTn)를 포함할 수 있다.
상단의 로컬 비트라인 선택회로(LYPASS11a') 역시 각각이 상응하는 로컬 선택 신호(LY1~LY4)에 응답하여 로컬 비트 라인(LBL1~LBLn) 중 상응하는 비트라인 글로벌 비트 라인(GBL1)과 전기적으로 연결하는 복수의 NMOS 트랜지스터(LT1'~LTn')를 포함할 수 있다.
로컬 선택 신호(LY1~LY4)는 제1 또는 제2 로컬 선택신호 드라이버(LYDa, LYDb)로부터 출력되는 신호이다.
도 13을 참조하면, 글로벌 비트라인 선택 회로(GP1a)는 어드레스 디코더(미도시)로부터 제공되는 글로벌 선택 신호(GYi; i=1~k)에 응답하여 글로벌 비트 라인을 선택한다. 글로벌 비트 라인 선택 회로(GP1a)는 복수의 NMOS 트랜지스터(GT1~GTk)를 포함할 수 있다. 복수의 NMOS 트랜지스터(GT1~GTk)는 글로벌 비트 라인(GBL1~GBLk)과 데이터 입출력 라인(IO1a)을 선택적으로 연결한다. 예를 들어, 글로벌 선택 신호 GY1이 인에이블 될 때, 글로벌 비트 라인 GBL1과 데이터 입출력 라인(IO1a)은 서로 전기적으로 연결된다. 라이트 드라이버(WD1a)는 선택된 글로벌 비트 라인(예를 들면, GBL1)으로 프로그램 전류를 제공함으로써, 선택된 글로벌 비트라인과 선택된 로컬 비트라인을 통하여 선택된 메모리셀에 원하는 데이터를 기입할 수 있다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.
컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 온라인 광고 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 통상의 상 변화 메모리 장치의 메모리 셀을 나타내는 회로도이다.
도 2는 종래기술의 일 예에 따른 상 변화 메모리 장치의 코아(core) 구조를 나타내는 블록도이다.
도 3은 종래기술의 다른 일 예에 따른 상 변화 메모리 장치의 코아(core) 구조를 나타내는 블록도이다.
도 4a 및 도 4b는 각각 본 발명의 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다.
도 5a 및 도 5b는 각각 본 발명의 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다.
도 6a 및 도 6b는 각각 도 5a 및 도 5b에 도시된 메모리 장치의 노말 라이트 모드 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 메모리 코아 구조를 좀 더 상세히 나타내는 블록도이다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다.
도 9는 도 8에 도시된 메모리 장치의 일부를 보다 상세히 나타내는 도면이다.
도 10은 본 발명의 다른 일 실시예에 따른 메모리 장치의 코아 구성을 나타내는 블록도이다.
도 11은 도 10에 도시된 메모리 장치의 일부를 보다 상세히 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 서브 메모리 블록 및 로컬 비트라인 선택회로의 구성의 일부를 나타내는 도면이다.
도 13은 본 발명의 일 실시예에 따른 글로벌 비트라인 선택회로의 구성의 일부를 나타내는 도면이다.

Claims (20)

  1. 데이터 입출력 라인;
    각각이 복수의 메모리 셀을 갖는 복수의 메모리 뱅크들;
    상기 복수의 메모리 뱅크들에 의해 공유되는 제1 및 제2 글로벌 비트라인; 및
    상기 데이터 입출력 라인에 접속되며, 상기 제1 및 제2 글로벌 비트 라인 각각을 통해 상기 복수의 메모리 뱅크들로 프로그램 전류를 제공하는 제1 및 제2 라이트 드라이버를 포함하고,
    상기 복수의 메모리 뱅크들 각각은
    상기 제1 글로벌 비트라인에 연결되는 제1 셀 영역; 및
    상기 제2 글로벌 비트라인에 연결되는 제2 셀 영역을 포함하며,
    노멀 라이트 모드에서는, 상기 복수의 메모리 뱅크들 중 어느 하나의 메모리 뱅크의 상기 제1 셀 영역 또는 상기 제2 셀 영역이 선택되고, 상기 선택된 셀 영역의 메모리 셀로 데이터가 기입되며,
    멀티 라이트 모드에서는, 상기 복수의 메모리 뱅크들 중 제1 메모리 뱅크의 제1 셀 영역과 제2 메모리 뱅크의 제2 셀 영역이 동시에 선택되고, 상기 선택된 제1 및 제2 셀 영역의 메모리 셀로 데이터가 기입되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 노멀 라이트 모드에서, 상기 제1 및 제2 라이트 드라이버 중 어느 하나의 드라이버가 상기 제1 및 제2 글로벌 비트라인 중 어느 하나를 통하여 상기 선택된 셀 영역으로 데이터를 기입하며,
    상기 멀티 라이트 모드에서, 상기 제1 라이트 드라이버가 상기 제1 글로벌 비트라인을 통하여 상기 제1 셀 영역으로 데이터를 기입함과 동시에 제2 라이트 드라이버가 상기 제2 글로벌 비트라인을 통하여 상기 제2 셀 영역으로 데이터를 기입하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 노멀 라이트 모드에서, 상기 제1 및 제2 라이트 드라이버 중 어느 하나만 인에이블되며,
    상기 멀티 라이트 모드에서, 상기 제1 및 제2 라이트 드라이버는 모두 인에이블되는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 셀 영역에 연결되며, 상기 제1 글로벌 비트라인과 선택적으로 연결되는 제 1 로컬 비트 라인들;
    상기 제 2 셀 영역에 연결되며, 상기 제2 글로벌 비트라인과 선택적으로 연결되는 제 2 로컬 비트 라인들;
    어드레스 신호 및 제1 영역 선택 신호에 기초하여 상기 제1 셀 영역 및 상기 제2 셀 영역 중 하나의 셀 영역의 로컬 비트라인을 선택하기 위한 제1 로컬 선택회로; 및
    상기 어드레스 신호 및 제2 영역 선택 신호에 기초하여 상기 제1 셀 영역 및 상기 제2 셀 영역 중 다른 하나의 셀 영역의 로컬 비트라인을 선택하기 위한 제2 로컬 선택회로를 더 구비하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 제1 및 제2 로컬 선택회로 각각은
    상기 제1 및 제2 셀 영역 중 상응하는 셀 영역에 대응하여 배치되어, 로컬 선택 신호에 응답하여 상기 상응하는 셀 영역의 로컬 비트라인을 상응하는 글로벌 비트라인으로 선택적으로 연결하는 로컬 비트라인 선택회로; 및
    상기 어드레스 신호를 디코딩한 신호와 상기 제1 및 제2 영역 선택 신호 중 상응하는 신호에 기초하여 상기 로컬 선택 신호를 생성하여 상기 로컬 비트라인 선택회로로 전송하는 로컬 선택 신호 드라이버를 포함하며,
    상기 제1 영역 선택 신호와 상기 제2 영역 선택 신호는 상보적인 논리레벨을 가지는 반도체 메모리 장치.
  6. 제 4 항에 있어서, 상기 멀티 라이트 모드는
    상기 반도체 메모리 장치의 테스트 모드인 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 멀티 라이트 모드에서, 상기 제1 영역 선택 신호가 활성화되어 상기 제1 메모리 뱅크의 제1 셀 영역과 제2 메모리 뱅크의 제2 셀 영역이 동시에 선택되어 데이터가 기입된 후, 상기 제2 영역 선택 신호가 활성화되어 상기 제1 메모리 뱅크의 제2 셀 영역과 제2 메모리 뱅크의 제1 셀 영역이 동시에 선택되어 데이터가 기입되는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수의 메모리 뱅크들 각각은 복수의 메모리 블록들을 포함하고,
    상기 복수의 메모리 블록들 각각은 상기 제1 셀 영역 및 제2 셀 영역을 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 복수의 메모리 셀 각각은
    상 변화 물질을 갖는 기억소자를 포함하는 반도체 메모리 장치.
  10. 복수의 데이터 입출력 라인(IO)들;
    각각이 복수의 메모리 셀을 갖는 복수의 메모리 뱅크들;
    상기 복수의 메모리 뱅크들에 의해 공유되는 글로벌 비트라인들; 및
    상기 복수의 IO들 각각에 상응하여 구비되는 제1 및 제2 라이트 드라이버를 포함하고,
    상기 복수의 메모리 뱅크들 각각은
    상기 복수의 IO들 중 소정 개수의 IO에 각각 상응하는 복수의 메모리 블록들을 포함하고,
    상기 복수의 메모리 블록들 각각은
    상기 제1 라이트 드라이버에 의하여 데이터가 기입되는 제1 셀 영역 및 상기 제2 라이트 드라이버에 의하여 데이터가 기입되는 제2 셀 영역을 포함하며,
    멀티 라이트 모드에서, 상기 복수의 메모리 뱅크들 중 상기 제1 메모리 뱅크와 제2 메모리 뱅크가 동시에 선택되되, 상기 제1 및 제2 라이트 드라이버 각각에 상응하여 하나의 셀 영역이 선택되는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 멀티 라이트 모드에서, 상기 복수의 메모리 뱅크들 중 상기 제1 메모리 뱅크의 제1 셀 영역과 제2 메모리 뱅크의 제2 셀 영역이 동시에 선택되거나 상기 제1 메모리 뱅크의 제2 셀 영역과 상기 제2 메모리 뱅크의 제1 셀 영역이 동시에 선택되며,
    노멀 라이트 모드에서는, 상기 복수의 메모리 뱅크들 중 어느 하나의 메모리 뱅크만 선택되고, 선택된 메모리 뱅크에서 상기 제1 셀 영역 또는 상기 제2 셀 영역이 선택되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 노멀 라이트 모드에서, 상기 제1 및 제2 라이트 드라이버 중 어느 하나 만 인에이블되며,
    상기 멀티 라이트 모드에서, 상기 제1 및 제2 라이트 드라이버는 모두 인에이블되는 반도체 메모리 장치.
  13. 제 11 항에 있어서, 상기 반도체 메모리 장치는
    상기 제 1 셀 영역에 연결되며, 상기 복수의 글로벌 비트라인들 중 어느 하나와 선택적으로 연결되는 제 1 로컬 비트 라인들;
    상기 제 2 셀 영역에 연결되며, 상기 복수의 글로벌 비트라인들 중 다른 하나와 선택적으로 연결되는 제 2 로컬 비트 라인들;
    어드레스 신호 및 제1 영역 선택 신호에 기초하여 상기 제1 셀 영역 및 상기 제2 셀 영역 중 하나의 셀 영역의 로컬 비트라인을 선택하기 위한 제1 로컬 선택회로; 및
    상기 어드레스 신호 및 제2 영역 선택 신호에 기초하여 상기 제1 셀 영역 및 상기 제2 셀 영역 중 다른 하나의 셀 영역의 로컬 비트라인을 선택하기 위한 제2 로컬 선택회로를 더 구비하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 로컬 선택회로는
    상기 제1 및 제2 셀 영역 중 상응하는 셀 영역에 대응하여 배치되어, 제1 로컬 선택 신호에 응답하여 상기 상응하는 셀 영역의 로컬 비트라인을 상응하는 글로 벌 비트라인으로 선택적으로 연결하는 제1 로컬 비트라인 선택회로; 및
    상기 어드레스 신호를 디코딩한 신호와 상기 제1 영역 선택 신호에 기초하여 상기 제1 로컬 선택 신호를 생성하여 상기 제1 로컬 비트라인 선택회로로 전송하는 제1 로컬 선택 신호 드라이버를 포함하며,
    상기 제2 로컬 선택회로는
    상기 제1 및 제2 셀 영역 중 상응하는 셀 영역에 대응하여 배치되어, 제2 로컬 선택 신호에 응답하여 상기 상응하는 셀 영역의 로컬 비트라인을 상응하는 글로벌 비트라인으로 선택적으로 연결하는 제2 로컬 비트라인 선택회로; 및
    상기 어드레스 신호를 디코딩한 신호와 상기 제2 영역 선택 신호에 기초하여 상기 제2 로컬 선택 신호를 생성하여 상기 제2 로컬 비트라인 선택회로로 전송하는 제2 로컬 선택 신호 드라이버를 포함하며,
    상기 제1 영역 선택 신호와 상기 제2 영역 선택 신호는 상보적인 논리레벨을 가지는 반도체 메모리 장치.
  15. 제 14 항에 있어서, 상기 제1 및 제2 셀 영역은 각각
    상기 제1 영역 선택 신호에 기초하여 선택되는 제1 선택 영역과 상기 제2 영역 선택 신호에 기초하여 선택되는 제2 선택 영역 중 하나에 속하는 반도체 메모리 장치.
  16. 제 15 항에 있어서, 상기 제1 및 제2 로컬 비트라인 선택회로와 상기 제1 및 제2 로컬 선택신호 드라이버는 각각
    상기 제1 및/또는 제2 메모리 뱅크 내에서 인접하는 두 개의 셀 영역은 서로 다른 선택 영역에 속하도록 구성되는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 제1 및 제2 로컬 비트라인 선택회로와 상기 제1 및 제2 로컬 선택신호 드라이버는 각각
    상기 제1 및/또는 제2 메모리 뱅크 내에서 두 개의 셀 영역 단위로 동일한 선택 영역이 되도록 구성되는 반도체 메모리 장치.
  18. 제 17 항에 있어서, 상기 제1 또는 제2 로컬 선택신호 드라이버는
    상기 동일한 선택 영역에 속하는 두 개의 셀 영역에 의해 공유되는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 멀티 라이트 모드에서, 상기 제1 영역 선택 신호가 활성화되어 상기 제1 선택 영역에 속하는 셀 영역들이 동시에 선택되어 데이터가 기입된 후, 상기 제2 영역 선택 신호가 활성화되어 상기 제2 선택 영역에 속하는 셀 영역들이 동시에 선택되어 데이터가 기입되는 반도체 메모리 장치.
  20. 제 10 항에 있어서, 상기 복수의 메모리 셀 각각은
    상 변화 물질을 갖는 기억소자를 포함하는 반도체 메모리 장치.
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