JP4633958B2

JP4633958B2 - 不揮発性半導体メモリ

Info

Publication number: JP4633958B2
Application number: JP2001135774A
Authority: JP
Inventors: 寛菅原; 敏且神保; 淳範三木; 敬之黒川; 謙一牛越
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-05-07
Filing date: 2001-05-07
Publication date: 2011-02-16
Anticipated expiration: 2021-05-07
Also published as: KR20030009118A; TW554518B; US20020163033A1; JP2002334591A; KR100472963B1; US6788600B2

Description

【０００１】
【発明の属する技術分野】
本発明は、不揮発性フラッシュメモリ等の不揮発性半導体メモリに関し、特に、レイアウトの自由度の向上を図った不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
近時、不揮発性フラッシュメモリにおいては、複数頁分のデータを複数ビット同時に読み出すものがある。図９は８頁分のデータを１６ビット同時に読み出すことができる従来の不揮発性フラッシュメモリのレイアウトを示す模式図である。また、図１０は図９に示す従来の不揮発性フラッシュメモリにおけるメモリセルアレイの制御部を示す回路図である。
【０００３】
この従来の不揮発性フラッシュメモリは、２つのバンクＢ０及びバンクＢ１に区画されている。バンクＢ０には、４個のメモリセルアレイＭＣＡ００乃至ＭＣＡ０３が平面視で長方形をなすように配置され、バンクＢ１には、４個のメモリセルアレイＭＣＡ１０乃至ＭＣＡ１３が平面視で長方形をなすように配置されている。１個のメモリセルアレイには、実際５１２列のメモリセルＭＣが形成されており、これらのメモリセルＭＣに接続され列方向に延びる５１２本のローカルビット線ＬＢが設けられている。以下、説明の便宜上、図１０に示すように、１個のメモリセルアレイ中に１６本のローカルビット線ＬＢがあるものとして説明する。１６本のローカルビット線ＬＢには、図１０に示すように、平面視で１本おきにその上側にトランジスタＴｒ１が接続され、トランジスタＴｒ１が接続されていないものには、平面視で下側にトランジスタＴｒ２が接続されている。また、１個のメモリセルアレイについては、２個のトランジスタＴｒ１及び２個のトランジスタＴｒ２の計４個のトランジスタ毎に１本のメインビット線ＭＢが接続されている。従って、１個のメモリセルアレイに対して、メインビット線ＭＢは４本（実際には１２８本）設けられている。メインビット線ＭＢは列方向に延びており、平面視で互いに上下に位置するメモリセルアレイ間で共有されている。
【０００４】
なお、１本のメインビット線ＭＢに対して、平面視で各メモリセルアレイＭＣＡ００、ＭＣＡ０１、ＭＣＡ１０及びＭＣＡ１１の上側に夫々８個（実際には２５６個）ずつ設けられたトランジスタＴｒ１からスイッチ群Ｙ１Ｓ０が構成され、平面視でこれら４個のメモリセルアレイの下側に夫々設けられたトランジスタＴｒ２からスイッチ群Ｙ１Ｓ１が構成されている。また、平面視で各メモリセルアレイＭＣＡ０２、ＭＣＡ０３、ＭＣＡ１２及びＭＣＡ１３の上側に夫々設けられたトランジスタＴｒ１からスイッチ群Ｙ１Ｓ２が構成され、平面視でこれら４個のメモリセルアレイの下側に夫々設けられたトランジスタＴｒ２からスイッチ群Ｙ１Ｓ３が構成されている。
【０００５】
１個のスイッチ群Ｙ１Ｓ０を構成するトランジスタＴｒ１のゲートは、図１０に示すように、２本の信号線Ｄ１０及びＤ１１によってドライバＹ１Ｄ０に接続されている。他のスイッチ群についても、同様である。ドライバＹ１Ｄ０、Ｙ１Ｄ１、Ｙ１Ｄ２及びＹ１Ｄ３は、夫々同一バンク内で隣り合う２個のスイッチ群Ｙ１Ｓ０間、２個のスイッチ群Ｙ１Ｓ１間、２個のスイッチ群Ｙ１Ｓ２間及び２個のスイッチ群Ｙ１Ｓ３間に配置されている。
【０００６】
また、各メインビット線ＭＢには、トランジスタＴｒ４が接続されている。バンクＢ０においては、列方向に並んだメモリセルアレイＭＣＡ００及びＭＣＡ０２により共有された４本のメインビット線ＭＢに夫々接続された４個（実際には１２８個）のトランジスタＴｒ４から１個のスイッチ群Ｙ３Ｓ０が構成され、メモリセルアレイＭＣＡ０１及びＭＣＡ０３により共有された４本のメインビット線ＭＢに夫々接続された４個（実際には１２８個）のトランジスタＴｒ４から他の１個のスイッチ群Ｙ３Ｓ０が構成されている。各スイッチ群Ｙ３Ｓ０を構成するトランジスタＴｒ４のゲートは信号線Ｄ３０に共通接続され、ドライバＹ３Ｄ０に接続されている。バンクＢ１においては、２個のスイッチ群Ｙ３Ｓ１が設けられ、各スイッチ群Ｙ３Ｓ１を構成するトランジスタＴｒ４のゲートが共通接続されてドライバＹ３Ｄ１に接続されている。
【０００７】
更に、従来の不揮発性フラッシュメモリにおいては、図１０に示すように、メインビット線ＭＢ毎に、スイッチ群Ｙ３Ｓ０又はＹ３Ｓ１を介して１個のセンスアンプＳＡが設けられている。従って、メモリセルアレイＭＣＡ００及びＭＣＡ０２には、４個（実際には１２８個）のセンスアンプＳＡが設けられている。
【０００８】
そして、各センスアンプＳＡの出力端子が接続されたデータの入出力端子としてのＤＱパッドＰＡＤ１が設けられている。
【０００９】
また、アドレス信号及び制御信号等を入力する入力パッドＰＡＤ２、アドレスバッファ等の周辺回路Ｐ１、電源生成回路等の周辺回路Ｐ２並びに読み出し及び書き込みの制御回路等の周辺回路Ｐ３が設けられている。
【００１０】
更に、バンクＢ０には、図９に示すように、夫々メモリセルアレイＭＣＡ００乃至ＭＣＡ０３に設けられたワード線ＷＬを選択する副ＸデコーダＸＳＵＢ００乃至ＸＳＵＢ０３が設けられている。バンクＢ１には、同様に、副ＸデコーダＸＳＵＢ１０乃至ＸＳＵＢ１３が設けられている。
【００１１】
更にまた、副ＸデコーダＸＳＵＢ００及びＸＳＵＢ０１用の主ＸデコーダＸＤＥＣ１０、副ＸデコーダＸＳＵＢ０２及びＸＳＵＢ０３用の主ＸデコーダＸＤＥＣ１１、副ＸデコーダＸＳＵＢ１０及びＸＳＵＢ１１用の主ＸデコーダＸＤＥＣ１２、並びに副ＸデコーダＸＳＵＢ１２及びＸＳＵＢ１３用の主ＸデコーダＸＤＥＣ１３が設けられている。また、副ＸデコーダＸＳＵＢ００乃至ＸＳＵＢ０３用の主ＸデコーダＸＤＥＣ２０並びに副ＸデコーダＸＳＵＢ１０乃至ＸＳＵＢ１３用の主ＸデコーダＸＤＥＣ２１が設けられている。主ＸデコーダＸＤＥＣ２０及びＸＤＥＣ２１は、夫々平面視でバンクＢ０及びＢ１に設けられたドライバＹ１Ｄ０の上側に配置されている。
【００１２】
このような構造の従来の不揮発性フラッシュメモリにおいては、実際、夫々のメモリセルアレイＭＣＡ００、ＭＣＡ０１、ＭＣＡ１０及びＭＣＡ１１は同時にアクセスされ、また、夫々１２８個のセンスアンプを備えているので、５１２個のセンスアンプＳＡからの出力信号がＤＱパッドＰＡＤ１を介して同時に読み出される。
【００１３】
【発明が解決しようとする課題】
しかしながら、上述のような従来の不揮発性フラッシュメモリには、５１２個のセンスアンプＳＡが並列して配置されているため、行方向の長さがセンスアンプＳＡの大きさにより定められてしまい、レイアウトの自由度が低いという問題点がある。この結果、より一層の高集積化が困難となっている。
【００１４】
本発明はかかる問題点に鑑みてなされたものであって、レイアウトの自由度を向上させることができる不揮発性半導体メモリを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリは、２個以上のメモリセルアレイを備えた複数個のバンクを有し、ｎ（ｎは２以上の自然数）ビットのデータの同時読み出しが可能な不揮発性半導体メモリにおいて、１個の前記メモリセルアレイ内において列をなす複数個のメモリセルが共通接続されたｎ×ｋ（ｋは自然数）本の副ビット線と、１個の前記メモリセルアレイ毎に、前記副ビット線とｋ本毎にそれぞれ接続された列方向に延びるｎ本の主ビット線と、前記ｎ本の主ビット線とそれぞれ対応して接続される行方向に延びるｎ本のグローバルビット線と、前記ｎ本のグローバルビット線とそれぞれ対応して接続されるｎ個のセンスアンプと、アドレス信号に基づいて前記主ビット線毎にｋ本の前記副ビット線のうちの１本を接続させる副ビット線選択手段と、前記アドレス信号に基づいて互いに同一のメモリセルアレイに設けられた前記ｎ本の主ビット線をそれぞれ対応する前記センスアンプに１本ずつ接続させる主ビット線選択手段と、前記アドレス信号に基づいて複数個の前記バンクから活性状態となる１個のバンクを選択するバンク選択手段と、を有し、前記ｎ本のグローバルビット線のそれぞれは、前記バンクにおいて行方向で互いに隣り合う前記メモリセルアレイからそれぞれ列方向に延びる２本の前記主ビット線が接続され、かつ、互いに隣り合う前記バンクにより共有され、前記ｎ個のセンスアンプのそれぞれは、前記バンク間に配置され、前記グローバルビット線と接続されて前記バンク間で共有されていることを特徴とする。
【００１７】
なお、前記グローバルビット線は、前記主ビット線選択手段の上層において行方向に延びて配置されてもよい。また、前記バンク選択手段は、前記バンク間に配置されていることが好ましい。
【００１８】
また、前記主ビット線は、列方向で隣り合う２個以上の前記メモリセルアレイにより共有されていてもよい。
【００１９】
更に、前記ｎ個のセンスアンプは何れも読出用センスアンプであり、前記読出用センスアンプ以外に、さらに前記バンク毎に複数の書込・消去用センスアンプを備えても良い。例えば、前記ｎの値は１２８であり、前記読出用センスアンプを１２８個備える場合に、前記複数の書込・消去用センスアンプを１６個備える。
【００２２】
【発明の実施の形態】
以下、本発明の実施例に係る不揮発性半導体メモリについて、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係る不揮発性フラッシュメモリのレイアウトを示す模式図である。また、図２は第１の実施例に係る不揮発性フラッシュメモリにおけるメモリセルアレイの制御部を示す回路図である。
【００２３】
第１の実施例には、図１に示すように、２つのバンクＢ０及びバンクＢ１が設けられている。バンクＢ０には、４個のメモリセルアレイＭＣＡ００乃至ＭＣＡ０３が平面視で長方形をなすように配置され、バンクＢ１には、４個のメモリセルアレイＭＣＡ１０乃至ＭＣＡ１３が平面視で長方形をなすように配置されている。１個のメモリセルアレイには、５１２列のメモリセル（図示せず）が形成されており、これらのメモリセルに接続され列方向に延びる５１２本のローカルビット線ＬＢが設けられている。以下、説明の便宜上、図２に示すように、１個のメモリセルアレイ中に１６本のローカルビット線ＬＢがあるものとして説明する。１６本のローカルビット線ＬＢには、図２に示すように、平面視で１本おきにその上側にトランジスタＴｒ１（副ビット線選択手段）が接続され、トランジスタＴｒ１が接続されていないものには、平面視で下側にトランジスタＴｒ２（副ビット線選択手段）が接続されている。また、１個のメモリセルアレイについては、２個のトランジスタＴｒ１及び２個のトランジスタＴｒ２の計４個のトランジスタ毎に１本のメインビット線ＭＢが接続されている。従って、１個のメモリセルアレイに対して、メインビット線ＭＢは４本（実際には１２８本）設けられている。メインビット線ＭＢは列方向に延びており、平面視で互いに上下に位置するメモリセルアレイ間で共有されている。即ち、例えばメモリセルアレイＭＣＡ００及びメモリセルアレイＭＣＡ０２によって、４本（実際には１２８本）のメインビット線ＭＢが共有されている。同様に、例えばメモリセルアレイＭＣＡ１１及びメモリセルアレイＭＣＡ１３によっても、４本（実際には１２８本）のメインビット線ＭＢが共有されている。
【００２４】
なお、１本のメインビット線ＭＢに対して、平面視で各メモリセルアレイＭＣＡ００、ＭＣＡ０１、ＭＣＡ１０及びＭＣＡ１１の上側に夫々８個（実際には２５６個）ずつ設けられたトランジスタＴｒ１からスイッチ群Ｙ１Ｓ０が構成され、平面視で各メモリセルアレイＭＣＡ００、ＭＣＡ０１、ＭＣＡ１０及びＭＣＡ１１の下側に夫々８個（実際には２５６個）ずつ設けられたトランジスタＴｒ２からスイッチ群Ｙ１Ｓ１が構成されている。また、平面視で各メモリセルアレイＭＣＡ０２、ＭＣＡ０３、ＭＣＡ１２及びＭＣＡ１３の上側に夫々８個（実際には２５６個）ずつ設けられたトランジスタＴｒ１からスイッチ群Ｙ１Ｓ２が構成され、平面視で各メモリセルアレイＭＣＡ０２、ＭＣＡ０３、ＭＣＡ１２及びＭＣＡ１３の下側に夫々８個（実際には２５６個）ずつ設けられたトランジスタＴｒ２からスイッチ群Ｙ１Ｓ３が構成されている。
【００２５】
１個のスイッチ群Ｙ１Ｓ０を構成するトランジスタＴｒ１のゲートは、１個おきに共通接続され、行方向に延びる２本の信号線Ｄ１０及びＤ１１によってドライバＹ１Ｄ０に接続されている。同様に、１個のスイッチ群Ｙ１Ｓ１を構成するトランジスタＴｒ２のゲートは、行方向に延びる２本の信号線Ｄ１２及びＤ１３によってドライバＹ１Ｄ１に接続されている。また、１個のスイッチ群Ｙ１Ｓ２を構成するトランジスタＴｒ１のゲートは、１個おきに共通接続され、行方向に延びる２本の信号線によってドライバＹ１Ｄ２に接続されている。同様に、１個のスイッチ群Ｙ１Ｓ３を構成するトランジスタＴｒ２のゲートは、行方向に延びる２本の信号線によってドライバＹ１Ｄ３に接続されている。
【００２６】
ドライバＹ１Ｄ０、Ｙ１Ｄ１、Ｙ１Ｄ２及びＹ１Ｄ３は、夫々同一バンク内で隣り合う２個のスイッチ群Ｙ１Ｓ０間、２個のスイッチ群Ｙ１Ｓ１間、２個のスイッチ群Ｙ１Ｓ２間及び２個のスイッチ群Ｙ１Ｓ３間に配置されている。
【００２７】
図３はドライバＹ１Ｄ０及びＹ１Ｄ１の構造を示す回路図である。ドライバＹ１Ｄ０には、２個の３入力ナンドゲートＮＡＮＤ０及びＮＡＮＤ１並びに２個のインバータＩＶ０及びＩＶ１が設けられている。インバータＩＶ０及びＩＶ１の入力端は、夫々ナンドゲートＮＡＮＤ０及びＮＡＮＤ１の出力端に接続されている。一方、ドライバＹ１Ｄ１には、２個の３入力ナンドゲートＮＡＮＤ２及びＮＡＮＤ３並びに２個のインバータＩＶ２及びＩＶ３が設けられている。インバータＩＶ２及びＩＶ３の入力端は、夫々ナンドゲートＮＡＮＤ２及びＮＡＮＤ３の出力端に接続されている。
【００２８】
ナンドゲートＮＡＮＤ０には、ビット線選択信号ＡＹ０Ｔ及びＡＹ１Ｔが入力され、ナンドゲートＮＡＮＤ１には、ビット線選択信号ＡＹ０Ｎ及びＡＹ１Ｔが入力される。ビット線選択信号ＡＹ０Ｎは、ビット線選択信号ＡＹ０Ｔの反転信号である。また、ナンドゲートＮＡＮＤ２には、ビット線選択信号ＡＹ０Ｔ及びＡＹ１Ｎが入力され、ナンドゲートＮＡＮＤ３には、ビット線選択信号ＡＹ０Ｎ及びＡＹ１Ｎが入力される。ビット線選択信号ＡＹ１Ｎは、ビット線選択信号ＡＹ１Ｔの反転信号である。更に、各ナンドゲートＮＡＮＤ０乃至ＮＡＮＤ３には、メモリセルアレイＭＣＡ００、ＭＣＡ０１、ＭＣＡ１０又はＭＣＡ１１を選択するときにアクティブになるセクタ選択信号ＳＥＣＴＯＲ０が入力される。また、インバータＩＶ０乃至ＩＶ３からは、夫々デコード信号Ｄ１０乃至Ｄ１３が出力される。デコード信号Ｄ１０は、スイッチ群Ｙ１Ｓ０を構成するトランジスタＴｒ１のゲートが共通接続された一方の信号線に入力され、デコード信号Ｄ１１は、他方の信号線に入力される。また、デコード信号Ｄ１２は、スイッチ群Ｙ１Ｓ１を構成するトランジスタＴｒ２のゲートが共通接続された一方の信号線に入力され、デコード信号Ｄ１３は、他方の信号線に入力される。
【００２９】
ドライバＹ１Ｄ２及びＹ１Ｄ３は、夫々ドライバＹ１Ｄ０及びＹ１Ｄ１と同様の構造を有しているが、各ナンドゲートには、セクタ選択信号ＳＥＣＴＯＲ０の替わりに、メモリセルアレイＭＣＡ０２、ＭＣＡ０３、ＭＣＡ１２又はＭＣＡ１３を選択するときにアクティブになるセクタ選択信号ＳＥＣＴＯＲ１が入力される。
【００３０】
また、各メインビット線ＭＢには、トランジスタＴｒ３（第１の主ビット線選択手段、スイッチング素子）が接続されている。バンクＢ０においては、列方向に並んだメモリセルアレイＭＣＡ００及びＭＣＡ０２により共有されたメインビット線ＭＢに夫々接続された４個（実際には１２８個）のトランジスタＴｒ３からスイッチ群Ｙ２Ｓ０が構成され、メモリセルアレイＭＣＡ０１及びＭＣＡ０３により共有されたメインビット線に接続された４個（実際には１２８個）のトランジスタＴｒ３からスイッチ群Ｙ２Ｓ１が構成されている。スイッチ群Ｙ２Ｓ０及びＹ２Ｓ１は、いずれも平面視でスイッチ群Ｙ１Ｓ３の下側に配置されている。スイッチ群Ｙ２Ｓ０を構成する各トランジスタＴｒ３のゲートは共通接続され、ドライバＹ２Ｄ０に接続されている。一方、スイッチＹ２Ｓ１を構成する各トランジスタＴｒ３のゲートも共通接続され、ドライバＹ２Ｄ１に接続されている。
【００３１】
図４はドライバＹ２Ｄ０の構造を示す回路図である。ドライバＹ２Ｄ０には、インバータＩＶ４及びこの出力端に入力端が接続されたインバータＩＶ５が設けられている。インバータＩＶ４には、メモリセルアレイＭＣＡ００又はＭＣＡ０２を選択するときにアクティブになるグループ選択信号ＧＲＯＵＰ０が入力され、インバータＩＶ５からは、そのデコード信号Ｄ２０が出力される。
【００３２】
ドライバＹ２Ｄ１は、ドライバＹ２Ｄ０と同様の構造を有しているが、インバータＩＶ４には、グループ選択信号ＧＲＯＵＰ０の替わりに、メモリセルアレイＭＣＡ０１又はＭＣＡ０３を選択するときにアクティブになるグループ選択信号ＧＲＯＵＰ１が入力される。また、インバータＩＶ５からは、デコード信号Ｄ２０の替わりに、グループ選択信号ＧＲＯＵＰ１のデコード信号Ｄ２１が出力される。
【００３３】
バンクＢ１においても、同様に、スイッチ群Ｙ２Ｓ０及びＹ２Ｓ１がスイッチ群Ｙ１Ｓ３の下側に配置され、ドライバＹ２Ｄ０及びＹ２Ｄ１が設けられている。
【００３４】
ドライバＹ２Ｄ０及びＹ２Ｄ１は、夫々スイッチ群Ｙ２Ｓ０及びＹ２Ｓ１に隣接するようにして、これらの間に配置されている。
【００３５】
更に、各トランジスタＴｒ３の他端にトランジスタＴｒ４（バンク選択手段）が接続されている。バンクＢ０においては、スイッチ群Ｙ２Ｓ０に接続された４個（実際には１２８個）のトランジスタＴｒ４からスイッチ群Ｙ３Ｓ０が構成され、また、スイッチ群Ｙ２Ｓ１に接続された４個（実際には１２８個）のトランジスタＴｒ４からスイッチ群Ｙ３Ｓ０が構成されている。各スイッチ群Ｙ３Ｓ０を構成するトランジスタＴｒ４のゲートは共通接続され、夫々個別のドライバＹ３Ｄ０に接続されている。
【００３６】
図５はドライバＹ３Ｄ０の構造を示す回路図である。ドライバＹ３Ｄ０には、インバータＩＶ６及びこの出力端に入力端が接続されたインバータＩＶ７が設けられている。インバータＩＶ６には、バンクＢ０を選択するときにアクティブになるバンク選択信号ＢＡＮＫ０が入力され、インバータＩＶ７からは、そのデコード信号Ｄ３０が出力される。
【００３７】
一方、バンクＢ１においては、スイッチ群Ｙ２Ｓ０に接続された実際１２８個のトランジスタＴｒ４からスイッチ群Ｙ３Ｓ１が構成され、また、スイッチ群Ｙ２Ｓ１に接続された実際１２８個のトランジスタＴｒ４からスイッチ群Ｙ３Ｓ１が構成されている（図示せず）。各スイッチ群Ｙ３Ｓ１を構成するトランジスタＴｒ４のゲートは共通接続され、夫々個別のドライバＹ３Ｄ１に接続されている。
【００３８】
ドライバＹ３Ｄ１は、ドライバＹ３Ｄ０と同様の構造を有しているが、インバータＩＶ６には、バンク選択信号ＢＡＮＫ０の替わりに、バンク１を選択するときにアクティブになるバンク選択信号ＢＡＮＫ１が入力される。また、インバータＩＶ７からは、デコード信号Ｄ３０の替わりに、バンク選択信号ＢＡＮＫ１のデコード信号（図示せず）が出力される。
【００３９】
ドライバＹ３Ｄ０及びＹ３Ｄ１は、夫々スイッチ群Ｙ３Ｓ０間及びスイッチ群Ｙ３Ｓ１間に配置されている。
【００４０】
また、バンクＢ０には、スイッチ群Ｙ３Ｓ０及びＹ３Ｓ１の下側に、行方向に延びる４本（実際には１２８本）のグローバルビット線ＧＢが設けられている。従って、実際には、各グローバルビット線ＧＢには、メモリセルアレイＭＣＡ００及びＭＣＡ０２に共有された１２８本のメインビット線ＭＢ並びにメモリセルアレイＭＣＡ０１及びＭＣＡ０３に共有された１２８本のメインビット線ＭＢから１本ずつが接続されている。そして、各グローバルビット線ＧＢには、１個ずつセンスアンプＳＡが接続されている。
【００４１】
バンクＢ１においても、同様に、１２８本のグローバルビット線（図示せず）及び１２８個のセンスアンプＳＡが設けられている。
【００４２】
なお、センスアンプＳＡは、図２では、平面視でグローバルビット線ＧＢの下側に配置されているが、実際にはグローバルビット線ＧＢの下層に形成されている。
【００４３】
そして、各センスアンプＳＡの出力端子が接続されたデータの入出力端子としてのＤＱパッドＰＡＤ１が設けられている。
【００４４】
また、第１の実施例には、アドレス信号及び制御信号等を入力する入力パッドＰＡＤ２、アドレスバッファ等の周辺回路Ｐ１、電源生成回路等の周辺回路Ｐ２並びに読み出し及び書き込みの制御回路等の周辺回路Ｐ３が設けられている。
【００４５】
更に、バンクＢ０には、夫々メモリセルアレイに設けられたワード線ＷＬを選択する副ＸデコーダＸＳＵＢ００乃至ＸＳＵＢ０３が設けられている。副ＸデコーダＸＳＵＢ００及びＸＳＵＢ０１は、メモリセルアレイＭＣＡ００及びＭＣＡ０１間に配置され、副ＸデコーダＸＳＵＢ０２及びＸＳＵＢ０３は、メモリセルアレイＭＣＡ０２及びＭＣＡ０３間に配置されている。バンクＢ１には、同様に、副ＸデコーダＸＳＵＢ１０乃至ＸＳＵＢ１３が配置されている。
【００４６】
更にまた、副ＸデコーダＸＳＵＢ００及びＸＳＵＢ０１用の主ＸデコーダＸＤＥＣ１０、副ＸデコーダＸＳＵＢ０２及びＸＳＵＢ０３用の主ＸデコーダＸＤＥＣ１１、副ＸデコーダＸＳＵＢ１０及びＸＳＵＢ１１用の主ＸデコーダＸＤＥＣ１２、並びに副ＸデコーダＸＳＵＢ１２及びＸＳＵＢ１３用の主ＸデコーダＸＤＥＣ１３が設けられている。主ＸデコーダＸＤＥＣ１０及びＸＤＥＣ１２は、メモリセルアレイＭＣＡ０１及びＭＣＡ１０間に配置され、主ＸデコーダＸＤＥＣ１１及びＸＤＥＣ１３は、メモリセルアレイＭＣＡ０３及びＭＣＡ１２間に配置されている。また、副ＸデコーダＸＳＵＢ００乃至ＸＳＵＢ０３用の主ＸデコーダＸＤＥＣ２０並びに副ＸデコーダＸＳＵＢ１０乃至ＸＳＵＢ１３用の主ＸデコーダＸＤＥＣ２１が設けられている。主ＸデコーダＸＤＥＣ２０及びＸＤＥＣ２１は、夫々平面視でバンクＢ０及びＢ１に設けられたドライバＹ１Ｄ０の上側に配置されている。
【００４７】
次に、上述のように構成された第１の実施例に係る不揮発性フラッシュメモリの動作について説明する。
【００４８】
入力パッドＰＡＤ２に入力されたアドレス信号は、アドレスバッファから主ＸデコーダＸＤＥＣ１０及びＸＤＥＣ２０等並びにドライバＹ１Ｄ０、Ｙ２Ｄ０及びＹ３Ｄ０等に出力される。以下、データを読み出すメモリセルがメモリセルアレイＭＣＡ００に設けられている場合について説明するが、他のメモリセルアレイに設けられている場合にも、同様の動作が行われる。
【００４９】
ドライバＹ３Ｄ０及びＹ３Ｄ１は、アドレス信号から生成されたバンク選択信号ＢＡＮＫ０及びＢＡＮＫ１に基づいてバンクＢ０を選択し、ドライバＹ３Ｄ０がスイッチ群Ｙ３Ｓ０に含まれるトランジスタＴｒ４を導通状態とする。なお、データを読み出すメモリセルがバンクＢ１に属する場合には、バンクＢ１を選択し、ドライバＹ３Ｄ１がスイッチ群Ｙ３Ｓ１に含まれるトランジスタＴｒ４を導通状態とする。
【００５０】
また、ドライバＹ２Ｄ０及びＹ２Ｄ１は、アドレス信号から生成されたグループ選択信号ＧＲＯＵＰ０及びＧＲＯＵＰ１に基づいてメモリセルアレイＭＣＡ００及びＭＣＡ０２を選択し、ドライバＹ２Ｄ０がスイッチ群Ｙ２Ｓ０に含まれるトランジスタＴｒ３を導通状態とする。この結果、１２８本のメインビット線ＭＢが１２８本のグローバルビット線ＧＢを介して（図２では、４本のメインビット線ＭＢが４本のグローバルビット線ＧＢを介して）、センスアンプＳＡに接続される。なお、データを読み出すメモリセルがメモリセルアレイＭＣＡ０１又はＭＣＡ０３に設けられているときには、ドライバＹ２Ｄ１がスイッチ群Ｙ２Ｓ１に含まれるトランジスタＴｒ３を導通状態とする。
【００５１】
更に、ドライバＹ１Ｄ０及びＹ１Ｄ１に、アドレス信号から生成されたハイ（アクティブ）のセクタ選択信号ＳＥＣＴＯＲ０並びにビット線選択信号ＡＹ０Ｔ、ＡＹ１Ｔ、ＡＹ０Ｎ及びＡＹ１Ｎが入力される。この結果、ドライバＹ１Ｄ０からビット線選択信号ＡＹ０Ｔ及びＡＹ１Ｔ等に関連づけて変化するデコード信号Ｄ１０及びＤ１１が出力され、ドライバＹ１Ｄ１からビット線選択信号ＡＹ０Ｔ及びＡＹ１Ｔ等に関連づけて変化するデコード信号Ｄ１２及びＤ１３が出力される。そして、スイッチ群Ｙ１Ｓ０及びＹ１Ｓ１に含まれる４本の信号線のうちから１本の信号線のみが選択され、この選択された信号線にゲートが接続されたトランジスタＴｒ１又はＴｒ２が導通状態となる。従って、メモリセルアレイＭＣＡ００に設けられた５１２本のローカルビット線ＬＢのうちの１２８本（図２では、１６本のローカルビット線ＬＢのうちの４本）が、互いに異なるメインビット線ＭＢに接続される。即ち、１２８本のローカルビット線ＬＢが、メインビット線ＭＢ及びグローバルビット線ＧＢを介してセンスアンプＳＡに接続される。
【００５２】
なお、メモリセルアレイＭＣＡ０２については、ドライバＹ１Ｄ２及びＹ１Ｄ３にロウのセクタ選択信号ＳＥＣＴＯＲ１が入力され、ドライバＹ１Ｄ２及びＹ１Ｄ３のデコード信号はロウのまま変化しない。このため、メモリセルアレイＭＣＡに設けられたローカルビット線ＬＢは、いずれもメインビット線ＭＢには接続されない。
【００５３】
また、アドレス信号を主ＸデコーダＸＤＥＣ１０及びＸＤＥＣ２０がデコードし、その両デコード信号の論理により、副ＸデコーダＸＳＵＢ００がメモリセルアレイＭＣＡ００に設けられた複数本のワード線ＷＬから１本を選択する。
【００５４】
この結果、選択された１本のワード線と選択された１２８本のローカルビット線ＬＢとの交点に配置されている１２８個のメモリセルＭＣに書き込まれているデータがセンスアンプＳＡに入力され、これらのデータが同時にＤＱパッドＰＡＤ１から出力される。
【００５５】
このような第１の実施例によれば、１個のセンスアンプＳＡに１本のグローバルビット線ＧＢを介して２本のメインビット線ＭＢが接続可能となっているので、２５６個のセンスアンプＳＡがあれば、５１２本のメインビット線ＭＢを介して１２８ビットの同時読出が可能である。従って、センスアンプＳＡの数を半減することができ、そのレイアウトの自由度を高めることができる。
【００５６】
次に、本発明に第２の実施例について説明する。図６は本発明の第２の実施例に係る不揮発性フラッシュメモリのレイアウトを示す模式図である。なお、図６に示す第２の実施例において、図１及び図２に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００５７】
第２の実施例においては、バンクＢ０及びバンクＢ１により、１２８本のグローバルビット線ＧＢが共有され、各グローバルビット線ＧＢに１個ずつ読出用センスアンプＲＳＡが接続されている。従って、読出用センスアンプＲＳＡは、総計で１２８個設けられている。
【００５８】
また、これらの読出用センスアンプＲＳＡの他に書込・消去用センスアンプＶＳＡが設けられている。書込・消去用センスアンプＶＳＡは、各バンクＢ０及びＢ１に１６個ずつ設けられている。
【００５９】
このように構成された第２の実施例においては、読出用センスアンプＲＳＡが第１の実施例の半分の数だけしか設けられていないが、バンクＢ０及びバンクＢ１において、同時にデータの読み出しが行われることはなく、また、グループ選択信号に基づくドライバＹ２Ｄ０及びＹ２Ｄ１によるスイッチ群Ｙ２Ｓ０及びＹ２Ｓ１の排他的な駆動により、１本のグローバルビット線ＧＢに複数本のメインビット線ＭＢが同時に接続されることはないので、正常なデータの読み出しを行うことができる。従って、第１の実施例より一層レイアウトの自由度を向上させることが可能である。
【００６０】
また、書込・消去用センスアンプＶＳＡがバンク毎に設けられているので、一方のバンクにおいてデータの消去及び書き込みを行いながら、他方のバンクにおいてデータの読み出しを行うことができる。
【００６１】
なお、書込・消去用センスアンプＶＳＡの数については、少なくとも同時書込を行う１頁当たりのビット数分が各バンクに設けられていれば、１６個に限定されるものではないが、最低限の数を設けることにより、他の回路等のレイアウトの自由度を高く確保することができる。
【００６２】
次に、本発明の第３の実施例について説明する。図７は本発明の第３の実施例に係る不揮発性フラッシュメモリのレイアウトを示す模式図である。また、図８は第３の実施例に係る不揮発性フラッシュメモリにおけるメモリセルアレイの制御部を示す回路図である。なお、図７及び図８に示す第３の実施例において、図１及び２に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００６３】
第３の実施例においては、第１の実施例におけるスイッチ群Ｙ２Ｓ０が４つのスイッチ群Ｙ２Ｓ００、Ｙ２Ｓ０１、Ｙ２Ｓ０２及びＹ２Ｓ０３に分割されている。より具体的には、スイッチ群Ｙ２Ｓ００には、４本（実際には１２８本）のメインビット線ＭＢのうち、左側から１本目（実際には、１、５、９、・・・１２５本目）のものに接続された１個（実際には３２個）のトランジスタＴｒ３が含まれ、スイッチ群Ｙ２Ｓ０１には、実際１２８本のメインビット線ＭＢのうち、左側から２、６、１０、・・・１２６本目のものに接続された３２個のトランジスタＴｒ３が含まれている。また、スイッチ群Ｙ２Ｓ０２には、実際１２８本のメインビット線ＭＢのうち、左側から３、７、１１、・・・１２７本目のものに接続された３２個のトランジスタＴｒ３が含まれ、スイッチ群Ｙ２Ｓ０３には、実際１２８本のメインビット線ＭＢのうち、左側から４、８、１２、・・・１２６本目のものに接続された３２個のトランジスタＴｒ３が含まれている。そして、スイッチ群Ｙ２Ｓ００は、平面視でスイッチ群Ｙ１Ｓ０の上側に配置され、スイッチ群Ｙ２Ｓ０１は、平面視でスイッチ群Ｙ１Ｓ１の下側に配置され、スイッチ群Ｙ２Ｓ０２は、平面視でスイッチ群Ｙ１Ｓ２の上側に配置され、スイッチ群Ｙ２Ｓ０３は、平面視でスイッチ群Ｙ１Ｓ３の下側に配置されている。
【００６４】
スイッチ群Ｙ２Ｓ００、Ｙ２Ｓ０１、Ｙ２Ｓ０２及びＹ２Ｓ０３を構成する各トランジスタＴｒ３のゲートは、夫々共通接続されてドライバＹ２Ｄ００、Ｙ２Ｄ０１、Ｙ２Ｄ０２、Ｙ２Ｄ０３に接続されている。ドライバＹ２Ｄ００、Ｙ２Ｄ０１、Ｙ２Ｄ０２及びＹ２Ｄ０３は、ドライバＹ２Ｄ０と同様の構造を有しており、メモリセルアレイＭＣＡ００又はＭＣＡ０２を選択するときにアクティブになるグループ選択信号ＧＲＯＵＰ０を入力し、そのデコード信号Ｄ２０を出力する。
【００６５】
また、第１の実施例におけるスイッチ群Ｙ２Ｓ１が４つのスイッチ群Ｙ２Ｓ１０、Ｙ２Ｓ１１、Ｙ２Ｓ１２及びＹ２Ｓ１３に分割され、夫々スイッチ群Ｙ２Ｓ００、Ｙ２Ｓ０１、Ｙ２Ｓ０２及びＹ２Ｓ０３と同様に配置されている。スイッチ群Ｙ２Ｓ１０、Ｙ２Ｓ１１、Ｙ２Ｓ１２及びＹ２Ｓ１３を構成する各トランジスタＴｒ３のゲートは、夫々共通接続されてドライバＹ２Ｄ１０、Ｙ２Ｄ１１、Ｙ２Ｄ１２、Ｙ２Ｄ１３に接続されている。ドライバＹ２Ｄ１０、Ｙ２Ｄ１１、Ｙ２Ｄ１２及びＹ２Ｄ１３は、ドライバＹ２Ｄ１と同様の構造を有しており、メモリセルアレイＭＣＡ０１又はＭＣＡ０３を選択するときにアクティブになるグループ選択信号ＧＲＯＵＰ１を入力し、そのデコード信号Ｄ２１を出力する。
【００６６】
また、第３の実施例においては、図７に示すように、グローバルビット線ＧＢが、各スイッチ群Ｙ２Ｓ００乃至Ｙ２Ｓ０３及びＹ２Ｓ１０乃至Ｙ２Ｓ１３の上層を行方向に延びるように配置されている。即ち、スイッチ群Ｙ２Ｓ００の上層には、スイッチ群Ｙ２Ｓ００に含まれる３２個のトランジスタＴｒ３に夫々接続された３２本のグローバルビット線ＧＢが設けられ、他のスイッチ群Ｙ２Ｓ１０等の上層にも、夫々３２本ずつグローバルビット線ＧＢが設けられている。各グローバルビット線ＧＢには、メモリセルアレイＭＣＡ００及びＭＣＡ０２に共有された１２８本のメインビット線ＭＢ並びにメモリセルアレイＭＣＡ０１及びＭＣＡ０３に共有された１２８本のメインビット線ＭＢから１本ずつが接続されている。なお、図８では、便宜上、グローバルビット線ＧＢとスイッチ群Ｙ２Ｓ００等とをずらしている。
【００６７】
更に、第３の実施例においては、第１の実施例におけるスイッチ群Ｙ３Ｓ０が、３２本のグローバルビット線ＧＢの束毎に４つのスイッチ群Ｙ３Ｓ００、Ｙ３Ｓ０１、Ｙ３Ｓ０２及びＹ３Ｓ０３に分割されている。同様に、第１の実施例におけるスイッチ群Ｙ３Ｓ１が、３２本のグローバルビット線ＧＢの束毎に４つのスイッチ群Ｙ３Ｓ１０、Ｙ３Ｓ１１、Ｙ３Ｓ１２及びＹ３Ｓ１３に分割されている。スイッチ群Ｙ３Ｓ００、Ｙ３Ｓ０１、Ｙ３Ｓ０２及びＹ３Ｓ０３を構成する各トランジスタＴｒ４のゲートは、夫々共通接続されてドライバＹ３Ｄ００、Ｙ３Ｄ０１、Ｙ３Ｄ０２、Ｙ３Ｄ０３に接続されている。同様に、スイッチ群Ｙ３Ｓ１０、Ｙ３Ｓ１１、Ｙ３Ｓ１２及びＹ３Ｓ１３を構成する各トランジスタＴｒ４のゲートは、夫々共通接続されてドライバＹ３Ｄ１０、Ｙ３Ｄ１１、Ｙ３Ｄ１２、Ｙ３Ｄ１３に接続されている。また、ドライバＹ３Ｄ００、Ｙ３Ｄ０１、Ｙ３Ｄ０２及びＹ３Ｄ０３は、ドライバＹ３Ｄ０と同様の構造を有しており、バンクＢ０を選択するときにアクティブになるバンク選択信号ＢＡＮＫ０を入力し、そのデコード信号Ｄ３０を出力する。一方、ドライバＹ３Ｄ１０、Ｙ３Ｄ１１、Ｙ３Ｄ１２及びＹ３Ｄ１３は、ドライバＹ３Ｄ１と同様の構造を有しており、バンクＢ１を選択するときにアクティブになるバンク選択信号ＢＡＮＫ１を入力し、そのデコード信号Ｄ３１を出力する。
【００６８】
これらのスイッチ群Ｙ３Ｓ００等及びドライバＹ３Ｄ００等は、バンクＢ０及びＢ１の他のスイッチ群Ｙ２Ｓ１０等及びＹ１Ｓ０等間に配置されている。
【００６９】
また、図７に示すように、主ＸデコーダＸＤＥＣ１０及びＸＤＥＣ１２間に６４個の読出用センスアンプＲＳＡが配置され、主ＸデコーダＸＤＥＣ１１及びＸＤＥＣ１３間に６４個の読出用センスアンプＲＳＡが配置されている。６４個の読出用センスアンプＲＳＡは、図８に示すように、平面視で３２個ずつ上下２段に区画されており、一の区画内では、行方向に３２個の読出用センスアンプＲＳＡが並べられている。
【００７０】
スイッチ群Ｙ３Ｓ００及びＹ３Ｓ１０を構成する３２個ずつのトランジスタＴｒ４の他端は、各スイッチ群から１個ずつ共通接続されて１個の読出用センスアンプＲＳＡに接続されている。同様に、スイッチ群Ｙ３Ｓ０１及びＹ３Ｓ１１を構成する３２個ずつのトランジスタＴｒ４の他端は、各スイッチ群から１個ずつ共通接続されて１個の読出用センスアンプＲＳＡに接続されている。このような配置は、主ＸデコーダＸＤＥＣ１１及びＸＤＥＣ１３間の読出用センスアンプＲＳＡについても同様である。
【００７１】
更に、読出用センスアンプＲＳＡと主ＸデコーダＸＤＥＣ１０等との間には、８個ずつ、総計で３２個の書込・消去用センスアンプＶＳＡが設けられている。
【００７２】
このように構成された第３の実施例においては、第２の実施例と同様のスイッチの切り替えを行うことにより、１本のグローバルビット線ＧＢに複数本のメインビット線ＭＢが同時に接続されることはないので、正常なデータの読み出しを行うことができる。また、書込・消去用センスアンプＶＳＡがバンク毎に設けられているので、一方のバンクにおいてデータの消去及び書き込みを行いながら、他方のバンクにおいてデータの読み出しを行うことができる。
【００７３】
更に、レイアウトに関し、列方向では、行方向に延びるグローバルビット線ＧＢがスイッチ群Ｙ２Ｓ００等の上層に設けられているので、グローバルビット線ＧＢ専用の領域を確保する必要がない。また、読出用センスアンプＲＳＡ及び書込・消去用センスアンプＶＳＡのいずれもバンクＢ０及びＢ１間に配置されている。一方、第１及び第２の実施例では、１２８本分のグローバルビット線ＧＢに専用の領域が必要である上、少なくとも読出用センスアンプＲＳＡの領域が必要である。第２の実施例では、更に書込・消去用センスアンプＶＳＡの領域も必要である。従って、第３の実施例では、これらの実施例と比較して列方向のレイアウトの自由度が極めて高くなる。
【００７４】
一方、行方向では、各センスアンプＲＳＡ及びＶＳＡがバンクＢ０及びＢ１間に配置されるため、その分の面積増加が発生するが、読出用センスアンプＲＳＡについては、３２個が並列するのみである。また、列方向に延び各センスアンプとスイッチ群Ｙ３Ｓ００及びＹ３Ｓ１０等とを接続する信号線の全体的な幅は、実質的に３２本分である。更に、これらの信号線はセンスアンプの上層に設けることが可能である。従って、行方向におけるレイアウト面積の増加は、列方向におけるレイアウト面積の減少と比較すれば、十分に小さいものといえる。
【００７５】
【発明の効果】
以上詳述したように、本発明によれば、第１の主ビット線選択手段により、同一のメモリセルアレイに設けられたｎ本の第１の主ビット線がセンスアンプに１本ずつ接続されるので、第１の主ビット線と同数のセンスアンプを設ける必要がないため、行方向に並列するセンスアンプの数を従来の半数以下にすることができる。このため、レイアウトの自由度が向上し、より一層の高集積化が可能となる。また、前記第１の主ビット線選択手段に、スイッチング素子及びその上層に形成された第２の主ビット線を設け、センスアンプをバンク間に配置することにより、列方向におけるレイアウトの自由度をも向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る不揮発性フラッシュメモリのレイアウトを示す模式図である。
【図２】第１の実施例に係る不揮発性フラッシュメモリにおけるメモリセルアレイの制御部を示す回路図である。
【図３】ドライバＹ１Ｄ０及びＹ１Ｄ１の構造を示す回路図である。
【図４】ドライバＹ２Ｄ０の構造を示す回路図である。
【図５】ドライバＹ３Ｄ０の構造を示す回路図である。
【図６】本発明の第２の実施例に係る不揮発性フラッシュメモリのレイアウトを示す模式図である。
【図７】本発明の第３の実施例に係る不揮発性フラッシュメモリのレイアウトを示す模式図である。
【図８】第３の実施例に係る不揮発性フラッシュメモリにおけるメモリセルアレイの制御部を示す回路図である。
【図９】８頁分のデータを１６ビット同時に読み出すことができる従来の不揮発性フラッシュメモリのレイアウトを示す模式図である。
【図１０】図９に示す従来の不揮発性フラッシュメモリにおけるメモリセルアレイの制御部を示す回路図である。
【符号の説明】
ＭＣＡ００、ＭＣＡ０１、ＭＣＡ０２、ＭＣＡ０３、ＭＣＡ１０、ＭＣＡ１１、ＭＣＡ１２、ＭＣＡ１３；メモリセルアレイ
Ｙ１Ｓ０、Ｙ１Ｓ１、Ｙ１Ｓ２、Ｙ１Ｓ３；スイッチ群
Ｙ２Ｓ０、Ｙ２Ｓ１、Ｙ２Ｓ００、Ｙ２Ｓ０１、Ｙ２Ｓ０２、Ｙ２Ｓ０３、Ｙ２Ｓ１０、Ｙ２Ｓ１１、Ｙ２Ｓ１２、Ｙ２Ｓ１３；スイッチ群
Ｙ３Ｓ０、Ｙ３Ｓ１、Ｙ３Ｓ００、Ｙ３Ｓ０１、Ｙ３Ｓ０２、Ｙ３Ｓ０３、Ｙ３Ｓ１０、Ｙ３Ｓ１１、Ｙ３Ｓ１２、Ｙ３Ｓ１３；スイッチ群
Ｙ１Ｄ０、Ｙ１Ｄ１、Ｙ１Ｄ２、Ｙ１Ｄ３；ドライバ
Ｙ２Ｄ０、Ｙ２Ｄ１、Ｙ２Ｄ００、Ｙ２Ｄ０１、Ｙ２Ｄ０２、Ｙ２Ｄ０３、Ｙ２Ｄ１０、Ｙ２Ｄ１１、Ｙ２Ｄ１２、Ｙ２Ｄ１３；ドライバ
Ｙ３Ｄ０、Ｙ３Ｄ１、Ｙ３Ｄ００、Ｙ３Ｄ０１、Ｙ３Ｄ０２、Ｙ３Ｄ０３、Ｙ３Ｄ１０、Ｙ３Ｄ１１、Ｙ３Ｄ１２、Ｙ３Ｄ１３；ドライバ
ＲＳＡ；読出用センスアンプ
ＶＳＡ；書込・消去用センスアンプ

Claims

２個以上のメモリセルアレイを備えた複数個のバンクを有し、ｎ（ｎは２以上の自然数）ビットのデータの同時読み出しが可能な不揮発性半導体メモリにおいて、１個の前記メモリセルアレイ内において列をなす複数個のメモリセルが共通接続されたｎ×ｋ（ｋは自然数）本の副ビット線と、１個の前記メモリセルアレイ毎に、前記副ビット線とｋ本毎にそれぞれ接続された列方向に延びるｎ本の主ビット線と、前記ｎ本の主ビット線とそれぞれ対応して接続される行方向に延びるｎ本のグローバルビット線と、前記ｎ本のグローバルビット線とそれぞれ対応して接続されるｎ個のセンスアンプと、アドレス信号に基づいて前記主ビット線毎にｋ本の前記副ビット線のうちの１本を接続させる副ビット線選択手段と、前記アドレス信号に基づいて互いに同一のメモリセルアレイに設けられた前記ｎ本の主ビット線をそれぞれ対応する前記センスアンプに１本ずつ接続させる主ビット線選択手段と、前記アドレス信号に基づいて複数個の前記バンクから活性状態となる１個のバンクを選択するバンク選択手段と、を有し、前記ｎ本のグローバルビット線のそれぞれは、前記バンクにおいて行方向で互いに隣り合う前記メモリセルアレイからそれぞれ列方向に延びる２本の前記主ビット線が接続され、かつ、互いに隣り合う前記バンクにより共有され、前記ｎ個のセンスアンプのそれぞれは、前記バンク間に配置され、前記グローバルビット線と接続されて前記バンク間で共有されていることを特徴とする不揮発性半導体メモリ。
前記グローバルビット線は、前記主ビット線選択手段の上層において行方向に延びて配置されていることを特徴とする請求項１に記載の不揮発性半導体メモリ。
前記主ビット線は、列方向で隣り合う２個以上の前記メモリセルアレイにより共有されていることを特徴とする請求項１または２に記載の不揮発性半導体メモリ。
前記バンク選択手段は、前記バンク間に配置されていることを特徴とする請求項１乃至３の何れか１項に記載の不揮発性半導体メモリ。
前記ｎ個のセンスアンプは何れも読出用センスアンプであり、前記読出用センスアンプ以外に、さらに前記バンク毎に複数の書込・消去用センスアンプを備えることを特徴とする請求項１乃至４の何れか１項に記載の不揮発性半導体メモリ。
前記ｎの値は１２８であり、前記読出用センスアンプを１２８個備える場合に、前記複数の書込・消去用センスアンプを１６個備えることを特徴とする請求項５に記載の不揮発性半導体メモリ。