JP4907967B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体集積回路に関し、特にメモリ回路などの半導体記憶装置に関する。

従来から、半導体記憶装置として複数のメモリセルを行列上に配置し、行方向および列方向のアドレスを指定することで任意の位置のメモリセルに対する読み出し、書き込みを行う技術が知られている。半導体メモリでは、指定された行方向のワード線を活性化させ、指定された列に対応するビット線のデータを読み込む、あるいは指定されたビット線にデータを書き込むことでデータの読み書きが行われる。

このような半導体記憶装置のメモリセルを行列上に配置する際に、ワード線を駆動するためのデコーダ、ワード線ドライバをメモリセルの中央部に配置する配置方法が知られている（特許文献１参照）。行デコーダ、ワード線ドライバを中央部に配置することでワード線の長さを約半分にすることが出来、半導体メモリの高速化を図ることが可能となる。
特開２０００−１３３７７７号公報

しかしながら、このようにメモリセルを配置した場合、ワード線を活性化させるためのワード線ドライバは、中央部から見て左右両側に設けなければならず、ワード線ドライバのレイアウトに大きな面積が必要だった。すなわち、ワード線ドライバの面積を小さくするためには、左右のワード線を共通のワード線ドライバで駆動することが考えられる。しかし、例えばメモリセルがＤＲＡＭなどの場合、メモリセル部のワード線のピッチは狭く、このメモリセル部のピッチに合わせて、行デコーダ部、ワード線ドライバをレイアウトすると、特に行デコーダ部はレイアウトに余裕がなく、ワード線のピッチを増やすか、新たな配線層を追加しない限り、ワード線が行デコーダ部を通過するレイアウトを行うことは不可能であった。したがって、従来は、中央に行デコーダを配置し、その左右両側にワード線ドライバを配置し、そこからさらに左右にワード線を引き伸ばすレイアウトが取られていた。しかし、ワード線のピッチが狭い場合には、そのピッチに合わせてワード線ドライバも横長にレイアウトせざるを得ないこともあって、相対的に行デコーダの面積が大きくなり、メモリセル部全体の面積縮小の妨げになっていた。

本発明の１態様による半導体記憶装置は、行デコーダ部と、前記行デコーダ部の一方に配置された第１のセルアレイと、前記行デコーダ部の他方に配置された第２のセルアレイと、前記行デコーダ部上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する配線層とを有する。

デコーダ部を挟む両側のワード線を共通のワード線ドライバで駆動することが可能となる。

図１は、本発明の実施の形態に関する半導体記憶装置の上面図を示している。図１（ａ）に示すように本実施の形態の半導体記憶装置は、行デコーダ部１、列デコーダ部２、第１、第２のセルアレイ部３、４、周辺回路部５を有している。

第１のセルアレイ部３と第２のセルアレイ部４は行デコーダ部１の両側に、行デコーダ部１を挟み込むように配置されている。列デコーダ部２は、第１、第２のセルアレイ部３、４の下方に配置されている。周辺回路部５は行デコーダ部１の下方に配置されている。また、本実施の形態の半導体記憶装置では、セルアレイ部３、４に、複数行ごとにセンスアンプ群６が行方向（図１の左右方向）に配置されている（図１（ｂ）参照）。このようにセンスアンプ群６に挟まれたセルアレイ部３をサブアレイ７と称した場合、本実施の形態の半導体記憶装置は、図１（ｂ）に示すように行デコーダ部１の両側に配置されたサブアレイ７とセンスアンプ群６が図１（ａ）における上下方向に複数繰り返して配置され半導体記憶装置を構成している。

図２（ａ）、（ｂ）および図３（ａ）、（ｂ）は、この半導体記憶装置に形成される配線層を層ごとに模式的に示したものである。なお、図２、３は本発明を理解するために模式的に示した配線の概念図であり、各層ごとのパターンは図に限定されるものではない。以下に図１（ｂ）に示した配置のセルアレイを例に、本発明の各層の配線について説明する。

第１および第２のセルアレイ３、４（サブアレイ７）には複数のメモリセルが行列状に配置されている。ここで行方向に並んだメモリセルには、共通のワード線ＷＬが接続される。このワード線ＷＬはセルアレイ部３、４を、図面左右の方向に横切るように配置されている（図２（ａ）参照）。このワード線は、例えば１層目の金属配線（ここでは銅配線とし１−Ｃｕで示す）で形成されている。また、列方向に並んだメモリセルにはセンスアンプを介して共通のデータ線ＤＬが接続される。なお、メモリセルとセンスアンプとを接続するビット線は１−Ｃｕより下層の専用の金属配線層で接続されるが、ここでは省略している。このデータ線ＤＬは、セルアレイ部３、４を図面上下の方向に横切るように形成される（図２（ｂ）参照）。このデータ線ＤＬは、例えば１層目配線上の２層目の金属配線（２−Ｃｕ）で形成されている。

本実施の形態の行デコーダ部１には複数のトランジスタが形成されている。これらのトランジスタは、例えば、行アドレス信号によって指定された行を選択するための論理回路や選択された行のワード線を駆動するワード線ドライバを形成するトランジスタである。これらのトランジスタは、１層目、２層目の金属配線１−Ｃｕ、２−Ｃｕによって接続され、論理回路およびドライバを構成している。

列デコーダ部２、周辺回路部５にも同様に複数のトランジスタが形成され、１、２層目の配線によって論理回路が形成される。

本実施の形態の半導体記憶装置では、２層目配線上の３層目の配線（３−Ｃｕ）により電源メッシュを構成するための電源配線および信号線が形成される。ここで、３層目の配線で形成される電源配線は、例えばセルアレイ部に接地電位ＧＮＤ、電源電位Ｖｃｃを与えるための配線である。また、ワード線を駆動するためには、電源電圧Ｖｃｃを昇圧した電源Ｖｂｏｏｔが用いられるため、行デコーダ部１のワード線ドライバには、この昇圧電源Ｖｂｏｏｔが３層目の配線を用いて与えられる。また３層目の配線は行デコーダ部１にアドレスやタイミングなどの信号を与える信号配線としても用いられる。

３層目の配線上には、４層目の配線層（４−Ｃｕ）が形成されている。本実施の形態では、この４層目の配線は、基本的にはセルアレイ部３、行デコーダ部１、列デコーダ部２などに電源Ｖｃｃおよび接地電位ＧＮＤを供給するための電源メッシュを構成する電源配線である。従来は、ワード線ドライバの上も４層目の配線層は電源配線として用いられていた。しかし、本実施の形態では、ワード線ドライバ上に形成される４層目の配線層は、電源配線として用いられず、行デコーダ部１の両側において行アドレスが同じになるワード線同士を短絡するための配線として形成される。行デコーダ部については、３−Ｃｕ等他の電源配線層で十分に電源を供給可能であり、４層目の配線層を行デコーダ部のワード線の短絡に使用すると、配線層を増加させることなく、左右のワード線ドライバを共有できるという検討結果に基づくものである。また、センスアンプ群６上においては、電源電圧Ｖｃｃ、接地電位ＧＮＤを供給するための電源配線として用いられている。
図３（ｂ）ではセンスアンプ上の４層目（４−Ｃｕ）の電源配線同士を接続するように４層目配線が記載されているが任意の３層目同士の電源配線を接続するようにセンスアンプ上で電源メッシュ用の4層目配線を構成してもよい。

上記したように、ワード線ドライバ上に形成される４層目の配線層は電源配線として用いられず、行デコーダ部１の両側において、行アドレスが同じになるワード線同士を短絡するための配線として形成される。つまり図３（ｂ）においてＡを用いて示される４層目の配線層（４−Ｃｕ）が、行アドレスが同じとなる左右のワード線を短絡している。このように４層目の配線を用いることにより、行デコーダ部１を挟んだ左右のワード線がショートされるため、行デコーダを挟むように形成されたワード線に対し、１つのワード線ドライバで任意の行アドレスに対応するワード線を駆動することが可能となる。ワード線は、電源電圧Ｖｃｃではなく、Ｖｃｃを昇圧した電圧Ｖｂｏｏｔで駆動される。また、基本的に同時に複数本のワード線が同時に駆動されることはなく、任意の行アドレスに対応する１つのワード線のみが選択され駆動される。そのため、ワード線ドライバ上には、電源配線を補強するための電源メッシュを特に設ける必要はない。また、行デコーダやドライバ回路を構成するために行デコーダ部１に形成される１層目、２層目の配線はワード線、データ線と同層配線であるため、行デコーダ部１に形成された１−Ｃｕ、２−Ｃｕを用いて左右に配置されたワード線同士を短絡することは極めて困難であるが、電源の補強を必要としない、電源メッシュ層に用いられる上層配線を用いて行デコーダ部１の左右に配置されたワード線を短絡することで、極めて簡単な配線パターンでワード線同士を短絡することが可能となる。

以下に、本発明の実施の形態についてさらに詳細に説明する。図４は、より具体的なレイアウト構造を説明するための回路図である。また、図５は、図１乃至図３に示した配置の、より具体的なレイアウト構造を示す上面図である。以下、図４および図５を用いて、本発明の実施の形態についてより詳細に説明する。なお、図４、５では４本のワードラインＷＬ１〜ＷＬ４を駆動する場合を例に説明する。

図４に示すように、本実施の形態の半導体記憶装置は、デコーダなどの論理回路部ＤＥＣ１、４つのワード線ドライバＷＤ１〜ＷＤ４、ワードラインＷＬ１Ｌ〜ＷＬ４Ｌ、ＷＬ１Ｒ〜ＷＬ４Ｒ、ＷＳ１〜ＷＳ４を有している。ここで、ワードラインＷＬ１Ｌ〜ＷＬ４ＬおよびＷＬ１Ｒ〜ＷＬ４Ｒは、上述した１層目の配線１−Ｃｕで形成される配線であり、ＷＳ１〜ＷＳ４は、４層目の配線４−Ｃｕで形成された左右のワード線を短絡する配線である。

図４に示すように中央部には論理回路部ＤＥＣ１などが配置されている。その論理回路部ＤＥＣ１の一方（図面左側）には第１、第２のワード線ドライバＷＤ１、ＷＤ２が配置されている。論理回路部ＤＥＣ１の他方（図面右側）には第３、第４のワード線ドライバＷＤ３、ＷＤ４が配置されている。この論理回路部およびワード線ドライバの部分が図１における行デコーダ部１に相当する。この行デコーダ部１の一方（図面左側）にセルアレイ部３のワードラインＷＬ１Ｌ〜ＷＬ４Ｌが配置され、他方（図面右側）にセルアレイ部４のワードラインＷＬ１Ｒ〜ＷＬ４Ｒが配置されている。ここでワードラインＷＬ１Ｌ〜ＷＬ４ＬとＷＬ１Ｒ〜ＷＬ４Ｒは、それぞれ４層目の配線のＷＳ１〜ＷＳ４を介して接続されている。図４においては、この４層目の配線ＷＳ１〜ＷＳ４を破線で示す。なお、図１乃至図３を用いて説明したように、２層目、３層目の配線（２−Ｃｕ、３−Ｃｕ）も形成されるが、図４では省略する。

図５（ａ）を用いて、図４に示した構成のレイアウトについて説明する。図５（ａ）では、ワード線ドライバＷＤ１、ＷＤ２（図４の論理回路部ＤＥＣ１の左側）についてのみ示す。図５（ａ）に示したように論理回路部ＤＥＣ１と、ワード線ＷＬ１Ｌ〜ＷＬ４Ｌの間には、第１、第２のＮＭＯＳトランジスタＮ１、Ｎ２および第１、第２のＰＭＯＳトランジスタＰ１、Ｐ２が配置されている。それぞれのトランジスタはゲート電極Ｇ、ドレインＤ、ソースＳを有している。ここで第１のＮＭＯＳトランジスタＮ１および第１のＰＭＯＳトランジスタＰ１を用いて図４に示すワード線ドライバＷＤ１を形成し、ここで第２のＮＭＯＳトランジスタＮ２および第２のＰＭＯＳトランジスタＰ２を用いてワード線ドライバＷＤ２を形成するものとする。

図５（ａ）は、上記したようにＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１を用いてワード線ドライバＷＤ１を形成し、ＮＭＯＳトランジスタＮ２およびＰＭＯＳトランジスタＰ２を用いてワード線ドライバＷＤ２を形成した場合のレイアウトを示す模式図である。図５（ａ）に示すように配線Ｂ１は、例えば２層目の２−Ｃｕで形成され、トランジスタＮ１、Ｐ１のゲートにコンタクトを介して接続されている。トランジスタＮ１、Ｐ１のドレインはコンタクトを介して例えば１−Ｃｕで形成された配線Ｂ２に接続されている。トランジスタＮ１、Ｐ１のドレインは配線Ｂ２によりワード線ＷＬ２Ｌに接続されている。配線Ｂ３は、コンタクトを介してトランジスタＮ２、Ｐ２のゲートに接続されている。トランジスタＮ２、Ｐ２のドレインはコンタクトを介して配線Ｂ４に接続されている。トランジスタＮ２、Ｐ２のドレインは、配線Ｂ４によりワード線ＷＬ３Ｌに接続されている。

また、ＮＭＯＳトランジスタＮ１、Ｎ２のソースは、接地電位ＧＮＤにコンタクトＧＣを介して接続され、ＰＭＯＳトランジスタＰ１、Ｐ２のソースは、昇圧された電源ＶｂｏｏｔにコンタクトＶＣを介して接続されている。このレイアウトを回路図に置き換えた場合を図５（ｂ）に示す。

ここで、ソースに形成されるコンタクトＧＣ、ＶＣは、ソースの拡散領域から３層目の電源配線まで達するコンタクトであるため、下層の１層目、２層目などの配線を用いて、デコーダ部に対して左右のワードＷＬ１ＬとＷＬ１Ｒなどを接続することは極めて困難である。
また図示したようなドライバ部の配線や、図示していないでコーダ部の論理回路を形成するための配線として下層の１−Ｃｕ、２−Ｃｕなどが用いられるため、これらの配線を横切り１−Ｃｕ、２−Ｃｕなどを用いて左右のワード線を結ぶことは不可能である。そのため、本実施形態では図４のように上層配線で論理回路部に対して左右のワード線を接続する。

図４に示したようにワードラインＷＬ２Ｌは、４層目の配線ＷＳ２を介してＷＬ２Ｒに接続されているため、ワード線ドライバＷＤ１によって行デコーダ部１の両側に配置されたワード線ＷＬ２（ＷＬ２Ｌ、ＷＬ２Ｒ）を駆動することが可能である。同様に、ワード線ドライバＷＤ２によってワード線ＷＬ３Ｌ、ＷＬ３Ｒを駆動することが可能である。図５では論理回路部ＤＥＣ１に対して左側に設けられるワード線ドライバについてのみ示したが、基本的には、ワード線ドライバＷＤ３、ＷＤ４についても同様の配置となる。ただしワード線ドライバＷＤ３の出力となる配線はワード線ＷＬ１Ｒに接続され、ワード線ドライバＷＤ４の出力となる配線はワード線ＷＬ４Ｒに接続される。このように接続された全体のレイアウト配置を図６に示す。また図６（ｂ）は、４層目の配線ＷＳ１〜ＷＳ４で、左右のワード線を短絡したときの上面図を示す。

このように本実施の形態では、論理回路部ＤＥＣ１の一方に第１、第２のワード線ドライバＷＤ１、ＷＤ２を配置し、それぞれが行デコーダ部に対して一方に配置されたワード線ＷＬ２Ｌ、ＷＬ３Ｌに接続されている。また論理回路部ＤＥＣ１に対する他方には第３、第４のワード線ドライバを配置し、それぞれが行デコーダ部に対して他方に配置されたワード線ＷＬ１Ｒ、ＷＬ４Ｒに接続されている。また、行デコーダ部に対して両側に配置された、同じ行アドレスに対応するワード線（ＷＬ１ＲとＷＬ１Ｌ、ＷＬ２ＲとＷＬ２Ｌ、ＷＬ３ＲとＷＬ３Ｌ、ＷＬ４ＲとＷＬ４Ｌ）は、４層目の配線ＷＳ１〜ＷＳ４を介してそれぞれ接続されているため、例えば行デコーダ部の一方側（図面左側）に配置されたワード線ドライバＷＤ１、ＷＤ２を用いて、行デコーダ部１の他方側（図面右側）に配置されたワード線（ＷＬ２Ｒ、ＷＬ３Ｒ）の駆動を行うことが可能となる。

このように配置、配線を行うことで行デコーダ部に対して一方に配置されたワード線ごとにワード線ドライバを設ける必要がなく、ワード線ドライバを削減し、回路面積を少なくすることが可能となるまた、本実施の形態の半導体記憶装置では図６に示したレイアウトが列方向（図１の上下方向に）複数繰り返して構成されている。

以上、実施の形態に基づいて詳細に説明したように本発明によれば、行デコーダ部の両側にワード線が配置されるような半導体記憶装置において行デコーダ部の左右それぞれのワード線ごとにワード線ドライバを設ける必要がなく、回路面積を少なくすることが可能である。また、回路構成をより単純なものとすることが可能なため、半導体記憶装置の高速化などにも対応することが可能である。また、本発明は、左右のワード線を短絡するために上層配線を用いているため、極めて単純な構造（実施の形態では、左右の１層目配線と４層目配線をつなぐ２つのコンタクト）でワード線ドライバの数を減少させることが可能である。

以上実施の形態に基づいて、詳細に説明したが、本発明は上記した実施の形態に関わらず、種々の変形が可能である。例えば、実施の形態では４層目配線をワード線を短絡するための配線としたが、他の層でもよく、例えば５層目の配線などが行デコーダ部を横切り、左右のワード線を短絡する構造などとしてもよい。

本発明の実施の形態の配置を示す上面図である。 本発明の実施の形態の配線配置を示す上面図である。 本発明の実施の形態の配線配置を示す上面図である。 本発明の実施の形態の配置を示す上面図である。 本発明の実施の形態の配置を示す上面図である。 本発明の実施の形態の配線配置を示す上面図である。

符号の説明

１ 行デコーダ部
２ 列デコーダ部
３、４ セルアレイ
３ セルアレイ部
５ 周辺回路部
６ センスアンプ群
７ サブアレイ
１−Ｃｕ、２−Ｃｕ、３−Ｃｕ、４−Ｃｕ 配線層
ＤＥＣ１ 論理回路部
ＤＬ データ線
ＷＤ１-ＷＤ４ ワード線ドライバ
ＷＬ１Ｌ-ＷＬ４Ｌ ワード線
ＷＬ１Ｒ-ＷＬ４Ｒ ワード線
ＷＳ１-ＷＳ４ 配線

Claims (6)

1. 行デコーダ部と、
   前記行デコーダ部の一方に配置された第１のセルアレイと、
   前記行デコーダ部の他方に配置された第２のセルアレイと、
   前記セルアレイ上に配置され第１配線層からなるワード線と、
   前記セルアレイ上に配置され前記第１配線層より上層の第２配線層からなるデータ線と、
   前記行デコーダ部上を通過し前記行デコーダ部にアドレス信号を供給する、前記第２配線層より上層で、且つ、前記セルアレイの電源配線としても用いられる第３配線層からなる信号線と、
   前記行デコーダ部の直上に配置され、前記第１のセルアレイの所定の行アドレスに対応するワード線と前記第２のセルアレイの前記所定の行アドレスに対応するワード線を短絡する、前記第３配線層より上層で、且つ、前記セルアレイの電源配線としても用いられる第４配線層からなる、ワード線を短絡する配線層とを有する半導体記憶装置。
   
   
2. 前記行デコーダ部は、さらに前記ワード線を駆動する複数のワード線ドライバからなるワード線ドライバ部を有し、
   前記第１のセルアレイの前記所定の行アドレスに対応するワード線および前記第２のセルアレイの前記所定の行アドレスに対応するワード線は、共通のワード線ドライバによって駆動されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ワード線を短絡する配線層は、前記ワード線ドライバ部の上方に配置されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記行デコーダ部は、さらに論理回路部を有し、前記論理回路部に対して一方に配置されたワード線ドライバで前記第１のセルアレイ部および第２のセルアレイ部のワード線を駆動することを特徴とする請求項３に記載の半導体記憶装置。
5. センスアンプ群と、
   前記センスアンプ群の上方に配置される電源配線層と、をさらに有することを特徴とする請求項３または４に記載の半導体記憶装置。
6. 前記複数のワード線ドライバは、前記論理回路部の両側に配置され、前記論理回路部の一方の側には、所定数のワード線のピッチに、前記所定数より少ない数のワード線ドライバが、前記ワード線の延在方向にシリアルに配置されることを特徴とする請求項４に記載の半導体記憶装置。

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