JP4907967B2 - 半導体記憶装置 - Google Patents
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Description
図3(b)ではセンスアンプ上の4層目(4−Cu)の電源配線同士を接続するように4層目配線が記載されているが任意の3層目同士の電源配線を接続するようにセンスアンプ上で電源メッシュ用の4層目配線を構成してもよい。
また図示したようなドライバ部の配線や、図示していないでコーダ部の論理回路を形成するための配線として下層の1−Cu、2−Cuなどが用いられるため、これらの配線を横切り1−Cu、2−Cuなどを用いて左右のワード線を結ぶことは不可能である。そのため、本実施形態では図4のように上層配線で論理回路部に対して左右のワード線を接続する。
2 列デコーダ部
3、4 セルアレイ
3 セルアレイ部
5 周辺回路部
6 センスアンプ群
7 サブアレイ
1−Cu、2−Cu、3−Cu、4−Cu 配線層
DEC1 論理回路部
DL データ線
WD1-WD4 ワード線ドライバ
WL1L-WL4L ワード線
WL1R-WL4R ワード線
WS1-WS4 配線
Claims (6)
- 行デコーダ部と、
前記行デコーダ部の一方に配置された第1のセルアレイと、
前記行デコーダ部の他方に配置された第2のセルアレイと、
前記セルアレイ上に配置され第1配線層からなるワード線と、
前記セルアレイ上に配置され前記第1配線層より上層の第2配線層からなるデータ線と、
前記行デコーダ部上を通過し前記行デコーダ部にアドレス信号を供給する、前記第2配線層より上層で、且つ、前記セルアレイの電源配線としても用いられる第3配線層からなる信号線と、
前記行デコーダ部の直上に配置され、前記第1のセルアレイの所定の行アドレスに対応するワード線と前記第2のセルアレイの前記所定の行アドレスに対応するワード線を短絡する、前記第3配線層より上層で、且つ、前記セルアレイの電源配線としても用いられる第4配線層からなる、ワード線を短絡する配線層とを有する半導体記憶装置。
- 前記行デコーダ部は、さらに前記ワード線を駆動する複数のワード線ドライバからなるワード線ドライバ部を有し、
前記第1のセルアレイの前記所定の行アドレスに対応するワード線および前記第2のセルアレイの前記所定の行アドレスに対応するワード線は、共通のワード線ドライバによって駆動されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記ワード線を短絡する配線層は、前記ワード線ドライバ部の上方に配置されることを特徴とする請求項2に記載の半導体記憶装置。
- 前記行デコーダ部は、さらに論理回路部を有し、前記論理回路部に対して一方に配置されたワード線ドライバで前記第1のセルアレイ部および第2のセルアレイ部のワード線を駆動することを特徴とする請求項3に記載の半導体記憶装置。
- センスアンプ群と、
前記センスアンプ群の上方に配置される電源配線層と、をさらに有することを特徴とする請求項3または4に記載の半導体記憶装置。 - 前記複数のワード線ドライバは、前記論理回路部の両側に配置され、前記論理回路部の一方の側には、所定数のワード線のピッチに、前記所定数より少ない数のワード線ドライバが、前記ワード線の延在方向にシリアルに配置されることを特徴とする請求項4に記載の半導体記憶装置。
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