JP4939528B2 - メモリラインドライバのノンバイナリグループ用のデコーディング回路 - Google Patents

Description

本発明は、メモリアレイを含む半導体集積回路に関し、好適な実施形態では、本発明は、特に、モノリシック三次元メモリアレイに関する。

本出願は、２００５年３月３１日出願の米国特許出願第１１／０９５，９０５号の一部継続出願であり、同出願を参考文献としてここに援用する。

半導体処理技術とメモリセル技術における絶え間ない開発により、集積回路メモリアレイでは密度が増し続けている。例えば、アンチヒューズセルを含んでいるメモリセルアレイの様な、或る種の受動素子メモリセルアレイは、特定のワードライン相互接続層用の最小造形サイズ（Ｆ）と最小造形間隔とに進入するワードラインを有し、更に、特定のビットライン相互接続層用の最小造形幅と最小造形間隔とに進入ビットラインを有する状態で製作される。更に、２つ以上の平面又はレベルのメモリセルを有する三次元メモリアレイは、各メモリ平面上にいわゆる４Ｆ^２メモリセルを実装して製作されてきた。代表的な三次元メモリアレイは、Ｊｏｈｎｓｏｎへの米国特許第６，０３４，８８２号「垂直積層フィールドプログラム可能不揮発性メモリと製作方法」と、Ｚｈａｎｇへの米国特許第５，８３５，３９６号「三次元読み取り専用メモリアレイ」に記載されている。

各メモリ平面上に４Ｆ^２メモリセルを有する三次元メモリアレイを実装するのは、デコーディングと、ピッチの詰まったアレイラインに接続可能なメモリ層インターフェース回路との、設計とレイアウトに難問を提起するものである。
米国特許出願第１１／０９５，９０５号 米国特許第６，０３４，８８２号 米国特許第５，８３５，３９６号 米国特許第６，８５９，４１０号 米国特許第６，６１８，２９５号 米国特許第６，８２２，９０３号 米国特許第６，５３４，４０３ 米国特許第６，８５６，５７２Ｂ２号 米国特許第６，０５５，１８０号 米国特許第５，７５１，０１２号 米国特許第４，６４６，２６６号 米国特許第６，４２０，２１５号 米国特許第６，５２５，９５３号 米国特許出願公開公報第２００４−０１９０３６０号 米国特許出願公開公報第２００４−０１８８７１４Ａ１号 米国特許出願第１１／０９５，９０７号 米国特許出願公開公報第２００４―０００２１８４Ａ１号 米国特許出願第１０／３２６，４７０号 米国特許出願公開公報第２００２―００２８５４１Ａ１号 米国特許出願公開公報第２００４―０１２５６２９Ａ１号 米国特許出願公開公報第２００４／０１４５０２４号 Ｐｅｔｅｒ Ｋ． Ｎａｊｉ他「Ａ ２５５６ｋｂ ３．０Ｖ ＩＴＩＭＪＴ 不揮発性磁気抵抗ラム」２００１ ＩＥＥＥ 国際半導体回路会議、ＩＳＳＣＣ ２００１／セッション７／Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｒｅｃｔｉｏｎ：Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ／７．６、２００１年２月６日と、ＩＳＳＣＣ ２００１ Ｖｉｓｕａｌ Ｓｕｐｐｌｅｍｅｎｔの９４−９５、４０４−４０５ページ

メモリラインドライバのノンバイナリグループ用のデコーディング回路が開示されている。或る実施形態では、バイナリデコーダと、ノンバイナリ演算を実行できる回路とを備えている集積回路であって、ノンバイナリ演算の結果がバイナリデコーダへの入力として提供される、集積回路が開示されている。別の実施形態では、複数のアレイラインを備えているメモリアレイと、２の整数乗ではない数のアレイラインドライバ回路と、アレイラインドライバ回路の１つを選択するように構成されている制御回路と、を備えている集積回路が開示されている。制御回路は、バイナリデコーダと、ノンバイナリ演算を実行する前置デコーダ部分とを備えている。ここで説明する各概念は、単独で用いることもできるし、組み合わせて用いることもできる。

上記は要約であり、従って、必然的に、単純化され、一般化され、詳細が省略されている。その結果、当業者には理解頂けるように、上記要約は説明のみに留まり、本発明の範囲を制限する意図は全くない。本発明のこの他の態様、発明的特徴、及び利点は、請求項によってのみ定義されるが、以下に示す詳細な説明から明らかになるであろう。

本発明、及びその数多くの目的、特徴、及び利点は、当業者であれば、添付図面を参照することにより良く理解頂け明白となるであろう。

異なる図面で使用される同一の参照符号は、類似の又は同一の品目を示している。

さて図１の概略図は、セグメント化されたワードライン配置を有する三次元メモリアレイを示している。各ワードラインは、少なくとも１つ、好都合には２つ以上の、メモリアレイのワードライン層上にある、１つ又はそれ以上のワードラインセグメントで形成されている。例えば、第１ワードラインは、メモリアレイの或るワードライン層上に配置されたワードラインセグメント１３０と、別のワードライン層上に配置されたワードラインセグメント１３２と、によって形成されている。ワードラインセグメント１３０、１３２は、垂直方向接続部１２８によって接続され、第１のワードラインを形成している。垂直方向接続部１２８は、別の層（例えば、半導体基板内）に配置されているドライバデバイス１２６への接続経路も提供している。行デコーダ（図示せず）からのデコードされた出力１２２は、ワードラインセグメント１３０、１３２と実質的に平行に進み、選択されると、デバイス１２６を通して、ワードラインセグメント１３０、１３２を、ワードラインセグメントを実質的に直角に横切るデコードされたバイアスライン１２４に連結する。

垂直方向接続部１２９によって接続されて第２のワードラインを形成し、ドライバデバイス１２７への接続経路を提供しているワードラインセグメント１３１、１３３も示されている。行デコーダからの別のデコードされた出力１２３は、選択されると、デバイス１２７を通して、これらのワードラインセグメント１３１、１３３をデコードされたバイアスライン１２４に連結する。次の図に示すように、垂直方向接続部１２８、１２９は、２つのメモリブロックの間に配置され、１つのブロック内のワードラインが、隣接するブロックのワードラインと共有されるのが望ましい。即ち、ワードラインセグメント１３０は、１つのメモリブロックに配置され、隣接するブロックの別のワードラインセグメント１３４と共有されている。

図２は、前の図で説明した様な三次元メモリアレイのワードライン層とビットライン層を示している平面図である。それぞれ複数のビットライン１８３、１８５を含み、２：１でインターリーブされたワードラインセグメントを有しているメモリブロック１８２、１８４が示されている。ブロック用のワードラインセグメントの半分への垂直方向接続部（例えば、ワードラインセグメント１８７と垂直方向接続部１８９）がブロックの左側に位置し、ブロック用のワードラインセグメントの他方の半分への垂直方向接続部（例えば、ワードラインセグメント１８６と垂直方向接続部１９０）がブロックの右側に位置している。その上、各垂直方向接続部は、２つの隣接するブロック各々でワードラインセグメントとして働いている。例えば、垂直方向接続部１９０は、アレイブロック１８２のワードラインセグメント１８６に繋がり、アレイブロック１８４のワードラインセグメント１８８に繋がっている。言い換えれば、（垂直方向接続部１９０の様な）各垂直方向接続部は、２つの隣接するブロック各々のワードラインセグメントによって共有されている。しかしながら、予期される様に、最初と最後のアレイブロック用それぞれの「外側の」垂直方向接続部は、最初と最後のアレイブロックのワードラインセグメントのみに働いている。例えば、ブロック１８４がメモリアレイを形成している複数のブロックにおける最後のブロックである場合、その外側にある垂直方向接続部（例えば、垂直方向接続部１９４）は、ブロック１８４内のワードラインセグメント１９２のみに働き、従って残りのアレイ全ての様に、２つのワードラインセグメントに共有されてはいない。

図示の様にワードラインセグメントをインターリーブすることによって、垂直方向接続部のピッチは、個々のワードラインセグメントのピッチの２倍になっている。多くの受動素子メモリセルアレイで達成可能なワードラインのピッチが、垂直方向接続部を形成するために用いられている多くのビア構造で達成可能なピッチに比べ相当小さいため、これは特別好都合である。

他のワードライン層とビットライン層もこれと全く同じように実装され、従って、図１に示す様に同一の垂直方向接続部を共有することになる。代表的なメモリ構造についての追加の説明は、Ｓｃｈｅｕｅｒｌｅｉｎによる米国特許出願公開公報第ＵＳ２００４−０１９０３６０号「三次元メモリアレイ用の多層ワードラインセグメントを有するワードライン配置」に示されており、その開示内容全体をここで参考情報として援用する。但し、多くの代表的な実施形態が三次元メモリアレイ（即ち、互いに上下に形成された２つ以上のメモリ平面が組み込まれているモノリシック半導体集積回路）の文脈において説明されているが、単一のメモリ平面のみを有する本発明の他の実施形態も当然考えられる。

メモリアレイ１８０は、受動素子メモリセルが組み込まれた受動素子メモリアレイ（ＰＥＭＡ）であるのが望ましいが、他の型式のメモリセルも当然考えられる。ここで用いる場合、受動素子メモリアレイは、付帯するＸラインと付帯するＹラインの間にそれぞれ接続されている複数の２端子メモリセルを含んでいる。その様な各メモリアレイは、２次元（平面状）アレイでも、２つ以上のメモリセル平面を有する三次元アレイでもよい。その様な各メモリセルは、逆方向（即ち、陰極から陽極へ）の電流が順方向の電流より低い、非線形伝導性を有している。陽極から陰極へプログラムされたレベルより大きい電圧を加えると、メモリセルの伝導性が変化する。メモリセルにヒューズ技術が組み込まれていると伝導性が下がり、アンチヒューズ技術が組み込まれていると伝導性が上がる。受動素子メモリアレイは、必ずしも一回のみプログラム可能（即ち、１回のみ書き込み可能）なメモリアレイではない。

この様な受動素子メモリセルは、一般的に、電流の方向を操作する電流ステアリング要素と、電流の状態を変えることのできる他の構成要素（例えば、ヒューズ、アンチヒューズ、コンデンサ、抵抗素子など）を有していると考えられている。メモリ要素のプログラミング状態は、メモリ要素が選択された時の電流の流れ又は電圧降下を感知することで読み取ることができる。

図３は、ワードラインセグメントに対して直角に横切るバイアスラインと、ワードラインセグメントに対して平行に進むデコードされた行選択ライン（ここでは「選択ノード」或いは「広域ワードライン」と呼ぶこともある）を有している多頭型ワードラインデコーダの構成２３０を示す概略図である。行デコーダ２３２は、複数のデコードされた行選択ラインを生成し、その１つには２３４のラベルが付けられている。アレイブロック選択回路２３５は、ノード２３６上で非選択バイアスレベルのバイアスＵを生成し、ノード２３８、２４０、２４２、２４４上で、４つのデコードされたバイアスレベル、バイアスＡ、バイアスＢ、バイアスＣ、バイアスＤをそれぞれ生成する。四分ワードラインドライバ回路２３３は、４つの別々のワードラインドライバ回路２５４を含んでおり、各々それぞれのワードラインを、（行選択２３４が選択されない時）非選択バイアスライン、バイアスＵへ、又は（行選択２３４が選択された時）４つの「選択された」バイアスライン、バイアスＡ、バイアスＢ、バイアスＣ、バイアスＤのそれぞれ１つへ、駆動するためのものである。

２５４と表記される個別のワードラインドライバ回路に関して言えば、第１トランジスタ２５６は、全ての選択されなかった行選択ラインが行デコーダ２３２によって生成された場合のように、行選択２３４がローの時は、ワードライン２４８を（垂直方向接続部２６０を経由して）選択されなかったバイアスレベルのバイアスＵへ駆動する。第２トランジスタ２５８は、或る「選択された」行が行デコーダ２３２によって生成された場合のように、行選択２３４がハイの時は、ワードライン２４８（ＲＯＷ Ｂとも表記され、通常、２つ以上のワードライン層それぞれの上に１つ又はそれ以上のワードラインセグメントを含んでいる）を、関係付けられたバイアスレベルのバイアスＢへ駆動する。４つのワードライン全てを概括すると、行選択２３４がハイの時、各ワードライン２４６、２４８、２５０、２５２は、それぞれ、その関係付けられたバイアスライン、バイアスＡ、バイアスＢ、バイアスＣ、バイアスＤへと駆動される。バイアスライン、バイアスＡ、バイアスＢ、バイアスＣ、バイアスＤの１つは、選択されたレベルまで駆動され、一方、残りの３つのバイアスラインは、バイアスＵレベルの様な選択されなかったバイアスレベルに維持される。その結果、４つのワードライン２４６、２４８、２５０、２５２の１つは、選択されたバイアスレベルまで各々駆動され、一方、残り３つのワードラインは、選択されなかったバイアスレベルに留まる。垂直方向接続部２６０は、図１に示した垂直方向接続部１２８に対応している。

示されている代表的な構成では、行選択２３４は、ハイの時に選択されローの時に選択されず、選択されなかったバイアスレベルであるバイアスＵは、４つのバイアスレベル、バイアスＡ、バイアスＢ、バイアスＣ、バイアスＤの中で選択されたものよりも高い。その結果、好都合に、トランジスタ２５６はＰチャンネルデバイスとして使用され、トランジスタ２５８はＮチャンネルデバイスとして使用される。アンチヒューズメモリセルを組み込んでいるメモリアレイへの代表的な電圧は、選択されたバイアスレベルの０ボルトと、選択されなかったバイアスレベルであるバイアスＵの公称９ボルトである。他の実施形態では、電圧の極性とドライバトランジスタ２５６、２５８の極性が反転する。更に、具体的なメモリセル技術と、所望の選択されなかった及び選択されたワードライン電圧次第で、２つのＮチャンネルトランジスタの様に、他のドライバデバイスが使用されることもある。上記では４つのデコードされた選択されたバイアスラインについて説明したが、２つのバイアスラインの様な違う数のラインが提供され、その結果、各行選択ノードが、各ドライバのグループ内の２つのワードラインドライバ回路に連結され、更には、唯一の選択されたバイアスラインが提供される実施形態もある。

図４は、図３に示すような多数の四頭型ドライバ回路がメモリアレイの少なくとも一部を横切って間隔を空けて配置されている、多頭型ワードラインデコーダを示す概略図である。行デコーダ２３２は、複数のデコードされた行選択ラインを生成し、先の様に、その１つが２３４と表記されている。アレイブロック選択回路２３５は、選択されなかったバイアスレベルのバイアスＵを生成し、４つのデコードされたバイアスレベルであるバイアスＡ、バイアスＢ、バイアスＣ、バイアスＤ、ここではＵ、Ａ、Ｂ、Ｃ、Ｄと表記されている、を生成する。四分ワードラインドライバ回路２３３の垂直方向グループ２８２の各々は、行デコーダ２３２によって生成された行選択ラインのそれぞれ１つに応答する。グループ２８２内の四分ワードラインドライバ回路２３３の全ては、図３に示す構成で示されるように、Ｕ、Ａ、Ｂ、Ｃ、及びＤのバイアスラインと関係付けられている。

しかしながら、この実施形態では、アレイブロック選択回路２３５も、四分ワードラインドライバ回路２３３の２つの追加のグループ２８４、２８６それぞれのために、別のそれぞれのバイアスラインのセットを生成する。第２セットのバイアスラインは、選択されなかったバイアスレベルであるバイアスＵを含んでおり、４つのデコードされたバイアスレベルである、ここではＵ、Ｅ、Ｆ、Ｇ、Ｈとして表記されている、バイアスＥ、バイアスＦ、バイアスＧ、バイアスＨを生成する。第３セットのバイアスラインは、選択されなかったバイアスレベルであるバイアスＵを含んでおり、４つのデコードされたバイアスレベルである、ここではＵ、Ｉ、Ｊ、Ｋ、Ｌとして表記されている、バイアスＩ、バイアスＪ、バイアスＫ、バイアスＬを生成する。再び行選択２３４について述べるが、グループ２８２、２８４、２８６それぞれの或る四分ワードラインドライバ回路２３３は、行選択２３４の信号に応答し、アレイブロック選択回路２３５は、バイアスラインＡからＬまでをデコードするために使用されるので、唯１つのバイアスラインが選択される（即ち、選択されたバイアスレベルまで駆動される）。その結果、唯１つの、行選択２３４と関係付けられているワードラインが選択され、行選択２３４と関係付けられている残りの１１のワードラインは、選択されないままの状態に留まる。このような配置を拡大して、アレイに亘ってもっと多数のワードラインドライバ回路２３３を駆動することもできる。

各ワードラインドライバ２５４は、２つの隣接するアレイブロック（例えば、図２に示す様なアレイ）各々のワードラインセグメントと連結される代表的な回路と想定される。その結果、２つのビットライン選択回路（図示せず）が、グループ２８２によって駆動されるワードラインを有する２つの隣接するアレイブロックそれぞれに１つずつ、ワードラインドライバ回路のグループ２８２と関係付けられる。そのため、選択されたワードラインがグループ２８２と関係付けられた時には何時でも作動する、列デコーダ出力信号（図示せず）によって、各々がそれぞれ駆動される。代表的な列デコーダと列選択回路は、様々な形態を取ることができるが、米国特許第６，８５９，４１０「極小レイアウトピッチを有するインターフェースアレイラインに特に適しているツリー状デコーダ構造」に記載されているように実装されるのが望ましく、同特許の開示内容全体をここに参考文献として援用する。

（この実施形態では）各アレイブロックは、ワードラインの半分が一方の側から駆動され、ワードラインの別の半分が他方の側から駆動されると想定しているので、グループ２８２と関係付けられている最も右のアレイブロックは、グループ２８４とも関係付けられている。

ここで説明する多くの実施形態と同じく、ワードラインは、メモリセルの陰極端部（即ち、ダイオードのＮ型側）に接続されている。ブロック内のワードラインセグメントはインターリーブされており、その半分は、ブロックの右側の垂直方向接続部を、隣接するブロックのワードラインセグメントと共有し、別の半分は、垂直方向接続部を、ブロックの左側のワードラインセグメントと共有している。各々の垂直方向接続部は、ピッチ０．５２μの０．１８×０．７８μ「ｚｉａ」で形成され、４０オームの公称抵抗を有している。

読み取り状態と書き込み状態の両方に関する代表的なバイアス条件（すなわち、公称電圧）を下記の表１に示す。

他の有用なバイアス条件は、Ｓｃｈｅｕｅｒｌｅｉｎへの米国特許第６，６１８，２９５号「メモリアレイへの書き込み時に選択された及び選択されなかったアレイラインにバイアスを掛けるための方法と装置」に詳細に説明されており、同出願の全体をここに参考文献として援用する。半分が選択され半分が選択されていないメモリセルへの妨害作用を低減する好適なプログラミング法は、Ｓｃｈｅｕｅｒｌｅｉｎ他への米国特許第６，８２２，９０３号「受動素子メモリセルの妨害の無いプログラミングのための装置と方法」に説明されており、同開示の全体をここに参考文献として援用する。

図３に示すワードラインドライバ回路２３３に戻るが、４つのワードラインドライバ２５４の各々は、メモリアレイの下に配置されているのが望ましい。これらのワードラインドライバ２５４は、メモリブロック内で２ワードライン毎に配置されていなければならない（ワードラインはインターリーブされており、半分だけがメモリブロックの各側から駆動されるため）。その上、ワードラインドライバは、高電圧レベルへ駆動することが求められ、従って、（集積回路内に組み込まれている他のトランジスタに対して）高電圧トランジスタを組み込むことが求められる。

このような高電圧トランジスタは、普通のトランジスタより長いチャンネル長（即ち、ゲートストライプ幅）を有していることが多く、従って、この様な高電圧トランジスタを、回路が直接メモリ層に接続するような密なピッチのレイアウトに収めるのは、極めて挑戦的なことである。

図５は、動作領域のストライプ３００と交番ゲート電極（例えばポリシリコン（「ポリ」）ゲート電極３０２）とソース／ドレイン接点（例えば、接点３０４）のレイアウトを示している。ゲート電極は、動作領域ストライプと交差して、ソース／ドレイン領域３０６の様な個々のソース／ドレインの範囲を画定する。この様な構造のピッチはＣ＋Ｌ＋２Ｇに等しく、ここに、Ｃは各接点の幅、Ｌは（勿論、出来上がったトランジスタの電気的チャンネル長を決める）各ゲートストライプの幅、Ｇはソース／ドレイン接点からゲート電極までの間隔である。

ピッチは、図６に示す様に「ベントゲート」トランジスタを使用してソース／ドレイン接点を互い違いにすることによって短縮できる。ここでは、動作領域ストライプ３１０と交番ゲート電極（例えば、ゲート電極３１２）とソース／ドレイン接点（例えば、接点３１５）のレイアウトが示されている。しかしながら、このベントゲートレイアウトでは、一対のゲート電極３１２、３１３が、接点３１６から動作領域ストライプ３１０の右側に向け間隔が広がり互いに離れる方向に曲げられ、更に、動作領域ストライプ３１０の左側に向け互いに近付き接点３１５を収容するように曲げられる。言い換えると、ゲート電極３１２、３１３は、動作領域ストライプ３１０の右側よりストライプの左側の方が間隔が狭くなっているので、互い違いの接点３１６は、ストライプの右側に近いゲート電極３１２、３１３の間のソース／ドレイン領域に配置されている。反対に、ゲート電極３１３、３１４は、動作領域ストライプ３１０の左側よりストライプの右側の方が間隔は狭くなっているので、互い違いの接点３１５は、ストライプの左側に近いゲート電極３１３、３１４の間のソース／ドレイン領域に配置されている。

この様な構造のピッチは、Ｌ＋Ｇ＋０．５（Ｃ＋Ｓ）に等しく、ここに、Ｌは各ゲートストライプの幅、Ｇはソース／ドレイン接点からゲート電極までの間隔、Ｃは各接点の幅、Ｓはゲートからゲートまで（即ち、「ポリからポリ」の間隔）である。これは、Ｇ＋０．５（Ｃ−Ｓ）と等しいピッチにおける改良を表している。或る代表的な半導体技術では、これらの変数の値は、基本技術寸法λの関数として表現されている。Ｃ＝１．２λ、Ｇ＝λ、Ｓ＝１．６λの場合、直線状トランジスタレイアウトと比べたベントゲートレイアウトのピッチの改良は０．８λである。基本技術寸法に匹敵するこの量は、高密度メモリアレイのピッチに適合させる必要があるレイアウトを設計するときは特に有効である。

次に図７では、ベントゲートトランジスタレイアウトは、単一のトランジスタゲートを形成するため対になったゲート電極を接続し、動作領域ストライプ５２０で１つ置きのソース／ドレイン領域をバイアスノード５２１に連結し、残りのソース／ドレイン領域を各ワードラインに連結することによって、ワードラインドライバ２５４のＮＭＯＳトランジスタ（例えば、トランジスタ２５８）を形成するために活用されている。この構成５１８では、それらのドライバのピッチは、従って、２（Ｌ＋Ｇ）＋Ｃ＋Ｓである（各個々のゲート電極のピッチを２倍）。図示の各ＮＭＯＳトランジスタは、これらの各トランジスタは同じバイアスライン５２１を共有しているので、それぞれの行選択ラインに連結されている。例えば、ゲート電極５２２はＲＯＷＳＥＬ０に連結され、一方、ゲート電極５２３はＲＯＷＳＥＬ１に連結されている。

Ｌ＝０．６８μ、Ｃ＝０．１８μ、Ｇ＝０．１５μ、Ｓ＝０．２４μを有する代表的な０．１５μ技術では、ＮＭＯＳドライバトランジスタのピッチは、従って２．０８μとなる。比較として、図５の直線状ゲート電極を使用して実装すると、このドライバピッチは２．３２μとなる。或る代表的な実施形態では、２．０８μのこのＮＭＯＳドライバピッチは、（メモリブロック間の垂直方向接続部で）メモリブロックの片側から駆動される４ワードラインに相当する。４ワードラインは同じブロックの他方の側から駆動されているため、このアレイは、０．２６μのワードラインピッチで、ＮＭＯＳドライバピッチにおいて実質８ワードライン有することになる。

次に図８では、合計４つのこの様なＮＭＯＳドライバトランジスタストライプ５１８が、図３に示したワードラインドライバ回路２３３用のレイアウトを実現するために、この２．０８μピッチの中で４つのＮＭＯＳドライバトランジスタを提供できるよう互いに隣り合わせに配置されている。４つの垂直方向動作領域ストライプ３２０、３２２、３２４、３２６は、それぞれメモリブロックｉ＋１の下に配置されている。各動作領域ストライプでは、複数のゲート電極が、動作領域ストライプと交差して、ソース／ドレイン領域を画定している。１つ置きのソース／ドレイン領域は、動作領域ストライプ用のバイアスノードと連結され、残りのソース／ドレイン領域は、それぞれ、メモリブロックｉ＋１と関係付けられている各ワードラインと連結されている。この様にして、各ワードライン用の各ＮＭＯＳドライバトランジスタが形成されている。４つの動作領域ストライプ３２０、３２２、３２４、３２６は、それぞれ、４つのバイアスライン、バイアスＡ（２３８と表記）バイアスＢ（２４０と表記）、バイアスＣ（２４２と表記）、バイアスＤ（２４４と表記）と関係付けられている。単一の行選択ラインは、各動作領域ストライプの或るトランジスタのゲート端子に連結されている。例えば、行選択ラインＲＯＷＳＥＬ２３４は、トランジスタ３２１、２５８、３２５、３２７のゲート端子に連結されている。

動作領域造形３３０と３３２の様な、図示される４つの動作領域造形は、それぞれ隣接するメモリブロックｉ＋１の下に配置されている。例えば、各動作領域造形３３０と３３２は、動作領域造形と交差して全部で４つのＰＭＯＳトランジスタを形成している各々一対のゲート電極と、同じ行選択ラインＲＯＷＳＥＬ２３４へ各々が連結されているゲートと、を含んでいる。各対のＰＭＯＳトランジスタの間にある中央のソース／ドレインノードは、ノード２３６と表記されている選択されなかったバイアスノード、バイアスＵに連結されている。

ＮＭＯＳドライバトランジスタとＰＭＯＳドライバトランジスタの間に接続領域が設けられており、これは、隣接するメモリブロック、ブロックｉとブロックｉ＋１の間の（メモリブロック、ブロックｉ＋１の左側沿いの）、ＮＭＯＳ及びＰＭＯＳドライバトランジスタを一体に結合する電極から（点線で示す）対応するワードラインへの垂直方向接続部を作るためのものでもある。例えば、ワードラインドライバ２５４（図３に示す）は、バイアスＢのライン２４０に連結されているソースを有し、垂直方向接続部２６０に連結されているドレインも有するＮＭＯＳトランジスタ２５８を含んでおり、更に、バイアスＵのライン２３６に連結されているソースを有し、垂直方向接続部２６０に連結されているドレインも有するＰＭＯＳトランジスタ２５６と、を含んでいる。図８では、この垂直方向接続部２６０は、ＷＬ６と表記されているワードラインに関係付けられている。

この図は、本発明の或る実施形態による相対的配置を示しているが、明確にするため一部詳細は簡略化されている。次に図９と図１０では、同様な回路とレイアウト配置を有する代表的な実施形態のより正確な図が示されている。図９は動作領域層、ゲート層、基板（ウェル）タップ、及び動作領域とゲートとの接点を示している。４つの動作領域ストライプ３２０、３２２、３２４、３２６が示されている。基板タップ（例えば、基板タップ３４２、３４３、３４４）の３つの列は、ローカル基板電位（又は代わりに、ローカルウェル電位）を適するバイアスレベル（例えば、接地）に連結する。４つのＰＭＯＳトランジスタの各グループは、ウェルタップ３４６の様なウェルタップに実質的に囲まれており、各ウェルタップは、ウェル３４９をウェルバイアスノード３４８に連結している。単一の接点（例えば、接点３４７）が、行選択ラインを８つのトランジスタ全て（即ち、４つのＮＭＯＳプルダウンと４つのＰＭＯＳプルアップ）に連結し、ポリシリコン層で送られる行選択信号を８つのトランジスタ全てに連結するために設けられている。図１０は、概ね垂直方向に横断する下方Ｒ１層（例えば、バイアスＣを伝送する金属造形３５１）と、概ね水平方向に横断する上方Ｒ２層（例えば、大域ワードラインを伝送する金属造形３５２）の２層の金属を示している。

次に図１１は、図８から図１０で示したものに概ね対応している、各メモリブロックの間にある接続領域に対する、ＮＭＯＳ及びＰＭＯＳドライバトランジスタの位置を示すブロック図を示している。ＰＭＯＳドライバ（例えば、３８２）は各接続領域（例えば、３８３）の左側にあり、一方ＮＭＯＳドライバ（例えば、３８４）は各接続領域の右側にある。この様に、各メモリブロックの下で、ＰＭＯＳドライバはブロックの一方の側に配置され、無関係のＮＭＯＳドライバは他方の側に配置されている。例えば、メモリブロック３８０の下には、右側にＰＭＯＳドライバ３８２、左側に無関係のＮＭＯＳドライバ３８６がある。メモリブロック、ＰＭＯＳドライバ及びＮＭＯＳドライバのサイズ次第で、例えばセンス増幅器３８７の様な他の回路のために充分な空間がある。

図１２は別の有用な配置を示している。メモリブロック４０２は、ブロック左側で接続領域４１０に連結されているＰＭＯＳドライバ４０６、並びにブロック右側で接続領域４１１に連結されているＰＭＯＳドライバ４０７を含んでいる。メモリブロック４０４は、ブロック左側で接続領域４１１に連結されているＮＭＯＳドライバ４０８、並びにブロック右側で接続領域４１２に連結されているＮＭＯＳドライバ４０９を含んでいる。ＮＭＯＳドライバ又はＰＭＯＳドライバの一方が他方より小さい場合、より大きい回路が、より小さい型式のドライバを含むメモリブロックの下に装着される。例えば、ＰＭＯＳドライバ４０６、４０７が、ここではＮＭＯＳドライバ４０８、４０９よりかなり小さく示されており、より大きいセンス増幅器回路４１３又は他の回路は、ＮＭＯＳドライバ４０８と４０９の間ではなくＰＭＯＳドライバ４０６と４０７の間に配置される。

図１３は別の有用な配置を示している。接続領域と連結されているＮＭＯＳ及びＰＭＯＳドライバの半分は接続領域の一方の側にあり、一方、連結されているＮＭＯＳ及びＰＭＯＳドライバの他方の半分は接続領域の反対側にある。例えば、ＮＭＯＳドライバ４２４、４２５とＰＭＯＳドライバ４２６、４２７は、全て、接続領域４２１を通して、駆動しているそれぞれのワードラインと連結されている。メモリブロック４２０は、ブロックの右側で接続領域４２１に連結されているＮＭＯＳドライバ４２４とＰＭＯＳドライバ４２６を含んでいる。メモリブロック４２２は、ブロックの左側で接続領域４２１に連結されているＮＭＯＳドライバ４２５とＰＭＯＳドライバ４２７、並びにブロックの右側で接続領域４３０に連結されているＮＭＯＳドライバ４２８とＰＭＯＳドライバ４２９を含んでいる。

図示の実施形態では、各ワードラインドライバ回路２３３の中に４つのＮＭＯＳとＰＭＯＳドライバを含んでいるが、この他の数のドライバデバイス（例えば、２対のＮＭＯＳとＰＭＯＳ）も同様に考えられる。その上、２の整数乗以外の数も好都合に用いられる。例えば、６つのＮＭＯＳと６つのＰＭＯＳドライバを、具体的に図１３に示す配置で用いてもよい。その様なノンバイナリの場合、物理的なアドレス指定によってデコードマップに、例えば、６つの物理的にデコードされたアドレスを含む８つのアドレスのグループの中にある孔など、「孔」を残すように作られていてもよく、ここで最後の２つのアドレスは、そうでなければ存在したはずである。制御回路は、外部アドレス空間を、孔を有するより大きなアドレス空間の中にマップするように作ることができる。その結果、物理的デコーディングは構造的に概してバイナリのままでよい。

前記の各ブロック図では、ＮＭＯＳ及びＰＭＯＳドライバトランジスタの位置が示されているが、ブロック図は、他の型式のプルアップ及びプルダウンデバイスを含んでいる他の実施形態でも同様に考えるべきである。また、上記説明はＮＭＯＳドライバ又はＰＭＯＳドライバブロックを「含んでいる」メモリブロック、という言い回しを使っていたが、その様なＮＭＯＳ又はＰＭＯＳドライバブロックは、メモリブロックの下にあり、ワードラインがブロック間で共有されている場合は２つ以上ブロックと関係付けられるものと理解頂きたい。

図１４は、一対のゲート電極が動作領域の右側から出る前に結合されている、ベントゲートトランジスタの別の有用な構成を示している。図１５は、それぞれ一対のゲート電極を含んでおり、対を成すゲート電極が１つ置きにベントゲートトランジスタになっている動作領域範囲（「島」とも呼ばれる）を示している別の有用な構成を示している。図１６は、ゲート電極が１つ置きにベントゲートトランジスタになっている動作領域ストライプを示している。図１７は、それぞれがベントゲートトランジスタのゲート電極を含んでいる動作領域の島を示す、別の有用な構成を示している。

或る実施形態では、アレイラインドライバ回路内のドライバトランジスタは、集積回路の他の場所に実装されている他のトランジスタと比べて、より高い電圧のデバイスである。その様なデバイスは、より高い閾値電圧を有し、より厚いゲート誘電体を有し、他のトランジスタより長い電気的長さを有している。例えば、より高い電圧のデバイスは、他のトランジスタの公称電気的長さの少なくとも２倍の電気的長さを有している。

或る実施形態では、メモリアレイの下に配置されているベントゲートトランジスタを含んでいるアレイラインドライバ回路は、Ｒｏｙ Ｅ．Ｓｃｈｅｕｅｒｌｅｉｎ他による２００３年３月２１日出願の米国特許出願公開公報第ＵＳ２００４−０１８８７１４ Ａ１号「セグメント化されたビットラインメモリアレイを組み込んでいる三次元メモリ装置」で説明されているアレイの様な、セグメント化されたビットラインを組み込んでいるメモリアレイで好都合に使用され、上記出願内容全体をここで参考資料として援用する。

様々な実施形態において、メモリ層間の接続は、接続部に使用される総面積を削減するために、垂直方向接続部として好都合に形成されている。しかしながら、ここで「垂直方向接続部」として使用する用語は、たとえ、各層をその近隣の層に接続するのに別々のビアを用いていても、その様なビアが他のビアの上に積み重なっていても、各ビアがその上及び下のビアに対して横方向に変位していても、又は２つ以上のメモリ層上のノードの間の接続を形成するのに何らかの他の構造を用いていても、垂直方向に変位する（例えば、隣接する）メモリ層の間で接続を作り出すあらゆる方法を含むように解釈すべきである。本発明は、異なる方法が各方法にとって多少とも望ましい選択となるように、「垂直方向接続部」の如何なる具体的な形態にも限定されるものではない。その様な垂直方向接続部は、ｚ方向で２つ以上の層を接続するビア（ｖｉａ）型構造を意味するため、便利に「ジア（ｚｉａ）」と称されている。好適なジア（ｚｉａ）構造とその形成に関する方法は、Ｃｌｅｅｖｅｓへ２００３年３月１８日に発行された米国特許第６，５３４，４０３号に記載されており、その開示内容全体をここに参考文献として援用する。

ここに説明している様々な実施形態では、ビットラインセグメント当たりのメモリセルの数を、説明の便宜上仮定してきた。あらゆるメモリアレイの設計と同様に、多くの要因が、ワードラインセグメント当たりのメモリセルの数、並びにビットライン当たりのメモリセルの数に関する設計上の決定に影響を及ぼすものと理解されたい。例えば、ワードラインセグメント当たりのメモリセルの数は、ワードラインセグメントの抵抗によって、又はビットラインの電気容量によって、選択された又は選択されなかったビットラインに影響を及ぼす総漏洩電流の影響を強く受ける。同様に、アレイブロックの数とメモリ平面の数も、工学的な決定事項であり、ここに説明している代表的な構成は、選ばれたケースの例に過ぎず、必要とされる構成ではない。

上、左、底、右の表記は、メモリアレイの４面を表す便宜的な説明用語に過ぎない。ブロックに対するワードラインセグメントは、２つの互いに入り込む水平方向を向くワードラインセグメントのグループとして実装され、ブロックに対するビットラインは、２つの互いに入り込む垂直方向を向くビットラインのグループとして実装されている。ワードライン又はビットラインの各グループは、アレイの４面の内の１面上の各デコーダ／ドライバ回路と各センス回路によって機能するようになっている。適した行と列の回路は、米国特許第６，８５６，５７２Ｂ２号「二重目的ドライバ装置を備えたメモリアレイラインドライバを使用している多頭型デコーダ構造」、先に触れた「極小レイアウトピッチを有するインターフェースアレイラインに特に適しているツリー状デコーダ構造」、及びＬｕｃａ Ｇ. ＦａｓｏｌｉとＲｏｙ Ｅ． Ｓｃｈｅｕｅｒｌｅｉｎによる２００５年３月３１日出願の米国特許出願第１１／０９５、９０７号（代理人整理番号第０２３−００３７）「メモリアレイにブロックの冗長性を組み込むための方法と装置」に述べられており、それぞれ全てを参考文献としてここに援用する。代表的なメモリアレイ構成は、「メモリアレイにブロックの冗長性を組み込むための方法と装置」にも説明されている。

ワードラインは、行ライン又はＸラインとも呼ばれ、ビットラインは、列ライン又はＹラインとも呼ばれる。「ワード」ラインと「ビット」ラインの間の差異は、当業者にとって少なくとも２つの含意を持っている。メモリアレイを読み込む時、或る実務家は、ワードラインは「駆動」され、ビットラインは「感知」されていると想定する。その際、Ｘライン（又はワードライン）は、メモリセルトランジスタのゲート端子、又は、存在するのであれば、メモリセルスイッチデバイスのスイッチ端子に接続されていると普通は考えられている。Ｙライン（又はビットライン）は、メモリセルのスイッチ端子（例えば、ソース／ドレイン端子）に接続されていると普通は考えられている。次に、メモリ編成（例えば、データバス幅、作動中に同時読み取りされるビットの数、等）は、２つのアレイラインの１つのセットをデータ「ワード」ではなくデータ「ビット」に整列していると見なすことに幾らか関係している。その結果、Ｘライン、ワードライン、行ライン、及びＹライン、ビットライン、列ライン、というここでの表記は、様々な実施形態の説明に使われているが、制限を加える意味ではなくより一般的な意味として考えるべきである。

ここで用いる、ワードライン（例えば、ワードラインセグメントを含む）とビットラインは、普通は直交アレイラインを表わし、一般には、少なくとも読み取り動作中は、ワードラインは駆動され、ビットラインは感知されているという一般的な当分野での前提に従う。この様に、アレイのビットラインは、アレイの感知ラインとも呼ばれる。特定の意味が、その様な用語を用いることによって言語編成に関して引き出されるわけではない。また、ここで用いられる「広域アレイライン」（例えば、広域ワードライン、広域ビットライン）は、１つのメモリブロックより多くのアレイラインセグメントに繋がるアレイラインであるが、広域アレイラインは、メモリアレイ全体を又は実質的に集積回路全体を横断しなければいけないと示唆する具体的な推論を引き出すべきではない。

ここで用いる、受動素子メモリアレイは、関係付けられたＸラインと関係付けられたＹラインの間に各々接続されている複数の２端子メモリセルを含んでいる。そのようなメモリアレイは、二次元（平面）アレイ、又は２つ以上のメモリセルの平面を有する三次元アレイである。その様なメモリセルは、各々、逆方向（即ち、陰極から陽極へ）の電流が順方向の電流より低い非線形伝導性を有している。陽極から陰極へプログラミングレベルより大きい電圧を掛けると、メモリセルの伝導性が変化する。伝導性は、メモリセルがヒューズ技術を組み込んでいるときは低下し、メモリセルがアンチヒューズ技術を組み込んでいるときは上昇する。受動素子メモリアレイは必ずしも一回プログラム可能（即ち、１回書き込み）メモリアレイである必要はない。

その様な受動素子メモリセルは、電流を或る方向に向ける電流ステアリング要素と、その状態を変化させることのできる別の構成部品（例えば、ヒューズ、アンチヒューズ、コンデンサ、抵抗要素、等）を有していると一般的には考えられている。メモリ要素のプログラミング状態は、メモリ要素が選択された時の電流、或いは電圧降下を感知することによって読み取ることができる。

ここで説明している本発明の様々な実施形態において、メモリセルは、Ｊｏｈｎｓｏｎ他への米国特許第６，０３４，８８２号、及びＺｈａｎｇへの米国特許第５，８３５，３９６号に説明されている様に半導体材で構成されており、両特許をここに参考文献として援用する。アンチヒューズメモリセルが好適だが、ＭＲＡＭ及び有機受動要素アレイの様な他の型式のメモリアレイを使用してもよい。ＭＲＡＭ（磁気抵抗ランダムアクセスメモリ）は、磁気トンネル接合（ＭＴＪ）の様な磁気メモリ要素に基づいている。ＭＲＡＭ技術は、２００１ ＩＥＥＥ 国際半導体回路会議、ＩＳＳＣＣ ２００１／セッション７／Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｒｅｃｔｉｏｎ：Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｉｅｓ／７．６、２００１年２月６日の技術論文要約と、ＩＳＳＣＣ ２００１ Ｖｉｓｕａｌ Ｓｕｐｐｌｅｍｅｎｔの９４−９５、４０４−４０５ページ、で発表された、Ｐｅｔｅｒ Ｋ． Ｎａｊｉ他による「Ａ ２５５６ｋｂ ３．０Ｖ
ＩＴＩＭＪＴ 不揮発性磁気抵抗ラム」に説明されており、前記両文献を参考文献としてここに援用する。或る受動素子メモリセルには、ダイオードに似た特性伝導性を有する少なくとも１つの層と、電界を掛けると伝導性が変化する少なくとも１つの有機材とを含んでいる有機材の層が組み込まれている。Ｇｅｄｅｎｓｅｎ他への米国特許第６，０５５，１８０号は有機受動素子アレイについて述べており、同特許を参考文献として援用する。相変化材や非晶質固体の様な材料を備えているメモリセルも用いることができる。Ｗｏｌｓｔｅｎｈｏｌｍｅ他への米国特許第５，７５１，０１２号及びＯｖｓｈｉｎｓｋｙ他への米国特許第４，６４６，２６６号を参照頂きたく、両特許を参考文献として援用する。

ここに説明している本発明の様々な実施形態では、多くの異なるメモリセル技術の使用が考えられる。適した三次元アンチヒューズメモリセル構造、構成、及び工程は、制限する事無く以下の文献、即ち、Ｊｏｈｎｓｏｎ他への米国特許第６，０３４，８８２号「垂直方向に積層されたフィールドプログラム可能不揮発性メモリ及び製造方法」、Ｋｎａｌｌ他への米国特許第６，４２０，２１５号「三次元メモリアレイ及び製作方法」、Ｊｏｈｎｓｏｎへの米国特許第６，５２５，９５３号「垂直方向に積層されたフィールドプログラム可能不揮発性メモリ及び製造方法」、Ｃｌｅｅｖｅｓによる米国特許出願公開公報第２００４―０００２１８４ Ａ１号「三次元メモリ」、及びＨｅｒｎｅｒ他による２００２年１２月１９日出願の米国特許出願第１０／３２６，４７０号「高密度不揮発性メモリを作るための改良された方法」に記載されている事柄を含んでいる。これらの列挙された各開示内容全体をここに参考文献として援用する。

更に、極高密度Ｘライン及び／又はＹラインピッチ要件を有する他のメモリアレイ構成として、例えば、Ｔｈｏｍａｓ Ｈ． Ｌｅｅ他による米国特許出願公開公報第ＵＳ２００２―００２８５４１Ａ１号「高密度アレイと電荷貯蔵デバイス、及びそれらを作る方法」に記述されている、薄膜トランジスタ（ＴＦＴ）ＥＥＰＲＯＭメモリセルを組み込んでいるメモリアレイ構成と、Ｓｃｈｅｕｅｒｌｅｉｎ他による米国特許出願公開公報第ＵＳ２００４―０１２５６２９Ａ１号「直列接続トランジスタストリングを組み込んでいるプログラム可能メモリアレイ構造とその製作及び操作方法」及びＥｎ−Ｈｓｉｎｇ Ｃｈｅｎ他による米国特許出願公開公報第ＵＳ２００４／０１４５０２４号「選択されなかったメモリセルにおけるチャネル領域の電気容量ブーストを組み込んでいるＴＦＴ ＮＡＮＤメモリアレイとのその製作及び操作方法」に記載されているＴＦＴを組み込んでいるメモリアレイ構成と、が考えられ、上記出願内容をここに参考文献として援用する。

様々な図における様々なアレイラインの方向性は、アレイ内の２つの交差するラインのグループを説明し易くするためだけのものである。ワードラインは、普通はビットラインに直交しているが、これは必須要件ではない。更に、メモリアレイのワードとビットの編成は簡単に逆にできる。追加例として、アレイの或る部分は所与のワードの異なる出力ビットに対応するものもある。その様な様々なアレイ編成と構成は、当分野においては周知であり、本発明は、その様な多種多様な変化を包含するように意図している。ここで用いる場合、集積回路メモリアレイは、一体にパッケージされた又は密に近接している２つ以上の集積回路デバイスではなく、モノリシック集積回路構造を指す。

ブロック図は、ここではブロックに接続している単一ノードの専門用語を用いて説明している。しかしながら、文脈次第では、そのような「ノード」は、実際は差分信号を伝えるための一対のノードを表している場合もあれば、幾つかの関連信号を伝えるため、或いはデジタルワード又は他のマルチビット信号を形成する複数の信号を伝えるための複数の別々のワイヤ（例えば、バス）を表している場合もあるものと理解されたい。

当業者には、回路の中に様々な信号とノードを含んでいる回路の作用を説明する時に、幾つかの表現のどれもが等しく良く使用され、又この説明の中での多様な用法に推論は一切含まれていないものと理解頂けるであろう。しばしば、ロジック信号は、どのレベルが動作中のレベルかを伝達するために指定される。概略図及び信号とノードについての付帯する説明は、文脈内において明らかにされるにちがいない。ここで用いる、互いに「実質的に等しい」２つの異なる電圧は、問題の文脈で実質的に同じ結果を生じさせるほど近似したそれぞれの値を有している。その様な電圧は、文脈が別の値を要求していない限り、互いに約０．５ボルト以内に入ると考えられる。

回路と物理的構造は、一般に当然のことと思われているが、現代の半導体の設計と製作においては、物理的構造と回路は、後に続く設計、試験、又は製作段階、並びに結果的に製作される半導体集積回路での使用に適した、コンピュータ読み取り可能な記述的形態で具体化される。従って、媒体に具現化されるにしろ、或いは適した読取器と組み合わせて、対応する回路及び／又は構造の製作、試験、又は設計改良が行えるようにするにしろ、従来の回路又は構造に対する要求は、その特定の言語と首尾一貫して、コンピュータ読み取り可能エンコーディング及びその表現を読み込む。本発明は、全てここで説明され、添付請求項で定義される様に、回路、関係する方法又は操作、回路を作成するための関係する方法、及びその様な回路と方法のエンコーディングをするコンピュータ読取可能媒体、を含むと考えられる。ここで用いるコンピュータ読取可能媒体は、少なくともディスク、テープ、又は他の磁気、光学半導体（例えば、フラッシュメモリカード、ＲＯＭ）、又は電子媒体、及びネットワーク、有線、無線又は他の通信媒体を含んでいる。回路のエンコーディングは、回路の概略情報、物理的レイアウト情報、行動シミュレーション情報を含んでおり、及び／又は回路が表現又は通信される全ての他のエンコーディングを含んでいる。

上で述べた様に、図３と他の図は、４アレイラインドライバ回路を示しているが、アレイラインドライバ回路の数は、２の整数乗以外であってもよい（即ち、「ノンバイナリ」な数を使用可能である）。この状況では、制御回路は、デコードマップに「孔を残した」状態に構成されることになる。「孔」は、デコーダへのバイナリ入力の未使用な組み合わせである。例えば６アレイラインドライバ回路が使用されている上記状況を考察されたい。この場合、２ビットのみが４つの可能な出力にデコードするため、３ビット必要になる。しかしながら、３ビットは８つの可能な出力に一杯にデコードする。６出力のみが必要とされるため、制御回路は、必要とされない２つの出力をスキップすることによって、デコードマップに２つの孔を残すことになる。

図１８は、この概念の１つの好適な実施例の図である。集積回路は、メモリアレイ（図示せず）の複数のアレイラインと連結された、ノンバイナリな数のアレイラインドライバ回路６００（ここでは、６の２グループとして編成されている１２ワードラインドライバ）と、ソース選択バイナリデコーダ６１０（「第１バイナリデコーダ」又はデコーダ回路の「バイナリデコーダ部」）とノンバイナリ演算（ここでは、モジュロ３剰余演算）６２０を実行するための第１回路とを備えているデコーダ回路と、を備えている。第１回路６２０の出力（即ち、ノンバイナリ演算の結果）はソース選択バイナリデコーダ６１０へ入力として提供されるため、第１回路６２０は、ここでは前置バイナリデコーダ部分とも呼ばれる。ソース選択バイナリデコーダ６１０は、４ビットバイナリ入力に基づく１２の動作ソース制御ライン（ライン０から１１）を出力する。ソース選択バイナリデコーダ６１０は、選択されなかったバイアスライン（図１８では破線で図示）も出力する。

集積回路は、更に、広域行デコーダ６３０（「第２バイナリデコーダ」）と、ノンバイナリ演算を実行する第２回路６４０（ここでは、３で除する演算）とを備えている。第２回路６４０のノンバイナリ演算の結果は、広域行デコーダ６３０へ入力として提供され、広域行デコーダ６３０は、１２ワードラインのグループを選択する。

図１９は、デコーダ回路の演算を示している部分的なデコードマップである。この例では、１０ビットアドレスが提供されている。図１８に示す様に、アドレスの２つの最小位ビット（ＬＳＢｓ）がソース選択バイナリデコーダ６１０に提供され、最高位ビット（ＭＳＢｓ）が第１回路６２０に提供され、第１回路６２０は、ＭＳＢｓでモジュロ３剰余演算を行う。第１回路６２０の２ビット出力は、ソース選択バイナリデコーダ６１０に提供される。図１９に示す様に、モジュロ３剰余演算を実行するために第１回路６２０を使用すると、１１００、１１０１、１１１０、及び１１１１がスキップされるため、結果的にデコーダマップに４つの孔ができる。その結果、第１バイナリデコーダ６１０へ入力された４ビットは（１６から１つではなく）１２ワードラインドライバから１つを選択するために使用される。

ＭＳＢｓは、第２回路６４０にも提供され、第２回路６４０は、３で除する演算を行い、広域行デコーダ６３０へ結果を提供する。図１９に示す様に、３で除する演算の結果、広域行デコーダ６３０が全ての１２ワードラインの後で新しいグループのワードラインを選択する。これは、図２０にも示されており、図２０は、９９ワードラインに対し４ワードグループによって圧縮されたデコードマップを示している。第２回路６４０でノンバイナリ演算を使用すると、結果的に広域行デコーダ６３０のデコードマップに孔が生じることに留意すべきである。

このデコーダ回路を使用するのは、９０ｎｍノードで１２対１の、メモリラインピッチとドライバデバイスのサイズの間の不整合に対処する際には特に求められる。ドライバデバイスの広い領域を最適化することが望まれているが、８対１はメモリラインの密度を制限するし、１２対１だけが必要なので１６対１はデバイスレイアウトの空間が無駄になってしまうので、８対１も１６対１も最適ではない。図１８に関連して先に述べた実施形態では、６ワードラインドライバのグループは各サブアレイの縁部にあり、ノンバイナリ演算回路６２０、６４０は多くのサブアレイに共有されている。これは、１２ワードラインドライバのグループとしてワードラインを選択するための高効率な回路を提供している。

或る目下の好適な実施形態では、デコーダ回路は、互いに上下に、半導体基板の上に形成された２つ以上のメモリ平面とモノリシック半導体集積回路の組み合わせで構成されている三次元メモリアレイから成るメモリアレイと共に使用されている。複数のアレイラインドライバ回路とデコーダ回路は、三次元メモリアレイの下の半導体基板の中に配置されている。デコーダ回路を上記のようなメモリアレイとともに上記のようなレイアウトで用いるのは目下のところ好適であるが、デコーダ回路は、どの様な所望の型式のメモリアレイ及びレイアウトでも使用することができる。例えば、このデコーダ回路は、マスクＲＯＭ又は他の高密度ピッチメモリの様な二次元メモリに有用であり、それは特に、ドライバデバイスがメモリピッチに立ち後れており、最適で無いドライバレイアウトは大きすぎて不利なためである。

これらの実施形態で用いることのできる幾つかの代替案がある。例えば、複数のアレイラインはワードラインを備えており、複数のアレイラインドライバ回路はワードラインドライバ回路を備えているのが望ましいが、この実施形態は、ワードライン及びワードラインドライバの代わりに、或いはそれらと組み合わせて、ビットライン及びビットラインドライバと共に用いることもできる（例えば、上記デコーダ回路は、ビットラインドライバが１６対１から１２対１に最適化されていれば、使用することができる）。また、デコーダ回路は、アレイラインドライバ回路のノンバイナリな数の１つを選択することに関して上で説明したが、デコーダは、異なる文脈で用いることもできる（即ち、デコーダ回路を使って、必ずしもアレイラインドライバ回路ではなく、複数の項目から１つを選択することもできる）。従って、もっと一般的に言えば、デコーダ回路は、ノンバイナリ演算を実行する回路前置デコーダ部分と、バイナリデコーダである回路部分を有している。言い換えると、デコーダ回路は、ノンバイナリ多重度を有する後置デコーダ部分を有しており、これは、各デコーダ出力と関係付けられるヘッド又はドライバの数を指すこともある。また、モジュロ３剰余と３で除する演算を上記例で用いているが、他のノンバイナリ演算（例えば、５で除する演算と、モジュロ５剰余）を使用してもよいことは当然のことである。

大きなアレイの底部に幾つか余分のワードラインドライバを含めてドライバの総数を２の整数乗に増やすのはあまり費用がかからないが、余分なワードラインドライバを各グループで例えば６から８に増やすのは非常に非効率的になると認識されている。従って、他の選択肢では、アレイラインドライバ回路を複数のグループで編成し、複数のグループの中の少なくとも１つのグループにおけるアレイラインドライバ回路の数が２の整数乗以外になっている。複数のグループの中の少なくとも１つのグループにおけるアレイラインドライバ回路は、制御回路によって提供される制御入力信号を共有している。また、メモリは、複数のサブアレイ（即ち、アレイライン破損で中断されないセルの連続行列）から成り、複数のアレイラインドライバ回路のグループの中の少なくとも１つのグループは、メモリセルの１つ又は２つのサブアレイを支持することができる。前記同様に、制御回路は、アレイラインドライバの１つを選択するように構成されている。

以上の詳細な説明は、本発明の多くの実施可能な内容の一部を説明したに過ぎない。このため、この詳細な説明は、実例を示すことを意図しており、制限することを目的としてはいない。ここで開示した実施形態の変更及び修正は、本発明の範囲及び精神から逸脱すること無く、ここで説明した記述を基に行うことができる。本発明の範囲を定義することを意図するものは、特許請求の範囲の内容と、その全ての等価物のみである。更に、上記実施形態は、単独で、並びに様々な組み合わせで用いられるものと考えている。従って、ここに記載されていない他の実施形態、変更、又は改良点は、本発明の範囲から必ずしも排除されるものではない。

セグメント化されたワードライン配置を有する三次元メモリアレイを示す概略図である。 三次元メモリアレイのワードライン層とビットライン層を示す平面図であり、２：１でインターリーブされたワードラインセグメントを示しており、ブロックに対するワードラインセグメントの半分への垂直方向接続部はブロックの左側にあり、ブロックに対するワードラインセグメントの他方の半分への垂直方向接続部はブロックの右側にある。加えて、２つの隣接するブロックからのワードラインセグメントは各々の垂直方向接続部を共有している。 ワードラインセグメントに対して垂直方向に横切るバイアスラインと、ワードラインセグメントに対して平行方向に横切る行選択ラインとを有する多頭型ワードラインデコーダを示している概略図である。 図３に示している様な、複数の４頭型ドライバ回路がメモリアレイの少なくとも一部分に亘って間隔を空けて設けられている、多頭型ワードラインデコーダを示している概略図である。 複数のアレイラインドライバトランジスタを実装するための、従来型回路レイアウトの線図である。 ベントゲートトランジスタを組み込んだ、複数のトランジスタを実装するのに有用な回路レイアウトの線図である。 ベントゲートトランジスタを組み込んだ、複数のアレイラインドライバトランジスタを実装するのに有用な回路レイアウトの線図である。 図３に示した４頭型ワードラインドライバ回路の代表的な回路レイアウトの線図である。 図３に示した４頭型ワードラインドライバ回路の代表的な回路レイアウトの、或る層を示している線図である。 図３に示した４頭型ワードラインドライバ回路の代表的な回路レイアウトの、或る層を示している線図である。 多頭型アレイラインドライバ回路用のドライバトランジスタの有用な相対配置のブロック図である。 多頭型アレイラインドライバ回路用のドライバトランジスタの有用な相対配置のブロック図である。 多頭型アレイラインドライバ回路用のドライバトランジスタの有用な相対配置のブロック図である。 ベントゲートトランジスタを組み込んだ、複数のアレイラインドライバトランジスタを実装するのに有用な回路レイアウトの線図である。 ベントゲートトランジスタを組み込んだ、複数のアレイラインドライバトランジスタを実装するのに有用な回路レイアウトの線図である。 ベントゲートトランジスタを組み込んだ、複数のアレイラインドライバトランジスタを実装するのに有用な回路レイアウトの線図である。 ベントゲートトランジスタを組み込んだ、複数のアレイラインドライバトランジスタを実装するのに有用な回路レイアウトの線図である。 或る好適な実施形態の集積回路の線図である。 或る好適な実施形態の部分デコードマップの線図である。 或る好適な実施形態の圧縮デコーダの線図である。

Claims (12)

1. 集積回路であって、
   複数のアレイラインを備えているメモリアレイと、
   前記複数のアレイラインに連結されているノンバイナリな数のアレイラインドライバ回路と、
   前記ノンバイナリな数のアレイラインドライバ回路に連結されているデコーダ回路と、を備え、
   前記デコーダ回路は、
   バイナリデコーダと、
   ノンバイナリ演算を実行する回路と、を含み、
   前記ノンバイナリ演算の結果は前記バイナリデコーダへ入力として提供される、集積回路。
2. 前記数は６である、請求項１に記載の集積回路。
3. 前記ノンバイナリ演算は、モジュロ３剰余演算を含んでいる、請求項１に記載の集積回路。
4. 前記複数のアレイラインはワードラインを備えており、前記複数のアレイラインドライバ回路はワードラインドライバ回路を備えている、請求項１に記載の集積回路。
5. 前記ワードラインのグループを選択する第２のバイナリデコーダと、
   ノンバイナリ演算を実行する第２の回路であって、前記ノンバイナリ演算の結果は前記第２のバイナリデコーダへ入力として提供される、第２の回路と、を更に備えている請求項４に記載の集積回路。
6. 前記第２の回路によって実行される前記ノンバイナリ演算は、３で除する演算を含んでいる、請求項５に記載の集積回路。
7. 前記メモリアレイは、互いに上下に、半導体基板の上に形成された２つ以上のメモリ平面を組み込んでいるモノリシック半導体集積回路を含んでいる三次元メモリアレイを備えており、前記複数のアレイラインドライバ回路と前記デコーダ回路は、前記三次元メモリアレイの下の前記半導体基板の中に配置されている、請求項１に記載の集積回路。
8. 集積回路において、
   メモリアレイの複数のアレイラインに連結されているノンバイナリな数のアレイラインドライバ回路の内の１つを選択するバイナリデコーダと、
   ノンバイナリ演算を実行する回路であって、前記ノンバイナリ演算の結果は前記バイナリデコーダへ入力として提供される、回路と、を備えている集積回路。
9. 前記ノンバイナリ演算は、モジュロ３剰余演算を含んでいる、請求項８に記載の集積回路。
10. 集積回路において、
    複数のアレイラインを備えているメモリアレイと、
    前記複数のアレイラインに連結されている複数のグループのアレイラインドライバ回路と、
    前記複数のグループのアレイラインドライバ回路の内の少なくとも１つの中にある、或る数のアレイラインドライバ回路であって、前記数は２の整数乗以外である、アレイラインドライバ回路と、
    前記アレイラインドライバ回路の内の１つを選択するように構成されている制御回路と、を備え、
    前記制御回路は、
    バイナリデコーダと、
    ノンバイナリ演算を実行する回路と、を含み、
    前記ノンバイナリ演算の結果は前記バイナリデコーダへ入力として提供される、集積回路。
11. 前記複数のグループの内の少なくとも１つの中にある前記アレイラインドライバ回路は、前記制御回路によって提供される制御入力信号を共有している、請求項１０に記載の集積回路。
12. 前記メモリアレイは複数のサブアレイを備えており、前記複数のグループのアレイラインドライバ回路の内の少なくとも１つは、１つ或いは２つのメモリセルのサブアレイをサポートしている、請求項１０に記載の集積回路。

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