JP5193796B2 - 3次元積層型不揮発性半導体メモリ - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 48
- 239000000758 substrate Substances 0.000 claims description 24
- 230000006870 function Effects 0.000 claims description 19
- 238000004364 calculation method Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 109
- 238000000034 method Methods 0.000 description 45
- 230000008569 process Effects 0.000 description 28
- 238000009966 trimming Methods 0.000 description 24
- 238000003860 storage Methods 0.000 description 19
- 238000012545 processing Methods 0.000 description 18
- 238000012886 linear function Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000012360 testing method Methods 0.000 description 7
- 235000004522 Pentaglottis sempervirens Nutrition 0.000 description 6
- 230000002950 deficient Effects 0.000 description 6
- 240000004050 Pentaglottis sempervirens Species 0.000 description 5
- 230000002159 abnormal effect Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
- 238000012935 Averaging Methods 0.000 description 3
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 230000008030 elimination Effects 0.000 description 2
- 238000003379 elimination reaction Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000007726 management method Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 101000911772 Homo sapiens Hsc70-interacting protein Proteins 0.000 description 1
- 101000661807 Homo sapiens Suppressor of tumorigenicity 14 protein Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
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Description
(1) BiCSメモリ
まず、本発明の実施形態に係る3次元積層型不揮発性半導体メモリの例として、BiCSメモリの基本構造について説明する。
具体的には、第1ワード線WL<0>形成位置のピラー径D2_WL<0>及び膜厚t_WL<0>は、第4ワード線WL<3>形成位置のピラー径D2_WL<3>及び膜厚t_WL<3>よりも小さくなる傾向にあるため、第1ワード線WL<0>形成位置における隣接活性層間隔Ptc_WL<0>−D1_WL<0>は、第4ワード線WL<3>形成位置における隣接活性層間隔Ptc_WL<3>−D1_WL<3>よりも大きくなる傾向にある。
図7は、BiCSメモリを用いたメモリチップ1(以下、BiCSメモリチップ1と呼ぶ)と、それを制御するコントローラ1及びホスト3とを、模式的に示している。
I/Oピン11Hは、データの入出力を担う。但し、図7においては、1つのI/Oピンを図示しているが、複数個のI/Oピンがあってもよいのはもちろんである。
尚、これらの制御ピン及びI/Oピンに限らず、他のピンを設けてよい。
インターフェイス15は、BiCSメモリチップ1の制御ピン11A〜11G及びI/Oピン11Hに対応するピンを備え、メモリチップ1との通信を可能とする取り決めを規定する。尚、インターフェイス15は、制御ピンのようなハードウェアだけではなく、メモリチップ1とのインターフェイス処理を行うためのソフトウェアを有していても良い。
また、コントローラ2は、例えば、インターフェイス16,19を介して、ホスト装置3(以下、ホスト)などの外部装置とデータの入出力を実行する。ホスト3は、コントローラ2に対してアクセスを行うためのハードウェア及びソフトウェアを備えている。
ファイルシステム18は、管理対象の記憶媒体に記録されているファイル(データ)を管理するためのシステムであり、メモリチップ1の記憶領域内に管理情報を記録し、この管理情報を用いてファイルを管理する。
メモリセルアレイ30は、例えば、図1乃至図6を用いて説明したBiCS−NANDフラッシュメモリから構成される。データは、メモリセルアレイ30を構成しているメモリセルの各々に不揮発に記憶されている。
アドレスデコーダ32Bは、制御ピン11A〜11G及びI/Oピン11Hを介してチップ外部より与えられた、書き込み、読み出し、消去等の対象となるワード線やメモリセルのアドレスをデコードし、それらのアドレスを一時的に保持する。
メモリセルへ書き込むデータは、データ入力バッファ39Aからデータキャッシュ/センスアンプ38に入力され、メモリセルから読み出されたデータは、データキャッシュ/センスアンプ38からデータ出力バッファ39Bへ出力される。
読み出し動作時において、セレクトゲート線SGD<5>,SGSには、電位VDD(例えば、電源電位)が印加される。これによって、ビット線側及びソース線側セレクトゲート線SGD<5>,SGSにそれぞれ接続された選択トランジスタはオンする。
図10において、第4ワード線WL<3>に接続されたメモリセルに対するデータの書き込み時と、第1ワード線WL<0>に接続されたメモリセルに対するデータの書き込み時の、各ワード線WL<0>〜WL<3>及びセレクトゲート線SGD<5>,SGSの設定電位が示されている。
書き込み動作時において、ビット線側セレクトゲート線SGD<5>には、例えば、電源電位VDDが印加され、ソース線側セレクトゲート線SGSには、接地電位VSSが印加される。
また、図9に示される読み出し時の選択ワード線WL<0>,WL<3>に対しても、必ずしも同じ電位を与えるのではなく、レジスタ回路33に保持された設定情報に基づいて、それぞれのワード線WL<0>,WL<3>に適した電位を与えてもよい。
さらに、例えば、同じワード線WL<1>に対する書き込み非選択電位であっても、第4ワード線WL<3>選択時の書き込み非選択電位Vpass_WL<1>Sと第1ワード線WL<0>選択時の非選択電位Vpass_WL<1>Dとで、同じ電位になる場合もあるし、隣接セル間の干渉によってそれぞれ異なる電位となる場合もある。
以下、図11乃至図17を参照して、ワード線に供給する電位をワード線の各々に適した電位に調整し、その適した電位をワード線の各々に供給するための回路構成及び方法について、説明する。以下では、主に、書き込み電位を例に説明する。
図11乃至図13を用いて、本発明の実施形態の第1調整例について、説明する。
図11は、ワード線に電位を供給するための回路の構成を示している。図11には、BiCSメモリチップ1の内部回路のうち、レジスタ回路33、電位制御回路35、ロウ系コントロール回路36Aの内部構成の一例を模式的に示している。
また、読み出し動作時においては、選択ワード線を除いた読み出し非選択ワード線に、非選択電位Vreadが供給されるように、スイッチSW3<0>〜SW3<3>が制御される。このとき、読み出し選択されたワード線には、例えば、接地電位Vssが供給される。
尚、書き込み動作時及び読み出し動作時における非選択電位Vpass,Vreadは、書き込み電位Vpgm_WL<n>の生成する回路33,35とほぼ同様の回路を用いて、別途に生成される。
図12を用いて、ワード線の各々に適した電位を求めるための方法について説明する。尚、ここでは、図7、図8及び図11を適宜用いて説明する
図12は、ワード線供給電位をワード線の各々に適した電位に調整する動作を説明するためのフローチャートである。また、図13は、データの書き込み時における、ワード線への電位印加時間と供給電位の大きさの関係の一例を示すグラフである。
アドレス信号Addは選択ワード線及び選択セルのアドレスを示し、電位制御回路35及びロウ系/カラム系制御回路36A,36Bに入力される。
初期書き込み電位iniVpgm_WL<n>の大きさを示す電位コードは、入力されたアドレス信号Addに対応して、レジスタ回路33内のレジスタ330〜333に、保持される(ステップST1)。この初期書き込み電位iniVpgm_WL<n>は、あるワード線WL<n>(本実施形態においては、n=0,1,3,4)に対して印加される任意の大きさの電位である。
また、本調整例においては、複数のワード線の各々に与える書き込み電位のトリミング処理を例に説明したが、書き込み動作時の非選択電位Vpassや、読み出し動作時の選択電位・非選択電位も同様の回路構成及び方法を用いて、ワード線の各々に適した電位に調整・設定できるのはもちろんである。
(a) 回路構成
図14を用いて、ワード線に与える電位の第2調整例について説明する。尚、本調整例において、上述の第1調整例と同一構成については、同一符号を付し、詳細な説明は必要に応じて行う。
レジスタ回路33内に設けられた他のレジスタ(第2レジスタ)336,337,338は、基準値となる第1ワード線WL<0>に与える電位と他のワード線WL<1>,WL<2>,WL<3>の各々に供給される書き込み電位との差分値の電位コード(以下、差分コードと呼ぶ)DVpgm_WL1<1>,DVpgm_WL<2>,DVpgm_WL<3>を、それぞれ保持する。
これに対して、本調整例では、書き込み電位を表現する範囲に依存するが、差分値は基準値よりも小さいビット数で表現できるので、差分コードを保持するレジスタ336〜338は、例えば最大7ビットを示せれば、第1調整例と同様に、ワード線の各々に適した電位を供給できる。
したがって、第2調整例によれば、レジスタ回路33に保持された供給電位の基準値を示す基準コードと差分コードによって、メモリセルの特性のばらつきを補償できると共に、メモリチップのサイズを縮小できる。
第2調整例において、各ワード線に対して適した書き込み電位の調整・設定は、図12に示す動作とほぼ同様のステップST1〜ST9で実行される。
第2乃至第4ワード線WL<1>〜WL<3>に対するトリミング処理は、基準コードVVpgm_WL<0>に任意の差分コードDVpgm_WL<1>〜DVpgm_WL<3>を加算することで、供給電位が調整されて、他のワード線<1>〜WL<3>に適した供給電位が設定される。
図15乃至図17を参照して、本発明の実施形態の第3調整例にBiCSメモリについて、説明する。尚、第1及び第2調整例と同一構成については、同一符号を付し、その説明は必要に応じて行う。
図15は、本発明の実施形態の第3調整例で用いられる回路の構成を示している。
したがって、本発明の実施形態に係る第3調整例によれば、ワード線の各々に供給する電位を適した電位となるように近似関数を用いて表現することによって、メモリセルの特性のばらつきを補償できるとともに、メモリチップのサイズの縮小にも貢献できる。
ここでは、少なくとも異なる2つのワード線に対してトリミング処理を行って、それらのアドレス差とトリミング処理によって得られた書き込み電位の差から、ワード線の各々適した電位を与えるための近似関数を導出する方法について述べる。
本例においては、図16及び図17を用いて、近似関数として用いる一次関数の係数A,Bを求める方法について説明する。
図17に示すように、係数A1に対して初期値a1を与え、係数Bに対して初期値として、0を与える(ST11−1)。
係数Aは1次関数の傾きを示すため、ここでは2点X1,X2のサンプルデータから、係数Aは、次式によって算出される。
A=(A2−A1)/(X2−X1)
また、係数Bは1次関数の切片を示すため、例えば、算出された係数A、アドレスX1、アドレスX1におけるサンプル値Y1を用いて、次式によって算出される。
このように、近似関数としての1次関数Y=AX+Bが得られる。
図18を用いて、本発明の実施形態の変形例について説明する。尚、上述と同一の部材に関しては、同一符号を付し、説明は必要に応じて行う。
調整例1乃至調整例3においては、レジスタ回路33や電位制御回路35等のメモリチップ1内に設けられた内部回路を用いて、ワード線の各々に与える電位を、適した電位に調整・設定する構成について説明した。但し、本発明の実施形態は、メモリチップ1に設けられた各パッドを介してメモリチップ1に接続されたコントローラ2又はホスト3からの命令(コマンド)によって、ワード線への供給電位をワード線の各々に適した電位に調整しても良い。
したがって、本発明の実施形態の変形例においても、メモリセルの特性のばらつきを補償できる。
本発明の技術は、ビットコストスケーラビリティを実現するため、1つのセルユニットが直列接続された複数のメモリセル(NANDストリング)から構成されるBiCS−NANDフラッシュメモリに有効である。その一例としてのBiCS−NANDフラッシュメモリについて、図1乃至図4を用いて説明したが、本発明の実施形態は、これに限定されない。
これら2つのワード線WL<3>,WL<4>と同様に、ワード線WL<2>とワード線WL<5>、ワード線WL<1>とワード線WL<6>、及び、ワード線WL<0>とワード線<7>に対しても、z方向の位置が同じワード線であれば、スイッチ回路及びレジスタを共有できるのは、もちろんである。
本発明の実施形態では、主に書き込み電位のトリミング処理について説明したが、読み出し動作時の選択ワード線への供給電位、書き込み又は読み出し時の非選択ワード線への供給電位、又は、消去動作時のワード線への供給電位等、ワード線に与えられる様々な電位に対して、同様の構成及び方法を採用することが可能である。
Claims (5)
- 半導体基板と、
前記半導体基板上に設けられ、複数のワード線の各々に接続されたメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対する動作の設定情報を保持するレジスタ回路と、
前記ワード線に供給する電位を制御する電位制御回路と、
を具備し、
前記メモリセルアレイは、前記半導体基板上方に互いに絶縁されて積層される複数の導電層と、前記複数の導電層上方にこれらとは絶縁されて配置されるビット線と、上端が前記ビット線に接続され、前記複数の導電層を突き抜けて、下端が半導体基板側に位置する複数の半導体柱とから構成され、
前記複数の導電層のうち少なくとも最上層を除く複数の導電層は、ワード線であり、
前記複数のワード線と前記複数の半導体柱とによりそれぞれメモリセルが構成され、
前記レジスタ回路は、前記複数のワード線の各々に適した電位を供給するための情報を保持し、
前記電位制御回路は、入力されたアドレス信号が示すワード線の半導体基板の表面に対して垂直方向における位置に応じた前記レジスタ回路内の情報を読み出し、前記入力されたアドレス信号に対応するワード線に適した電位を供給する、ことを特徴とする3次元積層型不揮発性半導体メモリ。 - 前記レジスタ回路は、前記複数のワード線の各々に適した電位を示す電位コードを保持する複数のレジスタを有し、
前記電位制御回路は、前記複数のレジスタの中から前記入力されたアドレス信号に対応する前記電位コードを選択し、この選択された電位コードに基づいて前記入力されたアドレス信号に対応するワード線に、前記適した電位を供給する、
ことを特徴とする請求項1に記載の3次元積層型不揮発性半導体メモリ。 - 前記レジスタ回路は、前記複数のワード線のうち1つのワード線に適した電位を示す値を基準値として保持する第1レジスタと、前記基準値に対応する前記1つのワード線を除いた残りのワード線の各々に適した電位を示す値と前記基準値との差分値を保持する複数の第2レジスタとを有し、
前記電位制御回路は、前記複数の第2レジスタの中から、前記入力されたアドレス信号に対応する前記差分値を選択し、この選択された差分値と基準値との演算結果に基づいて、前記入力されたアドレス信号に対応するワード線に、前記適した電位を供給する、
ことを特徴とする請求項1に記載の3次元積層型不揮発性半導体メモリ。 - 前記レジスタ回路は、近似関数の第1及び第2係数をそれぞれ保持する第1及び第2レジスタを有し、
前記電位制御回路は、前記入力されたアドレス信号を前記近似関数の変数とし、前記第1及び第2係数を用いた前記近似関数に基づいて、前記入力されたアドレス信号に対応するワード線に、前記適した電位を供給する、
ことを特徴とする請求項1に記載の3次元積層型不揮発性半導体メモリ。 - 前記メモリセルアレイの動作を外部から制御するコントローラをさらに具備し、
前記複数のワード線の各々に適した電位は、前記コントローラからの指示によって設定される、
ことを特徴とする請求項1乃至4のうちいずれか1項に記載の3次元積層型不揮発性半導体メモリ。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008271279A JP5193796B2 (ja) | 2008-10-21 | 2008-10-21 | 3次元積層型不揮発性半導体メモリ |
US12/553,266 US7983084B2 (en) | 2008-10-21 | 2009-09-03 | Three-dimensionally stacked nonvolatile semiconductor memory |
US13/164,938 US8228733B2 (en) | 2008-10-21 | 2011-06-21 | Three-dimensionally stacked nonvolatile semiconductor memory |
US14/261,601 USRE45929E1 (en) | 2008-10-21 | 2014-04-25 | Three-dimensionally stacked nonvolatile semiconductor memory |
US15/015,189 USRE47866E1 (en) | 2008-10-21 | 2016-02-04 | Three-dimensionally stacked nonvolatile semiconductor memory |
US16/738,033 USRE49113E1 (en) | 2008-10-21 | 2020-01-09 | Three-dimensionally stacked nonvolatile semiconductor memory |
US17/832,228 USRE50034E1 (en) | 2008-10-21 | 2022-06-03 | Three-dimensionally stacked nonvolatile semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008271279A JP5193796B2 (ja) | 2008-10-21 | 2008-10-21 | 3次元積層型不揮発性半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010102755A JP2010102755A (ja) | 2010-05-06 |
JP5193796B2 true JP5193796B2 (ja) | 2013-05-08 |
Family
ID=42108556
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008271279A Active JP5193796B2 (ja) | 2008-10-21 | 2008-10-21 | 3次元積層型不揮発性半導体メモリ |
Country Status (2)
Country | Link |
---|---|
US (6) | US7983084B2 (ja) |
JP (1) | JP5193796B2 (ja) |
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---|---|---|---|---|
US10748926B2 (en) | 2018-06-29 | 2020-08-18 | Toshiba Memory Corporation | Semiconductor memory device |
Families Citing this family (110)
Publication number | Priority date | Publication date | Assignee | Title |
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- 2008-10-21 JP JP2008271279A patent/JP5193796B2/ja active Active
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2016
- 2016-02-04 US US15/015,189 patent/USRE47866E1/en active Active
-
2020
- 2020-01-09 US US16/738,033 patent/USRE49113E1/en active Active
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- 2022-06-03 US US17/832,228 patent/USRE50034E1/en active Active
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10748926B2 (en) | 2018-06-29 | 2020-08-18 | Toshiba Memory Corporation | Semiconductor memory device |
US10998337B2 (en) | 2018-06-29 | 2021-05-04 | Toshiba Memory Corporation | Semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
US7983084B2 (en) | 2011-07-19 |
USRE45929E1 (en) | 2016-03-15 |
US20100097858A1 (en) | 2010-04-22 |
USRE50034E1 (en) | 2024-07-09 |
US20110249498A1 (en) | 2011-10-13 |
JP2010102755A (ja) | 2010-05-06 |
USRE49113E1 (en) | 2022-06-21 |
US8228733B2 (en) | 2012-07-24 |
USRE47866E1 (en) | 2020-02-18 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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|
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|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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