JP2010027165A - 不揮発性半導体記憶装置およびそのデータ書込み方法 - Google Patents
不揮発性半導体記憶装置およびそのデータ書込み方法 Download PDFInfo
- Publication number
- JP2010027165A JP2010027165A JP2008189071A JP2008189071A JP2010027165A JP 2010027165 A JP2010027165 A JP 2010027165A JP 2008189071 A JP2008189071 A JP 2008189071A JP 2008189071 A JP2008189071 A JP 2008189071A JP 2010027165 A JP2010027165 A JP 2010027165A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory cell
- word line
- voltage
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】データリテンション特性を向上できる不揮発性半導体記憶装置およびそのデータ書込み方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ11と、制御回路17とを具備し、前記制御回路は、データ書込み動作の際に、選択ワード線に隣接する非選択ワード線の書込みデータを確認し(ST2)、前記確認したデータのうち前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に第1書込みベリファイ電圧Vpv1をセットし、前記確認したデータのうち非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に前記第1書込みベリファイ電圧よりも大きい第2書込みベリファイ電圧Vpv2をセットし(ST3)、前記セットした電圧によりデータ書込みを行うように制御する。
【選択図】 図9
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ11と、制御回路17とを具備し、前記制御回路は、データ書込み動作の際に、選択ワード線に隣接する非選択ワード線の書込みデータを確認し(ST2)、前記確認したデータのうち前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に第1書込みベリファイ電圧Vpv1をセットし、前記確認したデータのうち非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に前記第1書込みベリファイ電圧よりも大きい第2書込みベリファイ電圧Vpv2をセットし(ST3)、前記セットした電圧によりデータ書込みを行うように制御する。
【選択図】 図9
Description
この発明は、不揮発性半導体記憶装置およびそのデータ書込み方法に関し、例えば、NAND型フラッシュメモリ等に適用されるものである。
不揮発性半導体記憶装置のうち、例えば、NAND型フラッシュメモリでは、微細化により、隣接セルの間隔が狭まり、セル間の静電容量が大きくなっている(例えば、非特許文献1参照)。すると、データ書込み動作の際においては、選択セルの閾値電圧が、セル間の静電容量により、選択セルの前に書き込まれた隣接セルのデータ(閾値電圧変動量)に応じて変動しやすくなる。さらに、データリテンション状態においては、電子の放出が速いセルがあると、隣接セルのデータも影響を受けやすくなる。
さらに、多値フラッシュメモリにおいては、多くの閾値電圧分布を形成するために、2値メモリに比べて記憶ノードに多くの電子を注入し、高い閾値電圧まで書込みを行う必要がある。データ書込み時に多くの電子が注入されると、記憶ノードの電位が上昇し、その分電子が放出されやすくなるため、閾値電圧が高いセルほどデータリテンション特性が悪化し、かかる影響が隣接する選択セルに影響する。その結果、選択セルの記憶ノードから電子が放出されなくても、隣接する非選択セルとの静電容量結合により、選択セルの閾値電圧が低下する。このように、選択セルの電子の放出が全く無くても、選択セルのデータリテンション特性が悪化するという問題がある。
上記のように、従来の不揮発性半導体記憶装置およびそのデータ書込み方法では、データリテンション特性が悪化するという問題があった。
Jae-Duk Lee, et al., "Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation", IEEE Electron Device Letters, vol.23, p. 264, 2002.
Jae-Duk Lee, et al., "Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation", IEEE Electron Device Letters, vol.23, p. 264, 2002.
この発明は、データリテンション特性を向上できる不揮発性半導体記憶装置およびそのデータ書込み方法を提供する。
この発明の一態様によれば、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、前記複数のワード線および前記複数のビット線に与える電圧を制御する制御回路とを具備し、前記制御回路は、データ書込み動作の際に、選択ワード線に隣接する非選択ワード線の書込みデータを確認し、前記確認したデータのうち、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に、第1書込みベリファイ電圧をセットし、前記確認したデータのうち、前記選択メモリセルに隣接する非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に、前記第1書込みベリファイ電圧よりも大きい第2書込みベリファイ電圧をセットし、前記セットした電圧により、前記データ書込みを行うように制御する不揮発性半導体記憶装置を提供できる。
この発明の一態様によれば、複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルに、ソース線側からデータ書込みを行うに際し、外部から書込みデータをロードするステップと、選択ワード線に隣接する非選択ワード線の書込みデータを確認するステップと、前記確認したデータのうち、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に、第1書込みベリファイ電圧をセットし、前記確認したデータのうち、前記選択メモリセルに隣接する非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に、前記第1書込みベリファイ電圧よりも大きい第2書込みベリファイ電圧をセットするステップと、前記セットした電圧により、データ書込みを行うステップとを具備する不揮発性半導体記憶装置のデータ書込み方法を提供できる。
この発明によれば、データリテンション特性を向上できる不揮発性半導体記憶装置およびそのデータ書込み方法が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第1の実施形態]
<1.構成例>
まず、図1乃至4を用いて、この発明の第1の実施形態に係る不揮発性半導体記憶装置の構成例について説明する。
<1.構成例>
まず、図1乃至4を用いて、この発明の第1の実施形態に係る不揮発性半導体記憶装置の構成例について説明する。
1−1.全体構成例
図1は、第1の実施形態に係る不揮発性半導体記憶装置の全体構成例である。本例では、NAND型フラッシュメモリを一例に挙げて説明する。
図1は、第1の実施形態に係る不揮発性半導体記憶装置の全体構成例である。本例では、NAND型フラッシュメモリを一例に挙げて説明する。
図示するように、本例に係るNAND型フラッシュメモリは、メモリセルアレイ11、ビット線制御回路12、カラムデコーダ13、データ入出力バッファ14、データ入出力端子15、ワード線駆動回路16、制御回路17、および制御信号入力端子18により構成されている。
メモリセルアレイ11は、複数のブロック(BLOCK1〜BLOCKn)により構成されている。このメモリセルアレイ11には、ワード線を制御するワード線駆動回路16とビット線を制御するためのビット線制御回路12とが接続されている。
ビット線制御回路12は、ビット線を介してメモリセルアレイ11中のメモリセルトランジスタのデータを読み出し、ビット線を介してメモリセルアレイ11中のメモリセルトランジスタの状態を検出する。また、ビット線制御回路12は、ビット線を介してメモリセルアレイ11中のメモリセルトランジスタに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路12には、カラムデコーダ13、データ入出力バッファ14が接続されている。
ビット線制御回路12内にはデータ記憶回路(図示せず)が設けられ、このデータ記憶回路は、カラムデコーダ13によって選択される。データ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ14を介してデータ入出力端子15から外部へ出力される。データ入出力端子15は、例えば、外部のホスト機器等に接続される。
ホスト機器は、例えば、マイクロコンピュータ等であって、データ入出力端子15から出力されたデータを受ける。さらに、ホスト機器は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD、アドレスADD、及びデータDTを出力する。ホスト機器からデータ入出力端子15に入力された書き込みデータは、データ入出力バッファ14を介して、カラムデコーダ13によって選択された上記データ記憶回路(図示せず)に供給される。一方、コマンド及びアドレスは制御回路17に供給される。
ワード線駆動回路16は、メモリセルアレイ11中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
制御回路17は、接続される各回路に必要な制御信号および制御電圧を与える。制御回路17は、メモリセルアレイ11、ビット線制御回路12、カラムデコーダ13、データ入出力バッファ14、およびワード線駆動回路16に接続される。接続された上記構成回路は、制御回路17によって制御される。制御回路17は、制御信号入力端子18に接続され、ホスト機器から制御信号入力端子18を介して入力されるALE(アドレス・ラッチ・イネーブル)信号等の制御信号によって制御される。また、制御回路17は内部電圧発生回路を有し、接続された上記構成回路の動作に必要な制御電圧を供給する。
ここで、上記ワード線駆動回路16、ビット線制御回路12、カラムデコーダ13、制御回路17は、書き込み回路、読み出し回路、および消去回路を構成している。
1−2.ブロック(BLOCK)の構成例
次に、図2を用いて、第1の実施形態に係るメモリセルアレイを構成するブロック(BLOCK)の構成例について説明する。ここでは、図1中の一ブロック(BLOCK1)を一例に挙げて説明する。また、このブロックBLOCK1中のメモリセルトランジスタは、一括して消去される。そのため、ブロックは消去単位である。
次に、図2を用いて、第1の実施形態に係るメモリセルアレイを構成するブロック(BLOCK)の構成例について説明する。ここでは、図1中の一ブロック(BLOCK1)を一例に挙げて説明する。また、このブロックBLOCK1中のメモリセルトランジスタは、一括して消去される。そのため、ブロックは消去単位である。
ブロックBLOCK1は、ワード線方向(WL方向)に配置された複数のメモリセルユニットMUから構成される。メモリセルユニットMUは、WL方向に直交するビット線方向(BL方向)に配置され電流経路が直列接続される8個のメモリセルトランジスタMT0〜MT7からなるNANDストリング(メモリセルストリング)と、NANDストリングの電流経路の一端に接続されるソース側の選択トランジスタS1と、NANDストリングの電流経路の他端に接続されるドレイン側の選択トランジスタS2とから構成される。
尚、本例では、メモリセルユニットMUは、8個のメモリセルMT0〜MT7から構成されるが、2つ以上のメモリセル、例えば、16個、32個等から構成されていればよく、特に8個に限定されるというものではない。
ソース側の選択トランジスタS1の電流経路の他端はソース線SLに接続される。ドレイン側の選択トランジスタS2の電流経路の他端は、各メモリセルユニットMUに対応してメモリセルユニットMUの上方に設けられ、BL方向に延出するビット線BLm−1に接続される。
ワード線WL0〜WL7は、WL方向に延び、WL方向の複数のメモリセルトランジスタの制御ゲート電極に共通に接続される。選択ゲート線SGSは、WL方向に延び、WL方向の複数の選択トランジスタS1に共通に接続される。選択ゲート線SGDも、WL方向に延び、WL方向の複数の選択トランジスタS2に共通に接続される。
また、ワード線WL0〜WL7ごとにページ(PAGE)が存在する。例えば、図中の破線で囲って示すように、ワード線WL7には、ページ(PAGE)が存在する。このページ(PAGE)ごとに、読み出し動作、書き込み動作が行われるため、ページ(PAGE)は読み出し単位であり、書き込み単位である。
1−3−1.メモリセルアレイの平面構成例
次に、図3を用いて、メモリセルアレイ11の平面構成例について説明する。図示するように、メモリセルアレイ11を構成する複数のブロック(BLOCK1、BLOCK2、…)のそれぞれは、複数のワード線WL0〜WL7と素子分離領域により区画形成されBL方向に延出する素子領域との交際位置にマトリクス状に配置された複数のメモリセルトランジスタ、および選択ゲート線SGS、SGDと素子領域との交差位置に配置された選択トランジスタS1、S2とを有する。なお、素子分離領域は半導体基板の表面にシリコン酸化膜等が埋め込まれることにより形成されている。
次に、図3を用いて、メモリセルアレイ11の平面構成例について説明する。図示するように、メモリセルアレイ11を構成する複数のブロック(BLOCK1、BLOCK2、…)のそれぞれは、複数のワード線WL0〜WL7と素子分離領域により区画形成されBL方向に延出する素子領域との交際位置にマトリクス状に配置された複数のメモリセルトランジスタ、および選択ゲート線SGS、SGDと素子領域との交差位置に配置された選択トランジスタS1、S2とを有する。なお、素子分離領域は半導体基板の表面にシリコン酸化膜等が埋め込まれることにより形成されている。
複数のメモリセルトランジスタおよび選択トランジスタS1、S2からなるメモリセルユニットの両端の素子領域上にはソース線コンタクトSCおよびビット線コンタクトBCが形成されている。これらソース線コンタクトSCおよびビット線コンタクトBCは、BL方向に隣接するブロックで共有されている。例えば、ソース線コンタクトSCは、BL方向に隣接するブロックBLOCK2およびブロックBLOCK3で共有されており、ビット線コンタクトBCは、BL方向に隣接するブロックBLOCK1およびブロックBLOCK2で共有されている。
また、ソース線SLがソース線コンタクトSC上に、サブビット線SBLがビット線コンタクトBC上に設けられている。サブビット線SBL上には配線間コンタクトLCが設けられ、ビット線BL0〜BLm−1が配線間コンタクトLC上に設けられている。
1−3−2.メモリセルアレイの断面構成例
次に、図4を用いて、第1の実施形態に係るメモリセルアレイの断面構成例について説明する。ここでは、図3中のIV−IV線に沿ったビット線BL3の方向による断面構成例を一例に挙げる。
次に、図4を用いて、第1の実施形態に係るメモリセルアレイの断面構成例について説明する。ここでは、図3中のIV−IV線に沿ったビット線BL3の方向による断面構成例を一例に挙げる。
図示するように、半導体基板(Si-sub)21の素子領域上に、電流経路が隣接するもので直列接続された複数のメモリセルトランジスタMT0〜MT7、およびこれらを選択する選択トランジスタS1、S2を有するメモリセルユニットMUが配置されている。
複数のメモリセルトランジスタMT0〜MT7のそれぞれは、半導体基板上に順次設けられる、トンネル絶縁膜Tox、浮遊ゲート電極FG0〜FG7、ゲート間絶縁膜IPD、制御ゲート電極CG0〜CG7(WL0〜WL7)、およびゲートキャップ層GMを備える積層構造である。複数のメモリセルトランジスタMT0〜MT7のそれぞれは、この積層構造を挟むように半導体基板21中に離間して設けられるソースまたはドレインS/Dを備える。
選択トランジスタS1は、上記メモリセルトランジスタMT0〜MT7の電流経路が個直列に接続されて構成されるNANDストリングのソース側に配置される。選択トランジスタS1は、半導体基板21上に順次設けられるゲート絶縁膜Gox、ゲート電極SG1、ゲートキャップ層GM、ゲート電極SG1中に中央部分が分離されて上下層が電気的に接続されたゲート間絶縁膜IPD、およびゲート電極SG1を挟むように半導体基板21中に離間して設けられるソースまたはドレインS/Dとを備える。
選択トランジスタS2は、上記NANDストリングのドレイン側に配置される。選択トランジスタS2は、半導体基板21上に順次設けられるゲート絶縁膜Gox、ゲート電極SG2、ゲートキャップ層GM、ゲート電極SG2中に中央部分が分離されて上下層が電気的に接続されたゲート間絶縁膜IPD、およびゲート電極SG2を挟むように半導体基板21中に離間して設けられるソースまたはドレインS/Dとを備える。
ソース線コンタクトSCは、選択トランジスタS1のソースまたはドレインS/D上に設けられる。また、ビット線コンタクトBCは、選択トランジスタS2のソースまたはドレインS/D上に設けられる。
層間絶縁膜22中に、上記ソース線コンタクトSC、ビット線コンタクトBC、ソース線SL、サブビット線SBL、配線間コンタクトLC、およびビット線BL3が設けられる。
また、ここでは図示を省略したが、半導体基板21中には、P型またはN型の不純物が導入されることにより形成されたPウェルまたはNウェルが設けられていても良い。
制御ゲート電極CG0〜CG7(またはワード線WL0〜WL7)および選択ゲートSGS、SGDは、ワード線駆動回路16中に配置されるロウデコーダを介して制御回路17と電気的に接続されている。ロウデコーダ内には転送ゲートがあり、転送ゲートのゲート電極にはアドレス選択信号線が与えられ、制御回路17内で発生した電圧を、選択されたアドレスのメモリセルトランジスタMT0〜MT7のいずれかへ印加できるように構成されている。
尚、この1−3−2.の説明において、ゲート絶縁膜Goxおよびトンネル絶縁膜Toxは、選択トランジスタS1、S2およびメモリセルトランジスタMT0〜MT7ごとに設けられる構成例を一例に挙げて説明したが、これに限られない。例えば、ゲート絶縁膜Goxおよびトンネル絶縁膜Toxが半導体基板21上に面一に設けられ、選択トランジスタS1、S2およびメモリセルトランジスタMT0〜MT7に共通に設けられる構成等であっても良い。
<2.隣接セル間の容量結合およびデータリテンションについて>
2−1.隣接セル間の容量結合について
次に、図5および図6を用いて、本例に係る隣接セル間の容量結合について説明する。ここでは、図4中の破線25で囲って示すメモリセルアレイMT1、MT2を一例に挙げて以下説明する。
2−1.隣接セル間の容量結合について
次に、図5および図6を用いて、本例に係る隣接セル間の容量結合について説明する。ここでは、図4中の破線25で囲って示すメモリセルアレイMT1、MT2を一例に挙げて以下説明する。
図5は、破線25で囲って示す、メモリセルトランジスタMT1、MT2の容量結合、抵抗、および印加電圧を示す断面図である。図6は、図5に示す容量結合、抵抗、および印加電圧の等価回路図である。
図示するように、BL方向に隣接するメモリセルトランジスタMT1、MT2には、少なくとも容量結合Cp1、Cp2、Cipdcg1、Coxsg1、Cipdcg2、Coxsg2、および抵抗R1が形成され、印加電圧Vcg1、Vcg2が与えられる。
容量結合Cp1は、層間絶縁膜(図示せず)を挟んでBL方向に隣接する制御電極CG1(WL1)、CG1(WL2)間に発生する寄生容量の効果により形成される容量結合である。容量結合Cp2は、層間絶縁膜(図示せず)を挟んで浮遊電極FG1、FG2間に発生する寄生容量の効果により形成される容量結合である。
容量結合Cipdcg1は、ゲート間絶縁膜IPDを挟んで隣接する制御電極CG1と浮遊電極FG1との間に発生する寄生容量の効果により形成される。容量結合Coxsg1は、ゲート絶縁膜Toxを挟んで隣接する浮遊電極FG1と半導体基板21との間に発生する寄生容量の効果により形成される。容量結合Cipdcg2は、ゲート間絶縁膜IPDを挟んで隣接する制御電極CG2と浮遊電極FG2との間に発生する寄生容量の効果により形成される。容量結合Coxsg2は、ゲート絶縁膜Toxを挟んで隣接する浮遊電極FG2と半導体基板21との間に発生する寄生容量の効果により形成される。
抵抗R1は、メモリセルトランジスタMT1、MT2が共有するソース/ドレイン拡散層の抵抗である。
印加電圧Vcg1は、メモリセルトランジスタMT1の制御電極CG1(WL1)に与えられる印加電圧である。印加電圧Vcg2は、メモリセルトランジスタMT2の制御ゲート電極CG2(WL2)に与えられる印加電圧である。
尚、ここでは、ワード線方向に隣接するセル間の容量結合や、斜め方向に形成される容量結合等についての詳細な説明を省略している。
2−1.隣接セル間のデータリテンションについて
2−1−1.書込み直後の閾値電圧
次に、データリテンションについて説明するために、図7を用いて、データ書込み直後のメモリセルトランジスタの閾値電圧について説明する。同様に、メモリセルトランジスタMT1、MT2を一例に挙げて説明する。
2−1−1.書込み直後の閾値電圧
次に、データリテンションについて説明するために、図7を用いて、データ書込み直後のメモリセルトランジスタの閾値電圧について説明する。同様に、メモリセルトランジスタMT1、MT2を一例に挙げて説明する。
図示するように、この説明では、メモリセルトランジスタMT1の浮遊電極FG1に電子が多く注入されることにより閾値電圧が大きく”00(C)”状態であり、メモリセルトランジスタMT2の閾値電圧が”01(A)”状態である。そのため、メモリセルトランジスタMT2の閾値電圧は、メモリセルトランジスタMT1の閾値電圧よりも小さい(Vth01<Vth00)。
また、データ書込みの順番は、ソース線SL側から近いメモリセルトランジスタから順番に行われる。そのため、例えば、本例では、ソース線SL側から近い順に、メモリセルトランジスタMT0、MT1、MT2、…、の順番で行われる。
図示するようなデータ書込み直後においては、メモリセルトランジスタMT1、MT2の閾値電圧は変動せず、データリテンション特性の悪化はない。
2−1−2.時間経過後の閾値電圧
次に、図8を用いて、時間経過後のメモリセルトランジスタの閾値電圧について説明する。
次に、図8を用いて、時間経過後のメモリセルトランジスタの閾値電圧について説明する。
図示するように、データ書込みから所定の時間経過後においては、メモリセルトランジスタの閾値電圧は、その前に書込まれた隣接セルのデータ(閾値電圧変動量)に応じて変動しやすくなる。例えば、データ書込みから所定の時間経過後においては、メモリセルトランジスタMT2の閾値電圧は、その前に書込まれた隣接セルMT1のデータ”00”(閾値電圧変動量)に応じて変動しやすくなる。
より具体的には、図示するように、注目するメモリセルトランジスタMT2に隣接して閾値電圧が高いメモリセルトランジスタMT1が存在するとき、メモリセルトランジスタMT1の浮遊電極(記憶ノード)FG1から電子が放出される場合を想定する。電子が放出されると、メモリセルトランジスタMT1の閾値電圧は低下するため(Vth00´<Vth00)、メモリセルトランジスタMT1のデータリテンションは悪化する。
この場合、メモリセルトランジスタMT2の浮遊電極(記憶ノード)FG2から電子が放出されなくても、静電容量結合(例えば、容量結合Cp2等)により、注目するメモリセルトランジスタMT2の閾値電圧が低下する(Vth01´<Vth01)。その結果、メモリセルトランジスタMT2は、電子の放出が全く無くても、データリテンションが悪化してしまう。これは、フラッシュメモリの微細化の進行によって隣接セルの間隔が狭まり、セル間の静電容量結合(例えば、容量結合Cp2等)が大きくなることに伴い、より顕著になる。
例えば、このような場合の閾値分布は、後述する比較例に係る図18のように示される。図示するように、データリテンションの時間経過の過程で、閾値電圧が高いセルから電子が放出され閾値電圧が低下し(Vth00→Vth00´)、静電容量結合の影響で隣接するセルの閾値電圧が低下すると(Vth01→Vth01´)、閾値電圧分布の下裾が拡大し(ΔVA)、データリテンション特性が悪化する。この場合、例えば、読み出し電圧VrAの間隔(ΔVrA)も狭くなり、信頼性も低下する。
また、データリテンションにおいては、隣接する、例えば、メモリセルトランジスタMT1が、電子の放出が速いセル特性の場合、隣接セルのデータも影響を受けやすくなる。
加えて、本例のように、1つのメモリセルトランジスタに多ビットデータを記憶可能な多値NAND型フラッシュメモリにおいては、多くの閾値電圧分布を形成する。そのため、1つのメモリセルトランジスタに1ビットデータを記憶可能な2値NAND型フラッシュメモリに比べて、記憶ノードである浮遊電極に多くの電子を注入し、高い閾値電圧まで書込みを行う必要がある。書込み時に多くの電子が注入されると、記憶ノードである浮遊電極の電位が上昇し、その分だけ電子が放出されやすくなるため、閾値電圧が高いセルほどデータリテンション特性が悪化する。
これに対して、本例では、上記のように、データリテンションの過程で閾値電圧が高いメモリセルトランジスタMT1から電子が放出され、静電容量結合の影響で隣接するメモリセルトランジスタMT2の閾値電圧が低下する場合であっても、メモリセルトランジスタMT2が存在する閾値電圧分布の下裾が拡大しデータリテンション特性が悪化しないよう、あらかじめメモリセルトランジスタMT2の書込みベリファイ電圧を高く設定する。以下、より具体的に説明する。
<2.データ書込み動作>
図9乃至図11を用いて、第1の実施形態に係る不揮発性半導体記憶装置のデータ書込み動作について説明する。この説明においては、図9に示すフローに則して以下説明する。
図9乃至図11を用いて、第1の実施形態に係る不揮発性半導体記憶装置のデータ書込み動作について説明する。この説明においては、図9に示すフローに則して以下説明する。
(ステップST1(データロード))
まず、制御回路17は、外部のホスト装置からデータ入出力端子15を介して入力された書込みデータを、データ入出力バッファ14に格納する。
まず、制御回路17は、外部のホスト装置からデータ入出力端子15を介して入力された書込みデータを、データ入出力バッファ14に格納する。
(ステップST2(データ確認))
続いて、制御回路17は、書込みセルが接続される選択ワード線WLn(nが小さいほどソース線側とする:n=0、1、2、…、)よりも、ソース線SL側に1つ近くデータ書込みが行われた隣接ワード線WLn−1に接続される隣接セル(ここでは、メモリセルトランジスタMT1)の書込みデータを確認する。
続いて、制御回路17は、書込みセルが接続される選択ワード線WLn(nが小さいほどソース線側とする:n=0、1、2、…、)よりも、ソース線SL側に1つ近くデータ書込みが行われた隣接ワード線WLn−1に接続される隣接セル(ここでは、メモリセルトランジスタMT1)の書込みデータを確認する。
例えば、制御回路17は、書込みセルであるメモリセルトランジスタMT2が接続される選択ワード線WL2よりも、ソース線SL側に1つ近くデータ書込みが行われた非選択隣接ワード線WL1に接続される隣接セルであるメモリセルトランジスタMT1の書込みデータ(”00”状態)を確認する。
このステップの際、隣接する非選択ワード線WLn−1の印加電圧は、例えば、図10中に示す読み出し電圧VrBのように示される。図示するように、制御回路17は、ワード線駆動回路16等を制御して、ワード線WLnの書込み前に、隣接非選択ワード線WLn−1に読み出し電圧VrBを印加し、隣接非選択ワード線WLn−1に接続される各セルのデータを確認する。
例えば、制御回路17は、ワード線駆動回路16等を制御して、ワード線WL2の書込み前に、隣接非選択ワード線WL1に読み出し電圧VrBを印加し、隣接非選択ワード線WL1に接続される各セルのデータを確認する。この制御により、隣接非選択ワード線WL1に接続されるメモリセルトランジスタMT1のデータである閾値電圧(”00”状態)が、選択ワード線WL2に接続されこれから書込もうとする隣接セルMT2の閾値電圧(”01”状態)よりも大きいことが、容易に確認できる。
(ステップST3(WLnのベリファイ電圧の決定))
続いて、制御回路17は、選択ワード線WLnの書込みベリファイ電圧をセル毎に決定する。
続いて、制御回路17は、選択ワード線WLnの書込みベリファイ電圧をセル毎に決定する。
選択ワード線WLnの印加電圧は、例えば、図11のように示される。図示するように、制御回路17は、上記ステップST2の際に、隣接する非選択ワード線WLn−1の閾値電圧が規定値(本例では読み出し電圧VrB)よりも低い場合、選択セルの制御電極には、書込み電圧Vpgm、および書込みベリファイ電圧Vpv1を与えるように電圧をセットする。
一方、制御回路17は、上記ステップST2の際に、隣接する非選択ワード線WLn−1の閾値電圧が規定値(本例では読み出し電圧VrB)よりも高い場合、選択セルの制御電極には、書込み電圧Vpgm、および第2書込みベリファイ電圧Vpv2を与えるように電圧をセットする。図示するように、第2書込みベリファイ電圧Vpv2は、第1書込みベリファイ電圧Vpv1よりも電圧値が大きなベリファイ電圧である。
例えば、制御回路17は、上記ステップST2の際に、隣接する非選択ワード線WL1の閾値電圧が既定値(VrB)よりも低い場合、選択セルMT2の制御電極には、書込み電圧Vpgm、第1書込みベリファイ電圧Vpv1を与えるように電圧をセットする。
また、制御回路17は、上記ステップST2の際に、隣接する非選択ワード線WL1の閾値電圧が既定値(VrB)よりも高い場合、選択セルMT2の制御電極には、書込み電圧Vpgm、第2書込みベリファイ電圧Vpv2を与えるように電圧をセットする。
ここで、図中の第1書込みベリファイ電圧Vpv1は、後述する図12中に示す”01(A)”分布、”10(B)”分布、”00(C)”分布における書込みベリファイ電圧Vpv1A、Vpv1B、Vpv1Cのそれぞれいずれかに対応するものである。同様に、第2書込みベリファイ電圧Vpv2は、図12中に示す”01(A)”分布、”10(B)”分布、”00(C)”分布の書込みベリファイ電圧Vpv2A、Vpv2B、Vpv2Cのそれぞれいずれかに対応するものである。このステップ際に決定される書込みベリファイ電圧は、選択セルの閾値分布ごとに対応して決定される。
このように、第1の実施形態では、1つの閾値電圧分布に対して、書込みベリファイ電圧を2つ有する(Vpv1、Vpv2)点で、後述する比較例と相違する。また、第1、第2書込みベリファイ電圧Vpv1、Vpv2のいずれかの電圧を用いるかはセル毎に異なっており、ソース線側の隣接セルのデータに依存する。
(ステップST4(書込みパルス印加))
続いて、制御回路17は、上記ステップST3の際に決定された書込み電圧に従い、ワード線駆動回路16等を制御して、書込みパルスを印加する。
続いて、制御回路17は、上記ステップST3の際に決定された書込み電圧に従い、ワード線駆動回路16等を制御して、書込みパルスを印加する。
具体的には、制御回路17は、非選択ワード線WLn−1に対しては、図10に示すように、非選択ワード線WLn−1に接続される非選択セルの制御電極に、時間(time)の経過とともに、書込み時非選択ワード線電圧Vpassを与えるように制御する。
一方、制御回路17は、選択ワード線WLnに対しては、図11に示すように、選択ワード線WLnに接続される選択セルの制御電極に、時間(time)の経過とともに、書込み電圧Vpgmを与えるように制御する。
(ステップST5(書込みベリファイ))
続いて、制御回路17は、書込みベリファイを行う。即ち、上記制御回路17は、選択ワード線WLnに接続される各セルについて、データを読み出すことにより、書込みベリファイを行う。
続いて、制御回路17は、書込みベリファイを行う。即ち、上記制御回路17は、選択ワード線WLnに接続される各セルについて、データを読み出すことにより、書込みベリファイを行う。
具体的には、制御回路17は、非選択ワード線WLn−1に対しては、図10に示すように、非選択ワード線WLn−1に接続される非選択セルの制御電極に、時間(time)の経過とともに、読み出し時非選択ワード線電圧Vru(<Vpass)2回ずつを与える。
一方、制御回路17は、選択ワード線WLnに対しては、図11に示すように、選択ワード線WLnに接続される選択セルの制御電極に、時間(time)の経過とともに、第1書込みベリファイ電圧Vpv1、および第2書込みベリファイ電圧Vpv2を与える。
例えば、本例の場合、制御回路17は、選択ワード線WL2に接続される選択セルMT2の制御電極CG2に、時間(time)の経過とともに、書込み電圧Vpgm、第1書込みベリファイ電圧Vpv1、および第2書込みベリファイ電圧Vpv2を一セットとして与える。
(ステップST6(全セル書込み終了か否かの判定))
続いて、制御回路17は、上記ステップST5の際の書込みベリファイの結果、選択ワード線WLnに接続される各セルが、所望の閾値電圧に達しているか否かの判定を行う。
続いて、制御回路17は、上記ステップST5の際の書込みベリファイの結果、選択ワード線WLnに接続される各セルが、所望の閾値電圧に達しているか否かの判定を行う。
この際、選択ワード線WLnに接続される各セルが所望の閾値電圧に達している場合には、データ書込み動作を終了する。
一方、選択ワード線WLnに接続される各セルが所望の閾値電圧に達していない場合には、所望の閾値電圧に達してないセルに対して上記ステップST4、ST5を繰り返し行う。以後、選択ワード線WLnに接続される各セルが所望の閾値電圧に達するまで、上記ステップST4、ST5を繰り返し行う。この際、選択ワード線WLnに与える電圧は、書込み電圧Vpgmよりも電圧をステップアップさせた書込み電圧(ΔVpgm)、第1書込みベリファイ電圧Vpv1、および第2書込みベリファイ電圧Vpv2を一セットとして与える。
<4.第1の実施形態に係る効果>
第1の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み方法によれば、少なくとも下記(1)乃至(2)の効果が得られる。
第1の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み方法によれば、少なくとも下記(1)乃至(2)の効果が得られる。
(1)閾値電圧分布の広がりを抑えることができ、データリテンション特性を向上することができる。
この第1の実施形態に係る不揮発性半導体記憶装置は、データ書込み動作を行う際に、選択ワード線WLnに隣接する非選択ワード線WLn−1の書込みデータを確認し(ST2)、前記確認したデータのうち、選択ワード線WLnに接続された選択メモリセルMT2に隣接する非選択ワード線WLn−1に接続された非選択メモリセルMT1の閾値電圧(”00(C)”)が規定電圧(VrB)以下である場合に第1書込みベリファイ電圧Vpv1をセットし、確認したデータのうち選択メモリセルに隣接する非選択メモリセルの閾値電圧(”00(C)”)が規定電圧(VrB)よりも大きい場合に第1書込みベリファイ電圧よりも大きい第2ベリファイ電圧Vpv2をセットし(ST3)、セットした電圧により書込みパルスを与え(ST4)、書込みベリファイを行う(ST5)ように制御する制御回路17を少なくとも備えるものである。
この第1の実施形態に係る不揮発性半導体記憶装置は、データ書込み動作を行う際に、選択ワード線WLnに隣接する非選択ワード線WLn−1の書込みデータを確認し(ST2)、前記確認したデータのうち、選択ワード線WLnに接続された選択メモリセルMT2に隣接する非選択ワード線WLn−1に接続された非選択メモリセルMT1の閾値電圧(”00(C)”)が規定電圧(VrB)以下である場合に第1書込みベリファイ電圧Vpv1をセットし、確認したデータのうち選択メモリセルに隣接する非選択メモリセルの閾値電圧(”00(C)”)が規定電圧(VrB)よりも大きい場合に第1書込みベリファイ電圧よりも大きい第2ベリファイ電圧Vpv2をセットし(ST3)、セットした電圧により書込みパルスを与え(ST4)、書込みベリファイを行う(ST5)ように制御する制御回路17を少なくとも備えるものである。
そのため、非選択ワード線WLn−1の非選択セルの閾値電圧が高いときに、選択ワード線WLnの書込みベリファイ電圧を上げることにより、データリテンション状態で非選択ワード線WLn−1の閾値電圧が低下した時に選択ワード線WLnの閾値電圧が同時に下がっても、閾値電圧分布が広がることを防止することができ、データリテンション特性を向上することができる。このように、例えば、NAND型フラッシュメモリにおいて、ワード線間隣接セル同士の静電容量結合(例えば、Cp2等)に起因したデータリテンション特性を向上できる点で有利である。
上記構成のデータ書込み動作の結果、得られる本例に係る不揮発性記憶装置の閾値電圧の分布は、例えば、図12のように示される。図12(a)は比較例に係る閾値電圧の分布であり、図12(b)は本第1の実施形態に係る閾値電圧の分布である。
本例では、上記ステップST2の際に、制御回路17は、選択ワード線WLnにソース線SL側に隣接する非選択ワード線WLn−1に接続されたメモリセルトランジスタのデータを確認する。この際、隣接する非選択ワード線WLn−1に接続されたメモリセルトランジスタの閾値電圧が、規定値よりも高ければ、データリテンションの時間経過の過程で、隣接する非選択ワード線WLn−1に接続されたメモリセルトランジスタのから電子が放出されやすいことが容易に確認することができる。
そこで、本実施形態では、隣接する非選択ワード線WLn−1のデータを識別した後、続くステップST3の際、制御回路17は、閾値電圧が規定値(VrB)以上であれば、選択ワード線WLnに接続された書込みセルの書込みベリファイ電圧をセル毎に高くする設定することができる。続くステップST4〜ST5において、かかる設定電圧により、データ書込みを行うことができる。
そのため、図示する選択セルMT2に”01(A)”分布の閾値電圧を書き込む場合では、選択ワード線WL2に接続される選択セルMT2の制御電極CG2に、時間(time)の経過とともに、第1書込みベリファイ電圧Vpv1A、および第2書込みベリファイ電圧Vpv2Aを一セットとして与えることができる。その結果、比較例に比べ、かかる選択セルMT2の閾値電圧をΔVpvAだけ大きい側にシフトすることができる。
従って、データリテンションの時間経過の過程で、閾値電圧が高い”00(C)”の閾値電圧分布のセルMT1から電子が放出され閾値電圧が低下し(Vth00→Vth00´)、静電容量結合の影響で、これに隣接するセルMT2の閾値電圧が低下した場合(Vth01→Vth01´)であっても、あらかじめΔVpvAだけ大きい側にシフトされているため、”01(A)”の閾値電圧分布の下裾が拡大することを防止することができる。
その結果、例えば、本例(b)の場合、比較例(a)の場合に比べ、読み出しベリファイ電圧の間隔を増大することができる(ΔVrA´>ΔVrA)。このように、データリテンション特性を向上することが可能である。
(2)微細化に対して有利である。
上記セル間の静電容量結合(例えば、容量結合Cp2等)は、NAND型フラッシュメモリの微細化の進行によって隣接セルの間隔が狭まることに伴いより増大する。しかし、上記(1)に説明したように、本例によれば、微細化の進行によってセル間の静電容量結合が増大した場合であっても、データリテンション特性を向上することができる。そのため、微細化に対して有利である。
上記セル間の静電容量結合(例えば、容量結合Cp2等)は、NAND型フラッシュメモリの微細化の進行によって隣接セルの間隔が狭まることに伴いより増大する。しかし、上記(1)に説明したように、本例によれば、微細化の進行によってセル間の静電容量結合が増大した場合であっても、データリテンション特性を向上することができる。そのため、微細化に対して有利である。
さらに、本例のように、1つのメモリセルトランジスタに多ビットデータを記憶可能な多値NAND型フラッシュメモリにおいては、多くの閾値電圧分布を形成する。そのため、多値メモリは、1つのメモリセルトランジスタに1ビットデータを記憶可能な2値NAND型フラッシュメモリに比べて、記憶ノードである浮遊電極に多くの電子を注入し、高い閾値電圧まで書込みを行う必要がある。書込み時に多くの電子が注入されると、記憶ノードである浮遊電極の電位が上昇し、その分だけ電子が放出されやすくなるため、閾値電圧が高いセルほどデータリテンションが悪化する。しかしながら、本例では、データリテンションの悪化を防止できるため、多値化に対して有利であるというメリットもある。
尚、本例では、選択メモリセルMT2に書き込む閾値電圧の状態として、”01(A)”分布の閾値電圧を一例に挙げて説明したが、これに限られるものではない。例えば、図12(b)に示すように、選択メモリセルMT2に書き込む閾値電圧の状態として、”10(B)”分布の閾値電圧あっても同様に適用でき、同様の効果を得ることが可能である。
また、多値NAND型フラッシュメモリに限らず、2値NAND型フラッシュメモリにおいても同様に適用でき、同様の効果を得ることが可能である。
[第2の実施形態(データ書込み時にセットされる電圧のその他の一例)]
次に、第2の実施形態に係る不揮発性半導体記憶装置について、図13乃至図15を用いて説明する。この実施形態は、データ書込み時にセットされる電圧のその他の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
構成に関しては、上記第1の実施形態と同様であるため、詳細な説明を省略する。
次に、第2の実施形態に係る不揮発性半導体記憶装置について、図13乃至図15を用いて説明する。この実施形態は、データ書込み時にセットされる電圧のその他の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
構成に関しては、上記第1の実施形態と同様であるため、詳細な説明を省略する。
<データ書込み動作>
次に、図13乃至図15を用いて、第2の実施形態に係る不揮発性半導体記憶装置のデータ書込み動作について説明する。データ書込み動作フローは、上記第1の実施形態と同様である。
次に、図13乃至図15を用いて、第2の実施形態に係る不揮発性半導体記憶装置のデータ書込み動作について説明する。データ書込み動作フローは、上記第1の実施形態と同様である。
図13に示すように、本例では、ステップST2の際に、制御回路17が、隣接非選択ワード線WLn−1に接続される隣接セルの書込みデータを確認するために、複数回読み出す点で、上記第1の実施形態と相違する。
この際、非選択ワード線WLn−1の印加電圧は、例えば、図13中に示す複数の読み出し電圧VrA、VrB、VrCのように示される。ここで、A、B、Cは、”01(A)”状態、”10(B)”状態、”00(C)”状態、にそれぞれ対応する読み出し電圧である。図示するように、制御回路17は、ワード線駆動回路16等を制御して、ワード線WLnの書込み前に、隣接非選択ワード線WLn−1に、複数回の読み出し電圧VrA、VrB、VrCにより順次読み出しを行い、隣接非選択ワード線WLn−1に接続される各セルのデータを確認する。
例えば、制御回路17は、ワード線駆動回路16等を制御して、選択ワード線WL2の書込み前に、隣接非選択ワード線WL1に、複数回の読み出し電圧VrA、VrB、VrCにより順次読み出しを行い、隣接非選択ワード線WL1に接続される各セルのデータを確認する。この制御により、隣接非選択ワード線WL1に接続されるメモリセルトランジスタMT1のデータである閾値電圧(”00(C)”状態)が、選択ワード線WL2に接続されこれから書込もうとする隣接セルMT2の閾値電圧(”01(A)”状態)よりも大きいことが、より細かく容易に確認できる。
続いて、ステップST3の際、制御回路17は、選択ワード線WLnの書込みベリファイ電圧をセル毎に決定する。
この際、選択ワード線WLnの印加電圧は、例えば、図14のように示される。図示するように、例えば、制御回路17は、上記ステップST2の際に、隣接する非選択ワード線WLn−1の閾値電圧が”11(E)”状態か”01(A)”状態と判断された場合、選択ワード線WLnに接続される選択セルの制御電極には、書込み電圧Vpgmを与え、第1書込みベリファイ電圧Vpv1でベリファイを行う。例えば、制御回路17は、上記ステップST2の際に、隣接する非選択ワード線WLn−1の閾値電圧が”10(B)”と判断された場合、選択ワード線WLnに接続される選択セルの制御電極には、書込み電圧Vpgmを与え、第2書込みベリファイ電圧Vpv2でベリファイを行う。
さらに、本例では、制御回路17は、上記ステップST2の際に、隣接する非選択ワード線WLn−1の閾値電圧が”00(C)”状態と判断された場合、選択ワード線WLnに接続される選択セルの制御電極には、書込み電圧Vpgmを与え、第3書込みベリファイ電圧Vpv3でベリファイを行うことができる点で、上記第1の実施形態と相違する。
続いて、制御回路17は、上記ステップST3の際に決定された書込み電圧に従い、上記ステップST4乃至ST6と同様の動作を行い、ワード線駆動回路16等を制御して、書込みパルスを印加し、データ書込み動作を終了する。
<第2の実施形態に係る効果>
上記のように、第2の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み動作によれば、上記(1)乃至(2)と同様の効果が得られる。
上記のように、第2の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み動作によれば、上記(1)乃至(2)と同様の効果が得られる。
ここで、本例のデータ書込み動作により得られる閾値電圧の分布は、図15のように、示される。図示するように、本例では、ステップST2の際に、制御回路17が、隣接非選択ワード線WLn−1に接続される隣接セルの書込みデータを確認するために、複数回読み出す。そのため、隣接非選択ワード線WLn−1を複数回読み出すことで、選択ワード線WLnのシフト量ΔVpv(ΔVpvA1、ΔVpvA2、ΔVpvB1、ΔVpvB2、ΔVpvC1、ΔVpvC2)を、それぞれの分布(”A”分布、”B”分布、”C”分布)に対して複数設定することができる。
このように、選択ワード線WLnのシフト量ΔVpvをより細かく制御できることで、データリテンション状態における分布の下裾の広がり(ΔVA´´)を、第1の実施形態よりも小さく抑えることができる点(ΔVA´´<ΔVA´)で、さらに有利である。
[比較例(書込みベリファイ電圧が一定の制御である一例)]
次に、上記第1、第2の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み方法と比較するために、比較例に係る不揮発性半導体記憶装置およびその書込み方法について、図16乃至図18を用いて説明する。この比較例は、書込みベリファイ電圧が一定の制御の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
次に、上記第1、第2の実施形態に係る不揮発性半導体記憶装置およびそのデータ書込み方法と比較するために、比較例に係る不揮発性半導体記憶装置およびその書込み方法について、図16乃至図18を用いて説明する。この比較例は、書込みベリファイ電圧が一定の制御の一例に関するものである。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
図16は、比較例に係るデータ書込み動作の際における選択ワード線(WLn)の電圧を示す図である。図示するように、1つのベリファイ電圧Vpvでしか制御されない点で、上記の実施形態と相違する。
図17は、比較例に係るデータ書込み動作の際における隣接非選択ワード線(WLn−1)の電圧を示す図である。図示するように、1つの読み出し時非選択ワード線電圧Vruでしか制御されない点で、上記の実施形態と相違する。
上記のような書込み電圧の場合に、得られる閾値電圧の分布は、例えば、図18のように示される。図示するように、データリテンションの時間経過の過程で、閾値電圧が高いから電子が放出され閾値電圧が低下し(Vth00→Vth00´)、静電容量結合の影響で隣接するセルの閾値電圧が低下すると(Vth01→Vth01´)閾値電圧分布の下裾が拡大し(ΔVA)、データリテンション特性が悪化する点で、不利である。そのため、例えば、読み出しベリファイ電圧VrAの間隔(ΔVrA)が狭くなり、信頼性も低下する。
尚、上記の説明に限らず、例えば、電荷蓄積層としての浮遊ゲート電極に代えてシリコン窒化膜を用いたMONOSタイプのような絶縁膜トラップ型の不揮発性半導体記憶装置等に適用することも可能である。
以上、第1、第2の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および各比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
11…メモリセルアレイ、12…ビット線制御回路、13…カラムデコーダ、14…データ入出力バッファ、15…データ入出力端子、16…ワード線駆動回路、17…制御回路、18…制御信号入力端子。
Claims (5)
- 複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルを備えるメモリセルアレイと、
前記複数のワード線および前記複数のビット線に与える電圧を制御する制御回路とを具備し、
前記制御回路は、データ書込み動作の際に、
選択ワード線に隣接する非選択ワード線の書込みデータを確認し、
前記確認したデータのうち、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に第1書込みベリファイ電圧をセットし、前記確認したデータのうち、前記選択メモリセルに隣接する非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に前記第1書込みベリファイ電圧よりも大きい第2書込みベリファイ電圧をセットし、
前記セットした電圧により、データ書込みを行うように制御すること
を特徴とする不揮発性半導体記憶装置。 - 前記非選択メモリセルは、前記選択メモリセルよりもソース線側に配置されること
を特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記非選択ワード線の書込みデータを確認する際に、複数回データを読み出すことによりデータを確認すること
を特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が、前記規定値よりも大きい場合に、前記非選択メモリセルの第2書込みベリファイ電圧よりも大きい第3書込みベリファイ電圧を更にセットし、データ書込みを行うように制御すること
を特徴とする請求項1乃至3のいずれか1項に記載の不揮発性半導体記憶装置。 - 複数のワード線と複数のビット線との交差位置にマトリクス状に配置される複数のメモリセルに、ソース線側からデータ書込みを行うのに際し、外部から書込みデータをロードするステップと、
選択ワード線に隣接する非選択ワード線の書込みデータを確認するステップと、
前記確認したデータのうち、前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に第1書込みベリファイ電圧をセットし、前記確認したデータのうち、前記選択メモリセルに隣接する非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に前記第1書込みベリファイ電圧よりも大きい第2書込みベリファイ電圧をセットするステップと、
前記セットした電圧により、データ書込みを行うステップとを具備すること
を特徴とする不揮発性半導体記憶装置のデータ書込み方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008189071A JP2010027165A (ja) | 2008-07-22 | 2008-07-22 | 不揮発性半導体記憶装置およびそのデータ書込み方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008189071A JP2010027165A (ja) | 2008-07-22 | 2008-07-22 | 不揮発性半導体記憶装置およびそのデータ書込み方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010027165A true JP2010027165A (ja) | 2010-02-04 |
Family
ID=41732843
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008189071A Withdrawn JP2010027165A (ja) | 2008-07-22 | 2008-07-22 | 不揮発性半導体記憶装置およびそのデータ書込み方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010027165A (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014135493A (ja) * | 2013-01-11 | 2014-07-24 | Samsung Electronics Co Ltd | 3次元半導体装置及びその製造方法 |
US8854878B2 (en) | 2011-12-09 | 2014-10-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2015510653A (ja) * | 2012-01-24 | 2015-04-09 | アップル インコーポレイテッド | アナログメモリセルのプログラミング及び消去の方式 |
US9007826B2 (en) | 2012-03-12 | 2015-04-14 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
US9230665B2 (en) | 2010-09-24 | 2016-01-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US9417948B2 (en) | 2011-01-27 | 2016-08-16 | Apple Inc. | Advanced programming verification schemes for memory cells |
US10049760B2 (en) | 2016-09-06 | 2018-08-14 | Toshiba Memory Corporation | Programming and verification methods for three-dimensional memory device |
US10770148B2 (en) | 2017-09-20 | 2020-09-08 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and operating method of the same |
US10894848B2 (en) | 2016-12-14 | 2021-01-19 | Rohm And Haas Electronic Materials Llc | Polyarylene resins |
-
2008
- 2008-07-22 JP JP2008189071A patent/JP2010027165A/ja not_active Withdrawn
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9230665B2 (en) | 2010-09-24 | 2016-01-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
US9417948B2 (en) | 2011-01-27 | 2016-08-16 | Apple Inc. | Advanced programming verification schemes for memory cells |
US10115476B2 (en) | 2011-01-27 | 2018-10-30 | Apple Inc. | Advanced programming verification schemes for memory cells |
US8854878B2 (en) | 2011-12-09 | 2014-10-07 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
JP2015510653A (ja) * | 2012-01-24 | 2015-04-09 | アップル インコーポレイテッド | アナログメモリセルのプログラミング及び消去の方式 |
US9007826B2 (en) | 2012-03-12 | 2015-04-14 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
JP2014135493A (ja) * | 2013-01-11 | 2014-07-24 | Samsung Electronics Co Ltd | 3次元半導体装置及びその製造方法 |
US10049760B2 (en) | 2016-09-06 | 2018-08-14 | Toshiba Memory Corporation | Programming and verification methods for three-dimensional memory device |
US10894848B2 (en) | 2016-12-14 | 2021-01-19 | Rohm And Haas Electronic Materials Llc | Polyarylene resins |
US10770148B2 (en) | 2017-09-20 | 2020-09-08 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and operating method of the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11830554B2 (en) | Non-volatile memory device and programming method thereof | |
US10431311B2 (en) | Semiconductor memory device | |
TWI689928B (zh) | 半導體記憶裝置 | |
USRE46949E1 (en) | Non-volatile semiconductor storage device | |
JP5178167B2 (ja) | 半導体記憶装置及びそのデータ書き込み方法 | |
JP5172555B2 (ja) | 半導体記憶装置 | |
KR101204646B1 (ko) | 낸드 플래시 메모리 장치 및 그 동작 방법 | |
JP5524134B2 (ja) | 不揮発性半導体記憶装置 | |
JP5019198B2 (ja) | 半導体記憶装置 | |
US8279679B2 (en) | Non-volatile semiconductor memory device, method of reading data therefrom, and semiconductor device | |
JP2010027165A (ja) | 不揮発性半導体記憶装置およびそのデータ書込み方法 | |
JP2014038670A (ja) | 不揮発性半導体記憶装置 | |
JP2019160380A (ja) | 半導体記憶装置 | |
KR20110038117A (ko) | 비휘발성 저장 소자의 프로그래밍 및 선택적 소거 | |
JP2011198419A (ja) | 不揮発性半導体記憶装置およびその書き込み方法 | |
JP2014044784A (ja) | 半導体記憶装置 | |
JP2014063552A (ja) | 半導体記憶装置 | |
JP2009016021A (ja) | Nand型フラッシュメモリ | |
JP2011003850A (ja) | 半導体記憶装置 | |
KR20180018923A (ko) | 불휘발성 메모리 장치 및 불휘발성 메모리 장치를 포함하는 스토리지 장치 | |
JP2010287283A (ja) | 不揮発性半導体メモリ | |
JP2013058275A (ja) | 半導体記憶装置 | |
JP2000236031A (ja) | 不揮発性半導体記憶装置 | |
JP5254413B2 (ja) | 不揮発性半導体記憶装置 | |
US20140063941A1 (en) | Semiconductor memory device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20111004 |