TWI689928B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能夠提高可靠性之半導體記憶裝置。 根據實施形態，半導體記憶裝置包含第1記憶體串SR、第1字元線WL、第2字元線WL、第1選擇閘極線SGD、第2選擇閘極線SGS、及控制電路16，上述第1記憶體串SR包含第1選擇電晶體ST1、第1記憶胞MT、第2記憶胞MT、及第2選擇電晶體ST2。控制電路16於對第1記憶胞MT之寫入動作中，反覆進行包含編程動作及編程驗證動作之編程循環，於編程循環之反覆結束之後，執行對第1及第2字元線施加第1電壓VREAD，且對第1及第2選擇閘極線施加第2電壓VSG之第1動作。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not-And，反及)型快閃記憶體。
實施形態提供一種能夠提高可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置包含：第1記憶體串，其包含分別串聯連接之第1選擇電晶體、第1記憶胞、第2記憶胞、及第2選擇電晶體；第1字元線，其連接於第1記憶胞之閘極；第2字元線，其連接於第2記憶胞之閘極；第1選擇閘極線，其連接於第1選擇電晶體之閘極；第2選擇閘極線，其連接於第2選擇電晶體之閘極；及控制電路，其控制寫入動作。控制電路於對第1記憶胞之寫入動作中，反覆進行包含編程動作及編程驗證動作之編程循環，於編程循環之反覆結束之後，執行對第1及第2字元線施加將第1及第2記憶胞設為導通狀態之第1電壓，且對第1及第2選擇閘極線施加將第1及第2選擇電晶體設為導通狀態之第2電壓之第1動作。
以下，參照圖式對實施形態進行說明。於該說明時，涵蓋所有圖地對共通之部分標註共通之參考符號。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉於半導體基板上三維地積層有記憶胞電晶體之三維積層型NAND型快閃記憶體為例來進行說明。再者，半導體記憶裝置並不限定於三維積層型NAND型快閃記憶體，亦能夠應用於在半導體基板上配置有記憶胞電晶體之平面型NAND型快閃記憶體。
1.1關於構成 1.1.1關於半導體記憶裝置之整體構成 首先，使用圖1對半導體記憶裝置之整體構成進行說明。再者，於圖1之例中，利用箭頭線表示各區塊之連接之一部分，但連接並不限定於此。
如圖1所示，半導體記憶裝置1具備記憶胞陣列10、列解碼器11(11a及11b)、列驅動器13、感測放大器14、電壓產生電路15、及定序器16。
記憶胞陣列10具備作為非揮發性記憶胞電晶體之集合之8個區塊BLK(BLK0～BLK7)。區塊BLK之各者具備作為串聯連接有記憶胞電晶體之NAND串SR之集合之4個串單元SU(SU0～SU3)。再者，記憶胞陣列10內之區塊BLK之個數及區塊BLK內之串單元SU之個數為任意。
列解碼器11a對應於區塊BLK0、BLK1、BLK5、及BLK6地設置。又，列解碼器11b對應於區塊BLK2、BLK3、BLK6、及BLK7地設置。列解碼器11a及11b分別包含區塊解碼器12a及12b。區塊解碼器12a及12b對列位址RA進行解碼，並基於該解碼結果，選擇對應之區塊BLK之列方向。然後，列解碼器11a及11b將所需要之電壓輸出至對應之區塊BLK。
列驅動器13將資料之寫入、讀出、及刪除所需要之電壓供給至列解碼器11a及11b。
感測放大器14於資料之讀出時，感測自記憶胞電晶體讀出之資料。又，於資料之寫入時，將寫入資料傳送至記憶胞電晶體。
電壓產生電路15產生資料之寫入、讀出、及刪除所需要之電壓，並將其供給至例如列驅動器13及感測放大器14等。
定序器16控制半導體記憶裝置1整體之動作。更具體而言，定序器16控制列解碼器11a及11b、列驅動器13、感測放大器14、及電壓產生電路15等。又，定序器16於內部包含暫存器17。暫存器17保存各種動作之設定等。暫存器17保持設定寫入動作後之偽讀出(dummy read)之執行之有無之參數。例如，定序器16於在與暫存器17之偽讀出對應之暫存器位址設定有“0”之情形時，於寫入動作後不執行(“disable(去能)”)偽讀出。又，定序器16於在與暫存器17之偽讀出對應之暫存器位址設定有“1”之情形時，於寫入動作後執行(“enable(使能)”)偽讀出。與有無偽讀出對應之參數設定例如於產品出廠時進行。
1.1.2關於記憶胞陣列之構成 其次，使用圖2對記憶胞陣列10之構成進行說明。再者，圖2之例表示區塊BLK0之構成，區塊BLK1～BLK3之構成亦與區塊BLK0相同。
如圖2所示，NAND串SR之各者包含例如8個記憶胞電晶體MT(MT0～MT7)、以及選擇電晶體ST1及ST2。記憶胞電晶體MT具備控制閘極及電荷儲存層，且非揮發地保持資料。記憶胞電晶體MT能夠保持1位元以上之資料。
再者，記憶胞電晶體MT可為於電荷儲存層使用絕緣膜之MONOS(metal-oxide-nitride-oxide-semiconductor，金屬-氧化物-氮化物-氧化物-半導體)型，亦可為於電荷儲存層使用導電層之FG(floating gate，浮閘)型。以下，於本實施形態中，以MONOS型為例進行說明。又，記憶胞電晶體MT之個數並不限於8個，亦可為16個或32個、64個、96個、128個等，其數量並不限定。進而，選擇電晶體ST1及ST2之個數為任意，只要分別有1個以上即可。
8個記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。更具體而言，記憶胞電晶體MT0～MT7之電流路徑被串聯連接。而且，記憶胞電晶體MT7之汲極連接於選擇電晶體ST1之源極，記憶胞電晶體MT0之源極連接於選擇電晶體ST2之汲極。
串單元SU0～SU3之各者中之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。同樣地，串單元SU0～SU3之各者中之選擇電晶體ST2之閘極分別連接於選擇閘極線SGS0～SGS3。以下，於不限定選擇閘極線SGD0～SGD3之情形時，記載為選擇閘極線SGD。於不限定選擇閘極線SGS0～SGS3之情形時，記載為選擇閘極線SGS。再者，各串單元SU之選擇閘極線SGS0～SGS3亦可共通地連接。
位於區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。以下，於不限定字元線WL0～WL7之情形時，記載為字元線WL。
位於串單元SU內之各NAND串SR之選擇電晶體ST1之汲極分別連接於不同之位元線BL0～BL(N－1)(N為2以上之整數)。以下，於不限定位元線BL0～BL(N－1)之情形時，記載為位元線BL。各位元線BL於複數個區塊BLK間共通地連接位於各串單元SU內之1個NAND串SR。進而，複數個選擇電晶體ST2之源極共通地連接於源極線SL。亦即，串單元SU係連接於不同之位元線BL且連接於同一選擇閘極線SGD及SGS之NAND串SR之集合體。又，區塊BLK係共通字元線WL之複數個串單元SU之集合體。而且，記憶胞陣列10係共通位元線BL之複數個區塊BLK之集合體。
關於資料之寫入及讀出，對於連接於任一串單元SU中之任一字元線WL之記憶胞電晶體MT一次性進行。以下，於資料之寫入及讀出時，將寫入至一次性選擇之記憶胞電晶體MT之各者、或自各者讀出之1位元之資料之集合稱為「頁」。
1.1.3關於記憶胞陣列之剖面構成 其次，使用圖3對記憶胞陣列10之剖面構成進行說明。圖3之例表示串單元SU0及SU1之剖面，串單元SU2及SU3之構成亦相同。再者，於圖3中省略層間絕緣膜。
如圖3所示，沿平行於半導體基板100之第1方向D1，設置有於平行於半導體基板100且垂直於第1方向D1之第2方向D2上延伸之複數個源極線接觸件LI。於兩個源極線接觸件LI之間，配置有1個串單元SU。源極線接觸件LI將半導體基板100與設置於較NAND串SR更靠上方之未圖示之源極線SL連接。再者，源極線接觸件LI及NAND串SR之配置能夠任意地設定。例如，於兩個源極線接觸件LI之間亦可設置複數個串單元SU。進而，於圖3之例中，為了簡化說明表示於1個串單元SU中，複數個NAND串SR沿第2方向D2排列成1行之情形，但1個串單元SU中之NAND串SR之排列能夠任意地設定。例如，亦可沿第2方向D2，兩行並排地配置，亦可排列成4行之錯位配置。
於各串單元SU中，NAND串SR沿垂直於半導體基板100之第3方向D3形成。更具體而言，於半導體基板100之表面區域，設置有n型井101。而且，於n型井101之表面區域，設置有p型井102。又，於p型井102之表面區域之一部分，設置有n+ 型擴散層103。而且，於p型井102之上方，分別隔著未圖示之層間絕緣膜而依次積層有作為選擇閘極線SGS、連接於記憶胞電晶體MT0～MT7之字元線WL0～WL7、及選擇閘極線SGD而發揮功能之10層配線層104。
而且，形成有貫通10層配線層104並到達p型井102之柱狀半導體層105。於半導體層105之側面依次形成隧道絕緣膜106、電荷儲存層107、及阻擋絕緣膜108。半導體層105例如使用多晶矽。隧道絕緣膜106及阻擋絕緣膜108例如使用氧化矽膜。電荷儲存層107例如使用氮化矽膜。半導體層105作為NAND串SR之電流路徑而發揮功能，且成為形成各電晶體之通道之區域。而且，半導體層105之上端經由接觸插塞109而連接於在第1方向D1上延伸之配線層110。配線層110作為位元線BL而發揮功能。
以下，將由半導體層105、隧道絕緣膜106、電荷儲存層107、及阻擋絕緣膜108形成之柱稱為「記憶體柱MP」。由該記憶體柱MP及字元線WL0～WL7構成記憶胞電晶體MT0～MT7。同樣地，由該記憶體柱MP以及選擇閘極線SGD及SGS分別構成選擇電晶體ST1及ST2。
再者，於圖3之例中，作為選擇閘極線SGD及SGS而發揮功能之配線層104分別設置有1層，但亦可設置複數層。
源極線接觸件LI沿第2方向D2具有線形狀。源極線接觸件LI例如使用多晶矽。而且，源極線接觸件LI之底面連接於n+ 型擴散層103，上表面連接於作為源極線SL而發揮功能之配線層(未圖示)。
再者，記憶胞陣列10之構成亦可為其他構成。即，關於記憶胞陣列10之構成，例如記載於“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月19日提出申請之美國專利申請案12/407,403號。又，記載於“三維積層非揮發性半導體記憶體(THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY)”之2009年3月18日提出申請之美國專利申請案12/406,524號、“非揮發性半導體記憶裝置及其製造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME)”之2010年3月25日提出申請之美國專利申請案12/679,991號、“半導體記憶體及其製造方法(SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME)”之2009年3月23日提出申請之美國專利申請案12/532,030號。該等專利申請案之全部內容藉由參照而引用至本案說明書中。
1.1.4關於列解碼器之構成 其次，使用圖4對列解碼器11a及11b之構成進行說明。再者，於圖4之例中，為了簡化說明，表示連接於1個區塊BLK之字元線WL0～WL7中之任一條、選擇閘極線SGS0～SGS3中之任一條、及選擇閘極線SGD0～SGD3中之任一條。又，於以下之說明中，於不限定電晶體之源極及汲極之情形時，將電晶體之源極或汲極中之任一者稱為「電晶體之一端」，將電晶體之源極或汲極中之任一另一者稱為「電晶體之另一端」。
如圖4所示，列解碼器11a包含區塊解碼器12a、以及複數個n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體32a、33a、34a、35a。同樣地，列解碼器11b包含區塊解碼器12b、以及複數個n通道MOS電晶體32b、33b、34b、及35b。
區塊解碼器12a基於列位址RA，決定信號線BLKSEL1及信號線BLKSEL1n之邏輯位準，而控制電晶體32a、33a、34a、及35a之導通/斷開狀態。同樣地，區塊解碼器12b基於列位址RA，決定信號線BLKSEL2及信號線BLKSEL2n之邏輯位準，而控制電晶體32b、33b、34b、及35b之導通/斷開狀態。
電晶體32a、32b、33a、33b、34a、34b、35a、及35b作為將對應之區塊BLK、與經由信號線CGI之列驅動器13連接之區塊選擇電晶體而發揮功能。於以下之說明中，當分別不限定電晶體32a及32b、33a及33b、34a及34b、以及35a及35b時，僅分別記載為電晶體32、33、34、及35。
更具體而言，電晶體32a分別對應於區塊BLK0、BLK1、BLK4、及BLK5之各字元線WL(WL0～WL7)而設置。與各區塊BLK對應之電晶體32a之閘極共通地連接於信號線BLKSEL1。對應於區塊BLK0之電晶體32a之一端連接於區塊BLK0之字元線WL中之任一條，電晶體32a之另一端經由信號線CGI而連接於列驅動器13。對應於區塊BLK1之電晶體32a之一端連接於區塊BLK1之字元線WL中之任一條，電晶體32a之另一端經由與對應於區塊BLK0之電晶體32a不同之信號線CGI而連接於列驅動器13。對應於區塊BLK4之電晶體32a之一端連接於區塊BLK4之字元線WL中之任一條，電晶體32a之另一端經由與對應於區塊BLK0及BLK1之電晶體32a不同之信號線CGI而連接於列驅動器13。對應於區塊BLK5之電晶體32a之一端連接於區塊BLK5之字元線WL中之任一條，電晶體32a之另一端經由與對應於區塊BLK0、BLK1、及BLK4之電晶體32a不同之信號線CGI而連接於列驅動器13。
電晶體33a及34a分別對應於區塊BLK0、BLK1、BLK4、及BLK5之各選擇閘極線SGD(SGD0～SGD3)而設置。對應於各區塊BLK之電晶體33a之閘極共通地連接於信號線BLKSEL1n。對應於區塊BLK0之電晶體33a之一端連接於區塊BLK0之選擇閘極線SGD中之任一條，電晶體33a之另一端接地。對應於區塊BLK1之電晶體33a之一端連接於區塊BLK1之選擇閘極線SGD中之任一條，電晶體33a之另一端接地。對應於區塊BLK4之電晶體33a之一端連接於區塊BLK4之選擇閘極線SGD中之任一條，電晶體33a之另一端接地。對應於區塊BLK5之電晶體33a之一端連接於區塊BLK5之選擇閘極線SGD中之任一條，電晶體33a之另一端接地。
對應於各區塊BLK之電晶體34a之閘極共通地連接於信號線BLKSEL1。對應於區塊BLK0之電晶體34a之一端連接於區塊BLK0之選擇閘極線SGD中之任一條，電晶體34a之另一端經由信號線CGI而連接於列驅動器13。對應於區塊BLK1之電晶體34a之一端連接於區塊BLK1之選擇閘極線SGD中之任一條，電晶體34a之另一端經由與對應於區塊BLK0之電晶體34a不同之信號線CGI而連接於列驅動器13。對應於區塊BLK4之電晶體34a之一端連接於區塊BLK4之選擇閘極線SGD中之任一條，電晶體34a之另一端經由與對應於區塊BLK0及BLK1之電晶體34a不同之信號線CGI而連接於列驅動器13。對應於區塊BLK5之電晶體34a之一端連接於區塊BLK5之選擇閘極線SGD中之任一條，電晶體34a之另一端經由與對應於區塊BLK0、BLK1、及BLK4之電晶體34a不同之信號線CGI而連接於列驅動器13。
電晶體35a分別對應於區塊BLK0、BLK1、BLK4、及BLK5之選擇閘極線SGS(SGS0～SGS3)而設置。對應於各區塊BLK之電晶體35a之閘極共通地連接於信號線BLKSEL1。對應於區塊BLK0之電晶體35a之一端連接於區塊BLK0之選擇閘極線SGS中之任一條，電晶體35a之另一端經由信號線CGI而連接於列驅動器13。對應於區塊BLK1之電晶體35a之一端連接於區塊BLK1之選擇閘極線SGS中之任一條，電晶體35a之另一端經由與對應於區塊BLK0之電晶體35a不同之信號線CGI而連接於列驅動器13。對應於區塊BLK4之電晶體35a之一端連接於區塊BLK4之選擇閘極線SGS中之任一條，電晶體35a之另一端經由與對應於區塊BLK0及BLK1之電晶體35a不同之信號線CGI而連接於列驅動器13。對應於區塊BLK5之電晶體35a之一端連接於區塊BLK5之選擇閘極線SGS中之任一條，電晶體35a之另一端經由與對應於區塊BLK0、BLK1、及BLK4之電晶體35a不同之信號線CGI而連接於列驅動器13。
電晶體32b與電晶體32a同樣地，分別對應於區塊BLK2、BLK3、BLK6、及BLK7之各字元線WL(WL0～WL7)而設置。對應於各區塊BLK之電晶體32b之閘極共通地連接於信號線BLKSEL2。電晶體32b之一端連接於對應之區塊BLK之字元線WL中之任一條，電晶體32b之另一端分別經由不同之信號線CGI而連接於列驅動器13。再者，於圖4之例中，區塊BLK0之電晶體32a之另一端與區塊BLK2之電晶體32b之另一端連接於同一信號線CGI，但亦可分別連接於不同之信號線CGI。區塊BLK1之電晶體32a與區塊BLK3之電晶體32b、區塊BLK2之電晶體32a與區塊BLK6之電晶體32b、區塊BLK3之電晶體32a與區塊BLK7之電晶體32b之關係亦同樣。
電晶體33b及34b與電晶體33a及34b同樣地，分別對應於區塊BLK2、BLK3、BLK6、及BLK7之選擇閘極線SGD而設置。對應於各區塊BLK之電晶體33b之閘極共通地連接於信號線BLKSEL2n，對應於各區塊BLK之電晶體34b之閘極共通地連接於信號線BLKSEL2。電晶體33b之一端連接於對應之區塊BLK之選擇閘極線SGD中之任一條，電晶體33b之另一端接地。電晶體34b之一端連接於對應之區塊BLK之選擇閘極線SGD中之任一條，電晶體34b之另一端分別經由不同之信號線CGI而連接於列驅動器13。再者，於圖4之例中，區塊BLK0之電晶體34a之另一端與區塊BLK2之電晶體34b之另一端連接於同一信號線CGI，但亦可分別連接於不同之信號線CGI。區塊BLK1之電晶體34a與區塊BLK3之電晶體34b、區塊BLK2之電晶體34a與區塊BLK6之電晶體34b、區塊BLK3之電晶體34a與區塊BLK7之電晶體34b之關係亦同樣。
電晶體35b與電晶體35a同樣地，分別對應於區塊BLK2、BLK3、BLK6、及BLK7之選擇閘極線SGS而設置。對應於各區塊BLK之電晶體35b之閘極共通地連接於信號線BLKSEL2。電晶體35b之一端連接於對應之區塊BLK之選擇閘極線SGS中之任一條，電晶體35b之另一端分別經由不同之信號線CGI而連接於列驅動器13。再者，於圖4之例中，區塊BLK0之電晶體35a之另一端與區塊BLK2之電晶體35b之另一端連接於同一信號線CGI，但亦可分別連接於不同之信號線CGI。區塊BLK1之電晶體35a與區塊BLK3之電晶體35b、區塊BLK2之電晶體35a與區塊BLK6之電晶體35b、區塊BLK3之電晶體35a與區塊BLK7之電晶體35b之關係亦同樣。
例如，於資料之寫入、讀出、或刪除時，於列位址RA與區塊解碼器12a所對應之區塊BLK0一致之情形時，區塊解碼器12a對信號線BLKSEL1施加高(High)(“H”)位準之電壓，對信號線BLKSEL1n施加低(Low)(“L”)位準之電壓(例如接地電壓VSS)。藉此，對應於區塊BLK0、BLK1、BLK4、及BLK5之電晶體32a、34a、及35a被設為導通狀態，電晶體33a被設為斷開狀態。又，區塊解碼器12b對信號線BLKSEL2施加L位準之電壓，對信號線BLKSEL2n施加H位準之電壓。藉此，對應於區塊BLK2、BLK3、BLK6、及BLK7之電晶體32b、34b、及35b被設為斷開狀態，電晶體33b被設為導通狀態。於該狀態下，列驅動器13基於列位址RA，對區塊BLK0之字元線WL、以及選擇閘極線SGD及SGD施加所需要之電壓。
1.2關於寫入動作 其次，對寫入動作進行說明。寫入動作包含編程動作及編程驗證動作。藉由反覆進行編程動作與編程驗證動作之組合(以下，稱為「編程循環」)，而記憶胞電晶體MT之閾值電壓上升至目標位準。進而，寫入動作包含區塊選擇電晶體之導通/斷開動作、及偽讀出動作。區塊選擇電晶體之導通/斷開動作及偽讀出動作係於編程循環之反覆動作結束之後被執行。
編程動作係藉由將電子注入至電荷儲存層而使閾值電壓上升(或藉由禁止注入而使閾值電壓維持)之動作。以下，將使閾值電壓上升之動作稱為「“0”編程動作」，對被設為“0”編程對象之位元線BL自感測放大器20賦予與“0”資料對應之電壓(例如電壓VSS)。另一方面，將使閾值電壓維持之動作稱為「“1”編程動作」或「寫入禁止」，對被設為“1”編程對象之位元線BL自感測放大器20賦予與“1”資料對應之電壓(以下，記載為「電壓VBL1」)。以下，將與“0”編程動作對應之位元線記載為BL(“0”)，將與“1”編程動作對應之位元線記載為BL(“1”)。
編程驗證動作係於編程動作之後，讀出資料，並判定記憶胞電晶體MT之閾值電壓是否達到作為目標之目標位準之動作。
區塊選擇電晶體之導通/斷開動作係於編程循環之反覆動作結束之後，為了將對應於寫入對象之區塊BLK(以下，稱為「選擇區塊BLK」)之區塊選擇電晶體(32、34、及35)設為斷開狀態，而使區塊選擇電晶體之漏電降低而進行。藉由進行區塊選擇電晶體之導通/斷開動作，區塊選擇電晶體之閘極電壓下降至電壓VSS。
偽讀出動作係對字元線WL、以及選擇閘極線SGD及SGS等施加讀出動作時所施加之電壓之動作。於偽讀出動作中，與通常之讀出動作不同，不對位元線BL及源極線SL施加正電壓，亦不進行資料之讀出。再者，於偽讀出動作中，亦可讀出任意記憶胞電晶體MT之資料。
1.2.1關於寫入動作之整個流程 其次，使用圖5對寫入動作之整個流程進行說明。
如圖5所示，定序器16自未圖示之外部控制器接收寫入命令(指令、位址、寫入資料)(步驟S1)。
定序器16基於寫入命令，開始寫入動作，執行編程動作(步驟S2)。
定序器16當編程動作結束時，執行編程驗證動作(步驟S3)。
於未通過編程驗證動作之情形時(步驟S4_否(No))、即於成為“0”編程動作之對象之記憶胞電晶體MT之閾值電壓未達到目標位準之情形時，定序器16確認編程循環之次數是否達到預先設定之上限次數。
於編程循環之次數未達到上限次數之情形時(步驟S5_否)，返回至步驟S2，定序器16再次執行編程動作。另一方面，於編程循環之次數達到上限次數之情形時(步驟S5_是(Yes))，定序器16使編程循環結束。
又，於編程驗證動作已通過之情形時(步驟S4_是)，定序器16使編程循環結束。
定序器16當使編程循環結束時，執行區塊選擇電晶體之導通/斷開動作(步驟S6)。更具體而言，定序器16於編程循環結束後，於對字元線WL、以及選擇閘極線SGD及SGS施加電壓VSS之狀態下，將對應於選擇區塊BLK之電晶體32、34、及35設為斷開狀態。其後，定序器16於將電晶體32、34、及35暫時設為導通狀態之後，再次將電晶體32、34、及35設為斷開狀態。
定序器16於區塊選擇電晶體之導通/斷開動作執行後執行偽讀出(步驟S7)。藉此，結束寫入動作。
1.2.2關於寫入動作時之各配線之電壓 其次，使用圖6對寫入動作時之各配線之電壓進行說明。圖6之例表示於區塊BLK0為寫入對象之情形時之第1次編程循環(編程動作及編程驗證動作)、最後之編程循環中之編程驗證動作、區塊選擇電晶體之導通/斷開動作、及偽讀出動作。
如圖6所示，時刻t1～t5之期間表示第1次編程動作(參考符號“PGM”)，時刻t6～t9之期間表示第1次編程驗證動作(參考符號“P-VFY”)。又，時刻t10～t13之期間表示最後之編程驗證動作(參考符號“P-VFY”)，時刻t14～t16之期間表示區塊選擇電晶體之導通/斷開動作(參考符號“W-CLK”)，時刻t17～t19之期間表示偽讀出動作(參考符號“DM-RD”)。再者，編程驗證動作中之各配線之電壓與讀出動作中之各配線之電壓相同。
首先，於時刻t0，對應於區塊BLK0之區塊解碼器12a對信號線BLKSEL1施加電壓VBLKSEL而設為H位準，對未圖示之信號線BLKSEL1n施加電壓VSS而設為L位準。電壓VBLKSEL係將電晶體32、34、及35設為導通狀態之電壓。藉此，電晶體32a、34a、及35a被設為導通狀態，電晶體33a被設為斷開狀態。
其次，對第1次編程動作詳細地進行說明。
於時刻t1，感測放大器14對與“0”編程動作對應之位元線BL(“0”)施加電壓VSS，對與“1”編程動作對應之位元線BL(“1”)施加電壓VBL1。
列驅動器13對選擇區塊BLK之選擇串單元SU之選擇閘極線SGD(參考符號“選擇SGD”)施加電壓VSGD1。若將選擇電晶體ST1之閾值電壓設為Vtsg，則電壓VSD1為“VBL1＋Vtsg”以上之電壓，且為將選擇電晶體ST1設為導通狀態之電壓。另一方面，列驅動器13對選擇區塊BLK之非選擇串單元SU之選擇閘極線SGD(參考符號“非選擇SGD”)施加電壓VSS，而將對應之選擇電晶體ST1設為斷開狀態。又，列驅動器13對選擇串單元SU選擇閘極線SGS(參考符號“選擇SGS”)及非選擇串單元SU之選擇閘極線SGS(參考符號“非選擇SGS”)施加電壓VSS，而將選擇電晶體ST2設為斷開狀態。
又，對源極線SL經由例如源極線驅動器(未圖示)而施加電壓VCELSRC1(＞VSS)。
於時刻t2，列驅動器13對選擇串單元SU之選擇閘極線SGD施加電壓VSGD2。電壓VSD2為低於電壓VSGD1及電壓VBL1之電壓，且為使被施加電壓VSS之選擇電晶體ST1導通，但使被施加電壓VBL1之選擇電晶體ST1斷開之電壓。藉此，對應於位元線BL(“1”)之NAND串SR之通道變為浮動狀態。
於時刻t3，列驅動器13對選擇區塊BLK之非選擇字元線WL(參考符號“非選擇WL”)施加電壓VPASS。電壓VPASS為不管記憶胞電晶體MT之閾值電壓而將記憶胞電晶體MT設為導通狀態之電壓。又，列驅動器13對選擇區塊BLK之選擇字元線WL(參考符號“選擇WL”)施加電壓VPGM。電壓VPGM為用以將電子注入至電荷儲存層107之高電壓。電壓VPGM與電壓VPASS處於VPGM＞VPASS之關係。再者，列驅動器13亦可於對選擇字元線WL施加電壓VPASS之後，對選擇字元線WL施加電壓VPGM。
於對應於位元線BL(“0”)之NAND串SR中，選擇電晶體ST1變為導通狀態，因此連接於選擇字元線WL之記憶胞電晶體MT之通道電位變為VSS。因此，控制閘極與通道之間之電位差(VPGM－VSS)變大。其結果，電子被注入至電荷儲存層107，對應於位元線BL(“0”)之記憶胞電晶體MT之閾值電壓上升。
於對應於位元線BL(“1”)之NAND串SR中，選擇電晶體ST1變為斷開狀態，因此連接於選擇字元線WL之記憶胞電晶體MT之通道變為電性地浮動。如此一來，因與字元線WL等之電容耦合，而通道電位上升。因此，控制閘極與通道之間之電位差變得小於對應於位元線BL(“0”)之記憶胞電晶體MT。其結果，電子基本未注入至電荷儲存層107，對應於位元線BL(“1”)之記憶胞電晶體MT之閾值電壓被維持(閾值分佈位準越轉變為更高之分佈，則閾值電壓越不變動)。
於時刻t4～t5之期間內，執行恢復處理，編程動作結束。
其次，對第1次編程驗證動作詳細地進行說明。於時刻t6，列驅動器13對選擇串單元SU之選擇閘極線SGD及SGS施加電壓VSG，對選擇字元線WL施加讀出電壓VCGRV，對非選擇字元線WL施加電壓VREAD。電壓VSG為將選擇電晶體ST1及ST2設為導通狀態之電壓。電壓VCGRV為與讀出對象資料之閾值位準相應之電壓。電壓VREAD為於讀出動作時對非選擇字元線WL施加之電壓，控制閘極被施加了電壓VREAD之記憶胞電晶體MT與要保持之資料無關地變為導通狀態。電壓VCGRV與電壓VREAD處於VCGRV＜VREAD之關係。
於時刻t7，感測放大器14對位元線BL施加電壓VBL2。電壓VBL2為於讀出動作時對位元線BL施加之電壓。又，對源極線SL，經由源極線驅動器而施加電壓VCELSRC2。電壓VBL2與電壓VCELSRC2處於VBL2＞VCELSRC2(＞VSS)之關係。
於時刻t7～t8之期間內，感測放大器14例如感測於位元線BL中流動之電流。更具體而言，於成為讀出對象之記憶胞電晶體MT之閾值電壓為電壓VCGRV以上之情形時，記憶胞電晶體MT被設為斷開狀態(以下，稱為「斷開單元」)，基本不自對應之位元線BL向源極線SL流動電流。另一方面，於成為讀出對象之記憶胞電晶體MT之閾值電壓未達電壓VCGRV之情形時，記憶胞電晶體MT變為導通狀態(以下，稱為「導通單元」)，自對應之位元線BL向源極線SL流動電流。定序器16於導通單元之個數未達預先設定之個數之情形時，判定為已通過編程驗證動作，於導通單元之個數為預先設定之個數以上之情形時，判定為未通過編程驗證動作。
於時刻t8～t9內，進行恢復處理，編程驗證動作結束。再者，於記憶胞電晶體MT能夠保持2位元以上之資料，且執行複數個閾值位準之編程驗證動作之情形時，每個閾值位準地反覆進行時刻t6～t9。於該情形時，分別設定與閾值位準相應之電壓VCGRV。
於時刻t9～t10之期間內，執行複數次編程循環及最後之編程循環中之編程動作。
其次，對最後之編程循環中之編程驗證動作進行說明。時刻t10～t13中之動作與時刻t6～t9中之動作相同。於最後之編程驗證動作中，例如，導通單元之個數變為未達預先設定之個數，通過編程驗證動作。
於時刻t13～t14之期間內，若編程循環結束，則區塊解碼器12a對信號線BLKSEL1施加電壓VSS而設為L位準，對信號線BLKSEL1n施加電壓VBLKSEL而設為H位準。藉此，電晶體32a、34a、及35a被設為斷開狀態，電晶體33a被設為導通狀態。
其次，對區塊選擇電晶體之導通/斷開動作詳細地進行說明。
於時刻t14～t15之期間內，區塊解碼器12a對信號線BLKSEL1施加電壓VBLKSEL，對信號線BLKSEL1n施加電壓VSS。藉此，電晶體32a、34a、及35a被設為導通狀態，電晶體33a被設為斷開狀態。
於時刻t15～t16之期間內，區塊解碼器12a對信號線BLKSEL1施加電壓VSS而設為L位準，對信號線BLKSEL1n施加電壓VBLKSEL而設為H位準。藉此，電晶體32a、34a、及35a被設為斷開狀態，電晶體33a被設為導通狀態。
於時刻t16，區塊解碼器12a為了偽讀出動作而對信號線BLKSEL1施加電壓VBLKSEL，對信號線BLKSEL1n施加電壓VSS。
其次，對偽讀出動作詳細地進行說明。
於時刻t17，列驅動器13對選擇區塊BLK之選擇串單元SU之選擇閘極線SGD及SGS、以及非選擇串單元SU之選擇閘極線SGS施加電壓VSG。又，列驅動器13對選擇區塊BLK之選擇字元線WL及非選擇字元線施加電壓VREAD。再者，亦可代替對非選擇串單元SU之選擇閘極線SGS施加電壓VSG而對非選擇串單元SU之選擇閘極線SGD施加電壓VSG。
於時刻t18～t19內，又，進行恢復處理，偽讀出動作結束。
於時刻t19，區塊解碼器12a對信號線BLKSEL1施加電壓VSS而設為L位準，對信號線BLKSEL1n施加電壓VBLKSEL而設為H位準。藉此，電晶體32a、34a、及35a被設為斷開狀態，電晶體33a被設為導通狀態。
1.3關於本實施形態之效果 若為本實施形態之構成，則能夠提高可靠性。對本效果進行詳細敍述。
於三維地積層有記憶胞之NAND型快閃記憶體1中，構成NAND串SR之記憶胞電晶體MT之通道例如如圖3所示般成為共有半導體層105之構造。於此種構造之NAND型快閃記憶體1中，例如存在產生如圖7所示般之現象之情況。圖7表示讀出動作時之字元線WL、及NAND串SR之通道之電壓之一例。
如圖7所示，當執行讀出動作時，列驅動器13對所選擇之區塊BLK之非選擇之字元線WL施加電壓VREAD。此時，通道之電壓上升至VCELSRC2＋VBL2。但是，電壓(VCELSRC2＋VBL2)小於電壓VREAD，例如有數V左右之電壓差。當讀出資料確定時，列驅動器13使非選擇之字元線WL之電壓下降至接地電壓VSS。此時，NAND串SR之通道之電壓因與字元線WL之耦合而自接地電壓VSS下降至負電壓。於讀出動作後，將區塊BLK設為非選擇，結果字元線WL變為浮動狀態。於該狀態下，若負電壓之通道之電壓伴隨時間經過而恢復至接地電壓VSS，則字元線WL之電壓會因與NAND串SR之通道之耦合，而自接地電壓VSS上升。將該現象稱為逐漸增長(creep up)。
於因逐漸增長而字元線WL之電壓上升之狀態之區塊BLK中，於該區塊BLK中之記憶胞電晶體MT之控制閘極-通道間產生電位差，存在因讀出動作後之時間經過而閾值電壓偏移之情況。
而且，因逐漸增長而上升之字元線WL之電壓如圖7所示般伴隨時間經過恢復至接地電壓VSS。當於因逐漸增長而產生之字元線WL之電壓之變動恢復之後進一步經過時間時，上升後之記憶胞電晶體MT之閾值電壓恢復至原來之狀態。如此，記憶胞電晶體MT能夠採取閾值電壓為初始狀態之第1狀態、及閾值電壓受到逐漸增長之影響而偏移之第2狀態之兩個狀態。對此，讀出電壓例如被最佳化地設定為第2狀態，因此於可能產生逐漸增長之NAND型快閃記憶體1中，較佳為將記憶胞電晶體MT維持為第2狀態。
於寫入動作中，以編程驗證動作結束編程循環，但於編程循環結束後，進行區塊選擇電晶體之導通/斷開動作。與因該導通/斷開動作之影響而發生了讀出動作之情形相比，記憶胞電晶體MT自第2狀態至轉變為第1狀態為止之時間變短。因此，於寫入動作後之讀出動作中，因記憶胞電晶體MT之狀態轉變之影響而存在失效位元計數(FBC：fail bit count)增加，進行再讀出之重試讀出率(RRR：retry read rate)增加之傾向。
因此，於本實施形態之構成中，於寫入動作中於編程循環及區塊選擇電晶體之導通/斷開動作之後，執行偽讀出動作。藉此，於寫入動作後，能夠抑制記憶胞電晶體MT自第2狀態轉變為第1狀態之時間縮短。因此，於寫入動作後之讀出動作中，能夠抑制FBC及RRR之增加。因此，能夠提高半導體記憶裝置之可靠性。
進而，若為本實施形態之構成，則能夠藉由進行偽讀出動作，而抑制於寫入動作後之相對較短之期間內產生之閾值變動、即短期資料保持(STDR；short term data retention)。
進而，若為本實施形態之構成，則暫存器17內具有關於偽讀出動作之設定之暫存器位址，能夠設定偽讀出動作之有無。因此，能夠根據半導體記憶裝置1之用途，切換偽讀出動作之有無。
2.第2實施形態 其次，對第2實施形態進行說明。於第2實施形態中，對與第1實施形態不同之寫入動作之流程進行說明。以下，僅對與第1實施形態不同之點進行說明。
2.1關於寫入動作之整個流程 首先，使用圖8對寫入動作之整個流程進行說明。
如圖8所示，至步驟S1～S5為止之動作與第1實施形態之圖5相同。
定序器16當於步驟S4及S5中結束編程循環之後，再次執行編程動作(步驟S10)。亦即，定序器16於最後之編程動作結束之後，不進行編程驗證動作。例如，記憶胞電晶體MT能夠保持2位元之資料，且自閾值分佈低者起具有“Er”位準、“A”位準、“B”位準、“C”位準之4個分佈。於該情形時，定序器16亦可利用編程循環之反覆進行至“B”位準為止之編程動作，於通過編程驗證動作之後，不進行編程驗證動作地進行“C”位準之編程動作。再者，編程動作亦可不進行編程驗證動作地反覆進行複數次。
定序器16當步驟S10之編程動作結束時，與第1實施形態之圖5同樣地，執行區塊選擇電晶體之導通/斷開動作(步驟S6)。
定序器16於區塊選擇電晶體之導通/斷開動作執行後執行偽讀出(步驟S7)。藉此，結束寫入動作。
2.2關於寫入動作時之各配線之電壓 其次，使用圖9對寫入動作時之各配線之電壓進行說明。圖9之例表示區塊BLK0為寫入對象之情形時之最後之編程循環之編程驗證動作、編程循環後之最後之編程動作、區塊選擇電晶體之導通/斷開動作、及偽讀出動作。
如圖9所示，時刻t1～t4之期間表示最後之編程循環之編程驗證動作，時刻t5～t10之期間表示編程循環後之最後之編程動作。又，時刻t11～t13之期間表示區塊選擇電晶體之導通/斷開動作，時刻t14～t16之期間表示偽讀出動作。
時刻t1～t4中之編程驗證動作與第1實施形態之圖5中所說明之時刻t6～t9之期間內之動作相同。
時刻t5～t9中之編程動作與第1實施形態之圖5中所說明之時刻t1～t5之期間內之動作相同。再者，關於電壓VPGM，每當重複編程循環時電壓被升壓(step up)。例如，列驅動器13對選擇字元線WL施加電壓(VPGM＋DVPGM)。電壓DVPGM表示電壓VPGM之升壓電壓。
時刻t10～t12中之區塊選擇電晶體之導通/斷開動作與第1實施形態之圖5中所說明之時刻t14～t16之期間內之動作相同。
其次，對偽讀出動作進行說明。再者，偽讀出動作亦可與第1實施形態之圖5中所說明之時刻t17～t19之期間內之動作相同。
於時刻t13，列驅動器13對選擇區塊BLK之選擇串單元SU之選擇閘極線SGD及SGS、以及非選擇串單元SU之選擇閘極線SGD施加電壓VSG。又，列驅動器13對選擇區塊BLK之選擇字元線WL及非選擇字元線施加電壓VREAD。
於時刻t14～t15內，又，進行恢復處理，偽讀出動作結束。
於時刻t15，區塊解碼器12a對信號線BLKSEL1施加電壓VSS而設為L位準，對信號線BLKSEL1n施加電壓VBLKSEL而設為H位準。藉此，電晶體32a及34a被設為斷開狀態，電晶體33a被設為導通狀態。
2.3關於本實施形態之效果 根據本實施形態之構成，能夠獲得與第1實施形態相同之效果。
3.變化例等 上述實施形態之半導體記憶裝置包含：第1記憶體串(SR)，其包含分別串聯連接之第1選擇電晶體(ST1)、第1記憶胞(MT0)、第2記憶胞(MT1)、及第2選擇電晶體(ST2)；第1字元線(WL0)，其連接於第1記憶胞之閘極；第2字元線(WL1)，其連接於第2記憶胞之閘極；第1選擇閘極線(SGD)，其連接於第1選擇電晶體之閘極；第2選擇閘極線(SGS)，其連接於第2選擇電晶體之閘極；及控制電路(16)，其控制寫入動作。控制電路於對第1記憶胞之寫入動作中，反覆進行包含編程動作及編程驗證動作之編程循環，於編程循環之反覆結束之後，執行對第1及第2字元線施加將第1及第2記憶胞設為導通狀態之第1電壓(VREAD)，且對第1及第2選擇閘極線施加將第1及第2選擇電晶體設為導通狀態之第2電壓(VSG)之第1動作(偽讀出)。
藉由應用上述實施形態，能夠提供一種能提高可靠性之半導體記憶裝置。
再者，實施形態並不限定於上述說明之形態，能夠進行各種變化。
例如，於上述實施形態之偽讀出動作中，表示不對位元線BL施加電壓，而不讀出資料之情形，但例如亦可讀出任意記憶胞電晶體MT之資料。
進而，於上述實施形態之偽讀出動作中，施加於字元線WL之電壓亦可為與電壓VREAD不同之電壓。
進而，上述實施形態中之「連接」亦包含中間例如介置電晶體或電阻等其他某物而間接地連接之狀態。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，能於不脫離發明主旨之範圍內進行各種省略、替換及變更。該等實施形態或其變化包含於發明之範圍或主旨內，並且包含於申請專利範圍所記載之發明及其均等範圍內。
[相關申請案] 本申請案享有以日本專利申請案2017-252186號(申請日：2017年12月27日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧半導體記憶裝置10‧‧‧記憶胞陣列11‧‧‧列解碼器11a‧‧‧列解碼器11b‧‧‧列解碼器12a‧‧‧區塊解碼器12b‧‧‧區塊解碼器13‧‧‧列驅動器14‧‧‧感測放大器15‧‧‧電壓產生電路16‧‧‧定序器17‧‧‧暫存器20‧‧‧感測放大器32‧‧‧電晶體32a‧‧‧電晶體32b‧‧‧電晶體33‧‧‧電晶體33a‧‧‧電晶體33b‧‧‧電晶體34‧‧‧電晶體34a‧‧‧電晶體34b‧‧‧電晶體35a‧‧‧電晶體35b‧‧‧電晶體100‧‧‧半導體基板101‧‧‧n型井102‧‧‧p型井103‧‧‧n+型擴散層104‧‧‧配線層105‧‧‧半導體層106‧‧‧隧道絕緣膜107‧‧‧電荷儲存層108‧‧‧阻擋絕緣膜109‧‧‧接觸插塞110‧‧‧配線層BL‧‧‧位元線BL0～BL(N－1)‧‧‧位元線BLK0‧‧‧區塊BLK1‧‧‧區塊BLK2‧‧‧區塊BLK3‧‧‧區塊BLK4‧‧‧區塊BLK5‧‧‧區塊BLK6‧‧‧區塊BLK7‧‧‧區塊BLKSEL1‧‧‧信號線BLKSEL1n‧‧‧信號線BLKSEL2‧‧‧信號線BLKSEL2n‧‧‧信號線CGI‧‧‧信號線D1‧‧‧第1方向D2‧‧‧第2方向D3‧‧‧第3方向DM-RD‧‧‧參考符號LI‧‧‧源極線接觸件MP‧‧‧記憶體柱MT0‧‧‧記憶胞電晶體(第1記憶胞)MT1‧‧‧記憶胞電晶體(第2記憶胞)MT2‧‧‧記憶胞電晶體MT3‧‧‧記憶胞電晶體MT4‧‧‧記憶胞電晶體MT5‧‧‧記憶胞電晶體MT6‧‧‧記憶胞電晶體MT7‧‧‧記憶胞電晶體PGM‧‧‧參考符號P-VFY‧‧‧參考符號RA‧‧‧列位址S1‧‧‧寫入命令接收S2‧‧‧編程動作S3‧‧‧編程驗證動作S4‧‧‧通過了驗證？S5‧‧‧編程循環達到上限次數？S6‧‧‧區塊選擇電晶體導通/斷開動作S7‧‧‧偽讀出動作SGD‧‧‧選擇閘極線(第1選擇閘極線)SGD0～SGD3‧‧‧選擇閘極線SGS‧‧‧選擇閘極線(第2選擇閘極線)SGS0～SGS3‧‧‧選擇閘極線SL‧‧‧源極線SR‧‧‧NAND串(第1記憶體串)ST1‧‧‧選擇電晶體(第1選擇電晶體)ST2‧‧‧選擇電晶體(第2選擇電晶體)SU0‧‧‧串單元SU1‧‧‧串單元SU2‧‧‧串單元SU3‧‧‧串單元t0‧‧‧時刻t1‧‧‧時刻t2‧‧‧時刻t3‧‧‧時刻t4‧‧‧時刻t5‧‧‧時刻t6‧‧‧時刻t7‧‧‧時刻t8‧‧‧時刻t9‧‧‧時刻t10‧‧‧時刻t11‧‧‧時刻t12‧‧‧時刻t13‧‧‧時刻t14‧‧‧時刻t15‧‧‧時刻t16‧‧‧時刻t17‧‧‧時刻t18‧‧‧時刻t19‧‧‧時刻VBL1‧‧‧電壓VBL2‧‧‧電壓VBLKSEL‧‧‧電壓VCELSRC1‧‧‧電壓VCELSRC2‧‧‧電壓VCELSRC2＋VBL2‧‧‧電壓VCGRV‧‧‧電壓VPASS‧‧‧電壓VPGM‧‧‧電壓VPGM＋DVPGM‧‧‧電壓VREAD‧‧‧電壓(第1電壓)VSG‧‧‧電壓(第2電壓)VSGD1‧‧‧電壓VSGD2‧‧‧電壓VSS‧‧‧電壓(接地電壓)W-CLK‧‧‧參考符號WL‧‧‧字元線WL0‧‧‧字元線(第1字元線)WL1‧‧‧字元線(第2字元線)WL2‧‧‧字元線WL3‧‧‧字元線WL4‧‧‧字元線WL5‧‧‧字元線WL6‧‧‧字元線WL7‧‧‧字元線
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶胞陣列之剖視圖。 圖4係表示第1實施形態之半導體記憶裝置所具備之列解碼器之連接的圖。 圖5係第1實施形態之半導體記憶裝置中之寫入動作之流程圖。 圖6係表示第1實施形態之半導體記憶裝置中之寫入動作時之各配線之電壓的時序圖。 圖7係表示讀出動作中之字元線與NAND串之通道之電壓之時序圖的一例。 圖8係表示第2實施形態之半導體記憶裝置中之寫入動作時之各配線之電壓的時序圖。 圖9係表示第2實施形態之半導體記憶裝置中之寫入動作時之各配線之電壓的時序圖。
S1‧‧‧寫入命令接收
S2‧‧‧編程動作
S3‧‧‧編程驗證動作
S4‧‧‧通過了驗證？
S5‧‧‧編程循環達到上限次數？
S6‧‧‧區塊選擇電晶體導通/斷開動作
S7‧‧‧偽讀出動作

Claims (8)

  1. 一種半導體記憶裝置，其具備：第1記憶體串，其包含分別串聯連接之第1選擇電晶體、第1記憶胞、第2記憶胞、及第2選擇電晶體；第1字元線，其連接於上述第1記憶胞之閘極；第2字元線，其連接於上述第2記憶胞之閘極；第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；及控制電路，其控制寫入動作；且上述控制電路於對上述第1記憶胞之上述寫入動作中，反覆進行包含編程動作及編程驗證動作之編程循環，於上述編程循環之上述反覆結束之後，執行對上述第1及第2字元線施加將上述第1及第2記憶胞設為導通狀態之第1電壓，且對上述第1及第2選擇閘極線施加將上述第1及第2選擇電晶體設為導通狀態之第2電壓之第1動作；上述半導體記憶裝置進而具備：驅動電路，其經由第1電晶體連接於上述第1字元線，經由第2電晶體連接於上述第1選擇閘極線，且經由第3電晶體連接於上述第2選擇閘極線；信號線，其共通地連接於上述第1至第3電晶體之閘極；及解碼器電路，其連接有上述信號線；且上述控制電路於上述編程循環之上述反覆結束之後，執行第2動作，並於執行上述第2動作之後執行上述第1動作，上述第2動作係對上述信號 線施加將上述第1至第3電晶體設為導通狀態之第3電壓，並於施加上述第3電壓之後對上述信號線施加將上述第1至第3電晶體設為斷開狀態之低於上述第3電壓之第4電壓。
  2. 如請求項1之半導體記憶裝置，其中於對上述第1記憶胞之上述寫入動作中之上述編程驗證動作中，對上述第1字元線施加讀出電壓，對上述第2字元線施加上述第1電壓，且對上述第1及第2選擇閘極線施加上述第2電壓。
  3. 如請求項1之半導體記憶裝置，其進而具備：第2記憶體串，其包含分別串聯連接之第3選擇電晶體、第3記憶胞、第4記憶胞、及第4選擇電晶體；第3選擇閘極線，其連接於上述第3選擇電晶體之閘極；及第4選擇閘極線，其連接於上述第4選擇電晶體之閘極；且上述第1字元線連接於上述第3記憶胞之閘極，上述第2字元線連接於上述第4記憶胞之閘極，於對上述第1記憶胞之上述寫入動作中，於上述編程循環之上述反覆期間，上述第3及第4選擇電晶體被設為斷開狀態，於上述第1動作中，對上述第3選擇閘極線及上述第4選擇閘極線中之至少一者施加上述第2電壓。
  4. 如請求項2之半導體記憶裝置，其進而具備：第2記憶體串，其包含分別串聯連接之第3選擇電晶體、第3記憶胞、第4記憶胞、及第4選擇電晶體； 第3選擇閘極線，其連接於上述第3選擇電晶體之閘極；及第4選擇閘極線，其連接於上述第4選擇電晶體之閘極；且上述第1字元線連接於上述第3記憶胞之閘極，上述第2字元線連接於上述第4記憶胞之閘極，於對上述第1記憶胞之上述寫入動作中，於上述編程循環之上述反覆期間，上述第3及第4選擇電晶體被設為斷開狀態，於上述第1動作中，對上述第3選擇閘極線及上述第4選擇閘極線中之至少一者施加上述第2電壓。
  5. 如請求項1至4之任一半導體記憶裝置，其中上述控制電路依次執行上述編程動作及上述第2動作。
  6. 一種半導體記憶裝置，其具備：第1記憶體串，其包含分別串聯連接之第1選擇電晶體、第1記憶胞、第2記憶胞、及第2選擇電晶體；第1字元線，其連接於上述第1記憶胞之閘極；第2字元線，其連接於上述第2記憶胞之閘極；第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；及控制電路，其控制寫入動作；且上述控制電路於對上述第1記憶胞之上述寫入動作中，反覆進行包含編程動作及編程驗證動作之編程循環，於上述編程循環之上述反覆結束之後，執行對上述第1及第2字元線施加將上述第1及第2記憶胞設為導通狀態之第1電壓，且對上述第1及第2選擇閘極線施加將上述第1及第2選擇電 晶體設為導通狀態之第2電壓之第1動作；其中於對上述第1記憶胞之上述寫入動作中之上述編程驗證動作中，對上述第1字元線施加讀出電壓，對上述第2字元線施加上述第1電壓，且對上述第1及第2選擇閘極線施加上述第2電壓。
  7. 如請求項6之半導體記憶裝置，其進而具備：第2記憶體串，其包含分別串聯連接之第3選擇電晶體、第3記憶胞、第4記憶胞、及第4選擇電晶體；第3選擇閘極線，其連接於上述第3選擇電晶體之閘極；及第4選擇閘極線，其連接於上述第4選擇電晶體之閘極；且上述第1字元線連接於上述第3記憶胞之閘極，上述第2字元線連接於上述第4記憶胞之閘極，於對上述第1記憶胞之上述寫入動作中，於上述編程循環之上述反覆期間，上述第3及第4選擇電晶體被設為斷開狀態，於上述第1動作中，對上述第3選擇閘極線及上述第4選擇閘極線中之至少一者施加上述第2電壓。
  8. 一種半導體記憶裝置，其具備：第1記憶體串，其包含分別串聯連接之第1選擇電晶體、第1記憶胞、第2記憶胞、及第2選擇電晶體；第1字元線，其連接於上述第1記憶胞之閘極；第2字元線，其連接於上述第2記憶胞之閘極；第1選擇閘極線，其連接於上述第1選擇電晶體之閘極；第2選擇閘極線，其連接於上述第2選擇電晶體之閘極；及 控制電路，其控制寫入動作；且上述控制電路於對上述第1記憶胞之上述寫入動作中，反覆進行包含編程動作及編程驗證動作之編程循環，於上述編程循環之上述反覆結束之後，執行對上述第1及第2字元線施加將上述第1及第2記憶胞設為導通狀態之第1電壓，且對上述第1及第2選擇閘極線施加將上述第1及第2選擇電晶體設為導通狀態之第2電壓之第1動作；上述半導體記憶裝置進而具備：第2記憶體串，其包含分別串聯連接之第3選擇電晶體、第3記憶胞、第4記憶胞、及第4選擇電晶體；第3選擇閘極線，其連接於上述第3選擇電晶體之閘極；及第4選擇閘極線，其連接於上述第4選擇電晶體之閘極；且上述第1字元線連接於上述第3記憶胞之閘極，上述第2字元線連接於上述第4記憶胞之閘極，於對上述第1記憶胞之上述寫入動作中，於上述編程循環之上述反覆期間，上述第3及第4選擇電晶體被設為斷開狀態，於上述第1動作中，對上述第3選擇閘極線及上述第4選擇閘極線中之至少一者施加上述第2電壓。
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