JP2021039810A - メモリシステム - Google Patents

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Abstract

【課題】動作信頼性を向上出来るメモリシステムを提供する。【解決手段】一実施形態のメモリシステムは、複数のメモリセルを備える半導体メモリと、半導体メモリに対するアクセスから第１時間が経過した際に、第１読み出しコマンドシーケンスを発行し、第２時間が経過した際に第２読み出しコマンドシーケンスを発行可能なコントローラとを具備する。コントローラが第１読み出しコマンドシーケンスを発行した際には、半導体メモリは、メモリセルに対して第１電圧と第２電圧を印加する。コントローラが第２読み出しコマンドシーケンスを発行した際には、半導体メモリは、メモリセルに対して第３電圧と第４電圧を印加する。【選択図】図７

Description

実施形態は、メモリシステムに関する。
メモリセルが三次元に配列された半導体メモリが知られている。
特開２０１１−１００５１９号公報
動作信頼性を向上出来るメモリシステムを提供する。
本実施形態のメモリシステムは、データを保持可能な複数のメモリセルを備える半導体メモリと、半導体メモリに対するアクセスから第１時間が経過した際に、メモリセルからデータを読み出すための第１読み出しコマンドシーケンスを発行し、第１時間と異なる第２時間が経過した際に第２読み出しコマンドシーケンスを発行可能なコントローラとを具備する。メモリセルは、２ビット以上のデータを保持可能である。コントローラが第１読み出しコマンドシーケンスを発行した際には、半導体メモリは、メモリセルに対して第１電圧と第１電圧とは異なる第２電圧を印加する。コントローラが第２読み出しコマンドシーケンスを発行した際には、半導体メモリは、メモリセルに対して第２電圧とは異なる第３電圧と第１電圧及び第３電圧とは異なる第４電圧を印加する。第３電圧は第１電圧よりも大きく、第４電圧は第２電圧よりも小さい。第１読み出しコマンドシーケンス及び第２読み出しコマンドシーケンスは、メモリセルの保持するデータにおける２ビット以上のうちの同一ビットを読み出す。
図１は、第１実施形態に係るメモリシステムのブロック図。 図２は、第１実施形態に係るブロックの回路図。 図３は、第１実施形態に係るブロックの断面図。 図４は、第１実施形態に係るメモリセルの閾値分布を示すグラフ。 図５は、第１実施形態に係る直近アクセス時刻テーブルの概念図。 図６は、第１実施形態に係る追加コマンドテーブルの概念図。 図７は、第１実施形態に係る読み出し及び書き込み動作のフローチャート。 図８Ａは、第１実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図８Ｂは、第１実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。 図９は、第１実施形態に係る読み出し動作とシフト量の関係を示すテーブルの概念図。 図１０Ａは、メモリセルの閾値分布のシフトを示すグラフ。 図１０Ｂは、第１実施形態に係る直近のアクセスからの経過時間とフェイルビット数との関係を示す図。 図１１は、第２実施形態に係る読み出し及び書き込み動作のフローチャート。 図１２は、第２実施形態に係る直近のアクセスからの経過時間とフェイルビット数との関係を示す図。 図１３は、第３実施形態に係る追加コマンドテーブルの概念図。 図１４Ａは、第６実施形態に係る追加コマンドテーブルの概念図。 図１４Ｂは、第６実施形態に係る読み出し及び書き込み動作のフローチャート。 図１５は、第７実施形態に係るメモリシステムのブロック図。 図１６は、第７実施形態に係る基準値情報の概念図。 図１７は、第７実施形態に係る読み出し及び書き込み動作のフローチャート。 図１８は、第８実施形態に係る読み出し動作時におけるコマンドシーケンスと各種信号のタイミングチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。
１．第１実施形態
第１実施形態に係るメモリシステムについて説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成について
１．１．１ メモリシステムの全体構成について
まず、本実施形態に係るメモリシステムの大まかな全体構成について、図１を用いて説明する。
図示するようにメモリシステム１は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、コントローラ２００は例えばＳｏＣ（system on chip）等であっても良い。
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した要求に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインターフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信を行う。
１．１．２ コントローラ２００の構成について
引き続き図１を用いて、コントローラ２００の構成の詳細について説明する。図１に示すようにコントローラ２００は、ホストインターフェース回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインターフェース回路２５０、ＥＣＣ（Error Checking and Correcting）回路２６０、及びタイマ２７０を備えている。
ホストインターフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した要求及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
プロセッサ２３０は、コントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から読み出し要求を受信した際には、それに応答して、ＮＡＮＤインターフェース回路２５０に対して読み出しコマンドを発行するように命令する。書き込み及び消去の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な処理を実行する。なお、以下で説明するコントローラ２００の動作はプロセッサがソフトウェア（ファームウェア）を実行することによって実現されても良いし、またはハードウェアで実現されても良い。
ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインターフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
バッファメモリ２４０は、書き込みデータや読み出しデータを一時的に保持する。
内蔵メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。管理テーブルには、例えばＮＡＮＤ型フラッシュメモリ１００に対する直近アクセス時刻を管理する直近アクセス時刻テーブル２２１、読み出し動作に対して条件の設定、及び、特定の処理などを、追加で宣言するコマンドを管理する追加コマンドテーブル２２２等が含まれる。内蔵メモリ２２０はまた、基準値情報２２３を保持する。基準値情報２２３は、直近のアクセスからの経過時間Δｔの第１基準値Δｔ１及び第２基準値Δｔ２（Δｔ１＜Δｔ２）を含む。これらのテーブル２２１、２２２、及び基準値情報２２３の詳細については後述する。
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正処理を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
タイマ２７０は、現在時刻の取得、メモリシステム１の各種動作に関連する時間の計測などを行う。なお、タイマ２７０がコントローラ２００の外部にある場合であってもよい。この場合には、タイマ２７０とコントローラ２００とが接続され、タイマ２７０で得られた計測結果がコントローラ２００に送信される。
１．１．３ ＮＡＮＤ型フラッシュメモリ１００の構成について
１．１．３．１ ＮＡＮＤ型フラッシュメモリ１００の全体構成について
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ回路１３０、センスアンプ１４０、アドレスレジスタ１５０、コマンドレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。図１では一例として４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。そしてメモリセルアレイ１１０は、コントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいてブロックＢＬＫ０〜ＢＬＫ３のいずれかを選択し、更に選択されたブロックＢＬＫのロウ方向を選択する。
ドライバ回路１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読み出し時には、メモリセルアレイ１１０から読み出されたデータをセンスし、必要な演算を行う。そして、このデータＤＡＴをコントローラ２００に出力する。データの書き込み時には、コントローラ２００から受信した書き込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
アドレスレジスタ１５０は、コントローラ２００から受信したアドレスＡＤＤを保持する。このアドレスＡＤＤには、前述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。コマンドレジスタ１６０は、コントローラ２００から受信したコマンドＣＭＤを保持する。
シーケンサ１７０は、レジスタ１５０及び１６０に保持された種々の情報に基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
１．１．３．２ ブロックＢＬＫの構成について
次に、上記ブロックＢＬＫの構成について図２を用いて説明する。図示するように、ブロックＢＬＫは例えば４つのストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリング１０を含む。
ＮＡＮＤストリング１０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。もちろん、ストリングユニット毎に異なるセレクトゲート線ＳＧＳ０〜ＳＧＳ３に接続されても良い。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。
また、メモリセルアレイ１１０内において同一列にあるＮＡＮＤストリング１０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、但し（Ｌ−１）は２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のブロックＢＬＫ間でＮＡＮＤストリング１０を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、且つ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリング１０を複数含む。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを複数含む。そしてメモリセルアレイ１１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫを複数含む。
本例では、１つのメモリセルトランジスタＭＴが例えば３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶ。そして、同一のストリングユニットＳＵにおいて同一のワード線ＷＬに接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。つまり、１本のワード線ＷＬには３ページが割り当てられる。よって、「ページ」とは、同一ワード線に接続されたメモリセルによって形成されるメモリ空間の一部、と定義することも出来る。そして、データの書き込み及び読み出しは、このページ毎に行われる。本例の場合、１つのストリングユニットＳＵは８本のワード線を含むので、各ストリングユニットＳＵは（３×８）＝２４ページを含み、１つのブロックＢＬＫは４つのストリングユニットＳＵを含むので、各ブロックは（２４×４）＝９６ページを含む。
図３は、ブロックＢＬＫの一部領域の断面図である。図示するように、ｐ型ウェル領域２０上に、複数のＮＡＮＤストリング１０が形成されている。すなわち、ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する例えば４層の配線層２７、ワード線ＷＬ０〜ＷＬ７として機能する８層の配線層２３、及びセレクトゲート線ＳＧＤとして機能する例えば４層の配線層２５が、順次積層されている。積層された配線層間には、図示せぬ絶縁膜が形成されている。
そして、これらの配線層２５、２３、２７を貫通してウェル領域２０に達するピラー状の導電体３１が形成されている。導電体３１の側面には、ゲート絶縁膜３０、電荷蓄積層（絶縁膜）２９、及びブロック絶縁膜２８が順次形成され、これらによってメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２が形成されている。導電体３１は、ＮＡＮＤストリング１０の電流経路として機能し、各トランジスタのチャネルが形成される領域となる。そして導電体３１の上端は、コンタクトプラグ３９を介して、ビット線ＢＬとして機能する金属配線層３２に接続される。
ウェル領域２０の表面領域内には、ｎ＋型不純物拡散層３３が形成されている。拡散層３３上にはコンタクトプラグ３５が形成され、コンタクトプラグ３５は、ソース線ＳＬとして機能する金属配線層３６に接続される。更に、ウェル領域２０の表面領域内には、ｐ＋型不純物拡散層３４が形成されている。拡散層３４上にはコンタクトプラグ３７が形成され、コンタクトプラグ３７は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線層３８に接続される。ウェル配線ＣＰＷＥＬＬは、ウェル領域２０を介して導電体３１に電位を印加するための配線である。
以上の構成が、図３を記載した紙面の奥行き方向に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１０の集合によってストリングユニットＳＵが形成される。
図４は、各メモリセルトランジスタＭＴの取り得るデータ、閾値分布、及び読み出し時に用いる電圧について示したダイアグラムである。
図示するようにメモリセルトランジスタＭＴは、閾値電圧に応じて８個の状態を取ることが出来る。この８個の状態を、閾値電圧の低いものから順に、“Ｅｒ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、…及び“Ｇ”状態と呼ぶことにする。
“Ｅｒ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ未満であり、データの消去状態に相当する。“Ａ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＡ以上であり且つＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＢ以上であり且つＶＣ（＞ＶＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＣ以上であり且つＶＤ（＞ＶＣ）未満である。“Ｄ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＤ以上であり且つＶＥ（＞ＶＤ）未満である。“Ｅ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＥ以上であり且つＶＦ（＞ＶＥ）未満である。“Ｆ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＦ以上であり且つＶＧ（＞ＶＦ）未満である。“Ｇ”状態のメモリセルトランジスタＭＴの閾値電圧は、電圧ＶＧ以上であり且つＶＲＥＡＤ未満である。このように分布する８個の状態のうちで、“Ｇ”状態が、閾値電圧の最も高い状態である。なおＶＲＥＡＤは、読み出し動作時において非選択ワード線に印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＴをオンさせる電圧である。
また上記閾値分布は、前述のlowerビット、middleビット、及びupperビットからなる３ビット（３ページ）データを書き込むことで実現される。すなわち、上記８つの状態と、lowerビット、middleビット、及びupperビットとの関係は、次の通りである。
“Ｅｒ”状態：“１１１”（“upper/middle/lower”の順で表記）
“Ａ”状態：“１１０”
“Ｂ”状態：“１００”
“Ｃ”状態：“０００”
“Ｄ”状態：“０１０”
“Ｅ”状態：“０１１”
“Ｆ”状態：“００１”
“Ｇ”状態：“１０１”
このように、閾値分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
従って、lowerビットを読み出す際には、lowerビットの値（“０” or “１”）が変化する境界に相当する電圧を用いれば良く、このことはmiddleビット及びupperビットでも同様である。
すなわち、図４に示すようにlowerページ読み出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｄ”状態と“Ｅ”状態とを区別する電圧ＶＥを読み出し電圧として用いる。電圧ＶＡ及びＶＥを用いた読み出し動作を、それぞれ読み出し動作ＡＲ及びＥＲと呼ぶ。
middleページ読み出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢ、“Ｃ”状態と“Ｄ”状態とを区別する電圧ＶＤ、及び“Ｅ”状態と“Ｆ”状態とを区別する電圧ＶＦを読み出し電圧として用いる。電圧ＶＢ、ＶＤ、及びＶＦを用いた読み出し動作を、それぞれ読み出し動作ＢＲ、ＤＲ、及びＦＲと呼ぶ。
そしてupperページ読み出しは、“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣ、及び“Ｆ”状態と“Ｇ”状態とを区別する電圧ＶＧを読み出し電圧として用いる。電圧ＶＣ及びＶＧを用いた読み出し動作を、それぞれ読み出し動作ＣＲ及びＧＲと呼ぶ。
なおデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことが出来る。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という2011年9月18日に出願された米国特許出願13/235,389号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という2010年1月27日に出願された米国特許出願12/694,690号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という2012年5月30日に出願された米国特許出願13/483,610号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
更に、メモリセルアレイ１１０の構成についてはその他の構成であっても良い。すなわちメモリセルアレイ１１０の構成については、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
１．１．４ 直近アクセス時刻テーブル２２１について
次に、本実施形態に係る直近アクセス時刻テーブル２２１について説明する。前述の通りコントローラ２００は、例えばメモリ２２０においてテーブル２２１を保持する。
テーブル２２１は、コントローラ２００が発行した直近のアクセス時刻を、例えばブロックＢＬＫ毎に保持する。テーブル２２１の概念につき、図５を用いて説明する。図５はテーブル２２１の一例の概念図である。
図示するようにテーブル２２１は、複数（図５の例では４個）のエントリを有する。各エントリには、物理ブロックアドレスＢＡ（単に物理アドレスＢＡと呼ぶ）と、これらの物理アドレスＢＡに対応するブロックＢＬＫに対する直近アクセス時刻が保持される。例えば図５の例であると、物理アドレスＢＡ０が割り当てられたブロックＢＬＫへの直近アクセス時刻はＴＩＭＥ＿０である。物理アドレスＢＡ１が割り当てられたブロックＢＬＫへの直近アクセス時刻はＴＩＭＥ＿１である。そして物理アドレスＢＡ３が割り当てられたブロックＢＬＫへの直近アクセス時刻はＴＩＭＥ＿３である。
ＴＩＭＥ＿０、ＴＩＭＥ＿１及びＴＩＭＥ＿３は、例えば２０１９年１月１日 ００：００：００のように、日付及び時刻情報を含む。なお、図５の例では、物理アドレスＢＡ２に対応する直近アクセス時刻は設定されていない。これは電源投入後、物理アドレスＢＡ２が割り当てられたブロックＢＬＫにアクセスがされていないことを意味する。
なお、テーブル２２１における「アクセス」とは、ブロックＢＬＫに対するデータの読み出しまたは書き込みを指す。また、直近アクセス時刻とは、該当ブロックＢＬＫに対する読み出しコマンドまたは書き込みコマンドがコントローラ２００からＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００に送信されるときの時刻を指す。より具体的には、コマンドが例えばＮＡＮＤインターフェース回路２５０からＮＡＮＤバス上に出力されるタイミングの時刻を指す。もちろん、これらの時刻に限らず、コントローラ２００内部においてプロセッサ２３０がＮＡＮＤインターフェース回路２５０にコマンド発行を命令するタイミング等、コマンド発行にかかわる種々のタイミングであってよい。
また、図５の例では、テーブル２２１は、物理アドレスＢＡ２のように未アクセスのブロックＢＬＫの情報も保持する場合を例に説明した。しかしコントローラ２００は、アクセスのあったブロックＢＬＫの情報を保持し、未アクセスのブロックＢＬＫの情報を保持しないように構成されてもよい。この場合には、ブロックＢＬＫに最初のアクセスがなされたタイミングにおいて、コントローラ２００がテーブル２２１においてエントリを追加し、当該ブロックＢＬＫについての直近アクセス時刻を記憶させてもよい。
１．１．５ 追加コマンドテーブル２２２について
次に、本実施形態に係る追加コマンドテーブル２２２について説明する。前述の通りコントローラ２００は、例えばメモリ２２０においてテーブル２２２を保持する。
コントローラ２００は、あるブロックＢＬＫからデータを読み出す際に、当該ブロックＢＬＫに対する直近のアクセスからの経過時間Δｔに応じて、通常の読み出しコマンドシーケンスに追加コマンドを付加する。テーブル２２２は、この経過時間Δｔと、付加すべき追加コマンドとの関係を保持する。テーブル２２２の概念につき、図６を用いて説明する。図６はテーブル２２２の一例の概念図である。
図示するようにテーブル２２２は、複数（図６の例では３個）のエントリを有する。各エントリには、直近のアクセスからの経過時間Δｔと、経過時間Δｔに応じて通常の読み出しコマンドシーケンスに付加される追加コマンドを示す情報が保持される。図６の例であると、経過時間Δｔが基準値Δｔ１未満の場合、追加コマンドＣＭＤ＿Ｔが付加される。経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下の場合、追加コマンドは付加されない。そして経過時間Δｔが基準値Δｔ２より大きい場合、追加コマンドＣＭＤ＿Ｔが付加される。基準値Δｔ１及びΔｔ２は、前述の基準値情報２２３に含まれる情報である。またコマンドＣＭＤ＿Ｔは、読み出し電圧を制御するためのコマンドである。この点については、後述する１．２の項において詳細に説明する。
上記構成のテーブル２２２、及び基準値情報２２３は、例えばＮＡＮＤ型フラッシュメモリ１００のいずれかのブロックＢＬＫに保持される。そして、例えば電源投入直後等に、コントローラ２００によって読み出され、メモリ２２０等に保持される。
１．２ 読み出し及び書き込み動作について
次に、本実施形態に係るデータの読み出し及び書き込み動作について説明する。
１．２．１ コントローラ２００の動作
まず、コントローラ２００の動作について説明する。図７は、読み出し及び書き込み動作時におけるコントローラ２００の動作を示すフローチャートである。
図７に示すように、コントローラ２００のホストインターフェース回路２１０は、ホスト機器３００から読み出しまたは書き込み要求を受信する（ステップＳ１０）。すると、コントローラ２００の例えばプロセッサ２３０は、受信した要求が読み出し要求かどうかを判断する（ステップＳ１１）。
ホスト機器３００から受信した要求が読み出し要求であった場合（ステップＳ１１、ＹＥＳ）、読み出し要求に応答して、コントローラ２００の例えばプロセッサ２３０は、内部処理を行って読み出しコマンドの発行準備を行う（ステップＳ１２）。内部処理の一例は、ホスト機器３００から受信した論理アドレスの物理アドレスへの変換などを含む。
読み出しコマンドの発行準備を完了すると、コントローラ２００の例えばプロセッサ２３０は、タイマ２７０から現在時刻を取得する（ステップＳ１３）。そして、アクセス対象ブロックＢＬＫに対する直近のアクセスからの経過時間Δｔを算出する（ステップＳ１４）。具体的には、プロセッサ２３０は、ステップＳ１２で取得された物理アドレスＢＡに対する直近アクセス時刻と、タイマ２７０で取得された時刻との差分に基づいて経過時間Δｔを算出する。直近アクセス時刻は、前述のテーブル２２１から取得される。
次にコントローラ２００の例えばプロセッサ２３０は、経過時間Δｔを、基準値Δｔ１及びΔｔ２と比較する（ステップＳ１５）。比較の結果、経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下であった場合（ステップＳ１５、ＹＥＳ）、コントローラ２００の例えばプロセッサ２３０は、前述のテーブル２２２に基づいて、第１読み出しコマンドシーケンスを発行するようにＮＡＮＤインターフェース回路２５０に命令する。この命令に基づいて、ＮＡＮＤインターフェース回路２５０は、第１読み出しコマンドシーケンスを発行する（ステップＳ１６）。
第１読み出しコマンドシーケンスは、追加コマンドを含まない通常のコマンドシーケンスであり、例えば下記の通りである。
＜00h＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜30h＞
すなわち、まずコマンド“００ｈ”によってアドレス入力が宣言され、続いて５サイクルにわたってアドレスＡＤＤが入力される。このアドレスＡＤＤによって、読み出し対象となるブロックＢＬＫとページが指定される。そして、コマンド“３０ｈ”が入力されることでシーケンサ１７０はメモリセルからのデータの読み出しを開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる。なおビジー状態とは、ＮＡＮＤ型フラッシュメモリ１００が外部から通常のコマンド（割り込み用のコマンドを除くコマンド）を受信できない状態であり、レディ状態は受信可能な状態を意味する。
引き続き、コントローラ２００の例えばプロセッサ２３０は、第１読み出しコマンドシーケンスがコントローラ２００からＮＡＮＤバスに送信されるタイミングにおける時刻を、タイマ２７０から取得する（ステップＳ１９）。そしてコントローラ２００の例えばプロセッサ２３０は、テーブル２２１における当該物理アドレスＢＡに対応する直近アクセス時刻を、ステップＳ１９で取得した時刻に更新する（ステップＳ２０）。
ステップＳ１５の結果、経過時間Δｔが基準値Δｔ１未満または基準値Δｔ２より大きい場合（ステップＳ１５、ＮＯ）、コントローラ２００の例えばプロセッサ２３０は、テーブル２２２に基づいて、追加コマンドを含む第２読み出しコマンドシーケンスを発行するようにＮＡＮＤインターフェース回路２５０に命令する。この命令に基づいて、ＮＡＮＤインターフェース回路２５０は、第２読み出しコマンドシーケンスを発行する（ステップＳ１７）。
第２読み出しコマンドシーケンスは例えば下記の通りである。
＜XXh＞＜00h＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜30h＞
すなわち、第１読み出しコマンドシーケンスの先頭に追加コマンド“ＸＸｈ”を付加したものである。“ＸＸｈ”は読み出し電圧をシフトさせる命令を宣言するものである。その後、前述のステップＳ１９及びＳ２０の動作が実行される。
ホスト機器３００から受信した要求が書き込み要求であった場合（ステップＳ１１、ＮＯ）、コントローラ２００の例えばプロセッサ２３０は、書き込み動作に必要な内部処理を行い、ＮＡＮＤインターフェース回路２５０は、書き込みコマンドシーケンスを発行する（ステップＳ１８）。
書き込みコマンドシーケンスは例えば下記の通りである。
＜80h＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜DAT＞＜DAT＞…＜10h＞
すなわち、まずコマンド“８０ｈ”によってアドレス入力が宣言され、続いて５サイクルにわたってアドレスＡＤＤが入力される。このアドレスＡＤＤによって、書き込み対象となるブロックＢＬＫとページが指定される。そして、書き込みデータＤＡＴが入力され、その後にコマンド“１０ｈ”が入力されることでシーケンサ１７０はメモリセルへのデータの書き込みを開始し、ＮＡＮＤ型フラッシュメモリ１００はビジー状態となる。そして、書き込みコマンドシーケンスがコントローラ２００からＮＡＮＤバスに送信されるタイミングにおいて、前述のステップＳ１９及びＳ２０が実行される。
１．２．２ ＮＡＮＤ型フラッシュメモリ１００の動作
次に、読み出し動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作について説明する。以下では、middleページデータを読み出す場合を例に挙げて説明する。
＜読み出しコマンドシーケンスが追加コマンド“ＸＸｈ”を含まない場合＞
まず、図８Ａを用いて、コントローラ２００が追加コマンド“ＸＸｈ”を発行しなかった場合、すなわち第１読み出しコマンドシーケンスを発行した場合のＮＡＮＤ型フラッシュメモリ１００の動作について説明する。図８Ａは、コマンド、レディ／ビジー信号Ｒ／Ｂ、非選択ワード線ＷＬ電圧、及び選択ワード線ＷＬ電圧のタイミングチャートである。図８Ａでは、第１読み出しコマンドシーケンス＜00h＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜30h＞のうち、アドレスを除いた＜00h＞と＜30h＞を、コマンドとして模式的に示している。なお、図８Ａにおいて、ＮＡＮＤ型フラッシュメモリ１００の動作は例えばシーケンサ１７０の制御によって実行される。
図示するように、コントローラ２００が、ブロックＢＬＫ１に対して、時刻ｔ０において書き込みまたは読み出しコマンドシーケンスを発行し、その後、時刻ｔ３において再びブロックＢＬＫ１に対して読み出しコマンドシーケンスを発行した場合を仮定する。時刻ｔ１からｔ３までの経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下の場合、コントローラ２００は、追加コマンド“ＸＸｈ”を含まない第１読み出しコマンドシーケンスを発行する。
ＮＡＮＤ型フラッシュメモリ１００は、時刻ｔ４で第１読み出しコマンドシーケンスを受信すると、受信したアドレスＡＤＤをアドレスレジスタ１５０に保持し、受信したコマンドＣＭＤをコマンドレジスタ１６０に保持し、ビジー状態となる。そして、アドレスレジスタ１５０内のブロックアドレスＢＡに基づいて、ロウデコーダ１２０は、ブロックＢＬＫ１を選択し、更に選択ブロックＢＬＫ１のいずれかのワード線ＷＬを選択する。
選択ブロックＢＬＫ１に対して、ドライバ回路１３０は、ロウデコーダ１２０を介して電圧を供給する。具体的には、ドライバ回路１３０は、選択ワード線ＷＬに対して読み出し電圧ＶＣＧＲＶを印加し、非選択ワード線ＷＬに対して電圧ＶＲＥＡＤを印加する。電圧ＶＣＧＲＶは、選択ワード線に接続されたメモリセルからデータを読み出す際の基準となる値であり、電圧ＶＣＧＲＶを印加した際にメモリセルがオンするか否かにより、保持データが例えば“０”であるか“１”であるかが判定される。middleページを読み出す際には、図４で説明したように、読み出し動作ＢＲ、ＤＲ、及びＦＲが実行される。そして第１読み出しコマンドシーケンスが発行された際には、ドライバ回路１３０は、電圧ＶＣＧＲＶとして電圧ＶＢ、ＶＤ、及びＶＦを生成する。これらの電圧は、読み出し動作ＢＲ、ＤＲ、及びＦＲをそれぞれ実行する際のデフォルトの読み出し電圧である。また、電圧ＶＲＥＡＤは、保持データにかかわらずメモリセルをオン状態とする電圧である。
そして、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴからビット線ＢＬにデータが読み出され、読み出されたデータをセンスアンプ１４０がセンスし、内部のラッチ回路に取り込む。
なお、図７で説明したコントローラ２００によるステップＳ１０は図８Ａにおける時刻ｔ２で実行され、ステップＳ１１及びＳ１２は時刻ｔ２からｔ３の間に実行され、ステップＳ１３〜Ｓ１６は時刻ｔ３で実行され、ステップＳ１９及びＳ２０は時刻ｔ４で実行される。
＜読み出しコマンドシーケンスが追加コマンド“ＸＸｈ”を含む場合＞
次に、図８Ｂを用いて、コントローラ２００が追加コマンド“ＸＸｈ”を含む第２読み出しコマンドシーケンスを発行した場合について説明する。図８Ｂは図８Ａと同様、コマンド、レディ／ビジー信号Ｒ／Ｂ、非選択ワード線ＷＬ電圧、及び選択ワード線ＷＬ電圧のタイミングチャートである。以下では図８Ａと異なる点についてのみ説明する。図８Ｂにおいても、第２読み出しコマンドシーケンス＜XXh＞＜00h＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜30h＞のうち、アドレスを除いた＜XXh＞と＜00h＞と＜30h＞を、コマンドとして模式的に示している。
図示するように、時刻ｔ１からｔ３までの経過時間Δｔが基準値Δｔ１未満または基準値Δｔ２より大きい場合、コントローラ２００は、追加コマンド“ＸＸｈ”を含む第２読み出しコマンドシーケンスを発行する。
すると、コマンドレジスタ１６０内の追加コマンドに基づいて、シーケンサ１７０は、読み出し電圧ＶＣＧＲＶのシフト量ΔＶを、図示せぬいずれかのレジスタから取得する。このシフト量ΔＶは、電圧ＶＣＧＲＶのデフォルト値と共に、例えばメモリセルアレイ１１０内のＲＯＭフューズに、例えばテーブル（シフト量テーブルと呼ぶ）として保持される。そして、ＮＡＮＤ型フラッシュメモリ１００への電源投入時に、コントローラ２００からの命令を必要とすることなく、シーケンサ１７０がレジスタに読み出す。シフト量ΔＶを示すシフト量テーブルの概念は、例えば図９に示すとおりである。シフト量ΔＶは、読み出し動作ＡＲ、ＢＲ、…及びＧＲのそれぞれにつき用意され、以下ではそれぞれの読み出し動作におけるシフト量ΔＶをΔＶＡ、ΔＶＢ、…及びΔＶＧと呼ぶ。
そしてドライバ回路１３０は、読み出し時におけるデフォルトの電圧ＶＢ、ＶＤ及びＶＦに、シーケンサ１７０によって取得されたシフト量ΔＶを加えた値の電圧を読み出し電圧ＶＣＧＲＶとして選択ワード線ＷＬに印加する。upperページ及びlowerページの場合も同様に読み出し電圧ＶＣＧＲＶはシフトされる。その他のＮＡＮＤ型フラッシュメモリ１００の動作は、図８Ａの場合と同様である。図８Ａ及び図８Ｂでは、middleページデータをＢＲ、ＤＲ、ＦＲの順で読み出す例を示したが、読み出しの順番はこの順番に限らない。ＦＲ、ＤＲ、ＢＲの順で読み出してもよいし、他の順で読み出してもよい。lowerページデータ、upperページデータを読み出す際の読み出しの順番も同様である。
１．３ 本実施形態に係る効果
本実施形態に係る構成によれば、メモリシステム１の動作信頼性を向上できる。本効果につき、以下説明する。
図４で説明した“Ｅｒ”状態、“Ａ”状態、…、及び“Ｇ”状態に対応する閾値分布は、互いに分離している。従って、電圧ＶＡ、ＶＢ、…及びＶＧによって、各状態を区別することができる。しかし、データの読み出しまたは書き込み後の経過時間Δｔによっては、メモリセルトランジスタＭＴのチャネル領域とワード線ＷＬとの容量結合によりワード線ＷＬの電圧が上昇し、これによりメモリセルトランジスタＭＴの閾値電圧がシフトする場合がある。
例えば経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下の場合、図８Ａに示すように、ＶＳＳに下がったワード線ＷＬの電圧は時刻ｔ３までの間に上昇する。そして、シフトした閾値電圧は、一定期間の後に元に戻る。例えば経過時間Δｔが基準値Δｔ２より大きい場合、図８Ｂに示すように、上昇したワード線ＷＬの電圧は時刻ｔ３までの間にＶＳＳに下がる。
より具体的には、上記経過時間Δｔがある一定期間（基準値Δｔ１）よりも短い場合または別の一定期間（基準値Δｔ２）よりも長い場合には、容量結合の影響は小さく、閾値電圧のシフト量は小さいか、シフトしない。この状態を、本実施形態では第１状態と呼ぶ。他方で、上記経過時間Δｔがある期間内（基準値Δｔ１以上且つ基準値Δｔ２以下）にある場合には、容量結合の影響は大きく、閾値電圧のシフト量は大きい。この状態を、本実施形態では第２状態と呼ぶ。
第２状態における閾値電圧のシフト方向は、メモリセルトランジスタＭＴの閾値電圧によって異なる。この様子を図１０Ａに示す。図１０Ａは、閾値電圧の変動の様子を示している。図１０Ａにおいて、シフトする前の閾値分布は破線で示され、シフト後の閾値分布は実線で示されている。矢印はシフト方向を表す。図示するように、比較的電圧の低い閾値電圧（例えば“Ｅｒ”状態〜“Ｄ”状態）は高電圧側にシフトする。他方で、比較的電圧の高い閾値電圧（例えば“Ｅ”状態〜“Ｇ”状態）は低電圧側にシフトする。
以上の結果、第２状態においては隣り合う閾値分布が重なってしまうことがある。すると、上記の電圧ＶＡ、ＶＢ、…及びＶＧではデータを正しく読み出すことが困難になる場合がある。そこで、デフォルトの読み出し電圧を第２状態で最適な値に設定する方法も考え得る。しかしながら、この場合には第１状態においてフェイルビット数（読み出しに失敗したビット数）が増大する可能性がある。すなわち、第１状態と第２状態との両方で適切な読み出しを行うことは困難な場合があり得る。
そこで本実施形態では、コントローラ２００がタイマ２７０を備え、コントローラ２００の例えばメモリ２２０が、直近アクセス時刻テーブル２２１と、追加コマンドテーブル２２２と、基準値Δｔ１及びΔｔ２を含む基準値情報２２３を保持する。基準値Δｔ１及びΔｔ２は、第１状態及び第２状態を考慮して設定される。また、本実施形態ではデフォルトの読み出し電圧を第２状態に最適化する。
そしてコントローラ２００は、タイマ２７０と、テーブル２２１と、基準値Δｔ１及びΔｔ２により、選択ワード線ＷＬの電圧が第１状態か第２状態かを判断する。
経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下の場合、プロセッサ２３０は選択ワード線ＷＬの電圧が第２状態と判断する。この場合、上述のように閾値電圧のシフト量は大きい。しかし、デフォルトの読み出し電圧が第２状態に最適化されているので、コントローラ２００は、テーブル２２２に基づいて追加コマンド“ＸＸｈ”を含まない第１読み出しコマンドシーケンスを発行する。この結果、ＮＡＮＤ型フラッシュメモリ１００はデフォルトの読み出し電圧ＶＣＧＲＶ（＝ＶＡ、ＶＢ、…及びＶＧ）を用いて読み出し動作を実行する。そのため、読み出し動作におけるフェイルビット数を低減できる。
他方で、経過時間Δｔが基準値Δｔ１未満または基準値Δｔ２より大きい場合、プロセッサ２３０は選択ワード線ＷＬの電圧が第１状態と判断する。この場合、上述のように閾値電圧のシフト量は小さい。しかし、デフォルトの読み出し電圧ＶＣＧＲＶを用いて読み出し動作を行った場合、電圧値は第１状態ではなく第２状態に最適化されているので、フェイルビット数が増大する。
この点、本実施形態であると、コントローラ２００は、テーブル２２２に基づいて追加コマンド“ＸＸｈ”を発行して、読み出し電圧のシフトを命令する。すなわち、この命令を受けてＮＡＮＤ型フラッシュメモリ１００は、読み出し電圧ＶＣＧＲＶをシフトさせる。
具体的には、ドライバ回路１３０は、デフォルトの読み出し電圧に、追加コマンドに基づいてシーケンサ１７０によって取得されたシフト量ΔＶを加えた値の電圧を読み出し電圧ＶＣＧＲＶとして、選択ワード線ＷＬに印加する。シフト量ΔＶは、図１０Ａに示す閾値電圧のシフト方向を考慮して、第１状態での読み出し動作に適切な値に設定される。従って、前述の容量結合の影響によって閾値電圧が低電圧側にシフトする場合、第１状態において適用されるシフト量ΔＶは負の値を有し、容量結合の影響によって閾値電圧が高電圧側にシフトする場合、第１状態において適用されるシフト量ΔＶは正の値を有する。
すなわち、第１状態において、例えば読み出し動作ＡＲ、ＢＲ、ＣＲ及びＤＲの読み出し電圧には正のシフト量ΔＶＡ、ΔＶＢ、ΔＶＣ及びΔＶＤが適用される。ΔＶＡ、ΔＶＢ、ΔＶＣ及びΔＶＤは同じ値であってもよい。読み出し動作ＥＲ、ＦＲ及びＧＲの読み出し電圧には負のシフト量ΔＶＥ、ΔＶＦ及びΔＶＧが適用される。ΔＶＥ、ΔＶＦ及びΔＶＧは同じ値であってもよい。
この結果、第１状態において、各閾値電圧に対して、読み出し時により適切な読み出し電圧ＶＣＧＲＶ（＝ＶＡ’、ＶＢ’、…及びＶＧ’）が使用されるのでフェイルビット数を低減できる。この様子を示しているのが図１０Ｂである。図１０Ｂの横軸は経過時間Δｔの対数で表している。常に第２状態に最適化された読み出し電圧を用いると、図１０Ｂの破線で示すように、第１状態（経過時間Δｔが短い期間（基準値Δｔ１未満）と長い期間（基準値Δｔ２より大きい））におけるフェイルビット数が増大する。これに対して本実施形態に係る構成によれば、図１０Ｂの実線で示すように、第１状態におけるフェイルビット数が低減されている。これにより、読み出し信頼性を向上させることができ、ひいてはリトライリードが多発することに伴う読み出しパフォーマンスの低下を抑えることができる。
２．第２実施形態
第２実施形態に係るメモリシステムについて説明する。上記第１実施形態では、読み出し電圧ＶＣＧＲＶのデフォルト値を第２状態に最適化する場合について説明した。これに対して本実施形態は、読み出し電圧ＶＣＧＲＶのデフォルト値を第１状態に最適化した場合に関するものである。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ 追加コマンドテーブル２２２について
本実施形態に係る追加コマンドテーブル２２２について説明する。本実施形態に係るテーブル２２２は、第１実施形態で説明した図６において、経過時間Δｔが基準値Δｔ１未満または基準値Δｔ２より大きい場合、追加コマンドが付加されず、経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下の場合、追加コマンドＣＭＤ＿Ｔが付加されることを示す情報を保持する。つまり、第１実施形態の場合とは逆の条件で、追加コマンドが発行される。
２．２ コントローラ２００の動作
次に、コントローラ２００の動作について説明する。図１１は、本実施形態に係る読み出し及び書き込み動作時におけるコントローラ２００の動作を示すフローチャートである。
図示するように、本実施形態が第１実施形態で説明した図７と異なる点は、経過時間Δｔと基準値Δｔ１及びΔｔ２とを比較した結果、経過時間Δｔが基準値Δｔ１未満であった場合（ステップＳ３０、ＹＥＳ）、及び経過時間Δｔが基準値Δｔ２より大きい場合（ステップＳ３１、ＹＥＳ）、ＮＡＮＤインターフェース回路２５０が第１読み出しコマンドシーケンスを発行する（ステップＳ１６）点である。また、経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下であった場合（ステップＳ３０、ＮＯ、且つステップＳ３１、ＮＯ）に、第２読み出しコマンドシーケンスを発行する（ステップＳ１７）点である。その他のコントローラ２００の動作は、図７の場合と同様である。
２．３ 本実施形態に係る効果
本実施形態に係る構成によれば、メモリシステム１の動作信頼性を向上できる。本効果につき、以下説明する。
第１実施形態ではデフォルトの読み出し電圧ＶＣＧＲＶを第２状態に最適化したが、本実施形態のように第１状態に最適化してもよい。しかしながら、この場合には第２状態においてフェイルビット数が増大する可能性がある。
そこで本実施形態では、デフォルトの読み出し電圧ＶＣＧＲＶを第１状態に最適化し、第２状態においてコントローラ２００が追加コマンドを含む第２読み出しコマンドシーケンスを発行する。読み出し電圧ＶＣＧＲＶのシフト量ΔＶは、第１実施形態と同様に、閾値電圧のシフト方向を考慮して、第２状態での読み出し動作に適切な値に設定される。従って、シフト量ΔＶは第１実施形態とは逆になる。
すなわち、第２状態において、例えば読み出し動作ＡＲ、ＢＲ、ＣＲ及びＤＲの読み出し電圧には負のシフト量ΔＶＡ、ΔＶＢ、ΔＶＣ及びΔＶＤが適用される。読み出し動作ＥＲ、ＦＲ及びＧＲの読み出し電圧には正のシフト量ΔＶＥ、ΔＶＦ及びΔＶＧが適用される。
この結果、第２状態において、各閾値電圧に対して、読み出し時により適切な電圧が使用されるのでフェイルビット数を低減できる。
この様子を示しているのが図１２である。常に第１状態に最適化された読み出し電圧を用いると、図１２の破線で示すように、第２状態（経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下）におけるフェイルビット数が増大する。これに対して本実施形態に係る構成によれば、図１２の実線で示すように、第２状態におけるフェイルビット数が低減されている。これにより、第１実施形態と同様に読み出し信頼性を向上させることができる。
３．第３実施形態
第３実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、第２読み出しコマンドシーケンスによって読み出し電圧ＶＣＧＲＶのシフト量ΔＶを指定するものである。以下では、第１実施形態と異なる点についてのみ説明する。
３．１ 追加コマンドテーブル２２２について
本実施形態に係る追加コマンドテーブル２２２について説明する。本実施形態に係るテーブル２２２は、図１３に示すように、第１実施形態で説明した図６のテーブル２２２が保持する情報に加えて、該当ブロックＢＬＫに適用すべきシフト量ΔＶを保持する。
具体的には、図１３の例であると、経過時間Δｔが基準値Δｔ１未満または基準値Δｔ２より大きい場合、追加コマンドＣＭＤ＿Ｔと共に、データＤＡＴＡ＿Ｔが付加される。データＤＡＴＡ＿Ｔは、該当ブロックＢＬＫに対する読み出し電圧ＶＣＧＲＶに適用されるシフト量ΔＶを示す。すなわち、データＤＡＴＡ＿Ｔは、図１３に示すシフト量ΔＶＡ、ΔＶＢ、…及びΔＶＧを含む。経過時間Δｔが基準値Δｔ１以上且つ基準値Δｔ２以下の場合、追加コマンドが付加されず、該当ブロックＢＬＫに対する読み出し電圧にシフト量が適用されない。
３．２ 読み出し動作について
次に、本実施形態に係るデータの読み出し動作について説明する。
３．２．１ コントローラ２００の動作
まず、コントローラ２００の発行する第２読み出しコマンドシーケンスについて説明する。その他のコントローラ２００の動作は図７の場合と同様である。
第２読み出しコマンドシーケンスは例えば下記の通りである。
＜XXh＞＜DAT_V＞＜00h＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜ADD＞＜30h＞
すなわち、プロセッサ２３０は、コマンドＣＭＤ＿Ｔとして、第１実施形態で説明したコマンド“ＸＸｈ”を発行し、更にシフト量ΔＶを示すデータＤＡＴＡ＿Ｔとして、データ“ＤＡＴ＿Ｖ”を発行する。
３．２．２ ＮＡＮＤ型フラッシュメモリ１００の動作
次に、第２読み出しコマンドシーケンスを受信した際におけるＮＡＮＤ型フラッシュメモリ１００の動作について説明する。
ＮＡＮＤ型フラッシュメモリ１００は、第２読み出しコマンドシーケンスを受信すると、受信したアドレスＡＤＤをアドレスレジスタ１５０に保持し、受信したコマンドＣＭＤをコマンドレジスタ１６０に保持し、受信したデータＤＡＴ＿Ｖを、図示せぬいずれかのレジスタに保持し、ビジー状態となる。
すると受信したデータＤＡＴ＿Ｖに基づいて、シーケンサ１７０は、読み出し電圧のシフト量ΔＶを、図示せぬいずれかのレジスタから取得する。その後の動作は第１実施形態で説明したとおりである。
３．３ 本実施形態に係る効果
本実施形態のように、読み出し電圧ＶＣＧＲＶのシフト量ΔＶはコントローラ２００によって指定されてもよい。もちろん、本実施形態は第２実施形態に適用することもできる。
４．第４実施形態
第４実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、読み出し動作ＡＲ、ＢＲ、…及びＧＲのそれぞれにつき異なるシフト量ΔＶを設定するものである。以下では、第１実施形態と異なる点についてのみ説明する。
４．１ シフト量テーブルについて
本実施形態に係るシフト量テーブルについて説明する。本実施形態に係るシフト量テーブルが第１実施形態で説明した図９と異なる点は、読み出し動作ＡＲ、ＢＲ、…及びＧＲのそれぞれにつき異なるシフト量ΔＶＡ’、ΔＶＢ’、…及びΔＶＧ’を保持する点である。
より具体的には、本実施形態に係るシフト量テーブルは、シフト量ΔＶＡ’、ΔＶＢ’、…及びΔＶＧ’（例えばΔＶＡ’＞ΔＶＢ’＞ΔＶＣ’＞ΔＶＤ’、ΔＶＥ’＜ΔＶＦ’＜ΔＶＧ’）を保持する。
４．２ 本実施形態に係る効果
本実施形態に係る構成によれば、メモリシステム１の動作信頼性を向上できる。本効果につき、以下説明する。
図１０Ａに示すように、閾値電圧のシフト量は、比較的電圧の低い閾値電圧（例えば“Ｅｒ”状態〜“Ｄ”状態）では、閾値電圧の低いものほどシフト量が大きくなりやすく、比較的電圧の高い閾値電圧（例えば“Ｅ”状態〜“Ｇ”状態）では、閾値電圧の高いものほどシフト量が大きくなりやすい。
ここで、第１実施形態において、“Ａ”状態での閾値電圧のシフト量に合わせてシフト量ΔＶＡ、ΔＶＢ、ΔＶＣ及びΔＶＤを同じ値に設定した場合、シフト量ΔＶＢ、ΔＶＣ及びΔＶＤは“Ｂ”状態〜“Ｄ”状態での閾値電圧のシフト量に比べて大きくなる。同様に、“Ｇ”状態での閾値電圧のシフト量に合わせてシフト量ΔＶＥ、ΔＶＦ及びΔＶＧを同じ値に設定した場合、シフト量ΔＶＥ及びΔＶＦは“Ｅ”状態及び“Ｆ”状態での閾値電圧のシフト量に比べて大きくなる。消費電力低減の観点からすると、“Ａ”状態〜“Ｇ”状態での閾値電圧のシフト量に合わせてシフト量ΔＶＡ〜ΔＶＧをそれぞれ設定することがより適切である。
そこで本実施形態では、第１実施形態において、読み出し動作ＡＲ、ＢＲ、…及びＧＲのそれぞれにつき異なるシフト量ΔＶＡ’、ΔＶＢ’、…及びΔＶＧ’を設定する。これによって、読み出し動作ＡＲ、ＢＲ、…及びＧＲのそれぞれにつき読み出し電圧をより適切な電圧にシフトさせることができるため、第１実施形態よりも消費電力を低減することができ、かつ読み出し信頼性を向上させることができる。もちろん、本実施形態は第２及び第３実施形態に適用することもできる。
５．第５実施形態
第５実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、基準値Δｔ１及びΔｔ２で第１状態として区切られる期間ごとに異なるシフト量ΔＶを設定するものである。以下では、第１実施形態と異なる点についてのみ説明する。
５．１ シフト量テーブルについて
本実施形態に係るシフト量テーブルについて説明する。本実施形態に係るシフト量テーブルが第１実施形態で説明した図９と異なる点は、経過時間Δｔが基準値Δｔ１未満の場合のシフト量ΔＶとしてΔＶＡ１、ΔＶＢ１、…及びΔＶＧ１を保持し、経過時間Δｔが基準値Δｔ２より大きい場合のシフト量ΔＶとしてΔＶＡ２、ΔＶＢ２、…及びΔＶＧ２を保持する点である。そして、ΔＶＡ１、ΔＶＢ１、…及びΔＶＧ１はそれぞれ、ΔＶＡ２、ΔＶＢ２、…及びΔＶＧ２と異なる値である。
５．２ 本実施形態に係る効果
本実施形態に係る構成によれば、メモリシステム１の動作信頼性を向上できる。本効果につき、以下説明する。
選択ワード線ＷＬの電圧が第２状態になる前の第１状態の期間と、ワード線ＷＬの電圧が第２状態になった後の第１状態の期間とでは、経過時間Δｔによる前述の容量結合の影響は同じではない場合がある。このため、経過時間Δｔが基準値Δｔ１未満の場合と基準値Δｔ２より大きい場合の両方で同じシフト量ΔＶが読み出し電圧に適用された場合、フェイルビット数を低減できない可能性がある。フェイルビット数低減の観点からすると、基準値Δｔ１及びΔｔ２で第１状態として区切られる期間ごとに異なるシフト量ΔＶを設定するのがより適切である。
そこで本実施形態では、第１実施形態において、基準値Δｔ１及びΔｔ２で第１状態として区切られる期間ごとに異なるシフト量ΔＶを設定する。これによって、第１状態において読み出し電圧をより適切な電圧にシフトさせることができるため、第１実施形態よりもフェイルビット数を低減することができ、かつ読み出し信頼性を向上させることができる。もちろん、本実施形態は第３及び第４実施形態に適用することもできる。
６．第６実施形態
第６実施形態に係るメモリシステムについて説明する。本実施形態は、上記第３実施形態において、経過時間Δｔの基準値として３つ以上の値を用いるものである。以下では、第３実施形態と異なる点についてのみ説明する。
６．１ 追加コマンドテーブル２２２について
本実施形態に係る追加コマンドテーブル２２２について説明する。本実施形態に係るテーブル２２２は、図１４Ａに示すように、４つの基準値、すなわち第１基準値Δｔ１’、第２基準値Δｔ２’、第３基準値Δｔ３’及び第４基準値Δｔ４’（Δｔ１’＜Δｔ２’＜Δｔ３’＜Δｔ４’）を用いる。これらは、前述の基準値情報２２３にも保持されている。
図１４Ａの例であると、経過時間Δｔが基準値Δｔ１’未満の場合、ＣＭＤ＿Ｔと共に、ＤＡＴＡ＿Ｔ１が付加され、該当ブロックＢＬＫに対する読み出し電圧ＶＡ、ＶＢ、…及びＶＧにシフト量ΔＶＡ１’、ΔＶＢ１’、…及びΔＶＧ１’が適用される。
経過時間Δｔが基準値Δｔ１’以上且つ基準値Δｔ２’未満の場合、ＣＭＤ＿Ｔと共に、ＤＡＴＡ＿Ｔ２が付加され、該当ブロックＢＬＫに対する読み出し電圧ＶＡ、ＶＢ、…及びＶＧにシフト量ΔＶＡ２’、ΔＶＢ２’、…及びΔＶＧ２’が適用される。
経過時間Δｔが基準値Δｔ２’以上且つ基準値Δｔ３’以下の場合、追加コマンドが付加されず、該当ブロックＢＬＫに対する読み出し電圧にシフト量が適用されない。
経過時間Δｔが基準値Δｔ３’より大きい且つ基準値Δｔ４’以下の場合、ＣＭＤ＿Ｔと共に、ＤＡＴＡ＿Ｔ３が付加され、該当ブロックＢＬＫに対する読み出し電圧ＶＡ、ＶＢ、…及びＶＧにシフト量ΔＶＡ３’、ΔＶＢ３’、…及びΔＶＧ３’が適用される。
そして経過時間Δｔが基準値Δｔ４’より大きい場合、ＣＭＤ＿Ｔと共に、ＤＡＴＡ＿Ｔ４が付加され、該当ブロックＢＬＫに対する読み出し電圧ＶＡ、ＶＢ、…及びＶＧにシフト量ΔＶＡ４’、ΔＶＢ４’、…及びΔＶＧ４’が適用される。
６．２ コントローラ２００の動作
次に、コントローラ２００の動作について説明する。図１４Ｂは、本実施形態に係る読み出し及び書き込み動作時におけるコントローラ２００の動作を示すフローチャートである。
図示するように、本実施形態が第１実施形態で説明した図７と異なる点は、経過時間Δｔと基準値Δｔ１’、Δｔ２’、Δｔ３’及びΔｔ４’とを比較した結果、経過時間Δｔが基準値Δｔ２’以上且つ基準値Δｔ３’以下であった場合（ステップＳ４０、ＹＥＳ）、ＮＡＮＤインターフェース回路２５０が第１読み出しコマンドシーケンスを発行する（ステップＳ１６）点である。また、経過時間Δｔが基準値Δｔ１’未満、基準値Δｔ１’以上且つ基準値Δｔ２’未満、基準値Δｔ３’より大きい且つ基準値Δｔ４’以下、または基準値Δｔ４’より大きい場合（ステップＳ４０、ＮＯ）に、第２読み出しコマンドシーケンスを発行する（ステップＳ１７）点である。その他のコントローラ２００の動作は、図７の場合と同様である。
６．３ 本実施形態に係る効果
本実施形態に係る構成によれば、メモリシステム１の動作信頼性を向上できる。本効果につき、以下説明する。
選択ワード線ＷＬの電圧が第２状態になる前の第１状態の期間内において、経過時間Δｔによる前述の容量結合の影響は一定ではない場合があり得る。このことは、ワード線ＷＬの電圧が第２状態になった後の第１状態の期間内においても同様である。このため、フェイルビット数低減の観点からすると、第１状態の期間をさらに複数の期間に分け、分けられた期間ごとに異なるシフト量ΔＶを設定するのがより適切である。
そこで本実施形態では、第３実施形態において、経過時間Δｔの基準値を、第１基準値Δｔ１’、第２基準値Δｔ２’、第３基準値Δｔ３’及び第４基準値Δｔ４’を用いてより細かく設定する。さらに、経過時間Δｔが基準値Δｔ２’以上且つ基準値Δｔ３’以下の期間を第２状態、それ以外の期間を第１状態として設定する。これによって、第１状態において読み出し電圧をより適切な電圧にシフトさせることができるため、第３実施形態よりもフェイルビット数を低減することができ、かつ読み出し信頼性を向上させることができる。もちろん、本実施形態は第４実施形態に適用することもできる。
７．第７実施形態
次に、第７実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、ＮＡＮＤ型フラッシュメモリ１００の温度に応じて経過時間Δｔの基準値Δｔ１及びΔｔ２を変更するものである。以下では、第１実施形態と異なる点についてのみ説明する。
７．１ 構成について
本実施形態のＮＡＮＤ型フラッシュメモリ１００の構成を図１５に示す。本実施形態のＮＡＮＤ型フラッシュメモリ１００の構成は、ＮＡＮＤ型フラッシュメモリ１００の温度を計測する温度計１８０を備える点を除いて第１実施形態と同じである。
温度計１８０は、ＮＡＮＤ型フラッシュメモリ１００の任意の領域の温度を計測することができる。ＮＡＮＤ型フラッシュメモリ１００において温度変化が最も大きい領域、例えばメモリセルアレイ１１０の温度を計測するのが好ましい。より具体的には、メモリセルアレイ１１０の中央の温度を計測するのが好ましい。中央の温度を計測するのが難しい場合はメモリセルアレイ１１０の端部の温度を計測してもよい。端部の温度を計測するのも難しい場合はメモリセルアレイ１１０に近い領域、例えばメモリセルアレイ１１０の周囲の温度を計測してもよい。もちろん、温度を計測する領域はこれらに限らない。
次に、本実施形態に係る基準値情報２２３について説明する。前述の通りコントローラ２００は、例えばメモリ２２０において基準値情報２２３を保持する。図１６に示すように、本実施形態では基準値情報２２３を、例えばテーブル（基準値情報テーブルと呼ぶ）として保持する。
図示するように基準値情報テーブルは、複数（図１６の例では３個）のエントリを有する。各エントリには、温度と、温度に応じた基準値が保持される。例えば図１６の例であると、温度ＴがＴ１未満の場合、第１基準値Δｔ１ａ、第２基準値Δｔ２ａが設定される。温度ＴがＴ１以上且つＴ２以下の場合、第１基準値Δｔ１ｂ、第２基準値Δｔ２ｂが設定される。そして温度ＴがＴ２より大きい場合、第１基準値Δｔ１ｃ、第２基準値Δｔ２ｃが設定される。
一例として、Ｔ１は例えば２０℃であり、Ｔ２は例えば３０℃である。Δｔ１ａは例えば１０ｍｓであり、Δｔ２ａは例えば１００ｍｓである。Δｔ１ｂは例えば２０ｍｓであり、Δｔ２ｂは例えば２００ｍｓである。Δｔ１ｃは例えば３０ｍｓであり、Δｔ２ｃは例えば３００ｍｓである。もちろん、これらの値は一例に過ぎず、この値に限定されるものではない。
７．２ 読み出し動作について
次に、本実施形態に係るデータの読み出し動作について説明する。
７．２．１ コントローラ２００の動作
まず、コントローラ２００の動作について説明する。図１７は、読み出し及び書き込み動作時におけるコントローラ２００の動作を示すフローチャートである。
読み出しコマンドの発行準備を完了すると、コントローラ２００の例えばプロセッサ２３０は、ＮＡＮＤ型フラッシュメモリ１００から温度を取得する（ステップＳ５０）。例えば、プロセッサ２３０は、温度取得コマンドシーケンスを発行するようにＮＡＮＤインターフェース回路２５０に命令する。この命令に基づいて、ＮＡＮＤインターフェース回路２５０は、温度取得コマンドシーケンスを発行する。その後、ＮＡＮＤインターフェース回路２５０は、ＮＡＮＤ型フラッシュメモリ１００から温度を受け取る。もちろん、温度を取得する方法はこの方法に限らない。
コントローラ２００の例えばプロセッサ２３０は、ステップＳ５０で取得した温度に基づいて基準値情報テーブルから基準値Δｔ１及びΔｔ２を取得する（ステップＳ５１）。その後、プロセッサ２３０は、現在時刻を取得して経過時間Δｔを算出し、経過時間Δｔを、取得した基準値Δｔ１及びΔｔ２と比較する。その他のコントローラ２００の動作は、図７の場合と同様である。
７．２．２ ＮＡＮＤ型フラッシュメモリ１００の動作
次に、読み出し動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作について説明する。
ＮＡＮＤインターフェース回路２５０から温度取得コマンドシーケンスを受け取ると、ＮＡＮＤ型フラッシュメモリ１００の例えばシーケンサ１７０は、温度計１８０から温度を取得する。シーケンサ１７０は取得した温度をＮＡＮＤインターフェース回路２５０に送る。その他のＮＡＮＤ型フラッシュメモリ１００の動作は、図８Ａ及び図８Ｂの場合と同様である。
７．３ 本実施形態に係る効果
本実施形態に係る構成によれば、メモリシステム１の動作信頼性を向上できる。本効果につき、以下説明する。
第１状態において、経過時間Δｔによる前述の容量結合の影響は温度によって異なる。これは、第２状態においても同様である。このため、基準値Δｔ１及びΔｔ２が温度を考慮した値でなければ、フェイルビット数が低減できない可能性がある。フェイルビット数低減の観点からすると、温度に応じてシフト量ΔＶＡ〜ΔＶＧを設定することがより適切である。
そこで本実施形態では、第１実施形態において、ＮＡＮＤ型フラッシュメモリ１００の温度に応じて経過時間Δｔの基準値Δｔ１及びΔｔ２を変更する。これによって、第１状態において読み出し電圧をより適切な電圧にシフトさせることができるため、第１実施形態よりもフェイルビット数を低減することができ、かつ読み出し信頼性を向上させることができる。もちろん、本実施形態は第２乃至第６実施形態に適用することもできる。
８．第８実施形態
次に、第８実施形態に係るメモリシステムについて説明する。本実施形態は、上記第１実施形態において、経過時間Δｔが基準値Δｔ１未満またはΔｔ２より大きい場合、非選択ワード線ＷＬの電圧が電圧ＶＲＥＡＤまで上がりきるまで、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１のオン期間を延ばすものである。以下では、第１実施形態と異なる点についてのみ説明する。
８．１ ＮＡＮＤ型フラッシュメモリ１００の動作
読み出し動作時におけるＮＡＮＤ型フラッシュメモリ１００の動作について説明する。以下では、middleページデータを読み出す場合を例に挙げて説明する。
ＮＡＮＤ型フラッシュメモリ１００が第２読み出しコマンドシーケンスを受信すると、ドライバ回路１３０は、非選択ワード線ＷＬにＶＲＥＡＤを印加し、ＮＡＮＤストリングの選択トランジスタＳＴ１をオンにする。ドライバ回路１３０は、非選択ワード線ＷＬの読み出し電圧ＶＲＥＡＤが上がりきった後、非選択ＮＡＮＤストリングのＳＧＤにＬｏｗ電圧（選択トランジスタＳＴ１をオフさせる電圧）を印加し、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフにする。非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフにするタイミングは、例えばメモリセルアレイ１１０内のＲＯＭフューズに保持される。その他のＮＡＮＤ型フラッシュメモリ１００の動作は、図８Ｂの場合と同様である。
図１８の上図はコントローラ２００が追加コマンドを含まない第１読み出しコマンドシーケンスを発行した場合の動作であり、図１８の下図はコントローラ２００が追加コマンドを含む第２読み出しコマンドシーケンスを発行した場合の動作である。いずれの場合も、コマンド、レディ／ビジー信号Ｒ／Ｂ、非選択ＮＡＮＤストリングのＳＧＤ電圧（ＳＧＤ＿ＵＳＥＬ）、選択ＮＡＮＤストリングのＳＧＤ電圧（ＳＧＤ＿ＳＥＬ）、非選択ワード線ＷＬ電圧、選択ワード線ＷＬ電圧、及び非選択ＮＡＮＤストリングのチャネル電位のタイミングチャートが示されている。なお、図１８において、ＮＡＮＤ型フラッシュメモリ１００の動作は例えばシーケンサ１７０の制御によって実行される。
まず、図１８の上図について説明する。時刻ｔ４において、ＮＡＮＤストリングのＳＧＤの電圧は０Ｖであり、ワード線ＷＬの電圧は容量結合の影響により０Ｖよりも高い電圧（例えば４Ｖ）に上昇している。すなわち、ワード線ＷＬの電圧は第２状態にある。
時刻ｔ４において、ＮＡＮＤストリングのＳＧＤにＨｉｇｈ電圧（選択トランジスタＳＴ１をオンさせる電圧）、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶ、非選択ワード線ＷＬにＶＲＥＡＤをそれぞれ印加する。
時刻ｔ５において、ＮＡＮＤストリングの選択トランジスタＳＴ１はオンになる。非選択ＮＡＮＤストリングの選択トランジスタＳＴ１がオンになることにより、非選択ＮＡＮＤストリングのチャネル電位は下がる。また、時刻ｔ５において、非選択ワード線ＷＬはＶＲＥＡＤまで上昇し、充電が完了する。時刻ｔ４でワード線ＷＬの電圧が０Ｖよりも高い電圧に上昇しているので、非選択ワード線ＷＬの充電時間は短い。
時刻ｔ６において、非選択ＮＡＮＤストリングのＳＧＤにＬｏｗ電圧を印加し、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフにする。
その後、選択ワード線ＷＬへの読み出し電圧ＶＣＧＲＶの印加が終わると、ワード線ＷＬに０Ｖを印加し、選択ＮＡＮＤストリングのＳＧＤにＬｏｗ電圧を印加し、レディ／ビジー信号をレディにする。
次に、図１８の下図について説明する。時刻ｔ４において、ＮＡＮＤストリングのＳＧＤの電圧、及びワード線ＷＬの電圧は０Ｖである。すなわち、ワード線ＷＬの電圧は第１状態にある。
ここで、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフするタイミングを図１８の上図と同じタイミング（時刻ｔ６）に設定したとする。この場合のタイミングチャートは図１８の下図に破線で示されている。
時刻ｔ４において、ＮＡＮＤストリングのＳＧＤにＨｉｇｈ電圧、選択ワード線ＷＬに読み出し電圧ＶＣＧＲＶ、非選択ワード線ＷＬにＶＲＥＡＤをそれぞれ印加する。
時刻ｔ５において、ＮＡＮＤストリングの選択トランジスタＳＴ１はオンになる。非選択ＮＡＮＤストリングの選択トランジスタＳＴ１がオンになることにより、非選択ＮＡＮＤストリングのチャネル電位は下がる。また、時刻ｔ５において、非選択ワード線ＷＬはまだＶＲＥＡＤまで上昇しておらず、充電が完了していない。
時刻ｔ６において、非選択ＮＡＮＤストリングのＳＧＤにＬｏｗ電圧を印加し、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフにする。
その後、選択ワード線ＷＬへの読み出し電圧ＶＣＧＲＶの印加が終わると、ワード線ＷＬに０Ｖを印加し、選択ＮＡＮＤストリングのＳＧＤにＬｏｗ電圧を印加し、レディ／ビジー信号をレディにする。
８．２ 本実施形態に係る効果
本実施形態に係る構成によれば、メモリシステム１の動作信頼性を向上できる。本効果につき、以下説明する。
非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフするタイミングを図１８の上図と同じタイミングに設定した場合、図１８の下図に示すように、時刻ｔ６において、非選択ワード線ＷＬの充電は完了していない。このタイミングで非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフにすると、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１がオフした後も非選択ワード線ＷＬが充電されるので、非選択ＮＡＮＤストリングのＳＧＤのチャネル電位は上昇する。これにより、ホットキャリア等による非選択ＮＡＮＤストリングの信頼性悪化が起こる可能性がある。
そこで本実施形態では、上記第１実施形態において、経過時間Δｔが基準値Δｔ１未満または基準値Δｔ２より大きい場合、非選択ワード線ＷＬの読み出し電圧ＶＲＥＡＤが上がりきるまで、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１のオン期間を延ばす。この場合のタイミングチャートは図１８の下図に実線で示されている。
時刻ｔ６において、非選択ワード線ＷＬの充電は完了していないので、非選択ＮＡＮＤストリングのＳＧＤにＬｏｗ電圧を印加しない。
時刻ｔ７において、非選択ワード線ＷＬはＶＲＥＡＤまで上昇し、充電が完了する。このタイミングで、非選択ＮＡＮＤストリングのＳＧＤにＬｏｗ電圧を印加し、非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフにする。非選択ＮＡＮＤストリングの選択トランジスタＳＴ１がオフした後に非選択ワード線ＷＬが充電されることがないので、非選択ＮＡＮＤストリングのＳＧＤのチャネル電位は上昇しない。
非選択ＮＡＮＤストリングの選択トランジスタＳＴ１のオン期間を延ばしたことにより、レディ／ビジー信号をレディにするタイミング、選択ＮＡＮＤストリングのＳＧＤにＬｏｗ電圧を印加するタイミング、ワード線ＷＬに０Ｖを印加するタイミングも図１８の上図よりも遅くなる。
以上より、本実施形態では、第１状態で非選択ＮＡＮＤストリングの選択トランジスタＳＴ１をオフにするタイミングを第２状態とは異なるタイミングに変えるため、第１実施形態よりも非選択ＮＡＮＤストリングの信頼性悪化を抑制することができ、第１実施形態と同様に読み出し信頼性を向上させることができる。もちろん、本実施形態は第２乃至第７実施形態に適用することもできる。
９．変形例等
上記のように、実施形態に係るメモリシステムは、データを保持可能な複数のメモリセルを備える半導体メモリと、半導体メモリに対するアクセスから第１時間が経過した際に、メモリセルからデータを読み出すための第１読み出しコマンドシーケンス(prefixCMD無し: 第２状態)を発行し、第１時間と異なる第２時間が経過した際に第２読み出しコマンドシーケンス(prefixCMD有り: 第１状態)を発行可能なコントローラとを具備する。メモリセルは、２ビット以上のデータを保持可能である(閾値分布が4つ以上)。コントローラが第１読み出しコマンドシーケンスを発行した際には、半導体メモリは、メモリセルに対して第１電圧(低閾値側のVCGRV)と第１電圧とは異なる第２電圧(高閾値側のVCGRV)を印加する。コントローラが第２読み出しコマンドシーケンスを発行した際には、半導体メモリは、メモリセルに対して第２電圧とは異なる第３電圧(低閾値側のVCGRV)と第１電圧及び第３電圧とは異なる第４電圧(高閾値側のVCGRV)を印加する。第３電圧は第１電圧よりも大きく、第４電圧は第２電圧よりも小さい(閾値によってshift方向が逆)。第１読み出しコマンドシーケンス及び第２読み出しコマンドシーケンスは、メモリセルの保持するデータにおける２ビット以上のうちの同一ビットを読み出す(第１乃至第４電圧は同一bitを読み出すための電圧)。
電源投入後の初めての読み出し動作についても説明する。ＮＡＮＤ型フラッシュメモリ１００の電源をオフにすると、ワード線ＷＬの電圧は第１状態になる。電源投入後に初めて読み出し動作を実行する場合にも読み出し信頼性を向上させることが望ましい。
そこで一変形例として、第１実施形態において、コントローラ２００は、電源投入直後に、テーブル２２１の直近アクセス時刻を、経過時間Δｔが基準値Δｔ２より大きくなる値（例えば１９００年１月１日 ００：００：００）に設定してもよい。また、この処理を行う代わりに、コントローラ２００は、図７のステップＳ１４において、テーブル２２１に時刻が設定されている場合には経過時間Δｔを算出し、テーブル２２１に時刻が未設定の場合には第２読み出しコマンドシーケンスを発行する（ステップＳ１７）ようにしてもよい。これによって、電源投入後に初めて読み出し動作を実行する場合も、読み出し信頼性を向上させることができる。もちろん、本変形例は第２乃至第８実施形態に適用することもできる。
なお、上記実施形態はそれぞれ独立して実施可能である。例えば、第８実施形態で説明した非選択ＮＡＮＤストリングのＳＧＤへのＨｉｇｈ電圧印加期間の変更に関しては、第１乃至第７実施形態を前提とすることなく実施できる。その他の実施形態も同様である。他方で、第１、第３乃至第８実施形態を組み合わせることもできる。また、第２乃至第８実施形態を組み合わせることもできる。
上記実施形態ではメモリセルが３ビットの場合について説明したが、３ビットの場合に限らず、メモリセルが２ビット以上の場合に適用出来る。
更に、上記実施形態では半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の半導体メモリ全般に適用出来、更には半導体メモリ以外の種々の記憶装置に適用出来る。また、上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ回路、１４０…センスアンプ、１５０、１６０…レジスタ、１７０…シーケンサ、１８０…温度計、２００…コントローラ、２１０、２５０…インターフェース回路、２２０、２４０…メモリ、２２１…直近アクセス時刻テーブル、２２２…追加コマンドテーブル、２２３…基準値情報、２３０…プロセッサ、２６０…ＥＣＣ回路、２７０…タイマ、３００…ホスト機器

Claims (20)

  1. データを保持可能な複数のメモリセルを備える半導体メモリと、
    前記半導体メモリに対するアクセスから第１時間が経過した際に、前記メモリセルから前記データを読み出すための第１読み出しコマンドシーケンスを発行し、前記第１時間と異なる第２時間が経過した際に第２読み出しコマンドシーケンスを発行可能なコントローラと
    を具備し、前記メモリセルは、２ビット以上の前記データを保持可能であり、
    前記コントローラが前記第１読み出しコマンドシーケンスを発行した際には、前記半導体メモリは、前記メモリセルに対して第１電圧と前記第１電圧とは異なる第２電圧を印加し、
    前記コントローラが前記第２読み出しコマンドシーケンスを発行した際には、前記半導体メモリは、前記メモリセルに対して前記第２電圧とは異なる第３電圧と前記第１電圧及び前記第３電圧とは異なる第４電圧を印加し、
    前記第３電圧は前記第１電圧よりも大きく、前記第４電圧は前記第２電圧よりも小さく、
    前記第１読み出しコマンドシーケンス及び前記第２読み出しコマンドシーケンスは、前記メモリセルの保持するデータにおける前記２ビット以上のうちの同一ビットを読み出す、メモリシステム。
  2. データを保持可能な複数のメモリセルを備える半導体メモリと、
    前記半導体メモリに対するアクセスから第１時間が経過した際に、前記メモリセルから前記データを読み出すための第１読み出しコマンドシーケンスを発行し、前記第１時間と異なる第２時間が経過した際に第２読み出しコマンドシーケンスを発行可能なコントローラと
    を具備し、前記メモリセルは、２ビット以上の前記データを保持可能であり、
    前記コントローラが前記第１読み出しコマンドシーケンスを発行した際には、前記半導体メモリは、前記メモリセルに対して第１電圧と前記第１電圧とは異なる第２電圧を印加し、
    前記コントローラが前記第２読み出しコマンドシーケンスを発行した際には、前記半導体メモリは、前記メモリセルに対して前記第２電圧とは異なる第３電圧と前記第１電圧及び前記第３電圧とは異なる第４電圧を印加し、
    前記第３電圧は前記第１電圧よりも小さく、前記第４電圧は前記第２電圧よりも大きく、
    前記第１読み出しコマンドシーケンス及び前記第２読み出しコマンドシーケンスは、前記メモリセルの保持するデータにおける前記２ビット以上のうちの同一ビットを読み出す、メモリシステム。
  3. 前記メモリセルの閾値は、保持されるデータに応じて、第１閾値範囲内の値、前記第１閾値範囲より高電圧の第２閾値範囲内の値、前記第２閾値範囲より高電圧の第３閾値範囲内の値、または前記第３閾値範囲より高電圧の第４閾値範囲内の値、を取り得、
    前記第１電圧及び前記第３電圧は、前記第１閾値範囲と前記第２閾値範囲との間の電圧であり、
    前記第２電圧及び前記第４電圧は、前記第３閾値範囲と前記第４閾値範囲との間の電圧である、請求項１または２記載のメモリシステム。
  4. 前記コントローラは、前記半導体メモリに対する直近のアクセスからの経過時間が第１期間内である場合に前記第１読み出しコマンドシーケンスを発行し、
    前記経過時間が前記第１期間未満の第２期間内である場合、または前記第１期間よりも長い第３期間内である場合に、前記第２読み出しコマンドシーケンスを発行する、請求項１記載のメモリシステム。
  5. 前記コントローラは、前記半導体メモリに対する直近のアクセスからの経過時間が第１期間内である場合に前記第２読み出しコマンドシーケンスを発行し、
    前記経過時間が前記第１期間未満の第２期間内である場合、または前記第１期間よりも長い第３期間内である場合に、前記第１読み出しコマンドシーケンスを発行する、請求項２記載のメモリシステム。
  6. 前記半導体メモリは、前記メモリセルの保持する前記２ビット以上のデータのうちの第１ビットを読み出す際に、前記第１乃至第４電圧を用い、前記第１ビットと異なる第２ビットを読み出す際において、
    前記コントローラが前記第１読み出しコマンドシーケンスを発行した際には、前記メモリセルに対して第５電圧と前記第５電圧とは異なる第６電圧を印加し、
    前記コントローラが前記第２読み出しコマンドシーケンスを発行した際には、前記メモリセルに対して前記第６電圧とは異なる第７電圧と前記第５電圧及び前記第７電圧とは異なる第８電圧を印加し、
    前記第７電圧が前記第５電圧よりも大きく、前記第８電圧は前記第６電圧よりも小さく、
    前記第１電圧と前記第３電圧との差は、前記第５電圧と前記第７電圧との差と異なり、
    前記第２電圧と前記第４電圧との差は、前記第６電圧と前記第８電圧との差と異なる、
    請求項１記載のメモリシステム。
  7. 前記半導体メモリは、前記メモリセルの保持する前記２ビット以上のデータのうちの第１ビットを読み出す際に、前記第１乃至第４電圧を用い、前記第１ビットと異なる第２ビットを読み出す際において、
    前記コントローラが前記第１読み出しコマンドシーケンスを発行した際には、前記メモリセルに対して第５電圧と前記第５電圧とは異なる第６電圧を印加し、
    前記コントローラが前記第２読み出しコマンドシーケンスを発行した際には、前記メモリセルに対して前記第６電圧とは異なる第７電圧と前記第５電圧及び前記第７電圧とは異なる第８電圧を印加し、
    前記第７電圧が前記第５電圧よりも小さく、前記第８電圧は前記第６電圧よりも大きく、
    前記第１電圧と前記第３電圧との差は、前記第５電圧と前記第７電圧との差と異なり、
    前記第２電圧と前記第４電圧との差は、前記第６電圧と前記第８電圧との差と異なる、
    請求項２記載のメモリシステム。
  8. 前記半導体メモリは、前記第２読み出しコマンドシーケンスが発行された際において、
    前記第２期間においては前記第３電圧及び前記第４電圧を前記メモリセルに印加し、
    前記第３期間においては、前記第３電圧及び前記第４電圧とは異なる第５電圧と、前記第３乃至第５電圧とは異なる第６電圧を前記メモリセルに印加する、
    請求項４記載のメモリシステム。
  9. 前記コントローラは、前記半導体メモリに対する直近のアクセスからの経過時間が第１期間内である場合に前記第１読み出しコマンドシーケンスを発行し、
    前記経過時間が前記第１期間未満の第２期間内である場合、前記第１期間よりも長い第３期間内である場合、前記第２期間未満の第４期間内である場合、または前記第３期間よりも長い第５期間内である場合に、前記第２読み出しコマンドシーケンスを発行し、
    前記半導体メモリは、前記第２読み出しコマンドシーケンスが発行された際において、
    前記第２期間においては前記第３電圧及び前記第４電圧を前記メモリセルに印加し、
    前記第３期間においては、前記第３電圧及び前記第４電圧とは異なる第５電圧と、前記第３乃至第５電圧とは異なる第６電圧を前記メモリセルに印加し、
    前記第４期間においては、前記第３乃至第６電圧とは異なる第７電圧と、前記第３乃至第７電圧とは異なる第８電圧を前記メモリセルに印加し、
    前記第５期間においては、前記第３乃至第８電圧とは異なる第９電圧と、前記第３乃至第９電圧とは異なる第１０電圧を前記メモリセルに印加する、
    請求項１記載のメモリシステム。
  10. 前記第１乃至第３期間は、前記半導体メモリの温度に基づいて決定される、請求項４または５記載のメモリシステム。
  11. 前記半導体メモリは、第１選択トランジスタと第１メモリセルとが直列接続された第１メモリストリングと、
    第２選択トランジスタと第２メモリセルとが直列接続された第２メモリストリングと、
    前記第１メモリセルと前記第２メモリセルのゲートに接続されたワード線と、
    前記第１選択トランジスタのゲートに接続された第１セレクトゲート線と、
    前記第２選択トランジスタのゲートに接続された第２セレクトゲート線と
    を更に備え、
    前記コントローラが前記第１メモリセルからデータを読み出すために前記第１読み出しコマンドシーケンスを発行した際には、
    前記半導体メモリは、前記ワード線に前記第１電圧及び前記第２電圧を印加し、
    前記第２セレクトゲート線に第５電圧を第１期間、印加し、
    前記コントローラが前記第１メモリセルからデータを読み出すために前記第２読み出しコマンドシーケンスを発行した際には、
    前記半導体メモリは、前記ワード線に前記第３電圧及び前記第４電圧を印加し、
    前記第２セレクトゲート線に第６電圧を第２期間、印加し、
    前記第２期間は前記第１期間とは異なる、
    請求項１記載のメモリシステム。
  12. 前記第２期間は前記第１期間よりも長い、請求項１１記載のメモリシステム。
  13. 前記半導体メモリは、第１選択トランジスタと第１メモリセルとが直列接続された第１メモリストリングと、
    第２選択トランジスタと第２メモリセルとが直列接続された第２メモリストリングと、
    前記第１メモリセルと前記第２メモリセルのゲートに接続されたワード線と、
    前記第１選択トランジスタのゲートに接続された第１セレクトゲート線と、
    前記第２選択トランジスタのゲートに接続された第２セレクトゲート線と
    を更に備え、
    前記コントローラが前記第１メモリセルからデータを読み出すために前記第２読み出しコマンドシーケンスを発行した際には、
    前記半導体メモリは、前記ワード線に前記第３電圧及び前記第４電圧を印加し、
    前記第２セレクトゲート線に第５電圧を第１期間、印加し、
    前記コントローラが前記第１メモリセルからデータを読み出すために前記第１読み出しコマンドシーケンスを発行した際には、
    前記半導体メモリは、前記ワード線に前記第１電圧及び前記第２電圧を印加し、
    前記第２セレクトゲート線に第６電圧を第２期間、印加し、
    前記第２期間は前記第１期間とは異なる、
    請求項２記載のメモリシステム。
  14. 前記第２期間は前記第１期間よりも長い、請求項１３記載のメモリシステム。
  15. 前記コントローラは、前記メモリシステムの電源投入後、最初に読み出しコマンドシーケンスを実行する場合に、前記第２読み出しコマンドシーケンスを発行する、請求項１記載のメモリシステム。
  16. 前記コントローラは、前記メモリシステムの電源投入後、最初に読み出しコマンドシーケンスを実行する場合に、前記第１読み出しコマンドシーケンスを発行する、請求項２記載のメモリシステム。
  17. 前記第２読み出しコマンドシーケンスは、前記半導体メモリに対する直近のアクセスからの経過時間に応じて前記第１読み出しコマンドシーケンスに付加された追加コマンドを含み、
    前記追加コマンドは、前記経過時間と、前記２ビット以上のデータのうち、読み出し対象となるいずれかのビットとに応じて、前記第３電圧及び前記第４電圧の値を指定する、請求項１乃至１６のいずれか１項記載のメモリシステム。
  18. 前記第２読み出しコマンドシーケンスは、前記半導体メモリに対する直近のアクセスからの経過時間に応じて前記第１読み出しコマンドシーケンスに付加された追加コマンド及びデータを含み、
    前記データは前記第３電圧及び前記第４電圧の値を指定する、請求項１乃至１６のいずれか１項記載のメモリシステム。
  19. 前記半導体メモリは複数のブロックを備え、
    前記ブロックは、直列接続された前記複数のメモリセルを含み、
    前記アクセスは、前記ブロックに対する読み出しまたは書き込みである、請求項１乃至１６のいずれか１項記載のメモリシステム。
  20. 前記コントローラが前記第１読み出しコマンドシーケンスを発行した際には、前記半導体メモリは、第１読み出し電圧として、前記第１電圧及び前記第２電圧を順次印加し、
    前記コントローラが前記第２読み出しコマンドシーケンスを発行した際には、前記半導体メモリは、第２読み出し電圧として、前記第３電圧及び前記第４電圧を順次印加する、請求項１乃至１９のいずれか１項記載のメモリシステム。
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