KR101071019B1 - 비휘발성 메모리 디바이스의 다중레벨 셀 판독 방법 - Google Patents

비휘발성 메모리 디바이스의 다중레벨 셀 판독 방법 Download PDF

Info

Publication number
KR101071019B1
KR101071019B1 KR1020087029622A KR20087029622A KR101071019B1 KR 101071019 B1 KR101071019 B1 KR 101071019B1 KR 1020087029622 A KR1020087029622 A KR 1020087029622A KR 20087029622 A KR20087029622 A KR 20087029622A KR 101071019 B1 KR101071019 B1 KR 101071019B1
Authority
KR
South Korea
Prior art keywords
data
lower page
memory
reading
flag
Prior art date
Application number
KR1020087029622A
Other languages
English (en)
Other versions
KR20080111564A (ko
Inventor
창 완 하
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20080111564A publication Critical patent/KR20080111564A/ko
Application granted granted Critical
Publication of KR101071019B1 publication Critical patent/KR101071019B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5643—Multilevel memory comprising cache storage devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5646—Multilevel memory with flag bits, e.g. for showing that a "first page" of a word line is programmed but not a "second page"

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)

Abstract

비휘발성 메모리 디바이스는 복수의 메모리 셀들을 포함하는 메모리 어레이를 갖는다. 어레이는 다중레벨 셀 또는 단일 레벨 셀 모드 중 어느 한쪽에서 동작할 수 있고 각각의 셀은 하부 페이지 및 상부 페이지의 데이터를 갖는다. 메모리 디바이스는 플래그 데이터를 저장하기 위한 데이터 래치 및 데이터 래치에 연결된 캐시 래치를 갖는다. 판독 방법은 메모리 셀의 하부 페이지 판독을 개시하고, 데이터 래치로부터, 하부 페이지 판독 동작이 필요한 지의 여부를 나타내는 플래그 데이터를 판독하는 단계를 포함한다.
Figure 112008083527951-pct00001
비휘발성 메모리, 셀 판독 방법, 메모리 시스템

Description

비휘발성 메모리 디바이스의 다중레벨 셀 판독 방법{A METHOD FOR READING A MULTILEVEL CELL IN A NON-VOLATILE MEMORY DEVICE}
본 발명은 일반적으로 메모리 디바이스에 관한 것이며, 특히 비휘발성 메모리 디바이스에 관한 것이다.
메모리 디바이스들은 일반적으로 컴퓨터 또는 그외의 전자 디바이스의 내부의 반도체 집적 회로들로서 제공된다. RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 및 플래시 메모리를 포함하는 다수의 상이한 유형들의 메모리가 존재한다.
플래시 메모리 디바이스들은 광범위한 전자 응용들을 위한 비휘발성 메모리의 보급원으로 개발되어 왔다. 플래시 메모리 디바이스들은 일반적으로 높은 메모리 집적도, 높은 신뢰성, 및 저전력 소모를 가능하게 하는 1 트랜지스터 메모리 셀을 사용한다. 플래시 메모리는 개인용 컴퓨터, PDA(personal digital assistant), 디지털 카메라, 휴대폰 등에 공통적으로 사용된다. BIOS(basic input/output system)와 같은 프로그램 코드 및 시스템 데이터는 일반적으로 개인용 컴퓨터 시스템들에서의 사용을 위해 플래시 메모리 디바이스들에 저장된다.
전자 시스템들의 성능 및 복잡도가 증가함에 따라, 시스템에 메모리를 추가할 필요성이 또한 증가한다. 그러나, 시스템의 비용을 계속해서 줄이기 위해서는, 부품 수를 최소한으로 유지해야 한다. 이것은 집적 회로의 메모리 집적도를 증가시킴으로써 구현될 수 있다.
메모리 집적도는 SLC(single level cells) 대신에 MLC(multiple level cells)를 사용함으로써 증가될 수 있다. MLC 메모리는 추가의 셀들의 추가 및/또는 다이(die)의 크기의 증가 없이 집적 회로에 저장되는 데이터량을 증가시킬 수 있다. MLC 방법은 각각의 메모리 셀에 두개 이상의 데이터 비트들을 저장한다.
도 1은 일반적인 종래 기술의 SLC NAND 메모리 셀 어레이를 도시한다. 본 도면은 일반적인 2킬로바이트(kB) 메모리 블록에서 사용되는 16k 비트 라인 및 32 워드 라인 메모리 어레이를 도시한다. 도시된 바와 같이, 어레이는 워드 라인들(WL0-WL31) 및 비트 라인들(BL0-BL16383)로 구성된다. SGD(select gate drain) 트랜지스터들(101, 102) 및 SGS(select gate source) 트랜지스터들(104, 105)은 어레이에 대한 선택적인 액세스가 가능하도록 각각의 비트 라인의 각각의 단부(end)에 사용된다. 일련의 비트 라인들의 소스 단부에는 소스 라인(100)이 연결된다.
SLC 어레이의 각각의 워드 라인은 데이터의 페이지로 간주된다. 예를 들어, WL0는 2kB의 데이터를 갖는 페이지 0로 간주될 수 있다. 다음으로 WL1은 페이지 1이다. 이것은 페이지 31로 표시된 WL31까지 계속된다.
도 2는 일반적인 종래 기술의 MLC NAND 메모리 셀 어레이를 도시한다. 본 도면은 기본적으로 비트 라인들(BL0-BL16383), WL0-WL31, SGD 트랜지스터들(201, 202), SGS 트랜지스터들(204, 205), 및 소스 라인(200)을 포함하는 SLC 어레이와 동일한 아키텍처를 도시한다. 그러나, MLC 메모리 어레이는 각각의 메모리 셀에 대하여 두개의 비트들을 갖기 때문에 63 페이지의 데이터로 구성된다.
MLC 어레이의 각각의 워드 라인(WL0-WL31)은 두개의 페이지의 데이터로 구성된다. 예를 들어, WL0는 4kB의 데이터와 동일한 페이지 0 및 페이지 1이다. 이것은 페이지 62 및 페이지 63으로 구성되는 WL31까지 계속된다. 다시 말하면, 하부 페이지들은 짝수 페이지들의 페이지 0, 페이지 2,...페이지 62이다. 상부 페이지 데이터는 홀수 페이지들의 페이지 1, 페이지 3,... 페이지 63이다. 프로그램 동작 중에, 메모리 제어기는 일반적으로 프로그램을 위한 하부 페이지 데이터를 먼저 전송하고 다음으로 상부 페이지 데이터가 프로그램된다.
다중레벨 셀은 각각이 상이한 상태를 나타내는 복수의 임계 전압(Vt) 윈도우들을 갖는다. 도 3은 하부 페이지 및 상부 페이지 데이터에 대한 일반적인 MLC Vt 분포를 도시한다. 다중레벨 셀들은 셀에 저장된 특정한 전압 범위에 비트 패턴을 할당함으로써 종래의 플래시 셀의 아날로그 특성을 이용한다. 이 기술은 셀에 할당되는 전압 범위들의 값에 따라 셀당 두개 이상의 비트들의 저장을 허용한다.
도 3은 하부 페이지의 데이터 Vt가 단지 두개의 상태들(즉, "11" 또는 "10") 중 하나로 구성되는 것을 도시하며, 여기서 최우측의 비트는 하부 페이지의 데이터인 것으로 간주된다. 그러한 분포에서, "11" 상태와 "10" 상태 사이의 Vt 차이가 충분하기 때문에 "10" 상태를 밀착할 필요가 없다. "11" 상태는 일반적으로 소거 상태로서 지칭된다.
Vt 축을 따라 표시된 rLP 전압은 선택된 워드 라인에 인가되는 하부 페이지 판독 바이어스이다. 미선택된 워드 라인 전압은, 짝수의 상부 셀 상태들을 바이패스하기 위해 약 5.5V이다. rLP 전압은 일반적으로 약 0.5V이다.
도 3의 하단의 분포는 상부 페이지 셀 Vt 분포이다. 상부 페이지 데이터는 하부 페이지의 데이터를 이용하여 이미 프로그램된 셀들에 기입된다. 하부 페이지 Vt 분포로부터 상부 페이지 Vt 분포까지의 화살표들은 상태의 가능한 변화들을 도시한다. 예를 들어, 소거 상태 "11"은 논리적 "1"이 상부 페이지의 데이터로 프로그램된 후에 논리적 "11"이 될 수 있거나(301), 또는 상부 페이지의 데이터가 논리적 "0"으로 프로그램된 후에 논리적 "01"이 될 수 있다(302). "10"의 상태로 프로그램된 하부 페이지는 상부 페이지의 데이터가 논리적 "0" 상태로 프로그램된 후에 논리적 "00"이 되거나(305) 또는 상부 페이지가 논리적 "1"로 프로그램된 후에 "10"이 될 수 있다(306).
도 3의 하단의 분포에서 현재 네개의 상태가 존재하기 때문에, 더 밀착된 셀 Vt 분포가 필요하다. 전압 r00은 Vt 축을 따라 도시된다. r00 전압은 상부 데이터가 기입된 경우 하부 데이터를 판독하도록 워드 라인들을 바이어스하는데 사용되는 전압이다. 일반적으로, r00은 1.3V이다.
MLC 상태의 하부 페이지 판독에 있어서, 상부 페이지 데이터는 선택된 워드 라인에 대하여 기입된다. SLC 상태의 하부 페이지 판독에 있어서, 상부 페이지 데 이터는 선택된 워드 라인에 대하여 기입되지 않는다. 따라서, 선택된 워드 라인에 대하여 상부 페이지 셀 데이터가 기입되었는지의 여부를 판정하는데에 사용가능한 정보를 갖는 것이 필요하다.
MLC 플래시 메모리 디바이스들은 일반적으로 플래그(flag) 데이터 셀에 저장되는 플래그 데이터를 사용하여 선택된 워드 라인에 대해 상부 페이지가 기입되어 있는지의 여부를 플래시 메모리 내의 내부 제어기에 나타낸다. 하부 페이지 판독의 경우에 있어서, 내부 판독 알고리즘을 결정하기 위해 플래시 메모리 내의 내부 제어기는 플래그 데이터를 사용한다. 플래그 데이터가 상부 페이지가 기입되지 않았음을 나타내는 경우, 하부 페이지만이 기입되어 있어, 올바른 데이터를 판독하기 위해 하부 페이지 판독을 추가로 실행할 필요가 있다. 플래그 데이터가 상부 페이지 데이터가 기입되지 않았음을 나타내는 경우, 이미 판독된 데이터는 올바른 데이터이다. 따라서, 추가의 판독 동작이 필요하지 않다. 플래그 데이터를 판독하는 것은 데이터 캐시 비지 표시기(data cache busy indicator)로 하여금 MLC 디바이스에서 하부 페이지 판독 전압을 생성할 필요가 있을 때에 캐시가 바쁘다는 것을 나타내도록 할 수 있다. 이것은 MLC 디바이스에서 하부 페이지 액세스 중에 충돌을 일으킬 수 있다.
전술된 이유들 및 당업자들이 본 명세서를 읽고 이해함으로써 명확하게 이해될 후술된 그외의 이유들로, 해당 분야의 다중레벨 셀 메모리 디바이스에서 데이터 캐시 판독 성능을 향상시킬 필요가 있다.
플래시 메모리들과 관련된 전술된 문제점들 및 그외의 문제점들이 본 발명에 의해 다루어지고 이하의 명세서를 읽고 학습함으로써 이해될 것이다.
본 발명은 복수의 메모리 셀들을 포함하는 메모리 어레이를 갖는 메모리 디바이스에서 비휘발성 메모리 셀을 판독하기 위한 방법을 포함한다. 각각의 셀은 하부 페이지 및 상부 페이지의 데이터를 갖는다. 메모리 디바이스는 플래그 데이터를 저장하기 위한 1차 데이터 캐시 및 2차 데이터 캐시를 갖는다. 방법은 메모리 셀의 하부 페이지 판독을 개시하는 단계 및 1차 데이터 캐시로부터, 메모리 셀이 다중레벨 셀인지 단일 레벨 셀인지를 나타내는 플래그 데이터를 판독하는 단계를 포함한다.
본 발명의 추가의 실시예들은 다양한 범주의 장치 및 방법들을 포함한다.
도 1은 일반적인 종래 기술의 단일 레벨 셀 메모리 어레이 아키텍처를 도시한다.
도 2는 일반적인 종래 기술의 다중 레벨 셀 메모리 어레이 아키텍처를 도시한다.
도 3은 일반적인 종래 기술의 임계 전압 분포를 도시한다.
도 4는 플래시 메모리 어레이, 플래그 메모리 어레이, 및 페이지 버퍼들의 구조의 일 실시예의 블록도를 도시한다.
도 5는 페이지 버퍼 기능의 간략화된 블록도를 도시한다.
도 6은 일반적인 종래 기술의 하부 페이지 판독 동작의 흐름도를 도시한다.
도 7은 본 발명의 하부 페이지 판독 프로세스의 일 실시예를 도시한다.
도 8은 본 발명의 메모리 시스템의 일 실시예의 블록도를 도시한다.
도 9는 본 발명의 메모리 모듈의 일 실시예의 블록도를 도시한다.
본 발명의 이하의 상세한 설명에 있어서, 본 명세서의 일부를 형성하고, 예시의 목적으로, 본 발명이 구현될 수 있는 특정한 실시예들을 도시하는 첨부 도면들이 참조된다. 도면들에 있어서, 유사한 참조번호들은 일부의 도면들을 통해 실질적으로 유사한 구성요소들을 기술한다. 이러한 실시예들은 당업자들이 본 발명을 구현할 수 있도록 충분히 상세하게 기술된다. 그외의 실시예들이 사용될 수 있고, 본 발명의 범주를 벗어나지 않고 구조적, 논리적, 및 전기적으로 변경이 가능하다. 따라서, 이하의 상세한 설명은 제한적인 관점에서 보아서는 아니되며, 본 발명의 범주는 첨부된 청구범위 및 그 등가물들에 의해서만 정의된다.
도 4는 플래시 메모리 어레이, 플래그 메모리 셀 어레이, 및 페이지 버퍼들을 포함하는 메모리 디바이스의 일 실시예의 블록도를 도시한다. 본 도면은 플래그 메모리 셀 어레이(403)에 연결된 메인(main) 메모리 어레이(400)를 도시한다. 플래그 메모리 셀 어레이는 각각의 메인 메모리 어레이(400) 셀이 MLC 메모리인지 SLC 메모리인지에 대한 표시를 제공하는 플래그 데이터를 저장한다.
어레이 블록들(400, 403)은 배선된 멀티플렉서(404)를 통해 페이지 버퍼 캐시 블록(405)에 연결된다. 페이지 버퍼 캐시(405)는, 메모리 디바이스의 판독 및 기입 속도들을 증가시키기 위해 어레이들(400, 403)로부터 판독되거나 또는 기입되 는 데이터를 일시적으로 저장한다. 페이지 버퍼(405)는 감지 증폭 회로, 데이터 래치(latch), 및 메모리 동작을 위한 캐시 래치를 포함한다.
선택된 워드 라인에 대해 상부 페이지 데이터가 기입되는 메모리 동작에 있어서, 하부 페이지의 데이터를 판독하기 위해 r00 전압이 내부적으로 처리된다. 선택된 워드 라인에 대해 상부 페이지 데이터가 기입되지 않는 메모리 동작에 있어서는, 하부 페이지의 데이터를 판독하기 위해 rLP 전압이 내부적으로 처리된다. 따라서, 플래그 메모리 셀 어레이(403)는 메모리 셀이 어떻게 프로그램되었는지의 기록을 제공한다. 상부 페이지 데이터가 프로그램된 경우, 그 페이지와 연관된 플래그 메모리 셀도 프로그램된다. 하부 페이지 데이터가 판독되는 경우, 연관된 플래그 메모리 셀도 판독된다. 이러한 플래그 셀 정보는 하부 페이지 판독 알고리즘 중에 어떻게 진행해야 하는지를 판정하는데 사용된다.
도 5는 페이지 버퍼 기능의 일 실시예의 간략화된 블록도를 도시한다. MLC 페이지 버퍼(405)는 감지 회로(501) 및 판독 동작 중에 감지된 데이터를 저장하는 데이터 래치(502)를 포함한다.
프로그램 동작 중에 프로그램될 데이터도 데이터 래치(502)에 저장된다. 다음으로, 캐시 래치(505)는 판독 동작 중에 메모리 디바이스의 출력 멀티플렉서로 출력되기 전에 판독되는 데이터를 저장한다. 추가의 래치들(506)은 검증 경로 배선 NOR 라인(verify-path wired NOR line)에 연결된다.
도 6은 하부 페이지 판독 동작을 위한 일반적인 종래 기술의 방법의 흐름도를 도시한다. 절차는 메모리 셀을 감지하고 감지된 데이터를 데이터 래치에 저장 하는 단계(601)로 구성된다. 판독 전압 r00은 판독 동작 중에 사용된다.
다음으로, 데이터 래치로부터 캐시 래치로 데이터를 전송한다(603). 다음으로, 플래그 페이지 버퍼의 캐시 래치의 출력으로부터 플래그 셀을 체크한다(605). 플래그가 설정되어 있으면, MLC 데이터의 상부 페이지 데이터가 판독되어 그 데이터를 캐시 래치로부터 판독할 준비를 한다(610). 플래그가 설정되어 있지 않으면, 하부 페이지의 데이터를 판독하기 위해 선택된 워드 라인에 rLP 전압을 인가한다(607). 다음으로, 데이터 래치로부터 캐시 래치로 데이터를 전송한다(609). 다음으로, 캐시 래치로부터 데이터를 판독한다(610).
이러한 동작을 이용하여, 사용자는 임의의 시간에서 캐시 래치 데이터(즉, 이전에 판독된 데이터)를 판독하는 것을 시도할 수 있다. 사용자가 도 6에 표시된 기간 A 동안 캐시 데이터를 판독하고자 하는 경우, 데이터는 데이터 래치에 래치되어 캐시 래치로 전송될 수 없다. 따라서, 하부 페이지 판독 알고리즘은 도 6에 표시된 B 지점에서 정지한다.
캐시 래치에 대한 사용자의 액세스가 완료된 후에 판독은 재개된다. 종래 기술의 방법은 캐시 래치 데이터로부터 플래그 데이터 셀 체크가 이루어지기 때문에 백그라운드 판독이 발생하는 것을 허용하지 않는다.
도 7은 하부 페이지 판독 동작을 수행하기 위한 본 발명의 방법의 일 실시예의 흐름도를 도시한다. 도 7의 방법은 데이터 및 캐시 래치들을 도시하는 도 5의 블록도와 함께 판독되어야 한다. 선택된 메모리 셀은 판독 전압 r00에서 바이어스되고 결과적인 판독 데이터가 감지된다. 그 데이터는 데이터 래치에 저장된다.
판독 데이터에 대하여 플래그 데이터를 체크한다(703). 일 실시예에서, 플래그는 표시를 제공하도록 논리적 "1" 상태 또는 논리적 "0" 상태 중 어느 하나이다. 플래그 페이지 버퍼의 데이터 래치로부터 플래그 셀이 기입된다. 플래그가 하부 페이지 데이터가 판독되었음을 나타내는 경우, 데이터 래치로부터 캐시 래치로 데이터를 전송한다(707). 다음으로, 캐시 래치로부터 데이터를 판독한다(709).
플래그가 상부 페이지 데이터가 기입되지 않았음을 나타내는 경우(703), 선택된 워드 라인은 하부 페이지의 데이터를 판독하기 위해 rLP 전압(예를 들어, 0V내지 0.8V)으로 바이어스된다(705). 이것은 적절한 전압을 발생하도록 전압 펌프를 턴-온(turning on)함으로써 달성될 수 있다. 다음으로, 데이터 래치로부터 캐시 래치(707)로 데이터를 전송한다. 이제 그 데이터는 캐시 래치(709)로부터 판독할 준비를 한다.
캐시 래치 대신에 데이터 래치로부터의 검증 경로를 통해 플래그 셀 데이터 체크를 수행함으로써, 본 발명의 하부 페이지 판독 절차는 판독 데이터 처리량을 매우 향상시킨다. 이것은 래치된 데이터의 이전의 판독으로부터, 사용자에 의해 액세스되는, 캐시 데이터에 영항을 미치지 않고 달성된다.
도 8은 본 발명의 프로그램 방법의 실시예들 및 플래시 메모리 어레이를 포함할 수 있는 메모리 디바이스(800)의 기능적 블록도를 도시한다. 메모리 디바이스(800)는 프로세서(810)에 연결된다. 프로세서(810)는 마이크로프로세서 또는 어떤 다른 유형의 제어 회로일 수 있다. 메모리 디바이스(800) 및 프로세서(810)는 메모리 시스템(820)의 일부분을 형성한다. 메모리 디바이스(800)는 본 발명의 이 해에 유용한 메모리의 특징들에 초점을 맞추어 간략화되었다.
도 8을 참조하여 전술된 바와 같이 메모리 디바이스는 플래시 메모리 셀들의 어레이(830)를 포함한다. 메모리 어레이(830)는 로우 및 컬럼의 뱅크들로 배열된다. 메모리 셀들의 각각의 로우의 제어 게이트들은 워드 라인에 연결되는 한편, 메모리 셀들의 드레인 커넥션 및 소스 커넥션은 비트 라인들에 연결된다. 본 기술분야에 공지된 바와 같이, 비트 라인들에 대한 셀들의 커넥션들은 어레이가 NAND 아키텍처, AND 아키텍처, 또는 NOR 아키텍처인지를 판정한다.
어드레스 버퍼 회로(840)는 어드레스 입력 커넥션들(A0-Ax)(842)에 제공되는 어드레스 신호들을 래치하도록 구비되어 있다. 어드레스 신호들은 메모리 어레이(830)를 액세스하는 로우 디코더(844) 및 컬럼 디코더(846)에 의해 수신되고 디코드된다. 당업자라면 본 설명의 도움으로 어드레스 입력 커넥션들의 갯수가 메모리 어레이(830)의 집적도 및 아키텍처에 의존한다는 것을 이해할 것이다. 즉, 어드레스들의 갯수는 메모리 셀의 총수와 뱅크 및 블록의 총수가 모두 증가함에 따라 증가한다.
메모리 디바이스(800)는 감지/버퍼 회로(850)를 사용하여 메모리 어레이 컬럼들의 전압 변화 또는 전류 변화를 감지함으로써 메모리 어레이(830)의 데이터를 판독한다. 일 실시예에서, 감지/버퍼 회로는 메모리 어레이(830)로부터의 로우 데이터를 판독하고 래치하도록 연결된다. 데이터 입력 및 출력 버퍼 회로(860)는 복수의 데이터 커넥션들(862)을 통한 제어기(810)와의 양방향 데이터 통신을 위해 포함된다. 기입 회로(855)는 메모리 어레이에 데이터를 기입하도록 제공된다.
제어 회로(870)는 프로세서(810)로부터 제어 커넥션들(872)에 제공되는 신호들을 디코드한다. 이 신호들은 데이터 판독, 데이터 기입(프로그램), 및 소거 동작들을 포함하는 메모리 어레이(830)에 대한 동작들을 제어하는데 사용된다. 제어 회로(870)는 상태 머신(state machine), 시퀀서(sequencer), 또는 어떤 다른 유형의 제어기일 수 있다. 일 실시예에서, 제어 회로(870)는 본 발명의 하부 페이지 판독 방법의 실시예들을 실행한다.
도 8에 도시된 플래시 메모리 디바이스는 메모리의 특징들의 기본적인 이해를 용이하게 하도록 간략화되었다. 플래시 메모리들의 내부 회로 및 기능들에 대한 보다 상세한 이해는 당업자들에게 알려져 있다.
도 9는 예시적인 메모리 모듈(900)의 도면이다. 메모리 모듈(900)은 메모리 카드로서 도시되지만, 메모리 모듈(900)을 참조하여 기술된 개념들은 그밖의 유형의 착탈가능한 또는 휴대가능한 메모리, 예를 들어, USB 플래시 드라이브들에 적용가능하며, 본 명세서에 사용된 "메모리 모듈"의 범주 내에 존재하도록 의도된다. 또한, 폼 팩터(form factor)의 일례가 도 9에 도시되어 있지만, 이러한 개념들은 그외의 폼 팩터들에도 적용가능하다.
일부의 실시예들에서, 메모리 모듈(900)은 하나 이상의 메모리 디바이스들(910)을 내장하는 하우징(905)(묘사된 바와 같이)을 포함할 것이지만, 그러한 하우징은 모든 디바이스들 또는 디바이스 애플리케이션들에 필수적이지 않다. 적어도 하나의 메모리 디바이스(910)는 비휘발성 메모리[본 발명의 요소들을 포함하거나 또는 실행하도록 구성됨]이다. 존재하는 경우, 하우징(905)은 호스트 디바이스 와의 통신을 위한 하나 이상의 컨택트들(915)을 포함한다. 호스트 디바이스들의 예시들은 디지털 카메라들, 디지털 기록 및 재생(playback) 디바이스들, PDA들, 개인용 컴퓨터들, 메모리 카드 판독기들, 인터페이스 허브(hub)들 등을 포함한다. 일부의 실시예들에 있어서, 컨택트들(915)은 표준화된 인터페이스의 형태가 된다. 예를 들어, USB 플래시 드라이브의 경우, 컨택트들(915)은 USB A형 수형 커넥터(male connector)의 형태가 될 수 있다. 일부의 실시예들에 있어서, 컨택트들(915)은, SANDISK Corporation의 COMPACTFLASH 메모리 카드들, SONY Corporation의 MEMORYSTICK 메모리 카드들, TOSHIBA Corporation의 SD SECURE DIGITAL 메모리 카드들 등에서 찾아볼 수 있는 바와 같이, 반독점(semi-proprietary) 인터페이스의 형태일 수 있다. 그러나, 일반적으로, 컨택트들(915)은 메모리 모듈(900)과 컨택트들(915)에 적합한 리셉터(receptor)들을 갖는 호스트 사이에서 제어 신호, 어드레스 신호 및/또는 데이터 신호를 전달시키기 위한 인터페이스를 제공한다.
메모리 모듈(900)은 하나 이상의 집적 회로들 및/또는 개별 컴포넌트들이 될 수 있는 추가의 회로(920)를 선택적으로 포함할 수 있다. 일부의 실시예들에 있어서, 추가의 회로(920)는 복수의 메모리 디바이스들(910)에 대한 액세스를 제어하기 위한 및/또는 외부 호스트와 메모리 디바이스(910) 사이에서 변환 층을 제공하기 위한 메모리 제어기를 포함할 수 있다. 예를 들어, 컨택트들(915)의 갯수와 하나 이상의 메모리 디바이스들(910)에 대한 I/O 커넥션들의 갯수 사이에 일대일 대응이 존재하지 않을 수 있다. 따라서, 메모리 제어기는 적절한 시간에 적절한 I/O 커넥션에서 적절한 신호를 수신하기 위해 또는 적절한 시간에 적절한 컨택트(915)에 적 절한 신호를 제공하기 위해 메모리 디바이스(910)의 I/O 커넥션(도 9에 도시되지 않음)을 선택적으로 연결할 수 있다. 마찬가지로, 호스트와 메모리 모듈(900) 사이의 통신 프로토콜은 메모리 디바이스(910)의 액세스를 위해 필요한 것과 상이할 수 있다. 다음으로, 메모리 제어기는 호스트로부터 수신된 명령 시퀀스(sequence)들을 적절한 명령 시퀀스들로 변환하여 메모리 디바이스(910)에 대하여 원하는 액세스를 획득할 수 있다. 그 변환은 명령 시퀀스들에 추가하여 신호 전압 레벨들의 변경들을 더 포함할 수 있다.
추가의 회로(920)는 ASIC(application specific integrated circuit)에 의하여 실행될 수 있는 로직 기능들과 같은 메모리 디바이스(910)의 제어와 관계없는 기능을 더 포함할 수 있다. 또한, 추가의 회로(920)는 메모리 모듈(900)에 대한 판독 또는 기입 액세스를 제한하는, 암호 보호, 생체 인증(biometrics) 등의 회로를 포함할 수 있다. 추가의 회로(920)는 메모리 모듈(900)의 상태를 표시하는 회로를 포함할 수 있다. 예를 들어, 추가의 회로(920)는 전원이 메모리 모듈(900)에 공급되고 있는지의 여부 및 메모리 모듈(900)이 현재 액세스되고 있는지의 여부를 판정하고, 그 상태의 표시를, 전원이 공급되는 경우에는 솔리드 광(solid light)으로 표시하고, 액세스되고 있는 경우에는 플래싱 광(flashing light)으로 표시하는 등의 기능을 포함할 수 있다. 추가의 회로(920)는 메모리 모듈(900) 내의 전원 요구조건을 조정하는 것을 돕는 디커플링 캐패시터(decoupling capacitor)들과 같은 수동 디바이스들을 더 포함할 수 있다.
결론
요컨대, 본 발명의 실시예들은 종래 기술의 캐시 판독과 비교하여 캐시 판독 시간의 향상을 제공한다. 이것은 하부 페이지 판독이 필요한지의 여부를 판정하기 위해 2차 데이터 캐시(즉, 캐시 래치) 대신에 1차 데이터 캐시(즉, 데이터 래치)로부터 하부 페이지 판독 표시(즉, 플래그 데이터)를 판독함으로써 달성된다. 페이지 버퍼들로부터 분리된 플래그 데이터용 플래그 데이터 커넥션을 사용함으로써, 플래그 페이지 버퍼 데이터를 종래 기술보다 더 빨리 판독할 수 있다.
본 명세서에는 특정한 실시예들을 도시하고 기술하였지만, 그 예시된 특정한 실시예들을 동일한 목적을 달성하도록 산출되는 임의의 구성으로 대체할 수 있다는 점을 당업자라면 이해할 것이다. 본 발명의 다수의 변경예는 당업자에게는 명백할 것이다. 따라서, 본원은 본 발명의 모든 변경예 또는 변형예를 커버하도록 의도된다. 본 발명은 이하의 청구범위 및 그의 등가물에 의해서만 한정되도록 명백하게 의도된다.

Claims (16)

  1. 비휘발성 메모리 셀을 포함하는 메모리 어레이를 갖는 메모리 디바이스에서 하부 페이지 데이터 및 상부 페이지 데이터를 갖는 상기 비휘발성 메모리 셀을 판독하기 위한 방법으로서 - 1차 데이터 캐시와 2차 데이터 캐시 간의 분리된 플래그 데이터 커넥션을 통해 상기 메모리 어레이는 상기 2차 데이터 캐시에 연결된 상기 1차 데이터 캐시에 연결됨 - ,
    상기 비휘발성 메모리 셀로부터 데이터를 감지하는 단계;
    상기 분리된 플래그 데이터 커넥션을 사용하여, 하부 페이지의 판독 전에 상기 1차 데이터 캐시로부터, 상부 페이지가 기입되지 않았음을 나타내는 하부 페이지 판독 표시를 판독하는 단계; 및
    상기 상부 페이지가 기입되지 않았음을 나타내는 상기 하부 페이지 판독 표시에 응답하여, 상기 하부 페이지 데이터를 판독하기 위한 하부 페이지 판독 전압을 발생시키는 단계
    를 포함하는 비휘발성 메모리 셀 판독 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 하부 페이지 판독을 개시하는 단계를 더 포함하고,
    상기 하부 페이지 판독을 개시하는 단계는 다중레벨 셀의 레벨들 중 두 개의 레벨 사이에 존재하는 제1 상태 판독 전압을 발생시키는 단계를 포함하는 비휘발성 메모리 셀 판독 방법.
  4. 제3항에 있어서,
    상기 제1 상태 판독 전압은 하부 페이지 판독 전압보다 더 큰 비휘발성 메모리 셀 판독 방법.
  5. 제1항에 있어서,
    상기 표시는 플래그 메모리 셀에 저장된 플래그인 비휘발성 메모리 셀 판독 방법.
  6. 제1항에 있어서,
    상기 하부 페이지 데이터를 판독하기 위한 판독 전압을 발생시키는 단계;
    메모리 셀의 하부 페이지 판독을 개시하는 단계;
    상기 1차 데이터 캐시로부터, 상부 페이지 데이터가 기입되어 있는지의 여부를 나타내는 플래그 데이터를 판독하는 단계;
    상기 플래그 데이터에 응답하여 하부 페이지 판독 전압을 발생시키는 단계; 및
    상기 플래그 데이터가 상기 상부 페이지 데이터가 기입되지 않았음을 나타내는 경우, 상기 1차 데이터 캐시로부터 상기 2차 데이터 캐시로 데이터를 전송하는 단계
    를 더 포함하는 비휘발성 메모리 셀 판독 방법.
  7. 제6항에 있어서,
    상기 판독 전압을 발생시키는 단계는 전압 펌프를 턴 온(turning on)하는 단계를 포함하는 비휘발성 메모리 셀 판독 방법.
  8. 제6항에 있어서,
    상기 2차 데이터 캐시로부터 데이터를 판독하는 단계를 더 포함하는 비휘발성 메모리 셀 판독 방법.
  9. 제6항에 있어서,
    상기 메모리 셀의 상기 하부 페이지 판독을 개시하는 단계는 상기 하부 페이지 판독 전압보다 더 큰 제1 판독 전압을 발생시키는 단계를 포함하는 비휘발성 메모리 셀 판독 방법.
  10. 제1항에 있어서,
    상기 표시를 판독하는 단계 전에, 상기 데이터를 상기 1차 데이터 캐시에 저장하는 단계 - 상기 표시는 플래그 데이터임 -;
    상기 플래그 데이터가 하부 페이지 판독 동작이 요청되지 않았음을 나타내는 경우,
    상기 1차 데이터 캐시로부터 상기 2차 데이터 캐시로 상기 데이터를 전송하는 단계, 및
    상기 2차 데이터 캐시로부터 상기 데이터를 판독하는 단계; 및
    상기 플래그 데이터가 상기 하부 페이지 판독 동작이 요청되었음을 나타내는 경우,
    하부 페이지 판독 전압을 발생시켜 메모리 셀로부터 상기 하부 페이지 데이터를 판독하는 단계,
    상기 1차 데이터 캐시로부터 상기 2차 데이터 캐시로 상기 하부 페이지 데이터를 전송하는 단계, 및
    상기 2차 데이터 캐시로부터 상기 데이터를 판독하는 단계
    를 더 포함하는 비휘발성 메모리 셀 판독 방법.
  11. 제10항에 있어서,
    상기 하부 페이지 데이터 및 상부 페이지 데이터는 네 개의 레벨들의 임계 전압 분포들에 의해 표시되는 비휘발성 메모리 셀 판독 방법.
  12. 제10항에 있어서,
    상기 하부 페이지 판독 전압은 선택된 워드 라인을 바이어스하는 비휘발성 메모리 셀 판독 방법.
  13. 제10항에 있어서,
    상기 하부 페이지 판독 전압은 상부 페이지 판독 전압보다 작은 비휘발성 메 모리 셀 판독 방법.
  14. 제10항에 있어서,
    상기 비휘발성 메모리 셀의 단일 레벨 셀은 두개의 임계 전압 분포들을 갖고 상기 하부 페이지 판독 전압은 상기 두개의 분포들 사이에 있는 비휘발성 메모리 셀 판독 방법.
  15. 메모리 시스템으로서,
    메모리 신호들을 발생시키는 프로세서; 및
    상기 프로세서에 연결되고, 상기 메모리 신호들에 응답하여 동작하는 플래시 메모리 디바이스를 포함하며,
    상기 플래시 메모리 디바이스는,
    복수의 비휘발성 메모리 셀들을 포함하는 메모리 어레이 - 각각의 메모리 셀은 다중 레벨 셀들로 구성됨 - ,
    하부 페이지 판독이 수행되는지의 여부를 나타내는 플래그 데이터를 저장하는 플래그 메모리 어레이,
    상기 메모리 어레이 및 상기 플래그 메모리 어레이에 연결되고, 선택된 메모리 셀로부터 감지된 데이터를 저장하는 데이터 래치,
    상기 데이터 래치에 연결되고, 상기 데이터 래치로부터 데이터를 저장하는 캐시 래치,
    상기 데이터 래치와 상기 캐시 래치 간의 커넥션에 연결된 검증 경로 커넥션, 및
    하부 페이지의 판독 전에 상기 검증 경로 커넥션을 통해 상기 데이터 래치로부터, 상부 페이지가 기입되지 않았음을 나타내는 플래그 데이터를 판독하도록 구성된 제어 회로 - 상기 제어 회로는 상기 상부 페이지가 기입되지 않았음을 나타내는 상기 플래그 데이터에 응답하여, 상기 하부 페이지를 판독하기 위한 하부 페이지 판독 전압을 발생시키도록 더 구성됨 -
    를 포함하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 메모리 어레이는 NAND 아키텍처 메모리 어레이인 메모리 시스템.
KR1020087029622A 2006-05-04 2007-05-04 비휘발성 메모리 디바이스의 다중레벨 셀 판독 방법 KR101071019B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/417,573 US7917685B2 (en) 2006-05-04 2006-05-04 Method for reading a multilevel cell in a non-volatile memory device
US11/417,573 2006-05-04

Publications (2)

Publication Number Publication Date
KR20080111564A KR20080111564A (ko) 2008-12-23
KR101071019B1 true KR101071019B1 (ko) 2011-10-06

Family

ID=38626166

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087029622A KR101071019B1 (ko) 2006-05-04 2007-05-04 비휘발성 메모리 디바이스의 다중레벨 셀 판독 방법

Country Status (4)

Country Link
US (3) US7917685B2 (ko)
KR (1) KR101071019B1 (ko)
CN (1) CN101432819B (ko)
WO (1) WO2007130615A2 (ko)

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8189599B2 (en) * 2005-08-23 2012-05-29 Rpx Corporation Omni-protocol engine for reconfigurable bit-stream processing in high-speed networks
KR100684909B1 (ko) * 2006-01-24 2007-02-22 삼성전자주식회사 읽기 에러를 방지할 수 있는 플래시 메모리 장치
US7881100B2 (en) * 2008-04-08 2011-02-01 Micron Technology, Inc. State machine sensing of memory cells
US8261158B2 (en) 2009-03-13 2012-09-04 Fusion-Io, Inc. Apparatus, system, and method for using multi-level cell solid-state storage as single level cell solid-state storage
US8266503B2 (en) 2009-03-13 2012-09-11 Fusion-Io Apparatus, system, and method for using multi-level cell storage in a single-level cell mode
US8661184B2 (en) 2010-01-27 2014-02-25 Fusion-Io, Inc. Managing non-volatile media
US8854882B2 (en) 2010-01-27 2014-10-07 Intelligent Intellectual Property Holdings 2 Llc Configuring storage cells
US8589766B2 (en) * 2010-02-24 2013-11-19 Apple Inc. Codeword remapping schemes for non-volatile memories
US9245653B2 (en) 2010-03-15 2016-01-26 Intelligent Intellectual Property Holdings 2 Llc Reduced level cell mode for non-volatile memory
KR101703279B1 (ko) 2010-08-05 2017-02-06 삼성전자 주식회사 플래시 메모리 장치 및 플래시 메모리 장치의 독출 방법
US9135998B2 (en) * 2010-11-09 2015-09-15 Micron Technology, Inc. Sense operation flags in a memory device
TWI420313B (zh) * 2010-12-24 2013-12-21 Phison Electronics Corp 資料管理方法、記憶體控制器與嵌入式記憶體儲存裝置
JP5426600B2 (ja) * 2011-03-30 2014-02-26 株式会社東芝 半導体メモリ
KR102123946B1 (ko) * 2012-12-28 2020-06-17 삼성전자주식회사 멀티 레벨 셀 메모리 장치 및 그것의 동작방법
US20140269086A1 (en) * 2013-03-14 2014-09-18 Sandisk Technologies Inc. System and method of accessing memory of a data storage device
KR101460881B1 (ko) * 2013-03-28 2014-11-20 주식회사 티엘아이 메모리 관리 장치 및 방법
CN104142801B (zh) * 2013-05-09 2017-04-12 群联电子股份有限公司 数据写入方法、存储器控制器与存储器储存装置
KR102422478B1 (ko) 2016-05-10 2022-07-19 삼성전자주식회사 불휘발성 메모리 장치의 독출 방법
US10153021B1 (en) 2017-06-09 2018-12-11 Micron Technology, Inc. Time-based access of a memory cell
US10153022B1 (en) 2017-06-09 2018-12-11 Micron Technology, Inc Time-based access of a memory cell
US10445173B2 (en) 2017-06-26 2019-10-15 Macronix International Co., Ltd. Method and device for programming non-volatile memory
TWI648675B (zh) * 2017-08-29 2019-01-21 群聯電子股份有限公司 資料儲存方法、記憶體控制電路單元及記憶體儲存裝置
US10755793B2 (en) * 2017-10-31 2020-08-25 Micron Technology, Inc. SLC page read
US10621091B2 (en) * 2018-05-04 2020-04-14 Micron Technology, Inc. Apparatuses and methods to perform continuous read operations
WO2020128547A1 (en) * 2018-12-21 2020-06-25 Micron Technology, Inc. Method and device to ensure a secure memory access
US11416177B2 (en) * 2020-08-11 2022-08-16 Micron Technology, Inc. Memory sub-system storage mode control
US11393845B2 (en) 2020-08-28 2022-07-19 Micron Technology, Inc. Microelectronic devices, and related memory devices and electronic systems
US11562785B1 (en) 2021-08-30 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related memory devices and electronic systems
US12101932B2 (en) 2021-09-01 2024-09-24 Micron Technology, Inc. Microelectronic devices, and related memory devices and electronic systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040170056A1 (en) * 2002-11-29 2004-09-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US20050273548A1 (en) * 2004-06-04 2005-12-08 Micron Technology, Inc. Memory system with user configurable density/performance option

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0348628A3 (en) * 1988-06-28 1991-01-02 International Business Machines Corporation Cache storage system
CA2043493C (en) * 1990-10-05 1997-04-01 Ricky C. Hetherington Hierarchical integrated circuit cache memory
US6026014A (en) * 1996-12-20 2000-02-15 Hitachi, Ltd. Nonvolatile semiconductor memory and read method
US6975539B2 (en) * 1999-01-14 2005-12-13 Silicon Storage Technology, Inc. Digital multilevel non-volatile memory system
US6956779B2 (en) * 1999-01-14 2005-10-18 Silicon Storage Technology, Inc. Multistage autozero sensing for a multilevel non-volatile memory integrated circuit system
JP3863330B2 (ja) * 1999-09-28 2006-12-27 株式会社東芝 不揮発性半導体メモリ
US6467030B1 (en) * 1999-11-09 2002-10-15 International Business Machines Corporation Method and apparatus for forwarding data in a hierarchial cache memory architecture
JP3983969B2 (ja) * 2000-03-08 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
KR100386296B1 (ko) * 2000-12-30 2003-06-02 주식회사 하이닉스반도체 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법
US6742145B2 (en) * 2001-03-01 2004-05-25 International Business Machines Corporation Method of de-allocating multiple processor cores for an L2 correctable error
US20030009318A1 (en) * 2001-06-25 2003-01-09 International Business Machines Corp. Method of utilizing timing models to provide data for static timing analysis of electronic circuits
KR100390959B1 (ko) * 2001-06-29 2003-07-12 주식회사 하이닉스반도체 센싱회로를 이용한 멀티레벨 플래시 메모리 프로그램/리드방법
US6967872B2 (en) * 2001-12-18 2005-11-22 Sandisk Corporation Method and system for programming and inhibiting multi-level, non-volatile memory cells
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
JP4719852B2 (ja) * 2002-10-18 2011-07-06 シンボル テクノロジーズ， インコーポレイテッド パッシブｒｆｉｄタグの不必要な再交渉を最小化するためのシステムおよび方法
US6847550B2 (en) * 2002-10-25 2005-01-25 Nexflash Technologies, Inc. Nonvolatile semiconductor memory having three-level memory cells and program and read mapping circuits therefor
KR100626371B1 (ko) * 2004-03-30 2006-09-20 삼성전자주식회사 캐쉬 읽기 동작을 수행하는 비휘발성 메모리 장치, 그것을포함한 메모리 시스템, 그리고 캐쉬 읽기 방법
JP4410188B2 (ja) * 2004-11-12 2010-02-03 株式会社東芝 半導体記憶装置のデータ書き込み方法
KR100642911B1 (ko) * 2004-11-30 2006-11-08 주식회사 하이닉스반도체 페이지 버퍼 및 이를 이용한 플래쉬 메모리 소자의 검증방법
US7206230B2 (en) * 2005-04-01 2007-04-17 Sandisk Corporation Use of data latches in cache operations of non-volatile memories
US7196946B2 (en) * 2005-04-05 2007-03-27 Sandisk Corporation Compensating for coupling in non-volatile storage
JP4874566B2 (ja) * 2005-04-11 2012-02-15 株式会社東芝 半導体記憶装置
US7193898B2 (en) * 2005-06-20 2007-03-20 Sandisk Corporation Compensation currents in non-volatile memory read operations
US7366022B2 (en) * 2005-10-27 2008-04-29 Sandisk Corporation Apparatus for programming of multi-state non-volatile memory using smart verify
US7301817B2 (en) * 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
US7349260B2 (en) * 2005-12-29 2008-03-25 Sandisk Corporation Alternate row-based reading and writing for non-volatile memory
US7254071B2 (en) * 2006-01-12 2007-08-07 Sandisk Corporation Flash memory devices with trimmed analog voltages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040170056A1 (en) * 2002-11-29 2004-09-02 Kabushiki Kaisha Toshiba Semiconductor memory device for storing multivalued data
US20050273548A1 (en) * 2004-06-04 2005-12-08 Micron Technology, Inc. Memory system with user configurable density/performance option

Also Published As

Publication number Publication date
WO2007130615A3 (en) 2008-01-24
US20070260817A1 (en) 2007-11-08
US20110179218A1 (en) 2011-07-21
US7917685B2 (en) 2011-03-29
US20130339577A1 (en) 2013-12-19
CN101432819B (zh) 2011-09-21
KR20080111564A (ko) 2008-12-23
WO2007130615A2 (en) 2007-11-15
US8375179B2 (en) 2013-02-12
US8656092B2 (en) 2014-02-18
CN101432819A (zh) 2009-05-13

Similar Documents

Publication Publication Date Title
KR101071019B1 (ko) 비휘발성 메모리 디바이스의 다중레벨 셀 판독 방법
KR101070995B1 (ko) 비휘발성 메모리 디바이스의 프로그래밍
US8693251B2 (en) Processors for programming multilevel-cell NAND memory devices
US8130542B2 (en) Reading non-volatile multilevel memory cells
US7539052B2 (en) Non-volatile multilevel memory cell programming
US9070450B2 (en) Non-volatile multilevel memory cells
US7483311B2 (en) Erase operation in a flash memory device
JP5093614B2 (ja) マルチレベルセル不揮発性メモリデバイスにおけるシングルレベルセルプログラミング
US9324434B2 (en) Determining memory page status
US8144519B2 (en) Programming a flash memory device
KR20140079912A (ko) 반도체 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150827

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160831

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170830

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190918

Year of fee payment: 9