KR20140079912A - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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KR20140079912A
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이준혁
안치욱
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에스케이하이닉스 주식회사
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Abstract

불휘발성 메모리 장치의 페이지 버퍼는 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 저장할 제2 래치를 더 포함한다. 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 제2 래치에 저장하기 때문에, 프로그램 동작을 불연속적으로 실시하는 경우에도, 제1 메모리 셀에 제2 페이지 데이터를 프로그램하기 위해 제1 페이지 데이터를 리드할 필요가 없다. 따라서 프로그램 동작에 소요되는 시간을 줄일 수 있다. 또한, 제1 페이지 데이터의 프로그램 디스터브 현상으로 인해 메모리 셀이 과도하게 프로그램되는 것을 방지할 수 있다.

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Non-volatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read-Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
다양한 원인들로 인해, 반도체 메모리 장치의 데이터 신뢰성이 낮아진다.
반도체 메모리 장치는 높은 데이터 신뢰성을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 높은 데이터 신뢰성을 갖고 프로그램 동작에 소요되는 시간이 감소된 반도체 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 제1 워드라인에 연결된 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 페이지 버퍼의 제1 래치에 저장하는 단계, 상기 제1 메모리 셀에 상기 제1 페이지 데이터를 프로그램하는 단계, 상기 제1 래치에 저장된 제1 페이지 데이터를 제2 래치에 전송하는 단계, 제2 워드라인에 연결된 제2 메모리 셀에 프로그램할 제1 페이지 데이터를 상기 제1 래치에 저장하는 단계, 상기 제1 페이지 데이터를 상기 제2 메모리 셀에 프로그램하는 단계, 상기 제2 래치에 저장된 제1 페이지 데이터를 제3 래치에 전송하는 단계, 상기 제1 래치에 저장된 제1 페이지 데이터를 상기 제2 래치에 전송하는 단계, 상기 제1 메모리 셀에 프로그램할 제2 페이지 데이터를 상기 제1 래치에 저장하는 단계, 및 상기 제3 래치에 저장된 제1 페이지 데이터에 기반하여 상기 제1 메모리 셀에 상기 제2 페이지 데이터를 프로그램하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 어레이, 및 입출력회로로부터 입력되는 데이터를 저장하는 제1 래치와, 상기 제1 래치로부터 전송된 데이터를 저장하는 제2 및 제3 래치를 포함하는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 제1 워드라인에 연결된 제1 메모리 셀에 프로그램할 제1 페이지 데이터가 입력되면 상기 제1 페이지 데이터를 상기 제1 래치에 저장하고 상기 제1 페이지 데이터를 프로그램하고 상기 제1 래치에 저장된 상기 제1 페이지 데이터를 상기 제2 래치에 전송하고, 제2 워드라인에 연결된 제2 메모리 셀에 프로그램할 제1 페이지 데이터가 입력되면 상기 제1 페이지 데이터를 상기 제1 래치에 저장하고 상기 제1 페이지 데이터를 프로그램하고 상기 제2 래치에 저장된 제1 페이지 데이터를 상기 제3 래치에 전송하고 상기 제1 래치에 저장된 제1 페이지 데이터를 상기 제2 래치에 전송하고, 상기 제1 메모리 셀에 프로그램할 제2 페이지 데이터가 입력되면 상기 제2 페이지 데이터를 상기 제1 래치에 저장하고 상기 제3 래치에 저장된 제1 페이지 데이터에 기반하여 상기 제1 메모리 셀에 상기 제2 페이지 데이터를 프로그램한다.
본 발명의 실시예에 따른 불휘발성 메모리 장치의 페이지 버퍼는 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 저장할 제2 래치를 더 포함한다. 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 제2 래치에 저장하기 때문에, 프로그램 동작을 불연속적으로 실시하는 경우에도, 제1 메모리 셀에 제2 페이지 데이터를 프로그램하기 위해 제1 페이지 데이터를 리드할 필요가 없다. 따라서 프로그램 동작에 소요되는 시간을 줄일 수 있다. 또한, 제1 페이지 데이터의 프로그램 디스터브 현상으로 인해 메모리 셀이 과도하게 프로그램되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 블록도이다.
도 4는 2비트 MLC 프로그램 동작에서 워드라인 간의 프로그램 동작 실시 순서를 설명하기 위한 도면이다.
도 5는 3비트 MLC 프로그램 동작에서 워드라인 간의 프로그램 동작 실시 순서를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 7은 도 6에 도시된 단계 320 또는 단계 350을 설명하기 위한 흐름도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 9 내지 도 11은 도 8의 반도체 메모리 장치의 동작 방법을 설명하기 위한 블록도이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
2비트 멀티 레벨 셀(Multi Level Cell, MLC)의 프로그램 동작에서 메모리 셀에 MSB(Most Significant Bit) 데이터를 프로그램하기 위해서는 이미 프로그램된 LSB(Least Significant Bit) 데이터를 리드해야 한다. 이로 인해 프로그램 동작 시간이 길어진다. 또한 디스터브 현상 또는 간섭현상으로 인해, 실제로는 문턱전압이 제1 리드전압(R1) 보다 낮은 메모리 셀의 문턱전압이 제1 리드전압(R1) 보다 높은 것으로 결정되면, 제1 상태(소거상태)이어야 할 해당 메모리 셀이 문턱전압이 가장 높은 제4 상태(PV3)까지 프로그램된다. 따라서 LSB 데이터를 리드하지 않고 메모리 셀에 MSB 데이터를 프로그램할 수 있는 방법이 필요하다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 블록(110MB)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 구성된 동작 회로(130, 140, 150, 160, 170, 180), 동작 회로(130, 140, 150, 160, 170, 180)를 제어하도록 구성된 제어 회로(120)를 포함한다. NAND 플래시 메모리 장치의 경우, 동작 회로는 전압 공급 회로(135), 페이지 버퍼 그룹(150), 컬럼 선택 회로(160), 입출력 회로(170) 및 패스/페일 체크 회로(180)를 포함한다.
메모리 어레이(110)는 복수의 메모리 블록들(110MB)을 포함한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
낸드 플래시 메모리 장치에서 메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(C0e1~C0ek)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(C0o1~C0ok)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다. 본 발명에서는 하나의 워드라인에 연결된 메모리 셀들이 하나의 물리적 페이지를 구성하는 경우를 예로 들어 설명하기로 한다.
다시, 도 1 및 도 2를 참조하면, 제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 검증 동작 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호들(PBCON)을 출력한다. 제어 회로(120)가 페이지 버퍼 그룹(150)을 제어하는 동작은 후술하기로 한다. 또한, 제어 회로(120)는 입출력 회로(170)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 입력되는 칩 인에이블 신호(/CE), 쓰기 인에이블 신호(/WE), 독출 인에이블 신호(/RE), 그 밖의 외부 제어 신호는 타이밍 제어에 사용된다.
전압 공급 회로(135)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 및 리드 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(135)는 전압 생성 회로(130) 및 로우 디코더(140)를 포함한다.
전압 생성 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들(예, Vpgm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vcsl)을 글로벌 라인들로 출력한다. 예를 들어, 프로그램 동작을 위해 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 프로그램 전압(Vpgm) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다. 리드 동작을 위해 전압 생성 회로(130)는 선택된 페이지의 메모리 셀들에 인가하기 위한 리드 전압(Vread) 및 비선택된 메모리 셀들에 인가하기 위한 패스 전압(Vpass)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로(130)에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록(110MB)의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다. 이로써, 선택된 셀(예, C01)과 연결된 로컬 워드라인(예, WL0)에는 전압 생성 회로(130)로부터 글로벌 워드라인을 통해 프로그램 전압(Vpgm) 또는 리드 전압(Vread)이 인가된다. 그리고, 선택되지 않은 셀들(C11~Cn1)과 연결된 로컬 워드라인들(예, WL1~WLn)에는 전압 생성 회로(130)로부터 글로벌 워드라인들을 통해 패스 전압(Vpass)이 인가된다. 이에 따라, 선택된 셀(C01)에 데이터가 프로그램 전압(Vpgm)에 의해 저장되거나, 선택된 셀(C01)에 저장된 데이터가 리드 전압(Vread)에 의해 독출된다.
페이지 버퍼 그룹들(150)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들(C01~C0k)로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
예를 들어, 메모리 셀(C01)에 저장하기 위해 프로그램 데이터(예, '0' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 프로그램 데이터가 저장되는 메모리 셀(C01)의 비트라인(BL1)에 프로그램 허용 전압(예, 접지 전압)을 인가한다. 그 결과, 메모리 셀(C01)의 문턱전압은 프로그램 동작에서 워드라인(WL0)에 인가되는 프로그램 전압(Vpgm)과 비트라인(BL1)에 인가되는 프로그램 허용 전압에 의해 상승한다. 그리고, 메모리 셀(C01)에 저장하기 위해 소거 데이터(예, '1' 데이터)가 페이지 버퍼(PB1)로 입력되면, 프로그램 동작에서 페이지 버퍼(PB1)는 소거 데이터가 저장되는 메모리 셀(C01)의 비트라인(BL1)에 프로그램 금지 전압(예, 전원 전압)을 인가한다. 그 결과, 프로그램 동작에서 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되더라도 비트라인(BL1)에 인가되는 프로그램 금지 전압에 의해 메모리 셀(C01)의 문턱전압은 상승하지 않는다. 이렇게 문턱전압이 서로 달라짐에 따라, 메모리 셀에는 서로 다른 데이터가 저장될 수 있다.
한편, 리드 동작에서, 페이지 버퍼 그룹(150)은 선택된 비트라인들(예, BL1~BLk)을 모두 프리차지한다. 그리고, 전압 공급 회로(135)로부터 선택된 워드라인(WL0)에 리드 전압(Vread)이 인가되면, 프로그램 데이터가 저장된 메모리 셀들의 비트라인들은 프리차지 상태를 유지하고, 소거 데이터가 저장된 메모리 셀들의 비트라인들은 디스차지된다. 페이지 버퍼 그룹(150)은 비트라인들(BL1~BLk)의 전압 변화를 센싱하고, 센싱 결과에 대응하는 메모리 셀들의 데이터를 래치한다.
페이지 버퍼의 구체적인 구성은 후술하기로 한다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(170)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 데이터를 컬럼 선택 회로(160)에 전달한다. 컬럼 선택 회로(160)는 입출력 회로(170)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 선택 회로(160)를 통해 전달된 데이터를 외부로 출력한다.
패스/페일 체크 회로(180)는 프로그램 동작 후에 실시되는 프로그램 검증 동작에서 페이지 버퍼들(PB1~PBk)로부터 각각 출력되는 비교 결과 신호들에 응답하여 패스/페일 신호(PFS)를 출력한다. 구체적으로 설명하면, 프로그램 검증 동작에서 메모리 셀의 문턱전압과 목표 전압을 비교하고 그 결과값이 페이지 버퍼들(PB1~PBk)의 내부 래치 회로에 래치된다. 그리고, 래치된 비교 결과 신호들은 패스/페일 체크 회로(180)로 출력된다. 패스/페일 체크 회로(180)는 비교 결과 신호들에 응답하여 프로그램 동작의 완료 여부를 나타내는 패스/페일 신호(PFS)를 제어 회로(120)로 출력한다. 제어 회로(120)는 패스/페일 신호(PFS)에 응답하여 프로그램 데이터가 저장되는 메모리 셀들 중 문턱전압이 목표 전압보다 낮은 메모리 셀이 존재하는지를 판단하고, 그 결과에 따라 프로그램 동작의 재실시 여부를 결정한다.
도 3은 도 1에 도시된 페이지 버퍼를 설명하기 위한 블록도이다.
도 3을 참조하면, 페이지 버퍼는 제1 래치부(210), 제2 래치부(220), 및 제3 래치부(230)를 포함한다.
제1 내지 제3 래치부(210~230)는 감지노드(SO)에 병렬로 접속된다.
제1 래치부(230)는 제1 래치(LAT1)를 포함한다. 제1 래치부(230)는 입출력회로로부터 입력되는 데이터를 제1 래치(LAT1)에 임시 저장하고 제2 래치부(220)나 제3 래치부(230)로 전송한다.
제2 래치부(220)는 제2 래치(LAT2)를 포함한다. 제2 래치부(220)는 제1 래치부(210)로부터 전송된 데이터를 제2 래치(LAT2)에 임시 저장하고 제3 래치부(230)에 전송한다.
제3 래치부(230)는 제1 래치부(210) 또는 제2 래치부(220)로부터 전송된 데이터에 기반하여 프로그램동작 시 비트라인에 금지 전압 또는 프로그램 허용 전압을 인가한다.
페이지 버퍼는 제1 워드라인에 연결된 제1 메모리 셀에 프로그램할 제1 페이지 데이터가 입력되면 제1 페이지 데이터를 제1 래치(LAT1)에 저장하고 제1 페이지 데이터를 프로그램하고 제1 래치(LAT1)에 저장된 제1 페이지 데이터를 제2 래치(LAT2)에 전송한다.
페이지 버퍼는 제2 워드라인에 연결된 제2 메모리 셀에 프로그램할 제1 페이지 데이터가 입력되면 제1 페이지 데이터를 제1 래치(LAT2)에 저장하고 제1 페이지 데이터를 프로그램하고 제2 래치(LAT2)에 저장된 제1 페이지 데이터를 제3 래치(LAT3)에 전송한다. 그리고 제1 래치(LAT1)에 저장된 제1 페이지 데이터를 제2 래치(LAT2)에 전송한다.
페이지 버퍼는 제1 메모리 셀에 프로그램할 제2 페이지 데이터가 입력되면 제2 페이지 데이터를 제1 래치(LAT1)에 저장하고 제3 래치(LAT3)에 저장된 제1 페이지 데이터에 기반하여 제1 메모리 셀에 제2 페이지 데이터를 제1 메모리 셀을 프로그램한다.
페이지 버퍼는 메모리 셀에 멀티 페이지 데이터를 프로그램하는 경우 다수의 제2 래치들을 포함한다. 제2 래치들의 개수는 메모리 셀의 최하위 페이지 프로그램 동작과 최상위 페이지 프로그램 동작 사이에 실시된 프로그램 동작의 횟수와 같다.
2비트 멀티 레벨 셀의 프로그램 동작에서 제1 페이지 데이터는 LSB 데이터이고, 제2 페이지 데이터는 MSB 데이터이다. 2비트 멀티 레벨 셀 프로그램 동작에서는 제1 워드라인의 메모리 셀에 LSB 프로그램 동작을 실시하고, 제2 워드라인의 메모리 셀에 LSB 프로그램 동작을 실시하고, 제1 워드라인의 메모리 셀에 MSB 프로그램 동작을 실시한다. 따라서 2비트 멀티 레벨 셀 프로그램 동작을 수행하는 경우에 필요한 제2 래치들의 개수는 1개이다.
페이지 버퍼는 입출력회로로부터 처음으로 입력되는 데이터가 제1 메모리셀의 LSB 데이터가 아닌 MSB 데이터인 경우에는 제1 메모리 셀의 LSB 데이터를 리드하고, 리드된 LSB 데이터에 기반하여 제1 메모리 셀에 MSB 데이터를 프로그램한다.
제1 래치부(210)에 입력된 데이터는 제3 래치부(230)에 전송된 후에 메모리 셀에 프로그램되는 것으로 설명하였지만, 래치부의 구조에 따라 제1 래치부(210)에서 직접 메모리 셀에 데이터를 프로그램할 수도 있다.
본 발명의 실시예에 따른 페이지 버퍼는 메모리 셀들에 프로그램 동작을 실시하기 위해 제1 내지 제3 래치부(210~230) 이외에 다른 회로들을 포함한다. 예를 들면 각 래치부(210~230)는 데이터 전송을 위한 회로들을 포함하지만, 이것들은 본 발명의 특징은 아니고 당업자에게는 자명한 사항이므로 상세 설명은 생략한다.
이와 같이, 본 발명의 실시예에 따른 불휘발성 메모리 장치는 제1 메모리 셀에 제1 페이지 데이터를 프로그램한 후, 제1 메모리 셀에 제2 페이지 데이터를 프로그램하기 전에 제2 메모리 셀에 제1 페이지 데이터를 프로그램한다. 프로그램 동작을 불연속적으로 실시한다.
페이지 버퍼는 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 저장할 제2 래치(LAT2)를 더 포함한다. 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 제2 래치(LAT2)에 저장하기 때문에, 프로그램 동작을 불연속적으로 실시하는 경우에도, 제1 메모리 셀에 제2 페이지 데이터를 프로그램하기 위해 제1 페이지 데이터를 리드할 필요가 없다. 따라서 프로그램 동작에 소요되는 시간을 줄일 수 있다. 또한, 제1 페이지 데이터의 프로그램 디스터브 현상으로 인해 메모리 셀이 과도하게 프로그램되는 것을 방지할 수 있다.
도 4는 2비트 멀티 레벨 셀(MLC) 프로그램 동작에서 워드라인 간의 프로그램 동작 실시 순서를 설명하기 위한 도면이다.
도 4를 참조하면, 제1 워드라인(WL0)에 LSB 데이터를 프로그램한 후(1), 제2 워드라인(WL1)에 LSB 데이터를 프로그램한다(2).
제1 워드라인(WL0)에 MSB 데이터를 프로그램한 후(3), 제3 워드라인(WL2)에 LSB 데이터를 프로그램한다(4).
제2 워드라인(WL1)에 MSB 데이터를 프로그램한 후(5), 제4 워드라인(WL3)에 LSB 데이터를 프로그램한다(6).
이와 같은 순서로 프로그램 동작을 반복 실시한다. 제4 워드라인(WL3)에는 MSB 데이터가 9 번째로 프로그램된다(9). 워드라인 사이에 불연속적으로 프로그램 동작을 실시함으로써 간섭 현상(Inteference)을 감소시킬 수 있다.
도 5는 3비트 멀티 레벨 셀(MLC) 프로그램 동작에서 워드라인 간의 프로그램 동작 실시 순서를 설명하기 위한 도면이다.
도 5를 참조하면, 제1 워드라인(WL0)에 LSB 데이터를 프로그램한 후(1), 제2 워드라인(WL1)에 LSB 데이터를 프로그램한다(2).
제1 워드라인(WL0)에 CSB(Central Significant Bit) 데이터를 프로그램한 후(3), 제3 워드라인(WL2)에 LSB 데이터를 프로그램한다(4).
제2 워드라인(WL1)에 CSB 데이터를 프로그램한 후(5), 제1 워드라인(WL0)에 MSB 데이터를 프로그램한다(6).
제4 워드라인(WL3)에 LSB 데이터를 프로그램한 후(7), 제3 워드라인(WL2)에 CSB 데이터를 프로그램하고(8), 제2 워드라인(WL1)에 MSB 데이터를 프로그램한다(9).
이와 같은 순서로 프로그램 동작을 반복 실시한다. 제4 워드라인(WL3)에는 CSB 데이터가 11 번째로 프로그램된다(11). 제3 워드라인(WL2)에는 MSB 데이터가 12 번째로 프로그램된다(12). 제4 워드라인(WL3)에는 MSB 데이터가 15 번째로 프로그램된다(15). 워드라인 사이에 불연속적으로 프로그램 동작을 실시함으로써 간섭 현상(Inteference)을 감소시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 6을 참조하면, 우선 제1 워드라인에 연결된 제1 메모리 셀에 프로그램할 제1 페이지 데이터가 입출력회로로부터 입력되면 제1 페이지 데이터를 페이지 버퍼의 제1 래치에 저장한다(S310).
제1 메모리 셀에 제1 페이지 데이터를 프로그램한다(S320).
제1 래치에 저장된 제1 페이지 데이터를 제2 래치에 전송한다(S330).
제2 워드라인에 연결된 제2 메모리 셀에 프로그램할 제1 페이지 데이터가 입출력회로로부터 입력되면 제1 페이지 데이터를 제1 래치에 저장한다(S340).
제1 페이지 데이터를 제2 메모리 셀에 프로그램한다(S350).
제2 래치에 저장된 제1 페이지 데이터를 제3 래치에 전송한다(S360).
제1 래치에 저장된 제1 페이지 데이터를 제2 래치에 전송한다(S370).
제1 메모리 셀에 프로그램할 제2 페이지 데이터가 입출력회로로부터 입력되면 제2 페이지 데이터를 제1 래치에 저장한다(S380).
제3 래치에 저장된 제1 페이지 데이터에 기반하여 제1 메모리 셀에 제2 페이지 데이터를 프로그램한다(S390).
이와 같이, 본 발명의 실시예에 따른 불휘발성 메모리 장치의 프로그램 방법은 제1 메모리 셀에 제1 페이지 데이터를 프로그램한 후, 제1 메모리 셀에 제2 페이지 데이터를 프로그램하기 전에 제2 메모리 셀에 제1 페이지 데이터를 프로그램한다. 프로그램 동작을 불연속적으로 실시한다.
페이지 버퍼는 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 저장할 제2 래치를 더 포함한다. 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 제2 래치에 저장하기 때문에, 프로그램 동작을 불연속적으로 실시하는 경우에도, 제1 페이지 데이터가 제1 메모리 셀에 프로그램된 후 제1 메모리 셀에 제2 페이지 데이터를 프로그램하기 위해 제1 페이지 데이터를 리드할 필요가 없다. 따라서 프로그램 동작에 소요되는 시간을 줄일 수 있다. 또한, 제1 페이지 데이터의 프로그램 디스터브 현상으로 인해 메모리 셀이 과도하게 프로그램되는 것을 방지할 수 있다.
도 6은 메모리 셀에 멀티 페이지 데이터 즉, 2비트 이상의 멀티 비트 데이터를 프로그램하는 방법을 설명한다. 도 6은 전체 프로그램 단계 중 제1 메모리 셀에 제1 페이지 데이터를 프로그램한 후 제1 메모리 셀에 그 다음 페이지 데이터인 제2 페이지 데이터를 프로그램할 때까지의 단계를 설명한다.
메모리 셀에 멀티 페이지 데이터를 프로그램하는 경우 페이지 데이터를 저장할 제2 래치의 개수는 메모리 셀에 프로그램하는 페이지 데이터의 개수가 증가할수록 증가한다. 즉, 2비트 데이터를 프로그램할 때보다 3비트 데이터를 프로그램할 때 더 많은 수의 제2 래치가 필요하다.
제2 래치의 개수는 메모리 셀의 최하위 페이지 프로그램 동작과 최상위 페이지 프로그램 동작 사이에 실시된 프로그램 동작의 횟수와 같다.
도 4를 다시 참조하면, 제1 워드라인(WL0)에 LSB 데이터를 프로그램한 후(1), 제1 워드라인(WL0)에 MSB 데이터를 프로그램(3)할 때까지 제2 워드라인(WL1)의 LSB 프로그램 동작(2)만이 실시되므로 제2 래치의 개수는 1개이다.
도 5를 다시 참조하면, 제1 워드라인(WL0)에 LSB 데이터를 프로그램한 후(1), 제1 워드라인(WL0)에 MSB 데이터를 프로그램(6)할 때까지 제2 워드라인(WL1)의 LSB 프로그램 동작(2), 제1 워드라인(WL0)의 CSB 프로그램 동작(3), 제3 워드라인(WL2)의 LSB 프로그램 동작(4), 제2 워드라인(WL1)의 CSB 프로그램 동작(5)이 실시되므로 제2 래치의 개수는 5개이다.
도 7은 도 6에 도시된 단계 320 또는 단계 350을 설명하기 위한 흐름도이다.
도 7을 참조하면, 단계 320 또는 단계 350에서 제1 페이지 데이터를 메모리셀에 프로그램하는 경우에, 먼저 제1 래치에 저장된 제1 페이지 데이터를 제3 래치에 전송하고(S322, S352), 전송된 제1 페이지 데이터를 제1 메모리 셀에 프로그램한다(S324, S354).
제1 래치에 저장된 제1 페이지 데이터를 메모리 셀에 직접 프로그램할 수 있지만, 제1 래치를 포함하는 제1 래치부의 구조에 따라 제1 페이지 데이터를 메모리 셀에 직접 프로그램할 수 없는 경우가 있다. 이 경우에는 제1 래치에 저장된 제1 페이지 데이터를 제3 래치에 전송한 후에 전송된 제1 페이지 데이터를 제1 메모리 셀에 프로그램함으로써 제1 페이지 데이터를 메모리 셀에 프로그램한다.
도 8은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 9 내지 도 11은 도 8의 반도체 메모리 장치의 동작 방법을 설명하기 위한 블록도이다.
도 8은 메모리 셀에 2페이지 데이터(2비트 데이터)를 프로그램하는 방법을 설명한다.
도 8 내지 도 11를 참조하면, 먼저 입출력회로로부터 처음으로 입력된 데이터가 LSB 데이터인지를 확인한다(S410).
입출력회로로부터 처음으로 입력되어 제1 래치에 저장된 데이터가 LSB 데이터가 아닌 MSB 데이터인 경우에는 MSB 데이터를 프로그램할 메모리 셀에 이미 프로그램된 LSB 데이터를 리드한다(S420).
그 다음, 리드된 LSB 데이터에 기반하여 제1 래치에 저장된 MSB 데이터를 프로그램한다(S430). 그리고 단계 410으로 돌아간다.
단계 410에서 입력되는 데이터가 LSB 데이터인지를 판단하고(이 후 입력되는 데이터는 LSB 데이터이다), 입력되는 데이터가 LSB 데이터인 경우에는 LSB 데이터를 제1 래치에 저장한다(①).
이후의 단계 510 내지 단계 580은 도 6의 단계 320 내지 단계 390에 대응된다.
현재 워드라인에 연결된 제1 메모리 셀에 LSB 데이터를 프로그램한다(S510, ②).
제1 래치에 저장된 LSB 데이터를 제2 래치에 전송한다(S520, ③).
다음 워드라인에 연결된 제2 메모리 셀에 프로그램할 LSB 데이터가 입출력회로로부터 입력되면 LSB 데이터를 제1 래치에 저장한다(S530, ④).
LSB 데이터를 제2 메모리 셀에 프로그램한다(S540, ⑤).
제2 래치에 저장된 LSB 데이터를 제3 래치에 전송한다(S550, ⑥).
제1 래치에 저장된 LSB 데이터를 제2 래치에 전송한다(S560, ⑦).
현재 워드라인의 제1 메모리 셀에 프로그램할 MSB 데이터가 입출력회로로부터 입력되면 MSB 데이터를 제1 래치에 저장한다(S570, ⑧).
제3 래치에 저장된 LSB 데이터에 기반하여 제1 메모리 셀에 MSB 데이터를 프로그램한다(S580, ⑨).
현재 워드라인이 마지막 워드라인인지를 확인하고(S590), 마지막 워드라인이 아닌 경우에는 단계 530으로 돌아간다. 현재 워드라인이 마지막 워드라인인 경우에는 동작을 종료한다.
도 12는 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 14에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 어레이 110MB: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
120: 제어 회로 130: 전압 생성 회로
140: 로우 디코더 150: 페이지 버퍼 그룹
160: 컬럼 선택 회로 170: 입출력 회로
180: 패스/페일 체크 회로

Claims (10)

  1. 제1 워드라인에 연결된 제1 메모리 셀에 프로그램할 제1 페이지 데이터를 페이지 버퍼의 제1 래치에 저장하는 단계;
    상기 제1 메모리 셀에 상기 제1 페이지 데이터를 프로그램하는 단계;
    상기 제1 래치에 저장된 제1 페이지 데이터를 제2 래치에 전송하는 단계;
    제2 워드라인에 연결된 제2 메모리 셀에 프로그램할 제1 페이지 데이터를 상기 제1 래치에 저장하는 단계;
    상기 제1 페이지 데이터를 상기 제2 메모리 셀에 프로그램하는 단계;
    상기 제2 래치에 저장된 제1 페이지 데이터를 제3 래치에 전송하는 단계;
    상기 제1 래치에 저장된 제1 페이지 데이터를 상기 제2 래치에 전송하는 단계;
    상기 제1 메모리 셀에 프로그램할 제2 페이지 데이터를 상기 제1 래치에 저장하는 단계; 및
    상기 제3 래치에 저장된 제1 페이지 데이터에 기반하여 상기 제1 메모리 셀에 상기 제2 페이지 데이터를 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 제1 페이지 데이터는 LSB 데이터이고, 상기 제2 페이지 데이터는 MSB 데이터인 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  3. 제2항에 있어서, 상기 제1 메모리 셀에 프로그램할 데이터를 상기 제1 래치에 저장하기 전에, 상기 데이터가 LSB 데이터인지를 확인하는 단계를 더 포함하고,
    상기 데이터가 MSB 데이터인 경우,
    상기 제1 메모리 셀의 LSB 데이터를 리드하는 단계; 및
    상기 리드된 LSB 데이터에 기반하여 상기 제1 메모리 셀에 상기 MSB 데이터를 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  4. 제1항에 있어서, 메모리 셀에 멀티 페이지 데이터를 프로그램하는 경우,
    상기 페이지 버퍼는 상기 메모리 셀의 최하위 페이지 프로그램 동작과 최상위 페이지 프로그램 동작 사이에 실시된 프로그램 동작의 횟수만큼의 상기 제2 래치를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 제1항에 있어서, 상기 제1 페이지 데이터를 프로그램하는 단계는
    상기 제1 래치에 저장된 상기 제1 페이지 데이터를 상기 제3 래치에 전송하는 단계; 및
    상기 전송된 제1 페이지 데이터를 상기 제1 메모리 셀에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  6. 워드라인들에 연결된 메모리 셀들을 포함하는 메모리 어레이; 및
    입출력회로로부터 입력되는 데이터를 저장하는 제1 래치와, 상기 제1 래치로부터 전송된 데이터를 저장하는 제2 및 제3 래치를 포함하는 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는
    제1 워드라인에 연결된 제1 메모리 셀에 프로그램할 제1 페이지 데이터가 입력되면 상기 제1 페이지 데이터를 상기 제1 래치에 저장하고 상기 제1 페이지 데이터를 프로그램하고 상기 제1 래치에 저장된 상기 제1 페이지 데이터를 상기 제2 래치에 전송하고,
    제2 워드라인에 연결된 제2 메모리 셀에 프로그램할 제1 페이지 데이터가 입력되면 상기 제1 페이지 데이터를 상기 제1 래치에 저장하고 상기 제1 페이지 데이터를 프로그램하고 상기 제2 래치에 저장된 제1 페이지 데이터를 상기 제3 래치에 전송하고 상기 제1 래치에 저장된 제1 페이지 데이터를 상기 제2 래치에 전송하고,
    상기 제1 메모리 셀에 프로그램할 제2 페이지 데이터가 입력되면 상기 제2 페이지 데이터를 상기 제1 래치에 저장하고 상기 제3 래치에 저장된 제1 페이지 데이터에 기반하여 상기 제1 메모리 셀에 상기 제2 페이지 데이터를 프로그램하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 페이지 데이터는 LSB 데이터이고, 상기 제2 페이지 데이터는 MSB 데이터인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 페이지 버퍼는
    상기 입출력회로로부터 처음으로 입력되는 데이터가 상기 제1 메모리 셀의 MSB 데이터인 경우,
    상기 제1 메모리 셀의 LSB 데이터를 리드하고, 상기 리드된 LSB 데이터에 기반하여 상기 제1 메모리 셀에 상기 MSB 데이터를 프로그램하는 반도체 메모리 장치.
  9. 제6항에 있어서, 상기 페이지 버퍼는
    메모리 셀에 멀티 페이지 데이터를 프로그램하는 경우, 다수의 제2 래치들을 포함하되,
    상기 제2 래치들의 개수는
    상기 메모리 셀의 최하위 페이지 프로그램 동작과 최상위 페이지 프로그램 동작 사이에 실시된 프로그램 동작의 횟수와 같은 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서, 상기 페이지 버퍼는
    상기 제1 페이지 데이터를 프로그램할 때,
    상기 제1 래치에 저장된 상기 제1 페이지 데이터를 상기 제3 래치에 전송하고, 상기 전송된 제1 페이지 데이터를 상기 제1 메모리 셀에 프로그램하는 것을 특징으로 하는 반도체 메모리 장치.
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