JP2023056473A - メモリ装置及びその動作方法 - Google Patents

Abstract

【課題】本技術は電子装置に関する。
【解決手段】本技術によるメモリ装置は、複数のワードラインにそれぞれ接続された複数のメモリセルを含むメモリブロックと、上記複数のワードラインに印加するプログラム電圧、第１パス電圧、第２パス電圧、第３パス電圧、ホールド電圧及び検証電圧を含むプログラム関連電圧を生成する電圧生成部と、上記プログラム関連電圧を上記複数のワードラインに伝達するアドレスデコーダと、上記複数のワードラインのうち選択されたワードラインに上記プログラム電圧を印加し、上記選択されたワードラインと隣接するワードラインに上記第２パス電圧を印加し、上記複数のワードラインのうち上記選択されたワードライン及び上記隣接するワードラインを除く残りのワードラインに上記第１パス電圧を印加した後、第１区間の間上記選択されたワードラインに接地電圧を印加し、上記隣接するワードラインに上記第１パス電圧を印加するように上記電圧生成部及び上記アドレスデコーダを制御する動作制御部と、を含む。
【選択図】図１

Description

本発明は電子装置に関し、より詳細にはメモリ装置及びその動作方法に関する。

メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、シリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）などの半導体を用いて具現される記憶装置である。メモリ装置は、揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに大別される。

揮発性メモリ装置は、電源供給が遮断されると、保存していたデータが消滅されるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）などがある。不揮発性メモリ装置は、電源供給が遮断されても保存していたデータを保持するメモリ装置である。不揮発性メモリ装置には、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）などがある。フラッシュメモリはノア型とナンド型に大別される。

本発明の実施例は、プログラム時間を減少させることができるメモリ装置及びその動作方法を提供する。

本発明の実施例によるメモリ装置は、複数のワードラインにそれぞれ接続された複数のメモリセルを含むメモリブロックと、上記複数のワードラインに印加するプログラム電圧、第１パス電圧、第２パス電圧、第３パス電圧、ホールド電圧及び検証電圧を含むプログラム関連電圧を生成する電圧生成部と、上記プログラム関連電圧を上記複数のワードラインに伝達するアドレスデコーダと、上記複数のワードラインのうち選択されたワードラインに上記プログラム電圧を印加し、上記選択されたワードラインと隣接するワードラインに上記第２パス電圧を印加し、上記複数のワードラインのうち上記選択されたワードライン及び上記隣接するワードラインを除く残りのワードラインに上記第１パス電圧を印加した後、第１区間の間上記選択されたワードラインに接地電圧を印加し、上記隣接するワードラインに上記第１パス電圧を印加するように上記電圧生成部及び上記アドレスデコーダを制御する動作制御部と、を含む。

本発明の一実施例による複数のワードラインにそれぞれ接続された複数のメモリセルを含むメモリ装置の動作方法は、上記複数のワードラインのうち選択されたワードラインにプログラム電圧を印加し、上記複数のワードラインのうち上記選択されたワードライン及び上記選択されたワードラインと隣接するワードラインを除く残りのワードラインに第１パス電圧を印加し、上記隣接するワードラインに第２パス電圧を印加する段階と、上記選択されたワードラインに接地電圧を印加し、上記隣接するワードラインに上記第１パス電圧を印加する段階と、を含む。

本発明の実施例によるメモリ装置は、複数のワードラインにそれぞれ接続された複数のメモリセルと、上記複数のメモリセルのうち選択されたメモリセルに接続された選択されたワードラインにプログラム電圧を印加するプログラム電圧印加動作、及び上記選択されたワードラインに検証電圧を印加して上記選択されたメモリセルの閾値電圧が目標プログラム状態に対応する閾値電圧に達したか否かを検証する検証動作を含むプログラム動作を行う周辺回路と、上記検証動作の際、上記検証電圧の大きさに応じて決まった時間の間、上記選択されたワードラインに上記検証電圧より低い電圧を印加した後、上記選択されたワードラインに上記検証電圧を印加するように上記周辺回路を制御する動作制御部と、を含む。

本発明の一実施例による複数のワードラインにそれぞれ接続された複数のメモリセルにデータを保存するプログラム動作を行うメモリ装置の動作方法は、上記複数のメモリセルのうち選択されたメモリセルに接続された選択されたワードラインにプログラム電圧を印加するプログラム電圧印加段階と、上記複数のワードラインにホールド電圧を印加するディスチャージ段階と、上記選択されたワードラインに印加する検証電圧の大きさに応じて決まった印加時間の間、上記選択されたワードラインに接地電圧を印加する段階と、上記選択されたワードラインに上記検証電圧を印加する検証段階と、を含む。

本技術によると、プログラム時間を減少させることができるメモリ装置及びその動作方法が提供される。

本発明の一実施例によるメモリ装置を含むメモリシステムを説明するための図である。 図１のメモリ装置の構造を説明するための図である。 図２の複数のメモリブロックＢＬＫ１～ＢＫＬｚの何れか１つのメモリブロックの構造を説明するための図である。 メモリ装置のプログラム動作によるメモリセルの閾値電圧の分布を説明するための図である。 メモリ装置のプログラム動作を説明するための図である。 メモリ装置のプログラム動作におけるプログラム電圧印加段階を説明するための図である。 メモリ装置のプログラム動作によるワードラインの電圧の大きさの変化を説明するための図である。 本発明の一実施例によるメモリ装置のプログラム動作におけるワードラインの電圧の大きさの変化を説明するための図である。 本発明の一実施例によるメモリ装置のプログラム動作におけるワードラインの電圧の大きさの変化の他の例を説明するための図である。 本発明の一実施例によるメモリ装置のプログラム動作におけるワードラインの電圧の大きさの変化のさらに他の例を説明するための図である。 本発明の一実施例によるメモリ装置のプログラム動作を説明するためのフローチャートである。 図１のメモリコントローラを説明するための図である。 本発明の一実施例によるメモリシステムが適用されたメモリカードシステムを示すブロック図である。 本発明の一実施例によるメモリシステムが適用されたＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）システムを示すブロック図である。 本発明の一実施例によるメモリシステムが適用されたユーザシステムを示すブロック図である。

本明細書または出願に開示されている本発明の概念による実施例に対する特定の構造的ないし機能的な説明は、本発明の概念による実施例を説明するためだけに例示されており、本発明の概念による実施例は様々な形態で実施されてもよく、本明細書または出願に説明された実施例に限定されると解釈されてはならない。

図１は本発明の一実施例によるメモリ装置を含むメモリシステムを説明するための図である。

図１を参照すると、メモリシステム５０はメモリ装置１００と、メモリコントローラ２００と、を含んでもよい。メモリシステム５０は、携帯電話、スマートフォン、ＭＰ３プレーヤ、ラップトップコンピュータ、デスクトップコンピュータ、ゲーム機、ＴＶ、タブレットＰＣまたは車載インフォテインメント（ｉｎ－ｖｅｈｉｃｌｅ ｉｎｆｏｔａｉｎｍｅｎｔ）システムなどのホスト３００の制御に応じてデータを保存する装置であってもよい。

メモリシステム５０はホスト３００との通信方式であるホストインターフェースに応じて様々な種類の記憶装置の何れか１つに製造されてもよい。例えば、メモリシステム５０は、ＳＳＤ、ＭＭＣ、ｅＭＭＣ、ＲＳ－ＭＭＣ、ｍｉｃｒｏ－ＭＭＣ形態のマルチメディアカード（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ＳＤ、ｍｉｎｉ－ＳＤ、ｍｉｃｒｏ－ＳＤ形態のセキュアデジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ＵＳＢ（ｕｎｉｖｅｒｓａｌ ｓｅｒｉａｌ ｂｕｓ）記憶装置、ＵＦＳ（ｕｎｉｖｅｒｓａｌ ｆｌａｓｈ ｓｔｏｒａｇｅ）装置、ＰＣＭＣＩＡ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）カード形態の記憶装置、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）カード形態の記憶装置、ＰＣＩ－Ｅ（ＰＣＩ ｅｘｐｒｅｓｓ）カード形態の記憶装置、ＣＦ（ｃｏｍｐａｃｔ ｆｌａｓｈ）カード、スマートメディア（ｓｍａｒｔ ｍｅｄｉａ）カード、メモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）などの様々な種類の記憶装置の何れか１つからなってもよい。

メモリシステム５０は様々な種類のパッケージ（ｐａｃｋａｇｅ）形態の何れか１つに製造されてもよい。例えば、メモリシステム５０は、ＰＯＰ（ｐａｃｋａｇｅ ｏｎ ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）、ＳＯＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）、ＭＣＰ（ｍｕｌｔｉ－ｃｈｉｐ ｐａｃｋａｇｅ）、ＣＯＢ（ｃｈｉｐ ｏｎ ｂｏａｒｄ）、ＷＦＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｆａｂｒｉｃａｔｅｄ ｐａｃｋａｇｅ）、ＷＳＰ（ｗａｆｅｒ－ｌｅｖｅｌ ｓｔａｃｋ ｐａｃｋａｇｅ）などの様々な種類のパッケージ形態の何れか１つに製造されてもよい。

メモリ装置１００はデータを保存することができる。メモリ装置１００はメモリコントローラ２００の制御に応答して動作する。メモリ装置１００はデータを保存する複数のメモリセルを含むメモリセルアレイ（不図示）を含んでもよい。

メモリセルは、それぞれ１ビットのデータを保存するシングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）、２ビットのデータを保存するマルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）、３ビットのデータを保存するトリプルレベルセル（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）または４ビットのデータを保存するクアッドレベルセル（Ｑｕａｄ Ｌｅｖｅｌ Ｃｅｌｌ；ＱＬＣ）で構成されてもよい。

メモリセルアレイ（不図示）は複数のメモリブロックを含んでもよい。各メモリブロックは複数のメモリセルを含んでもよい。１つのメモリブロックは複数のページを含んでもよい。実施例において、ページはメモリ装置１００にデータを保存するか、メモリ装置１００に保存されたデータを読み出す単位であってもよい。メモリブロックはデータを消去する単位であってもよい。

実施例において、メモリ装置１００は、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＬＰＤＤＲ４（Ｌｏｗ Ｐｏｗｅｒ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ４） ＳＤＲＡＭ、ＧＤＤＲ（Ｇｒａｐｈｉｃｓ Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ） ＳＤＲＡＭ、ＬＰＤＤＲ（Ｌｏｗ Ｐｏｗｅｒ ＤＤＲ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ ｆｌａｓｈ ｍｅｍｏｒｙ）、垂直型ＮＡＮＤフラッシュメモリ（Ｖｅｒｔｉｃａｌ ＮＡＮＤ）、ノア型フラッシュメモリ（ＮＯＲ ｆｌａｓｈ ｍｅｍｏｒｙ）、抵抗性ラム（ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＲＲＡＭ）、相変化メモリ（ｐｈａｓｅ－ｃｈａｎｇｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＦＲＡＭ（登録商標））、スピン注入磁化反転メモリ（ｓｐｉｎ ｔｒａｎｓｆｅｒ ｔｏｒｑｕｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ：ＳＴＴ－ＲＡＭ）などであってもよい。本明細書では、説明の便宜上、メモリ装置１００がＮＡＮＤ型フラッシュメモリである場合を想定して説明する。

メモリ装置１００はメモリコントローラ２００からコマンド及びアドレスを受信し、メモリセルアレイのうちアドレスにより選択された領域をアクセスするように構成される。メモリ装置１００は、アドレスにより選択された領域に対してコマンドが指示する動作を行うことができる。例えば、メモリ装置１００は、書き込み動作（プログラム動作）、読み出し動作、及び消去動作を行うことができる。書き込み動作の際、メモリ装置１００はアドレスにより選択された領域にデータをプログラムする。読み出し動作の際、メモリ装置１００はアドレスにより選択された領域からデータを読み出す。消去動作の際、メモリ装置１００はアドレスにより選択された領域に保存されたデータを消去する。

実施例において、メモリ装置１００は動作制御部１５０を含んでもよい。

動作制御部１５０はメモリセルに対するプログラム動作を制御することができる。プログラム動作はメモリセルにデータを保存する動作であってもよい。具体的には、プログラム動作は、メモリセルに保存されるデータに応じてメモリセルの閾値電圧を上昇させる動作であってもよい。プログラム動作が行われると、メモリセルは複数のプログラム状態の何れか１つの状態に対応する閾値電圧を有することができる。複数のプログラム状態は１つのメモリセルが保存するデータビットの数に応じて決まってもよい。例えば、１つのメモリセルが３ビットのデータを保存するＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＴＬＣ）にプログラムされる場合、複数のプログラム状態は消去状態、第１～第７プログラム状態を意味することができる。プログラム動作が行われた後にメモリセルが有する閾値電圧はメモリセルに保存されるデータに応じて決まってもよい。メモリセルはそれぞれ保存されるデータに応じて複数のプログラム状態のうち何れか１つの状態を目標プログラム状態として有することができる。

実施例において、プログラム動作はプログラム電圧印加動作及び検証動作を含んでもよい。プログラム電圧印加動作はプログラム電圧を用いてメモリセルの閾値電圧を上昇させる動作であってもよい。検証動作は検証電圧を用いてメモリセルの閾値電圧が目標プログラム状態に対応する閾値電圧に達したか否かを検証する動作であってもよい。

実施例において、動作制御部１５０はプログラム動作時にメモリセルが接続されたワードライン毎に印加する電圧を制御することができる。

メモリコントローラ２００はメモリシステム５０の全体的な動作を制御することができる。

メモリシステム５０に電源が印加されると、メモリコントローラ２００はファームウェア（ｆｉｒｍｗａｒｅ、ＦＷ）を実行することができる。メモリ装置１００がフラッシュメモリ装置である場合、ファームウェア（ＦＷ）はホスト３００との通信を制御するホストインターフェース層（Ｈｏｓｔ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ、ＨＩＬ）と、ホスト３００とメモリ装置１００との通信を制御するフラッシュ変換レイヤ（Ｆｌａｓｈ Ｔｒａｎｓｌａｔｉｏｎ Ｌａｙｅｒ、ＦＴＬ）と、メモリ装置１００との通信を制御するフラッシュインターフェースレイヤ（Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ Ｌａｙｅｒ、ＦＬＡ）と、を含んでもよい。

実施例において、メモリコントローラ２００はホスト３００からデータと論理ブロックアドレス（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ、ＬＢＡ）の入力を受け、論理ブロックアドレスをメモリ装置１００に含まれたデータが保存されるメモリセルのアドレスを示す物理ブロックアドレス（Ｐｈｙｓｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ、ＰＢＡ）に変換することができる。本明細書において、論理ブロックアドレス（ＬＢＡ）と「論理アドレス」または「論理的アドレス」は同じ意味で使用されてもよい。また、物理ブロックアドレス（ＰＢＡ）と「物理アドレス」または「物理的アドレス」も同じ意味で使用されてもよい。

メモリコントローラ２００は、ホスト３００の要求（ｒｅｑｕｅｓｔ）に応じて書き込み動作、読み出し動作、または消去動作などを行うようにメモリ装置１００を制御することができる。書き込み動作の際、メモリコントローラ２００は書き込みコマンド、物理ブロックアドレス、及びデータをメモリ装置１００に提供することができる。読み出し動作の際、メモリコントローラ２００は読み出しコマンド及び物理ブロックアドレスをメモリ装置１００に提供することができる。消去動作の際、メモリコントローラ２００は消去コマンド及び物理ブロックアドレスをメモリ装置１００に提供することができる。

実施例において、メモリコントローラ２００は、ホスト３００からの要求に関わらず自主的にコマンド、アドレス、及びデータを生成し、メモリ装置１００に伝送することができる。例えば、メモリコントローラ２００は、ウェアレベリング（ｗｅａｒ ｌｅｖｅｌｉｎｇ）、リードリクレーム（ｒｅａｄ ｒｅｃｌａｉｍ）、ガベージコレクション（ｇａｒｂａｇｅ ｃｏｌｌｅｃｔｉｏｎ）などの実行に伴われる読み出し動作及び書き込み動作を実行するためのコマンド、アドレス、及びデータをメモリ装置１００に提供することができる。

実施例において、メモリコントローラ２００は少なくとも２つ以上のメモリ装置１００を制御することができる。この場合、メモリコントローラ２００は動作性能を向上させるために、メモリ装置１００をインターリーブ方式で制御することができる。インターリーブ方式は少なくとも２つ以上のメモリ装置１００に対する動作が重畳するように制御する方式であってもよい。

ホスト３００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ ＡＴ Ａｔｔａｃｈｍｅｎｔ）、ＳＡＳ（Ｓｅｒｉａｌ Ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＨＳＩＣ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｔｅｒｃｈｉｐ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩｅ（ＰＣＩ ｅｘｐｒｅｓｓ）、ＮＶＭｅ（ＮｏｎＶｏｌａｔｉｌｅ Ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）、ＭＭＣ（ＭｕｌｔｉＭｅｄｉａ Ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｄｅｄ ＭＭＣ）、ＤＩＭＭ（Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ））、ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ ＤＩＭＭ）などの様々な通信方式のうち少なくとも１つを利用してメモリシステム５０と通信することができる。

図２は図１のメモリ装置の構造を説明するための図である。

図２を参照すると、メモリ装置１００はメモリセルアレイ１１０、周辺回路１２０、及び制御ロジック１３０を含んでもよい。

メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１～ＢＬＫｚを含む。複数のメモリブロックＢＬＫ１～ＢＬＫｚは行ラインＲＬを介してアドレスデコーダ１２１に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚはビットラインＢＬ１～ＢＬｍを介してページバッファグループ１２３に接続される。複数のメモリブロックＢＬＫ１～ＢＬＫｚのそれぞれは複数のメモリセルを含む。実施例として、複数のメモリセルは不揮発性メモリセルである。複数のメモリセルは同じワードラインに接続されたメモリセルを１つのページとして定義する。即ち、メモリセルアレイ１１０は複数のページで構成される。本発明の実施例によると、メモリセルアレイ１１０に含まれた複数のメモリブロックＢＬＫ１～ＢＬＫｚのそれぞれは複数のダミーセルを含んでもよい。ダミーセルは、ドレイン選択トランジスタとメモリセルとの間と、ソース選択トランジスタとメモリセルとの間に少なくとも１つ以上が直列に接続されてもよい。

メモリ装置１００のメモリセルはそれぞれ１ビットのデータを保存するシングルレベルセル、２ビットのデータを保存するマルチレベルセル、３ビットのデータを保存するトリプルレベルセル、または４ビットのデータを保存するクアッドレベルセルで構成されてもよい。

周辺回路１２０はメモリセルアレイ１１０を駆動する。例えば、周辺回路１２０は制御ロジック１３０の制御に応じてプログラム動作、読み出し動作及び消去動作を行うようにメモリセルアレイ１１０を駆動してもよい。他の例では、周辺回路１２０は、制御ロジック１３０の制御に応じて行ラインＲＬ及びビットラインＢＬ１～ＢＬｍに様々な動作電圧を印加するか、または印加された電圧をディスチャージしてもよい。

周辺回路１２０は、アドレスデコーダ１２１、電圧生成部１２２、ページバッファグループ１２３、データ入出力回路１２４、及びセンシング回路１２５を含んでもよい。

アドレスデコーダ１２１は行ラインＲＬを介してメモリセルアレイ１１０に接続される。行ラインＲＬはドレイン選択ライン、ワードライン、ソース選択ライン、及び共通ソースラインを含んでもよい。本発明の実施例によると、ワードラインはノーマルワードラインとダミーワードラインを含んでもよい。本発明の実施例によると、行ラインＲＬはパイプ選択ラインをさらに含んでもよい。

アドレスデコーダ１２１は制御ロジック１３０の制御に応答して動作するように構成される。アドレスデコーダ１２１は制御ロジック１３０からアドレスＡＤＤＲを受信する。

アドレスデコーダ１２１は受信したアドレスＡＤＤＲのうちブロックアドレスをデコードするように構成される。アドレスデコーダ１２１はデコードされたブロックアドレスに応じてメモリブロックＢＬＫ１～ＢＬＫｚのうち少なくとも１つのメモリブロックを選択する。アドレスデコーダ１２１は受信したアドレスＡＤＤＲのうち行アドレスＲＡＤＤをデコードするように構成される。アドレスデコーダ１２１はデコードされた行アドレスＲＡＤＤに応じて電圧生成部１２２から提供された電圧を少なくとも１つのワードラインＷＬに印加して選択されたメモリブロックの少なくとも１つのワードラインを選択することができる。

プログラム動作の際、アドレスデコーダ１２１は選択されたワードラインにプログラム電圧を印加し、非選択のワードラインにプログラム電圧より低いレベルのパス電圧を印加する。プログラム検証動作の際、アドレスデコーダ１２１は選択されたワードラインに検証電圧を印加し、非選択のワードラインに検証電圧より高いレベルの検証パス電圧を印加する。

読み出し動作の際、アドレスデコーダ１２１は選択されたワードラインに読み出し電圧を印加し、非選択のワードラインに読み出し電圧より高いレベルの読み出しパス電圧を印加する。

メモリ装置１００の消去動作はメモリブロック単位で行われる。消去動作の際にメモリ装置１００に入力されるアドレスＡＤＤＲはブロックアドレスを含む。アドレスデコーダ１２１はブロックアドレスをデコードし、デコードされたブロックアドレスに応じて１つのメモリブロックを選択することができる。消去動作の際、アドレスデコーダ１２１は選択されたメモリブロックに接続されるワードラインに接地電圧を印加することができる。

本発明の実施例によると、アドレスデコーダ１２１は伝達されたアドレスＡＤＤＲのうち列アドレスをデコードするように構成されてもよい。デコードされた列アドレスはページバッファグループ１２３に伝達されてもよい。例えば、アドレスデコーダ１２１は行デコーダ、列デコーダ、アドレスバッファなどの構成要素を含んでもよい。

電圧生成部１２２はメモリ装置１００に供給される外部電源電圧を用いて複数の動作電圧Ｖｏｐを生成するように構成される。電圧生成部１２２は制御ロジック１３０の制御に応答して動作する。

実施例として、電圧生成部１２２は外部電源電圧をレギュレートして内部電源電圧を生成することができる。電圧生成部１２２で生成された内部電源電圧は、メモリ装置１００の動作電圧として使用される。

実施例として、電圧生成部１２２は動作信号ＯＰＳＩＧに応答してプログラム、読み出し及び消去動作に使用される様々な動作電圧Ｖｏｐを生成することができる。電圧生成部１２２は外部電源電圧または内部電源電圧を用いて複数の動作電圧Ｖｏｐを生成することができる。電圧生成部１２２はメモリ装置１００に求められる様々な電圧を生成するように構成されてもよい。例えば、電圧生成部１２２は複数の消去電圧、複数のプログラム電圧、複数のパス電圧、複数の選択読み出し電圧、複数の非選択読み出し電圧を生成することができる。

電圧生成部１２２は、様々な電圧レベルを有する複数の動作電圧Ｖｏｐを生成するために、内部電源電圧を受信する複数のポンピングキャパシタを含み、制御ロジック１３０の制御に応答して複数のポンピングキャパシタを選択的に活性化して複数の動作電圧Ｖｏｐを生成する。

生成された複数の動作電圧Ｖｏｐはアドレスデコーダ１２１によってメモリセルアレイ１１０に供給されることができる。

ページバッファグループ１２３は第１～第ｍページバッファＰＢ１～ＰＢｍを含む。第１～第ｍページバッファＰＢ１～ＰＢｍはそれぞれ第１～第ｍビットラインＢＬ１～ＢＬｍを介してメモリセルアレイ１１０に接続される。第１～第ｍページバッファＰＢ１～ＰＢｍは制御ロジック１３０の制御に応答して動作する。

第１～第ｍページバッファＰＢ１～ＰＢｍはデータ入出力回路１２４とデータＤＡＴＡを通信する。プログラム時に、第１～第ｍページバッファＰＢ１～ＰＢｍはデータ入出力回路１２４及びデータラインＤＬを介して保存されるデータＤＡＴＡを受信する。

プログラム動作の際、第１～第ｍページバッファＰＢ１～ＰＢｍは、選択されたワードラインにプログラムパルスが印加されると、データ入出力回路１２４を介して受信した保存されるデータＤＡＴＡをビットラインＢＬ１～ＢＬｍを介して選択されたメモリセルに伝達する。伝達されたデータＤＡＴＡに応じて選択されたページのメモリセルはプログラムされる。プログラム許容電圧（例えば、接地電圧）が印加されるビットラインと接続されたメモリセルは上昇した閾値電圧を有する。プログラム禁止電圧（例えば、電源電圧）が印加されるビットラインと接続されたメモリセルの閾値電圧は保持される。プログラム検証動作の際、第１～第ｍページバッファＰＢ１～ＰＢｍは選択されたメモリセルからビットラインＢＬ１～ＢＬｍを介してメモリセルに保存されたデータＤＡＴＡを読み出す。

読み出し動作の際、ページバッファグループ１２３は選択されたページのメモリセルからビットラインＢＬを介してデータＤＡＴＡを読み出し、読み出されたデータＤＡＴＡを第１～第ｍページバッファＰＢ１～ＰＢｍに保存することができる。

消去動作の際、ページバッファグループ１２３はビットラインＢＬをフローティング（ｆｌｏａｔｉｎｇ）させることができる。実施例として、ページバッファグループ１２３は列選択回路を含んでもよい。

実施例では、ページバッファグループ１２３に含まれた複数のページバッファの一部のページバッファに保存されたデータがメモリセルアレイ１１０にプログラムされる間、他のページバッファはメモリコントローラ２００から新しいデータの入力を受けて保存することができる。

データ入出力回路１２４はデータラインＤＬを介して第１～第ｍページバッファＰＢ１～ＰＢｍに接続される。データ入出力回路１２４は制御ロジック１３０の制御に応答して動作する。

データ入出力回路１２４は入力されるデータＤＡＴＡを受信する複数の入出力バッファ（不図示）を含んでもよい。プログラム動作の際、データ入出力回路１２４は外部コントローラ（不図示）から保存されるデータＤＡＴＡを受信する。データ入出力回路１２４は、読み出し動作の際、ページバッファグループ１２３に含まれた第１～第ｍページバッファＰＢ１～ＰＢｍから伝達されたデータＤＡＴＡを外部コントローラに出力する。

センシング回路１２５は、読み出し動作または検証動作の際、制御ロジック１３０が生成した許容ビットＶＲＹＢＩＴ信号に応答して基準電流を生成し、ページバッファグループ１２３から受信したセンシング電圧ＶＰＢと基準電流によって生成された基準電圧とを比較してパス信号またはフェイル信号を制御ロジック１３０に出力することができる。

制御ロジック１３０はアドレスデコーダ１２１、電圧生成部１２２、ページバッファグループ１２３、データ入出力回路１２４及びセンシング回路１２５に接続されてもよい。制御ロジック１３０はメモリ装置１００の諸般の動作を制御するように構成されてもよい。制御ロジック１３０は外部装置から伝達されるコマンドＣＭＤに応答して動作することができる。

制御ロジック１３０はコマンドＣＭＤ及びアドレスＡＤＤＲに応答して様々な信号を生成して周辺回路１２０を制御することができる。例えば、制御ロジック１３０はコマンドＣＭＤ及びアドレスＡＤＤＲに応答して動作信号ＯＰＳＩＧ、行アドレスＲＡＤＤ、読み出し及び書き込み回路制御信号ＰＢＳＩＧＮＡＬＳ及び許容ビットＶＲＹＢＩＴを生成することができる。制御ロジック１３０は、動作信号ＯＰＳＩＧは電圧生成部１２２に出力し、行アドレスＲＡＤＤはアドレスデコーダ１２１に出力し、読み出し及び書き込み回路制御信号はページバッファグループ１２３に出力し、許容ビットＶＲＹＢＩＴはセンシング回路１２５に出力することができる。また、制御ロジック１３０はセンシング回路１２５が出力したパスまたはフェイル信号ＰＡＳＳ／ＦＡＩＬに応答して検証動作がパスまたはフェイルされたか否かを判断することができる。

実施例において、制御ロジック１３０は動作制御部１５０を含んでもよい。動作制御部１５０はプログラム動作を行うように周辺回路１２０を制御することができる。プログラム動作はプログラム電圧印加動作及び検証動作を含んでもよい。

実施例において、動作制御部１５０は、プログラム動作時に複数のワードラインにプログラム関連電圧を印加するように周辺回路１２０を制御することができる。プログラム関連電圧はプログラム動作時に複数のワードラインに印加する電圧であってもよい。プログラム関連電圧はプログラム電圧、複数のパス電圧、ホールド電圧、検証パス電圧、及び接地電圧を含んでもよい。実施例において、動作制御部１５０はプログラム動作時に複数のワードラインの電圧の大きさが変化するように周辺回路１２０を制御することができる。

具体的には、動作制御部１５０はプログラム関連電圧を生成するように電圧生成部１２２を制御することができる。その後、電圧生成部１２２は生成されたプログラム関連電圧をアドレスデコーダ１２１に提供することができる。アドレスデコーダ１２１はプログラム関連電圧を複数のワードラインに伝達することができる。プログラム動作の際、複数のワードラインの電圧の大きさはプログラム関連電圧によって変更されてもよい。具体的には、複数のワードラインの電圧の大きさはプログラム電圧印加動作及び検証動作のそれぞれに印加されるプログラム関連電圧によって変更されてもよい。

図３は、図２の複数のメモリブロックＢＬＫ１～ＢＫＬｚの何れか１つのメモリブロックの構造を説明するための図である。

メモリブロックＢＬＫｉは、図２のメモリブロックＢＬＫ１～ＢＬＫｚの何れか１つのメモリブロックＢＬＫｉを示すものである。

図３を参照すると、第１選択ラインと第２選択ラインとの間に互いに平行に配列された複数のワードラインが接続されてもよい。ここで、第１選択ラインはソース選択ラインＳＳＬで、第２選択ラインはドレイン選択ラインＤＳＬであってもよい。より具体的に説明すると、メモリブロックＢＬＫｉはビットラインＢＬ１～ＢＬｎとソースラインＳＬとの間に接続された複数のストリング（ｓｔｒｉｎｇｓ；ＳＴ）を含んでもよい。ビットラインＢＬ１～ＢＬｎはストリングＳＴにそれぞれ接続されてもよく、ソースラインＳＬはストリングＳＴに共通して接続されてもよい。ストリングＳＴは互いに同様に構成されてもよいため、第１ビットラインＢＬ１に接続されたストリングＳＴを例に挙げて具体的に説明する。

ストリングＳＴはソースラインＳＬと第１ビットラインＢＬ１の間に互いに直列に接続されたソース選択トランジスタＳＳＴ、複数のメモリセルＭＣ１～ＭＣ１６、及びドレイン選択トランジスタＤＳＴを含んでもよい。１つのストリングＳＴにはソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴが少なくとも１つ以上ずつ含まれてもよく、メモリセルＭＣ１～ＭＣ１６も図に示す数より多く含まれてもよい。

ソース選択トランジスタＳＳＴのソース（ｓｏｕｒｃｅ）はソースラインＳＬに接続され、ドレイン選択トランジスタＤＳＴのドレイン（ｄｒａｉｎ）は第１ビットラインＢＬ１に接続されてもよい。メモリセルＭＣ１～ＭＣ１６はソース選択トランジスタＳＳＴとドレイン選択トランジスタＤＳＴの間に直列に接続されてもよい。相違するストリングＳＴに含まれたソース選択トランジスタＳＳＴのゲートはソース選択ラインＳＳＬに接続されてもよく、ドレイン選択トランジスタＤＳＴのゲートはドレイン選択ラインＤＳＬに接続されてもよく、メモリセルＭＣ１～ＭＣ１６のゲートは複数のワードラインＷＬ１～ＷＬ１６に接続されてもよい。相違するストリングＳＴに含まれたメモリセルのうち同じワードラインに接続されたメモリセルのグループを物理ページ（ｐｈｙｓｉｃａｌ ｐａｇｅ；ＰＧ）ということができる。従って、メモリブロックＢＬＫｉにはワードラインＷＬ１～ＷＬ１６の数だけ物理ページＰＧが含まれることができる。

１つのメモリセルは１ビットのデータを保存することができる。通常、これをシングルレベルセルという。この場合、１つの物理ページＰＧは１つの論理ページ（ｌｏｇｉｃａｌ ｐａｇｅ；ＬＰＧ）データを保存することができる。１つの論理ページ（ＬＰＧ）データは、１つの物理ページＰＧに含まれたセル数だけのデータビットを含むことができる。

１つのメモリセルは２ビット以上のデータを保存することができる。この場合、１つの物理ページＰＧは２つ以上の論理ページ（ＬＰＧ）データを保存することができる。

図４は、メモリ装置のプログラム動作によるメモリセルの閾値電圧の分布を説明するための図である。

図４において、グラフの横軸はメモリセルの閾値電圧Ｖｔｈを示し、グラフの縦軸はメモリセルの数＃ｏｆ ｃｅｌｌｓを示す。

図４を参照すると、メモリセルの閾値電圧の分布はプログラム動作に応じて初期状態から最終プログラム状態に変化することができる。

図４では、１つのメモリセルが３ビットのデータを保存するＴＬＣにプログラムされる場合を想定して説明する。

初期状態はプログラム動作を行わない状態であって、メモリセルの閾値電圧の分布は消去状態Ｅであることができる。

最終プログラム状態はプログラム動作を行ったメモリセルの閾値電圧の分布であることができる。プログラム動作を行ったメモリセルの閾値電圧は複数のプログラム状態の何れか１つの状態に対応する閾値電圧を有することができる。例えば、１つのメモリセルが３ビットのデータを保存するＴＬＣにプログラムされる場合、複数のプログラム状態は消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７を意味することができる。実施例において、プログラム動作を行ったメモリセルの閾値電圧は消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７の何れか１つの状態に対応する閾値電圧を有することができる。初期状態であるメモリセルの閾値電圧はプログラム動作を通じて消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７の何れか１つの状態に対応する閾値電圧に上昇することができる。

メモリセルはそれぞれ消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７の何れか１つの状態を目標プログラム状態として有することができる。目標プログラム状態はメモリセルに保存されるデータに応じて決まってもよい。メモリセルはそれぞれプログラム動作を通じて最終プログラム状態のうち目標プログラム状態に対応する閾値電圧を有することができる。

図５はメモリ装置のプログラム動作を説明するための図である。

図５において、グラフの横軸は時間（Ｔｉｍｅ）を示し、グラフの縦軸はプログラム電圧Ｖｐｇｍの大きさを示す。

図５では、１つのメモリセルが３ビットのデータを保存するＴＬＣにプログラムされると仮定して説明する。

図５を参照すると、メモリ装置１００のプログラム動作は複数のプログラムループＰＬ１～ＰＬｎを含んでもよい。メモリ装置１００は複数のプログラムループＰＬ１～ＰＬｎを行って選択されたワードラインに接続された選択されたメモリセルが複数のプログラム状態の何れか１つの状態に対応する閾値電圧を有するようにプログラム動作を行うことができる。例えば、１つのメモリセルがＴＬＣにプログラムされる場合、メモリ装置１００は複数のプログラムループＰＬ１～ＰＬｎを行って消去状態Ｅ、第１～第７プログラム状態ＰＶ１～ＰＶ７の何れか１つの状態に対応する閾値電圧を有するようにプログラム動作を行うことができる。

複数のプログラムループＰＬ１～ＰＬｎのそれぞれは、プログラム電圧印加段階（ＰＧＭ Ｓｔｅｐ）及び検証段階（Ｖｅｒｉｆｙ Ｓｔｅｐ）を含んでもよい。

プログラム電圧印加段階は選択されたメモリセルが接続された選択されたワードラインにプログラム電圧を印加する段階であってもよい。例えば、メモリ装置１００は第１プログラムループＰＬ１で選択されたメモリセルが接続された選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１を印加することができる。選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１が印加された後、選択されたメモリセルのそれぞれの閾値電圧は複数のプログラム状態のうち目標プログラム状態に対応する閾値電圧を有することができる。

検証段階は選択されたメモリセルが接続された選択されたワードラインに検証電圧を印加する段階であってもよい。検証段階は選択されたメモリセルのそれぞれの閾値電圧が複数のプログラム状態のうち目標プログラム状態に対応する閾値電圧を有するか否かを判断する段階であってもよい。検証段階は選択されたメモリセルのそれぞれの目標プログラム状態に対応する検証電圧を印加する段階であってもよい。例えば、選択されたメモリセルが選択されたメモリセルのそれぞれの目標プログラム状態に対応する検証電圧によってオフセルと判読されると、検証段階はパスされることができる。他の例として、選択されたメモリセルが選択されたメモリセルのそれぞれの目標プログラム状態に対応する検証電圧によってオンセルと判読されると、検証段階はフェイルされることができる。

実施例では、メモリ装置１００は、第１プログラムループＰＬ１において、選択されたメモリセルが接続された選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１が印加された後、第１～第７検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７を印加することができる。このとき、目標プログラム状態が第１プログラム状態であるメモリセルは第１検証電圧Ｖ＿ｖｆｙ１を用いて検証段階を行ってもよい。目標プログラム状態が第２プログラム状態であるメモリセルは第２検証電圧Ｖ＿ｖｆｙ２を用いて検証段階を行ってもよい。目標プログラム状態が第３プログラム状態であるメモリセルは第３検証電圧Ｖ＿ｖｆｙ３を用いて検証段階を行ってもよい。目標プログラム状態が第４プログラム状態であるメモリセルは第４検証電圧Ｖ＿ｖｆｙ４を用いてプログラム検証段階を行ってもよい。目標プログラム状態が第５プログラム状態であるメモリセルは第５検証電圧Ｖ＿ｖｆｙ５を用いてプログラム検証段階を行ってもよい。目標プログラム状態が第６プログラム状態のメモリセルは第６検証電圧Ｖ＿ｖｆｙ６を用いてプログラム検証段階を行ってもよい。目標プログラム状態が第７プログラム状態であるメモリセルは第７検証電圧Ｖ＿ｖｆｙ７を用いてプログラム検証段階を行ってもよい。第１検証電圧Ｖ＿ｖｆｙ１から第７検証電圧Ｖ＿ｖｆｙ７になるほど、検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７の大きさは増加することができる。具体的には、検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７の大きさは第１検証電圧Ｖ＿ｖｆｙ１が最も小さく、第７検証電圧Ｖ＿ｖｆｙ７が最も大きくてもよい。検証電圧の数は本実施例に限定されない。

検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７のそれぞれによって検証段階がパスされたメモリセルの閾値電圧は、目標プログラム状態に対応する閾値電圧を有すると判別されることができる。検証段階がパスされたメモリセルは第２プログラムループＰＬ２においてプログラム禁止（ｐｒｏｇｒａｍ ｉｎｈｉｂｉｔ）されることができる。プログラム禁止されたメモリセルと接続されたビットラインにはプログラム禁止電圧が印加されることができる。

検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７のそれぞれによって検証段階がフェイルされたメモリセルの閾値電圧は、目標プログラム状態に対応する閾値電圧を有していないと判別されることができる。検証段階がフェイルされたメモリセルは第２プログラムループＰＬ２を行うことができる。

第２プログラムループＰＬ２において、メモリ装置１００は選択されたメモリセルが接続された選択されたワードラインに第１プログラム電圧Ｖｐｇｍ１より単位電圧ΔＶｐｇｍ分だけ高い第２プログラム電圧Ｖｐｇｍ２を印加することができる。その後、メモリ装置１００は第１プログラムループＰＬ１の検証段階と同様に第２プログラムループＰＬ２の検証段階を行うことができる。

その後、メモリ装置１００は予め設定された回数分だけ第２プログラムループＰＬ２と同様に次のプログラムループを行うことができる。

実施例では、予め設定された回数のプログラムループ以内にプログラム動作が完了しないと、プログラム動作はフェイルであることができる。予め設定された回数のプログラムループ以内にプログラム動作が完了すると、プログラム動作はパスであることができる。プログラム動作が完了有無は選択されたメモリセルに対する全ての検証段階がパスされたか否かで決まることができる。選択されたメモリセルの全てに対する検証段階がパスされると、次のプログラムループは行わなくてもよい。

実施例では、プログラム電圧は増加型ステップパルスプログラミング（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式によって決まることができる。プログラム電圧のレベルはプログラムループＰＬ１～ＰＬｎが繰り返されることによって段階的に増加または減少することができる。それぞれのプログラムループで使用されるプログラム電圧の印加回数、電圧レベル、そして電圧印加時間などはメモリコントローラ２００の制御に応じて様々な形態に決まってもよい。

図６は、メモリ装置のプログラム動作におけるプログラム電圧印加段階を説明するための図である。

図６を参照すると、メモリ装置１００のプログラム動作は複数のプログラムループＰＬ１～ＰＬｎを含んでもよい。複数のプログラムループＰＬ１～ＰＬｎのそれぞれはプログラム電圧印加段階及び検証段階を含んでもよい。プログラム電圧印加段階はプリチャージ（Ｐｒｅｃｈａｒｇｅ）区間、プログラムパルス（Ｐｇｍ Ｐｕｌｓｅ）区間、及びディスチャージ（Ｄｉｓｃｈａｒｇｅ）区間を含んでもよい。

プリチャージ区間はビットラインの電圧をプリチャージする区間であることができる。例えば、メモリ装置１００はプリチャージ区間においてビットラインの電圧をプログラム許容電圧またはプログラム禁止電圧に変更させることができる。

プログラムパルス区間は選択されたワードラインにプログラム電圧を印加する区間であることができる。実施例において、メモリ装置１００はプログラムパルス区間において選択されたワードラインにプログラム電圧を印加する間、非選択のワードラインにパス電圧を印加することができる。

ディスチャージ区間は複数のワードラインの電圧の大きさが低くなる区間であることができる。実施例において、メモリ装置１００はディスチャージ区間において複数のワードラインのそれぞれに異なる電圧を印加して複数のワードラインの電圧の大きさを低くすることができる。例えば、メモリ装置１００はディスチャージ区間において選択されたワードライン、選択されたワードラインと隣接するワードライン、及び複数のワードラインのうち選択されたワードライン及び選択されたワードラインと隣接するワードラインを除く残りのワードラインに異なる電圧を印加することができる。

メモリ装置１００はディスチャージ区間が終了した後、検証段階を行うことができる。

図７は、メモリ装置のプログラム動作によるワードラインの電圧の大きさの変化を説明するための図である。

図７を参照すると、メモリ装置１００はプログラム電圧印加段階に含まれたプログラムパルス区間及びディスチャージ区間を行った後、検証段階を行うことができる。

図７には示されていないが、ｔ１以前の区間はプリチャージ区間であることができる。メモリ装置１００はプリチャージ区間において複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬに接地電圧ＧＮＤを印加することができる。

ｔ１～ｔ２区間はプログラムパルス区間であることができる。プログラムパルス区間は選択されたメモリセルにデータを保存する区間であってもよい。メモリ装置１００はプログラムパルス区間において選択されたワードラインｓｅｌ ＷＬにプログラム電圧Ｖｐｇｍを印加することができる。メモリ装置１００はプログラムパルス区間において選択されたワードラインと隣接するワードラインａｄ ＷＬに第１パス電圧Ｖｐａｓｓ１を印加することができる。

プログラムパルス区間において選択されたワードラインと隣接するワードラインａｄ ＷＬの電圧の大きさは、選択されたワードラインｓｅｌ ＷＬに印加されたプログラム電圧Ｖｐｇｍによって変更されてもよい。具体的には、選択されたワードラインと隣接するワードラインａｄ ＷＬの電圧の大きさは、選択されたワードラインｓｅｌ ＷＬとのカップリング現象によって第１パス電圧Ｖｐａｓｓ１から第２パス電圧Ｖｐａｓｓ２に上昇することができる。

メモリ装置１００は、プログラムパルス区間において複数のワードラインのうち選択されたワードラインｓｅｌ ＷＬ及び選択されたワードラインと隣接するワードラインａｄ ＷＬを除く残りのワードラインｒ ＷＬに第１パス電圧Ｖｐａｓｓ１を印加することができる。選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬは非選択のワードラインであることができる。

ｔ２～ｔ３区間はディスチャージ区間であることができる。ディスチャージ区間における複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさはホールド電圧Ｖｈｏｌｄに低くなることができる。

具体的には、ｔ２～ｔ２１区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬに接地電圧を印加することができる。ｔ２～ｔ２１区間において選択されたワードラインと隣接するワードラインａｄ ＷＬの電圧の大きさは、選択されたワードラインｓｅｌ ＷＬとのカップリング現象によって変更されてもよい。具体的には、選択されたワードラインと隣接するワードラインａｄ ＷＬの電圧の大きさは、選択されたワードラインｓｅｌ ＷＬの電圧が低くなるに伴って第２パス電圧Ｖｐａｓｓ２より低くなることができる。ｔ２～ｔ２１の区間においてメモリ装置１００は残りのワードラインｒ ＷＬの電圧を第１パス電圧Ｖｐａｓｓ１に保持することができる。

ｔ２１～ｔ３区間においてメモリ装置１００は複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬにイコライジング動作を行うことができる。ｔ２１～ｔ３区間で行うイコライジング動作は、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬに同じ電圧を印加する動作であってもよい。イコライジング動作が終了した後、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさは等しくなることができる。ｔ２１～ｔ３区間においてメモリ装置１００はイコライジング動作が終了した後、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬにホールド電圧Ｖｈｏｌｄを印加することができる。イコライジング動作が終了した後に変更された複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさはホールド電圧Ｖｈｏｌｄより大きくてもよい。

ｔ３～ｔ４区間は検証段階であることができる。具体的には、ｔ３～ｔ３１区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬに接地電圧を印加することができる。ｔ３～ｔ３１の区間においてメモリ装置１００は選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬに第３パス電圧Ｖｐａｓｓ３を印加することができる。第３パス電圧Ｖｐａｓｓ３は検証パス電圧であってもよい。

ｔ３１～ｔ４の区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙを印加することができる。ｔ３１～ｔ４の区間においてメモリ装置１００は選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬの電圧を第３パス電圧Ｖｐａｓｓ３に保持することができる。

図８は、本発明の一実施例によるメモリ装置のプログラム動作におけるワードラインの電圧の大きさの変化を説明するための図である。

図８を参照すると、メモリ装置１００は、プログラム電圧印加段階に含まれたプログラムパルス区間及びディスチャージ区間を行った後、検証段階を行うことができる。

図８には示されていないが、ｔ１以前の区間はプリチャージ区間であることができる。メモリ装置１００はプリチャージ区間において複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬに接地電圧ＧＮＤを印加することができる。

ｔ１～ｔ２区間はプログラムパルス区間であることができる。メモリ装置１００は、プログラムパルス区間において選択されたワードラインｓｅｌ ＷＬにプログラム電圧Ｖｐｇｍを印加することができる。メモリ装置１００はプログラムパルス区間において選択されたワードラインと隣接するワードラインａｄ ＷＬに第１パス電圧Ｖｐａｓｓ１を印加することができる。例えば、選択されたワードラインｓｅｌ ＷＬが図３に示す第７ワードラインＷＬ７である場合、選択されたワードラインと隣接するワードラインａｄ ＷＬは第６及び第８ワードラインＷＬ６、ＷＬ８であることができる。即ち、選択されたワードラインｓｅｌ ＷＬが第ｎワードラインである場合、選択されたワードラインと隣接するワードラインａｄ ＷＬは第ｎ＋１及びｎ－１ワードラインであることができる。他の例として、選択されたワードラインｓｅｌ ＷＬが第ｎワードラインである場合、選択されたワードラインと隣接するワードラインａｄ ＷＬは第ｎ＋１、ｎ＋２、ｎ－１、及びｎ－２ワードラインであることができる。

実施例では、プログラムパルス区間において選択されたワードラインと隣接するワードラインａｄ ＷＬの電圧の大きさは、選択されたワードラインｓｅｌ ＷＬに印加されたプログラム電圧Ｖｐｇｍによって第１パス電圧Ｖｐａｓｓ１から第２パス電圧Ｖｐａｓｓ２に上昇することができる。他の実施例では、メモリ装置１００はプログラムパルス区間において選択されたワードラインと隣接するワードラインａｄ ＷＬに設定された時間の間、第１パス電圧Ｖｐａｓｓ１を印加してから第２パス電圧Ｖｐａｓｓ２を印加することができる。第２パス電圧Ｖｐａｓｓ２は第１パス電圧Ｖｐａｓｓ１より高い電圧であることができる。

メモリ装置１００はプログラムパルス区間において残りのワードラインｒ ＷＬに第１パス電圧Ｖｐａｓｓ１を印加することができる。選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬは、非選択のワードラインであることができる。

ｔ２～ｔ３区間はディスチャージ区間であることができる。具体的には、ｔ２～ｔ２１区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬに接地電圧を印加することができる。ｔ２～ｔ２１の区間においてメモリ装置１００は選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬに対するイコライジング動作を行うことができる。ｔ２～ｔ２１区間で行うイコライジング動作は、選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬに同じ電圧を印加する動作であってもよい。例えば、ｔ２～ｔ２１区間においてメモリ装置１００は選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬに第１パス電圧Ｖｐａｓｓ１を印加することができる。実施例では、ｔ２～ｔ２１区間の間、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさは等しくなることができる。例えば、ｔ２～ｔ２１区間が終了した後、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさは第１パス電圧Ｖｐａｓｓ１であることができる。

ｔ２１～ｔ２２区間においてメモリ装置１００は複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬに接地電圧を印加することができる。実施例において、メモリ装置１００は複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさがホールド電圧Ｖｈｏｌｄと同一または低くなるまで、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬに接地電圧を印加することができる。ｔ２１～ｔ２２区間が終了した後、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさはホールド電圧Ｖｈｏｌｄと同一または低くなることができる。

ｔ２２～ｔ３の区間においてメモリ装置１００は複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬにホールド電圧Ｖｈｏｌｄを印加することができる。ｔ２２～ｔ３区間が終了した後、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさはホールド電圧Ｖｈｏｌｄであることができる。ホールド電圧Ｖｈｏｌｄは第１パス電圧Ｖｐａｓｓ１より低い電圧であることができる。ホールド電圧Ｖｈｏｌｄは接地電圧より高い電圧であることができる。

ｔ３～ｔ４区間は検証段階であることができる。実施例では、ｔ３～ｔ３１区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙより低い電圧を印加することができる。このとき、検証電圧Ｖ＿ｖｆｙより低い電圧は負の電圧であることができる。他の実施例では、メモリ装置１００はｔ３～ｔ３１区間において選択されたワードラインｓｅｌ ＷＬに接地電圧を印加することができる。さらに他の実施例では、メモリ装置１００はｔ３～ｔ３１区間において選択されたワードラインｓｅｌ ＷＬに予め設定された時間の間接地電圧より低い電圧を印加した後、選択されたワードラインｓｅｌ ＷＬに接地電圧を印加することができる。

ｔ３～ｔ３１の区間においてメモリ装置１００は選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬに第３パス電圧Ｖｐａｓｓ３を印加することができる。第３パス電圧Ｖｐａｓｓ３は検証パス電圧であることができる。

ｔ３１～ｔ４の区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙを印加することができる。ｔ３１～ｔ４の区間においてメモリ装置１００は選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬの電圧を第３パス電圧Ｖｐａｓｓ３に保持することができる。

実施例において、ｔ３～ｔ３１区間の長さはｔ３１～ｔ４区間において選択されたワードラインｓｅｌ ＷＬに印加する検証電圧Ｖ＿ｖｆｙの大きさに応じて変わってもよい。例えば、ｔ３～ｔ３１区間の長さは、ｔ３１～ｔ４区間において選択されたワードラインｓｅｌ ＷＬに印加する検証電圧Ｖ＿ｖｆｙの大きさが大きいほど、短くなってもよい。

具体的には、ｔ２２～ｔ３区間が終了した後、選択されたワードラインｓｅｌ ＷＬの電圧の大きさはホールド電圧Ｖｈｏｌｄであることができる。ｔ２２～ｔ３区間以後に行われる検証段階において選択されたワードラインｓｅｌ ＷＬの電圧の大きさは、ホールド電圧Ｖｈｏｌｄから検証電圧Ｖ＿ｖｆｙに低くなければならない。

検証電圧Ｖ＿ｖｆｙは、選択されたワードラインｓｅｌ ＷＬに接続された選択されたメモリセルの目標プログラム状態に対応する閾値電圧であることができる。検証電圧Ｖ＿ｖｆｙの大きさは、選択されたワードラインｓｅｌ ＷＬに接続された選択されたメモリセルの目標プログラム状態に応じて変わってもよい。

例えば、１つのメモリセルがＴＬＣにプログラムされる場合を仮定すると、検証電圧Ｖ＿ｖｆｙは、図５に示す検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７の何れか１つの検証電圧であることができる。検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７の大きさは目標プログラム状態が高いほど大きいことができる。選択されたメモリセルのうち目標プログラム状態が第１プログラム状態であるメモリセルは、第１検証電圧Ｖ＿ｖｆｙ１を用いて検証段階を行うことができる。第１検証電圧Ｖ＿ｖｆｙ１の大きさは検証電圧Ｖ＿ｖｆｙ１～Ｖ＿ｖｆｙ７のうち最も小さいことができる。従って、選択されたメモリセルの目標プログラム状態が第１プログラム状態である場合、検証段階において選択されたワードラインｓｅｌ ＷＬの電圧はホールド電圧Ｖｈｏｌｄから第１検証電圧Ｖ＿ｖｆｙ１に低くならなけれはばらない。そして、第２検証電圧Ｖ＿ｖｆｙ２の大きさは第１検証電圧Ｖ＿ｖｆｙ１より大きいことができる。従って、選択されたメモリセルの目標プログラム状態が第２プログラム状態である場合、選択されたメモリセルの目標プログラム状態が第１プログラム状態である場合よりホールド電圧Ｖｈｏｌｄと第２検証電圧Ｖ＿ｖｆｙ２の大きさの差が小さいことができる。即ち、ｔ３～ｔ３１区間において、検証電圧Ｖ＿ｖｆｙが第２検証電圧Ｖ＿ｖｆｙ２の場合、検証電圧Ｖ＿ｖｆｙが第１検証電圧Ｖ＿ｖｆｙ１の場合よりホールド電圧Ｖｈｏｌｄから検証電圧Ｖ＿ｖｆｙに低くなる幅が小さいことができる。従って、検証電圧Ｖ＿ｖｆｙの大きさが増加するほど、ｔ３～ｔ３１区間の長さを短くなることができる。または、検証電圧Ｖ＿ｖｆｙの大きさが増加するほど、ｔ３～ｔ３１区間において選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙより低い電圧を印加する時間が短くなることができる。検証電圧Ｖ＿ｖｆｙの大きさが増加するほど、ｔ３～ｔ３１区間において選択されたワードラインｓｅｌ ＷＬに接地電圧を印加する時間が短くなることができる。

他の実施例において、ｔ３～ｔ３１区間の長さは選択されたワードラインｓｅｌ ＷＬに接続された選択されたメモリセルの目標プログラム状態に応じて変わってもよい。例えば、選択されたメモリセルの目標プログラム状態が高いほど、ｔ３～ｔ３１区間の長さは短くなることができる。他の例として、選択されたメモリセルの目標プログラム状態が高いほど、ｔ３～ｔ３１区間において選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙより低い電圧または接地電圧を印加する時間が短くなることができる。

本発明の一実施例によるメモリ装置１００は、ｔ２～ｔ２１区間において選択されたワードラインｓｅｌ ＷＬに接地電圧を印加する間、選択されたワードラインと隣接するワードラインａｄ ＷＬ及び残りのワードラインｒ ＷＬに第１パス電圧Ｖｐａｓｓ１を印加することにより、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさが第１パス電圧Ｖｐａｓｓ１に急速に低くなることができる。

本発明の一実施例によるメモリ装置１００はｔ２１～ｔ２２区間において複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬに接地電圧を印加した後、ｔ２２～ｔ３区間において複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬにホールド電圧Ｖｈｏｌｄを印加することにより、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさがホールド電圧Ｖｈｏｌｄに急速に低くなることができる。

本発明の一実施例によるメモリ装置１００は、ｔ３～ｔ３１区間において選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙより低い電圧または接地電圧を印加した後、ｔ３１～ｔ４区間において選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙを印加することにより、選択されたワードラインｓｅｌ ＷＬの電圧の大きさが検証電圧Ｖ＿ｖｆｙに急速に低くなることができる。即ち、本発明の一実施例によるメモリ装置１００は、プログラム動作の際、複数のワードラインｓｅｌ ＷＬ、ａｄ ＷＬ、ｒ ＷＬの電圧の大きさが急速に低くなるようにすることで、プログラム時間を減少させることができる。

図９は、本発明の一実施例によるメモリ装置のプログラム動作におけるワードラインの電圧の大きさの変化の他の例を説明するための図である。

図９は、図８を参照して説明したメモリ装置のプログラム動作のうち検証段階において検証電圧Ｖ＿ｖｆｙの大きさが変わる場合をさらに説明するための図である。従って、図９では、図８と重複する内容に対する説明は省略する。

図９を参照すると、ｔ２２～ｔ３区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬにホールド電圧Ｖｈｏｌｄを印加することができる。ｔ２２～ｔ３区間が終了した後、選択されたワードラインｓｅｌ ＷＬの電圧の大きさはホールド電圧Ｖｈｏｌｄであることができる。その後、ｔ３～ｔ３１区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬに接地電圧を印加することができる。

ｔ３１～ｔ４の区間においてメモリ装置１００は選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙを印加することができる。図９に示す検証電圧Ｖ＿ｖｆｙの大きさは、図８に示す検証電圧Ｖ＿ｖｆｙに比べて大きくてもよい。図９に示す検証電圧Ｖ＿ｖｆｙは、図８に示す検証電圧Ｖ＿ｖｆｙより選択されたメモリセルの目標プログラム状態に対応する閾値電圧が高くてもよい。従って、図９に示すｔ３～ｔ３１区間の長さは、図８に示すｔ３～ｔ３１区間の長さより短くなることができる。即ち、検証電圧Ｖ＿ｖｆｙの大きさが大きいほど、ｔ３～ｔ３１区間の長さが短くなることができる。または、検証電圧Ｖ＿ｖｆｙの大きさが大きいほど、ｔ３～ｔ３１区間において選択されたワードラインｓｅｌ ＷＬに接地電圧を印加する時間が短くなることができる。

図１０は、本発明の一実施例によるメモリ装置のプログラム動作におけるワードラインの電圧の大きさの変化のさらに他の例を説明するための図である。

図１０では、図８～図９と重複する内容に対する説明は省略する。

図１０を参照すると、メモリ装置１００は、図８～図９とは異なり、検証段階において選択されたワードラインｓｅｌ ＷＬに接地電圧を印加しなくてもよい。即ち、メモリ装置１００は、ｔ２２～ｔ３区間が終了した後、ｔ３～ｔ４区間において選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙを印加することができる。実施例において、図１０に示す検証電圧Ｖ＿ｖｆｙの大きさは、図８～図９に示す検証電圧Ｖ＿ｖｆｙより大きくてもよい。他の実施例において、検証電圧Ｖ＿ｖｆｙは複数のプログラム状態のうち最も高いプログラム状態に対応する閾値電圧であることができる。検証電圧Ｖ＿ｖｆｙの大きさが大きいほど、検証電圧Ｖ＿ｖｆｙとホールド電圧Ｖｈｏｌｄの大きさの差が小さいことができる。従って、メモリ装置１００は、検証電圧Ｖ＿ｖｆｙの大きさが予め設定された大きさより大きいと、検証段階において選択されたワードラインｓｅｌ ＷＬに接地電圧を印加せずに選択されたワードラインｓｅｌ ＷＬに検証電圧Ｖ＿ｖｆｙを印加することができる。即ち、検証電圧Ｖ＿ｖｆｙの大きさが予め設定された大きさより大きいと、図８～図９に示すｔ３～ｔ３１区間が省略されてもよい。検証電圧Ｖ＿ｖｆｙの大きさが予め設定された大きさより大きい場合、ｔ３～ｔ３１区間の長さは０であることができる。

図１１は、本発明の一実施例によるメモリ装置のプログラム動作を説明するためのフローチャートである。

図１１を参照すると、段階Ｓ１１０１において、メモリ装置１００は選択されたワードラインにプログラム電圧を印加し、選択されたワードラインと隣接するワードラインに第２パス電圧を印加し、残りのワードラインに第１パス電圧を印加することができる。残りのワードラインは、複数のワードラインのうち選択されたワードライン及び選択されたワードラインと隣接するワードラインを除くワードラインであることができる。第２パス電圧の大きさは第１パス電圧より大きくてもよい。

段階Ｓ１１０３において、メモリ装置１００は選択されたワードラインに接地電圧を印加し、選択されたワードラインと隣接するワードラインに第１パス電圧を印加することができる。実施例において、選択されたワードラインと隣接するワードラインに第１パス電圧を印加した後、複数のワードラインの電圧の大きさは第１パス電圧に変更されてもよい。

段階Ｓ１１０５において、メモリ装置１００は複数のワードラインに接地電圧を印加することができる。実施例において、複数のワードラインの電圧の大きさはホールド電圧の大きさと同一または低くなることができる。

段階Ｓ１１０７において、メモリ装置１００は複数のワードラインにホールド電圧を印加することができる。

段階Ｓ１１０９において、メモリ装置１００は検証電圧の大きさに応じて決まった時間の間選択されたワードラインに接地電圧を印加し、選択されたワードラインと隣接するワードライン及び残りのワードラインに第３パス電圧を印加することができる。例えば、検証電圧の大きさによって決まった時間は図９に示すｔ３～ｔ３１区間の長さであることができる。検証電圧の大きさが増加するほど、選択されたワードラインに接地電圧を印加する時間は短くなることができる。実施例において、メモリ装置１００は検証電圧の大きさに応じて決まった時間の間選択されたワードラインに検証電圧より低い電圧を印加することができる。他の実施例において、メモリ装置１００は選択されたワードラインに予め設定された時間の間接地電圧より低い電圧を印加した後、検証電圧の大きさに応じて決まった時間の間選択されたワードラインに接地電圧を印加することができる。

段階Ｓ１１１１において、メモリ装置１００は選択されたワードラインに検証電圧を印加することができる。

図１２は図１のメモリコントローラを説明するための図である。

図１２のメモリコントローラ１２００は、図１のメモリコントローラ２００であることができる。

図１２を参照すると、メモリコントローラ１２００は、プロセッサ１２１０、ＲＡＭ１２２０、エラー訂正回路１２３０、ホストインターフェース１２４０、ＲＯＭ１２５０、及びフラッシュインターフェース１２６０を含んでもよい。

プロセッサ１２１０はメモリコントローラ１２００の諸般の動作を制御することができる。ＲＡＭ１２２０はメモリコントローラ１２００のバッファメモリ、キャッシュメモリ、動作メモリなどに使用されてもよい。

エラー訂正回路１２３０はエラー訂正を行うことができる。エラー訂正回路１２３０はフラッシュインターフェース１２６０を介してメモリ装置１００に書き込まれるデータに基づいてエラー訂正エンコード（ＥＣＣ ｅｎｃｏｄｉｎｇ）を行うことができる。エラー訂正エンコードされたデータはフラッシュインターフェース１２６０を介してメモリ装置１００に伝達されることができる。エラー訂正回路１２３０はメモリ装置１００からフラッシュインターフェース１２６０を介して受信するデータに対してエラー訂正デコード（ＥＣＣ ｄｅｃｏｄｉｎｇ）を行うことができる。例えば、エラー訂正回路１２３０はフラッシュインターフェース１２６０の構成要素としてフラッシュインターフェース１２６０に含まれてもよい。

ＲＯＭ１２５０は、メモリコントローラ１２００の動作に求められる様々な情報をファームウェアの形態で保存することができる。

メモリコントローラ１２００は、ホストインターフェース１２４０を介して外部装置（例えば、ホスト３００、アプリケーションプロセッサなど）と通信することができる。

メモリコントローラ１２００はフラッシュインターフェース１２６０を介してメモリ装置１００と通信することができる。メモリコントローラ１２００はフラッシュインターフェース１２６０を介してコマンド、アドレス、及び制御信号などをメモリ装置１００に伝送し、データを受信することができる。例えば、フラッシュインターフェース１２６０はＮＡＮＤインターフェース（ＮＡＮＤ Ｉｎｔｅｒｆａｃｅ）を含んでもよい。

図１３は、本発明の一実施例によるメモリシステムが適用されたメモリカードシステムを示すブロック図である。

図１３を参照すると、メモリカードシステム２０００は、メモリコントローラ２１００、メモリ装置２２００、及びコネクタ２３００を含む。

メモリコントローラ２１００はメモリ装置２２００と接続される。メモリコントローラ２１００はメモリ装置２２００をアクセスするように構成される。例えば、メモリコントローラ２１００はメモリ装置２２００の読み出し、書き込み、消去、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成されてもよい。メモリコントローラ２１００はメモリ装置２２００とホスト（Ｈｏｓｔ）との間にインターフェースを提供するように構成される。メモリコントローラ２１００はメモリ装置２２００を制御するためのファームウェアを駆動するように構成される。メモリコントローラ２１００は図１を参照して説明したメモリコントローラ２００と同様に具現されてもよい。メモリ装置２２００は図１を参照して説明したメモリ装置１００と同様に具現されてもよい。

例えば、メモリコントローラ２１００は、ラム（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセッシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェース（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、メモリインターフェース（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）、エラー訂正部などの構成要素を含んでもよい。

メモリコントローラ２１００はコネクタ２３００を介して外部装置と通信することができる。メモリコントローラ２１００は特定の通信規格に従って外部装置（例えば、ホスト）と通信することができる。例えば、メモリコントローラ２１００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイヤーワイヤー（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ、ＮＶＭｅなどの様々な通信規格のうち少なくとも１つを介して外部装置と通信するように構成される。例えば、コネクタ２３００は上述した多様な通信規格のうち少なくとも１つによって定義されることができる。

例えば、メモリ装置２２００は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＮＡＮＤ型フラッシュメモリ、ノア型フラッシュメモリ、ＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＳＴＴ－ＭＲＡＭ（Ｓｐｉｎ Ｔｒａｎｓｆｅｒ Ｔｏｒｑｕｅ－Ｍａｇｎｅｔｉｃ ＲＡＭ）などの様々な不揮発性メモリ素子で構成されてもよい。

メモリコントローラ２１００及びメモリ装置２２００は１つの半導体装置に集積されてメモリカードを構成することができる。例えば、メモリコントローラ２１００及びメモリ装置２２００は１つの半導体装置に集積され、ＰＣカード（ＰＣＭＣＩＡ、Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ－ＭＭＣ、ＭＭＣｍｉｃｒｏ、ｅＭＭＣ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、汎用フラッシュ記憶装置（ＵＦＳ）などのメモリカードを構成することができる。

図１４は、本発明の一実施例によるメモリシステムが適用されたＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）システムを示すブロック図である。

図１４を参照すると、ＳＳＤシステム３０００はホスト３１００及びＳＳＤ３２００を含む。ＳＳＤ３２００は信号コネクタ３００１を介してホスト３１００と信号を送受信し、電源コネクタ３００２を介して電源の入力を受ける。ＳＳＤ３２００はＳＳＤコントローラ３２１０、複数のフラッシュメモリ３２２１～３２２ｎ、補助電源装置３２３０、及びバッファメモリ３２４０を含む。

本発明の実施例によると、ＳＳＤコントローラ３２１０は図１を参照して説明したメモリコントローラ２００の機能を行うことができる。

ＳＳＤコントローラ３２１０はホスト３１００から受信した信号に応答して複数のフラッシュメモリ３２２１～３２２ｎを制御することができる。例えば、信号はホスト３１００及びＳＳＤ３２００のインターフェースに基づく信号であってもよい。例えば、信号はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）、ｅＭＭＣ（ｅｍｂｅｄｅｄ ＭＭＣ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ－Ｅ（ＰＣＩ－ｅｘｐｒｅｓｓ）、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、Ｓｅｒｉａｌ－ＡＴＡ、Ｐａｒａｌｌｅｌ－ＡＴＡ、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｙｓｔｅｍ ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）、ファイヤーワイヤー（Ｆｉｒｅｗｉｒｅ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）、ＷＩＦＩ、Ｂｌｕｅｔｏｏｔｈ、ＮＶＭｅなどのインターフェースのうち少なくとも１つによって定義された信号であってもよい。

補助電源装置３２３０は電源コネクタ３００２を介してホスト３１００と接続される。補助電源装置３２３０はホスト３１００から電源の入力を受け、充電することができる。補助電源装置３２３０はホスト３１００からの電源供給が円滑でない場合、ＳＳＤ３２００の電源を提供することができる。例えば、補助電源装置３２３０はＳＳＤ３２００内に位置してもよく、ＳＳＤ３２００の外に位置してもよい。例えば、補助電源装置３２３０はメインボードに位置し、ＳＳＤ３２００に補助電源を提供することもできる。

バッファメモリ３２４０はＳＳＤ３２００のバッファメモリとして動作する。例えば、バッファメモリ３２４０はホスト３１００から受信したデータまたは複数のフラッシュメモリ３２２１～３２２ｎから受信したデータを一時保存するか、フラッシュメモリ３２２１～３２２ｎのメタデータ（例えば、マッピングテーブル）を一時保存することができる。バッファメモリ３２４０はＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＲＡＭ、ＧＲＡＭなどの揮発性メモリ、またはＦＲＡＭ（登録商標）、ＲｅＲＡＭ、ＳＴＴ－ＭＲＡＭ、ＰＲＡＭなどの不揮発性メモリを含んでもよい。

図１５は、本発明の一実施例によるメモリシステムが適用されたユーザシステムを示すブロック図である。

図１５を参照すると、ユーザシステム４０００は、アプリケーションプロセッサ４１００、メモリモジュール４２００、ネットワークモジュール４３００、ストレージモジュール４４００、及びユーザインターフェース４５００を含む。

アプリケーションプロセッサ４１００はユーザシステム４０００に含まれた構成要素、オペレーティングシステム（ＯＳ；Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、またはユーザプログラムなどを駆動させることができる。例えば、アプリケーションプロセッサ４１００はユーザシステム４０００に含まれた構成要素を制御するコントローラ、インターフェース、グラフィックエンジンなどを含んでもよい。アプリケーションプロセッサ４１００はシステムオンチップ（ＳｏＣ；Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）で提供されてもよい。

メモリモジュール４２００はユーザシステム４０００の主メモリ、動作メモリ、バッファメモリ、またはキャッシュメモリとして動作することができる。メモリモジュール４２００はＤＲＡＭ、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭ、ＬＰＤＤＲ ＳＤＡＲＭ、ＬＰＤＤＲ２ ＳＤＲＡＭ、ＬＰＤＤＲ３ ＳＤＲＡＭなどの揮発性ランダムアクセスメモリ、またはＰＲＡＭ、ＲｅＲＡＭ、ＭＲＡＭ、ＦＲＡＭ（登録商標）などの不揮発性ランダムアクセスメモリを含んでもよい。例えば、アプリケーションプロセッサ４１００及びメモリモジュール４２００はＰＯＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）に基づいてパッケージ化されて１つの半導体パッケージとして提供されてもよい。

ネットワークモジュール４３００は外部装置と通信を行うことができる。例えば、ネットワークモジュール４３００は、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ）、ＷＣＤＭＡ（登録商標）（ｗｉｄｅｂａｎｄ ＣＤＭＡ）、ＣＤＭＡ－２０００、ＴＤＭＡ（Ｔｉｍｅ Ｄｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、Ｗｉｍａｘ、ＷＬＡＮ、ＵＷＢ、Ｂｌｕｅｔｏｏｔｈ、Ｗｉ－Ｆｉなどの無線通信を支援することができる。例えば、ネットワークモジュール４３００はアプリケーションプロセッサ４１００に含まれてもよい。

ストレージモジュール４４００はデータを保存することができる。例えば、ストレージモジュール４４００はアプリケーションプロセッサ４１００から受信したデータを保存することができる。または、ストレージモジュール４４００はストレージモジュール４４００に保存されたデータをアプリケーションプロセッサ４１００に伝送することができる。例えば、ストレージモジュール４４００はＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＮＡＮＤ ｆｌａｓｈ、ＮＯＲ ｆｌａｓｈ、３次元構造のＮＡＮＤフラッシュなどの不揮発性半導体メモリ素子で具現されてもよい。例えば、ストレージモジュール４４００はユーザシステム４０００のメモリカード、外付けドライブなどのリムーバブルドライブ（ｒｅｍｏｖａｂｌｅ ｄｒｉｖｅ）として提供されてもよい。

例えば、ストレージモジュール４４００は複数の不揮発性メモリ装置を含んでもよく、複数の不揮発性メモリ装置は図１を参照して説明したメモリ装置１００と同様に動作することができる。ストレージモジュール４４００は図１を参照して説明したメモリシステム５０と同様に動作することができる。

ユーザインターフェース４５００は、アプリケーションプロセッサ４１００にデータまたは命令語を入力するか、または外部装置にデータを出力するインターフェースを含んでもよい。例えば、ユーザインターフェース４５００はキーボード、キーパッド、ボタン、タッチパネル、タッチスクリーン、タッチパッド、タッチボール、カメラ、マイク、ジャイロスコープセンサ、振動センサ、圧電素子などのユーザ入力インターフェースを含んでもよい。ユーザインターフェース４５００はＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置、ＡＭＯＬＥＤ（Ａｃｔｉｖｅ Ｍａｔｒｉｘ ＯＬＥＤ）表示装置、ＬＥＤ、スピーカ、モニタなどのユーザ出力インターフェースを含んでもよい。

５０ メモリシステム
１００ メモリ装置
１５０ 動作制御部
２００ メモリコントローラ
３００ ホスト

Claims (20)

1. 複数のワードラインにそれぞれ接続された複数のメモリセルを含むメモリブロックと、
   上記複数のワードラインに印加するプログラム電圧、第１パス電圧、第２パス電圧、第３パス電圧、ホールド電圧及び検証電圧を含むプログラム関連電圧を生成する電圧生成部と、
   上記プログラム関連電圧を上記複数のワードラインに伝達するアドレスデコーダと、
   上記複数のワードラインのうち選択されたワードラインに上記プログラム電圧を印加し、上記選択されたワードラインと隣接するワードラインに上記第２パス電圧を印加し、上記複数のワードラインのうち上記選択されたワードライン及び上記隣接するワードラインを除く残りのワードラインに上記第１パス電圧を印加した後、第１区間の間上記選択されたワードラインに接地電圧を印加し、上記隣接するワードラインに上記第１パス電圧を印加するように上記電圧生成部及び上記アドレスデコーダを制御する動作制御部と、を含むことを特徴とするメモリ装置。
2. 上記動作制御部は、
   上記第１区間に続く第２区間の間、上記複数のワードラインに上記接地電圧を印加するように上記電圧生成部及び上記アドレスデコーダを制御することを特徴とする請求項１に記載のメモリ装置。
3. 上記動作制御部は、
   上記第２区間に続く第３区間の間、上記複数のワードラインに上記ホールド電圧を印加するように上記電圧生成部及び上記アドレスデコーダを制御することを特徴とする請求項２に記載のメモリ装置。
4. 上記動作制御部は、
   上記第３区間に続く第４区間の間、上記選択されたワードラインに上記接地電圧を印加し、上記隣接するワードライン及び上記残りのワードラインに上記第３パス電圧を印加するように上記電圧生成部及び上記アドレスデコーダを制御することを特徴とする請求項３に記載のメモリ装置。
5. 上記第４区間の長さは、
   上記検証電圧の大きさによって異なることを特徴とする請求項４に記載のメモリ装置。
6. 上記第４区間の長さは、
   上記検証電圧の大きさが予め設定された大きさより大きい場合、０であることを特徴とする請求項４に記載のメモリ装置。
7. 上記動作制御部は、
   上記第４区間に続く第５区間の間、上記選択されたワードラインに上記検証電圧を印加するように上記電圧生成部及び上記アドレスデコーダを制御することを特徴とする請求項４に記載のメモリ装置。
8. 複数のワードラインにそれぞれ接続された複数のメモリセルを含むメモリ装置の動作方法において、
   上記複数のワードラインのうち選択されたワードラインにプログラム電圧を印加し、上記複数のワードラインのうち上記選択されたワードライン及び上記選択されたワードラインと隣接するワードラインを除く残りのワードラインに第１パス電圧を印加し、上記隣接するワードラインに第２パス電圧を印加する段階と、
   上記選択されたワードラインに接地電圧を印加し、上記隣接するワードラインに上記第１パス電圧を印加する段階と、を含むことを特徴とするメモリ装置の動作方法。
9. 上記隣接するワードラインに上記第１パス電圧を印加した後、上記複数のワードラインに上記接地電圧を印加する段階をさらに含むことを特徴とすることを特徴とする請求項８に記載のメモリ装置の動作方法。
10. 上記複数のワードラインに上記接地電圧を印加した後、上記複数のワードラインにホールド電圧を印加する段階をさらに含むことを特徴とする請求項９に記載のメモリ装置の動作方法。
11. 上記複数のワードラインに上記ホールド電圧を印加した後、上記選択されたワードラインに第１時間の間上記接地電圧を印加し、上記隣接するワードライン及び上記残りのワードラインに第３パス電圧を印加する段階をさらに含むことを特徴とする請求項１０に記載のメモリ装置の動作方法。
12. 上記選択されたワードラインに上記第１時間の間上記接地電圧を印加した後、上記選択されたワードラインに検証電圧を印加する段階をさらに含むことを特徴とする請求項１１に記載のメモリ装置の動作方法。
13. 上記隣接するワードライン及び上記残りのワードラインに上記第３パス電圧を印加する段階において、
    上記選択されたワードラインに第２時間の間上記接地電圧より低い電圧を印加した後、上記選択されたワードラインに上記第１時間の間上記接地電圧を印加することを特徴とする請求項１２に記載のメモリ装置の動作方法。
14. 上記第１時間は、
    上記検証電圧の大きさが増加するほど減少することを特徴とする請求項１２に記載のメモリ装置の動作方法。
15. 複数のワードラインにそれぞれ接続された複数のメモリセルと、
    上記複数のメモリセルのうち選択されたメモリセルに接続された選択されたワードラインにプログラム電圧を印加するプログラム電圧印加動作、及び上記選択されたワードラインに検証電圧を印加して上記選択されたメモリセルの閾値電圧が目標プログラム状態に対応する閾値電圧に達したか否かを検証する検証動作を含むプログラム動作を行う周辺回路と、
    上記検証動作の際、上記検証電圧の大きさに応じて決まった時間の間、上記選択されたワードラインに上記検証電圧より低い電圧を印加した後、上記選択されたワードラインに上記検証電圧を印加するように上記周辺回路を制御する動作制御部と、を含むことを特徴とするメモリ装置。
16. 上記動作制御部は、
    上記選択されたワードラインに上記プログラム電圧を印加する間、上記複数のワードラインのうち上記選択されたワードライン及び上記選択されたワードラインと隣接するワードラインを除く残りのワードラインに第１パス電圧を印加し、上記隣接するワードラインに上記第１パス電圧より高い第２パス電圧を印加するように上記周辺回路を制御することを特徴とする請求項１５に記載のメモリ装置。
17. 上記動作制御部は、
    上記プログラム電圧印加動作が終了した後に続く第１区間において上記選択されたワードラインに接地電圧を印加し、上記隣接するワードライン及び上記残りのワードラインに上記第１パス電圧を印加するように上記周辺回路を制御することを特徴とする請求項１６に記載のメモリ装置。
18. 上記動作制御部は、
    上記第１区間に続く第２区間において上記複数のワードラインに上記接地電圧を印加するように上記周辺回路を制御することを特徴とする請求項１７に記載のメモリ装置。
19. 上記動作制御部は、
    上記第２区間に続く第３区間において上記複数のワードラインにホールド電圧を印加した後、上記検証動作を行うように上記周辺回路を制御することを特徴とする請求項１８に記載のメモリ装置。
20. 上記検証電圧より低い電圧は、
    接地電圧または負の電圧であることを特徴とする請求項１５に記載のメモリ装置。

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