KR102396116B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR102396116B1
KR102396116B1 KR1020150136168A KR20150136168A KR102396116B1 KR 102396116 B1 KR102396116 B1 KR 102396116B1 KR 1020150136168 A KR1020150136168 A KR 1020150136168A KR 20150136168 A KR20150136168 A KR 20150136168A KR 102396116 B1 KR102396116 B1 KR 102396116B1
Authority
KR
South Korea
Prior art keywords
voltage
word lines
program
memory cell
voltage generator
Prior art date
Application number
KR1020150136168A
Other languages
English (en)
Other versions
KR20170037078A (ko
Inventor
이희열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150136168A priority Critical patent/KR102396116B1/ko
Priority to US15/052,364 priority patent/US9564232B1/en
Priority to US15/382,862 priority patent/US9837159B2/en
Publication of KR20170037078A publication Critical patent/KR20170037078A/ko
Priority to US15/798,181 priority patent/US10121547B2/en
Application granted granted Critical
Publication of KR102396116B1 publication Critical patent/KR102396116B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits

Landscapes

  • Read Only Memory (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Abstract

본 기술은 반도체 메모리 장치에 관한 것으로, 반도체 메모리 장치는 드레인 선택 트랜지스터 및 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 프로그램 전압, 제1 및 제2 패스 전압, 및 드레인 제어 전압들을 인가하기 위한 전압 생성부, 및 프로그램 동작 시 상기 다수의 메모리 셀들 중 선택된 메모리 셀에 상기 프로그램 전압을 인가한 후, 상기 선택된 메모리 셀과 인접한 메모리 셀들에 상기 제1 패스 전압 또는 상기 제2 패스 전압을 인가하는 동시에 상기 선택된 메모리 셀에 인가되는 상기 프로그램 전압을 디스차지하도록 상기 전압 생성부를 제어하기 위한 제어 로직을 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 전자 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 장치 중 특히 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(ProgrammaBL1e ROM), EPROM(ErasaBL1e ProgrammaBL1e ROM), EEPROM(Electrically ErasaBL1e ProgrammaBL1e ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
플래시 메모리는 스트링이 반도체 기판에 수평하게 형성된 2차원 반도체 장치와, 스트링이 반도체 기판에 수직으로 형성된 3차원 반도체 장치로 구분될 수 있다.
3차원 반도체 장치는 2차원 반도체 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직으로 형성된 다수의 스트링들을 포함한다. 스트링들은 비트 라인과 소스 라인 사이에 직렬로 연결된 드레인 선택 트랜지스터, 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
본 발명은 반도체 메모리 장치의 프로그램 동작시 리텐션 열화 특성에 따라 문턱 전압이 변화하는 것을 개선할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 드레인 선택 트랜지스터 및 다수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이에 프로그램 전압, 제1 및 제2 패스 전압, 및 드레인 제어 전압들을 인가하기 위한 전압 생성부, 및 프로그램 동작 시 상기 다수의 메모리 셀들 중 선택된 메모리 셀에 상기 프로그램 전압을 인가한 후, 상기 선택된 메모리 셀과 인접한 메모리 셀들에 상기 제1 패스 전압 또는 상기 제2 패스 전압을 인가하는 동시에 상기 선택된 메모리 셀에 인가되는 상기 프로그램 전압을 디스차지하도록 상기 전압 생성부를 제어하기 위한 제어 로직을 포함한다.
본 발명에 다른 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들 및 드레인 선택 트랜지스터를 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 워드라인들에 프로그램 전압 또는 패스 전압을 인가하기 위한 전압 생성부, 및 프로그램 동작 이전에 상기 워드라인들 중 이븐 워드라인들에 상기 프로그램 전압을 인가하는 동시에 상기 오드 워드라인들에 상기 패스 전압을 인가한 후, 상기 이븐 워드라인들의 전위를 디스차지하는 동시에 상기 오드 워드라인들에 상기 프로그램 전압을 인가하도록 상기 전압 생성부를 제어하기 위한 제어 로직을 포함한다.
본 발명에 또 다른 실시 예에 따른 반도체 메모리 장치는 다수의 메모리 셀들 및 드레인 선택 트랜지스터를 포함하는 메모리 셀 어레이, 상기 메모리 셀 어레이의 워드라인들에 프로그램 전압 또는 패스 전압을 인가하기 위한 전압 생성부, 및 프로그램 동작 이전에 상기 워드라인들에 상기 프로그램 전압을 인가한 후, 상기 워드라인들 중 이븐 워드라인들과 오드 워드라인들의 전위가 교차적으로 디스차지되도록 상기 전압 생성부를 제어하는 제어 로직을 포함한다.
본 발명의 실시예에 따르면, 반도체 메모리 장치의 리텐션 열화 특성을 개선하고, 이로 인하여 메모리 셀들의 문턱 전압이 저하되는 현상을 개선할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 2는 도 1의 메모리 셀 어레이의 실시 예를 보여주는 블럭도이다.
도 3은 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다.
도 4는 도 3에 도시된 메모리 스트링을 설명하기 위한 회로도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀 어레이에 인가되는 신호들의 파형도이다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시 메모리 셀의 메모리막에 트랩된 전하들의 움직임을 설명하기 위한 구성도이다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀 어레이에 인가되는 신호들의 파형도이다.
도 10a 내지 10d는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시 메모리 셀의 메모리막에 트랩된 전하들의 움직임을 설명하기 위한 구성도이다.
도 11은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 12a 및 도 12b는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀 어레이에 인가되는 신호들의 파형도이다.
도 13a 내지 도 13d는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀의 메모리막에 트랩된 전하들의 움직임을 설명하기 위한 구성도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀 어레이에 인가되는 신호들의 파형도이다.
도 16a 내지 도 16d는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀의 메모리막에 트랩된 전하들의 움직임을 설명하기 위한 구성도이다.
도 17은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블럭도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 다수의 워드 라인들(WLs), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 보다 상세하게 다수의 메모리 셀들은 차지 트랩 디바이스(charge trap device) 기반의 불휘발성 메모리 셀들일 수 있다. 다수의 메모리 셀들은 동일 워드 라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 메모리 셀 어레이(110)의 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 스트링을 포함한다. 다수의 메모리 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 다수의 메모리 셀들 및 소스 선택 트랜지스터를 포함한다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다.
어드레스 디코더(120)는 다수의 워드 라인들(WLs), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 전압 생성부(150)에서 생성된 프로그램 전압(Vpgm), 다수의 패스 전압들(Vpass1, Vpass2, Vpass3), 검증 전압(Vverify), 드레인 제어 전압(VDSL) 및 소스 제어 전압(VSSL)을 메모리 셀 어레이(110)의 다수의 워드라인들(WLs), 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 인가한다.
반도체 메모리 장치(100)의 프로그램 동작은 페이지 단위로 수행된다. 프로그램 동작 요청 시에 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스(Yi)는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 입력된 데이터(DATA)를 임시 저장하고 임시 저장된 데이터에 따라 각각 대응하는 비트 라인들(BL1 내지 BLm)의 전위를 제어한다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작 중 검증 동작시 대응하는 비트 라인들(BL1 내지 BLm)의 전류 및 전압을 센싱하여 검증 동작을 수행한다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 동작한다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커멘드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다.
제어 로직(140)은 프로그램 동작시 메모리 셀들 사이의 트랩층에 전자들이 분산되어 트랩되도록 전압 생성부(150) 및 어드레스 디코더(120)를 제어할 수 있다. 이의 상세한 설명은 반도체 메모리 장치의 동작 방법에서 후술하도록 한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 동작한다.
전압 생성부(150)는 선택된 워드라인에 인가하기 위한 프로그램 전압(Vpgm), 비선택된 워드라인들에 인가하기 위한 제1 및 제2 패스 전압들(Vpass1 및 Vpass2), 검증 동작시 선택된 워드라인에 인가하기 위한 검증 전압(Vverify) 및 검증 동작시 비선택된 워드라인들에 인가하기 위한 제3 패스 전압(Vpass3)을 생성한다. 이때 제2 패스 전압(Vpass2)은 제1 패스 전압(Vpass1) 보다 전위레벨이 높을 수 있다.
도 2는 도 1의 메모리 셀 어레이(110)의 일 실시 예를 보여주는 블록도이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 다수의 메모리 셀들을 포함한다. 이러한 다수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 3 및 도 4를 참조하여 더 상세히 설명된다.
도 3은 본 발명에 따른 메모리 블럭에 포함된 메모리 스트링을 설명하기 위한 입체도이다. 도 4는 메모리 스트링을 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 반도체 기판 상에 소스 라인(SL)이 형성된다. 소스 라인(SL) 상에는 수직 채널층(SP)이 형성된다. 수직 채널층(SP)의 상부는 비트 라인(BL)과 연결된다. 수직 채널층(SP)은 폴리실리콘으로 형성될 수 있다. 수직 채널층(SP)의 서로 다른 높이에서 수직 채널층(SP)을 감싸도록 다수의 도전막들(SSL, WL0~WLn, DSL)이 형성된다. 수직 채널층(SP)의 표면에는 전하 저장막을 포함하는 다층막(미도시)이 형성되며, 다층막은 수직 채널층(SP)과 도전막들(SSL, WL0~WLn, DSL) 사이에도 위치한다. 다층막은 산화막, 질화막, 및 산화막이 순차적으로 적층된 ONO 구조로 형성될 수 있다.
최하부 도전막은 소스 선택 라인(SSL)이 되고, 최상부 도전막은 드레인 선택 라인(DSL)이 된다. 선택 라인들(SSL, DSL) 사이의 도전막들은 워드 라인들(WL0~WLn)이 된다. 다시 말해, 반도체 기판 상에는 도전막들(SSL, WL0~WLn, DSL)이 다층으로 형성되고, 도전막들(SSL, WL0~WLn, DSL)을 관통하는 수직 채널층(SP)이 비트 라인(BL)과 반도체 기판에 형성된 소스 라인(SL) 사이에 수직으로 연결된다.
최상부 도전막(DSL)이 수직 채널층(SP)을 감싸는 부분에서 드레인 선택 트랜지스터(DST)가 형성되고, 최하부 도전막(SSL)이 수직 채널층(SP)을 감싸는 부분에서 소스 선택 트랜지스터(SST)가 형성된다. 중간 도전막들(WL0~WLn)이 수직 채널층(SP)을 감싸는 부분들에서 메모리 셀들(C0~Cn)이 형성된다.
상기의 구조에 의해, 메모리 스트링은 소스 라인(SL)과 비트 라인(BL) 사이에 기판과 수직으로 연결되는 소스 선택 트랜지스터(SST), 메모리 셀들(C0~Cn) 및 드레인 선택 트랜지스터(DST)를 포함한다. 소스 선택 트랜지스터(SST)는 소스 선택 라인(SSL)으로 인가되는 소스 제어 전압에 따라 메모리 셀들(C0~Cn)을 소스 라인(SL)과 전기적으로 연결시킨다. 드레인 선택 트랜지스터(DST)는 드레인 선택 라인(DSL)으로 인가되는 드레인 제어 전압에 따라 메모리 셀들(C0~Cn)을 비트 라인(BL)과 전기적으로 연결시킨다.
도 5는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀 어레이에 인가되는 신호들의 파형도이다.
도 7a 내지 도 7d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시 메모리 셀의 메모리막에 트랩된 전하들의 움직임을 설명하기 위한 구성도이다.
도 1 내지 도 7d를 참조하여, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 프로그램 전압 인가(S110; A 구간)
반도체 메모리 장치의 프로그램 동작을 위한 커맨드(CMD)가 제어 로직(140)으로 수신되면, 제어 로직(140)은 제어 신호들(PB_signals)을 출력한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 외부로부터 입력되는 프로그램할 데이터(DATA)를 다수의 페이지 버퍼들(PB1~PBm)에 임시 저장한다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 입력된 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터에 따라 각각 대응하는 비트 라인들(BL1 내지 BLm)의 전위를 제어한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 제1 패스 전압(Vpass1)을 생성한다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 다수의 워드라인들(WLs) 중 선택된 워드라인(예를 들어 WL1)에 프로그램 전압(Vpgm)을 인가하고, 나머지 비 선택된 워드라인들(예를 들어 WL0, WL2)에 제1 패스 전압(Vpass1)을 인가한다.
이로 인하여 도 7a와 같이 선택된 워드라인(WL1)과 연결된 선택된 메모리 셀의 메모리막(ML)에 수직 채널층(SP)으로 부터 전하(ⓔ)들이 유입되어 트랩된다. 이로 인하여 선택된 메모리 셀의 문턱 전압이 상승한다.
2) 프로그램 전압 디스차지, 인접한 워드라인의 패스 전압 유지(S120; B 구간)
A 구간 이후, 전압 생성부(150)는 선택된 워드라인(예를 들어 WL1)에 인가되던 프로그램 전압(Vpgm)의 전위 레벨을 0V의 전압으로 디스차지시킨다. 전압 생성부(150)는 선택된 워드라인(예를 들어 WL1)과 인접한 워드라인들(WL0, 및 WL1)에 제1 패스 전압(Vpass1)을 계속적으로 인가하거나, 제1 패스 전압(Vpass1)보다 전위 레벨이 높은 제2 패스 전압(Vpass2)을 인가한다.
이로 인하여 도 7b와 같이 선택된 워드라인(WL1)과 인접한 워드라인들(WL0 및 WL2)에 인가되는 제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2)에 의해 전계가 생성되어 선택된 메모리 셀의 메모리막(ML)에 트랩된 전하(ⓔ)들 중 일부가 사이드 방향으로 이동하게 된다. 즉, 선택된 메모리 셀과 인접한 메모리 셀들 사이의 메모리막(ML)으로 전하(ⓔ)들 중 일부가 이동하게된다.
3) 패스 전압 디스차지(S130; C 구간)
B 구간 이후, 전압 생성부(150)는 인접한 워드라인들(WL0, 및 WL1)에 인가되던 제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2)의 전위 레벨을 0V의 전압으로 디스차지시킨다.
이로 인하여 도 7c와 같이 선택된 메모리 셀과 인접한 메모리 셀들 사이의 메모리막(ML)으로 이동한 전하(ⓔ)들 및 선택된 메모리 셀의 메모리막(ML)에 트랩된 전하(ⓔ)들은 재배열 상태가 된다. 따라서, 전하들이 메모리막(ML)에 트랩된 후 짧은 시간 내에 인접 영역으로 이동하여 문턱 전압이 하강하는 숏 타임(short time) 리텐션 특성이 선택된 메모리 셀의 문턱 전압에 반영된 상태가 된다.
4) 검증 전압 및 패스 전압 인가(S140; D 구간)
C 구간 이후, 전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 검증 전압(Vverify) 및 제3 패스 전압(Vpass3)을 생성한다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 다수의 워드라인들(WLs) 중 선택된 워드라인(예를 들어 WL1)에 검증 전압(Vverify)을 인가하고, 나머지 비 선택된 워드라인들(예를 들어 WL0, WL2)에 제3 패스 전압(Vpass3)을 인가한다.
읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1~PBm) 각각은 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 검증 동작을 수행한다.
5) 워드라인 플로팅(S150; E 구간)
D 구간 이후, 전압 생성부(150)는 선택된 워드라인(예를 들어 WL1)에 인가되는 검증 전압(Vverify) 및 제3 전압(Vpass3)을 0V의 전압으로 디스차지하고, 어드레스 디코더(120)는 워드라인들(WLs)을 플로팅시켜 아이들(Idle) 상태가 되도록 한다.
상술한 워드라인 플로팅 단계(S150) 이 후, 검증 동작 결과 페일로 판단될 경우 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 상술한 프로그램 전압 인가 단계(S110)부터 재수행하고, 검증 동작 결과 패스로 판단될 경우 다음 페이지의 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다.
상술한 본원 발명의 일 실시 예에 따르면, 프로그램 전압을 인가한 후 트랩된 전하들을 선택된 메모리 셀의 사이드 방향으로 이동시켜 재배열시킨 후 숏 타임 리텐션 특성이 반영된 후 검증 동작을 수행함으로써 검증 동작 이후 문턱 전압 분포가 하강하는 문제점을 개선할 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 9는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀 어레이에 인가되는 신호들의 파형도이다.
도 10a 내지 10d는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시 메모리 셀의 메모리막에 트랩된 전하들의 움직임을 설명하기 위한 구성도이다.
도 1 내지 도 4 및 도 8 내지 도 10d를 참조하여, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
1) 프로그램 전압 인가(S210; A 구간)
반도체 메모리 장치의 프로그램 동작을 위한 커맨드(CMD)가 제어 로직(140)으로 수신되면, 제어 로직(140)은 제어 신호들(PB_signals)을 출력한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 외부로부터 입력되는 프로그램할 데이터(DATA)를 다수의 페이지 버퍼들(PB1~PBm)에 임시 저장한다. 다수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 동작시 입력된 데이터(DATA)를 임시 저장하고, 임시 저장된 데이터에 따라 각각 대응하는 비트 라인들(BL1 내지 BLm)의 전위를 제어한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm), 제1 패스 전압(Vpass1), 및 드레인 제어 전압(VDSL)을 생성한다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 다수의 워드라인들(WLs) 중 선택된 워드라인(예를 들어 WL1)에 프로그램 전압(Vpgm)을 인가하고, 나머지 비 선택된 워드라인들(예를 들어 WL0, WL2)에 제1 패스 전압(Vpass1)을 인가하고, 드레인 선택 라인(DSL)에 드레인 제어 전압(VDSL)을 인가한다.
이로 인하여 도 10a와 같이 선택된 워드라인(WL1)과 연결된 선택된 메모리 셀의 메모리막(ML)에 수직 채널층(SP)으로 부터 전하(ⓔ)들이 유입되어 트랩된다. 이로 인하여 선택된 메모리 셀의 문턱 전압이 상승한다.
2) 프로그램 전압과 드레인 제어전압 디스차지, 인접한 워드라인의 패스 전압 유지(S220; B 구간)
A 구간 이후, 전압 생성부(150)는 선택된 워드라인(예를 들어 WL1)에 인가되던 프로그램 전압(Vpgm)의 전위 레벨을 0V의 전압으로 디스차지시킨다. 전압 생성부(150)는 선택된 워드라인(예를 들어 WL1)과 인접한 워드라인들(WL0, 및 WL1)에 제1 패스 전압(Vpass1)을 계속적으로 인가하거나, 제1 패스 전압(Vpass1)보다 전위 레벨이 높은 제2 패스 전압(Vpass2)을 인가한다. 전압 생성부(150)는 드레인 선택 라인(DSL)에 인가되는 드레인 제어 전압(VDSL)의 전위 레벨을 0V의 전압으로 디스차지시킨다. 이로 인하여 드레인 선택 트랜지스터(DST)는 턴오프되어 메모리 스트링의 채널(SP)은 대응하는 비트 라인과 전기적으로 분리되어 플로팅 상태가 된다. 이때 소스 선택 트랜지스터(SST)는 턴오프 상태이다. 따라서 제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2)이 인가되는 인접한 메모리 셀들의 채널은 높은 전위 레벨로 부스팅(High Boosting)되고, 0V의 전압이 인가되는 선택된 메모리 셀은 상대적으로 낮은 전위 레벨로 부스팅(Low Boosting)된다.
이로 인하여 도 10b와 같이 선택된 워드라인(WL1)과 인접한 워드라인들(WL0 및 WL2)에 인가되는 제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2) 및 인접한 채널의 부스팅 전위에 의해 전계가 생성되어 선택된 메모리 셀의 메모리막(ML)에 트랩된 전하(ⓔ)들 중 일부가 사이드 방향으로 이동하게 된다. 즉, 선택된 메모리 셀과 인접한 메모리 셀들 사이의 메모리막(ML)으로 전하(ⓔ)들 중 일부가 이동하게된다.
3) 패스 전압 디스차지(S230; C 구간)
B 구간 이후, 전압 생성부(150)는 인접한 워드라인들(WL0, 및 WL1)에 인가되던 제1 패스 전압(Vpass1) 또는 제2 패스 전압(Vpass2)의 전위 레벨을 0V의 전압으로 디스차지시킨다.
이로 인하여 도 10c와 같이 선택된 메모리 셀과 인접한 메모리 셀들 사이의 메모리막(ML)으로 이동한 전하(ⓔ)들 및 선택된 메모리 셀의 메모리막(ML)에 트랩된 전하(ⓔ)들은 재배열 상태가 된다. 따라서 숏 타임 리텐션 특성이 선택된 메모리 셀의 문턱 전압에 반영된 상태가 된다.
4) 검증 전압 및 패스 전압 인가(S240; D 구간)
C 구간 이후, 전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 검증 전압(Vverify), 제3 패스 전압(Vpass3), 및 드레인 제어 전압(VDSL)을 생성한다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 다수의 워드라인들(WLs) 중 선택된 워드라인(예를 들어 WL1)에 검증 전압(Vverify)을 인가하고, 나머지 비 선택된 워드라인들(예를 들어 WL0, WL2)에 제3 패스 전압(Vpass3)을 인가하고, 드레인 선택 라인(DSL)에 드레인 제어 전압(VDSL)을 인가한다.
읽기 및 쓰기 회로(130)의 다수의 페이지 버퍼들(PB1~PBm) 각각은 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 대응하는 비트 라인들(BL1 내지 BLm)의 전위 레벨 또는 전류량을 센싱하여 검증 동작을 수행한다.
5) 워드라인 플로팅(S250)
D 구간 이후, 전압 생성부(150)는 선택된 워드라인(예를 들어 WL1)에 인가되는 검증 전압(Vverify), 제3 전압(Vpass3), 드레인 제어 전압(VDSL)을 0V의 전압으로 디스차지하고, 어드레스 디코더(120)는 워드라인들(WLs)을 플로팅시켜 아이들(Idle) 상태가 되도록 한다.
상술한 워드라인 플로팅 단계(S150) 이 후, 검증 동작 결과 페일로 판단될 경우 프로그램 전압(Vpgm)을 스텝 전압만큼 상승시켜 상술한 프로그램 전압 인가 단계(S210)부터 재수행하고, 검증 동작 결과 패스로 판단될 경우 다음 페이지의 메모리 셀들에 대한 프로그램 동작을 수행할 수 있다.
상술한 본원 발명의 일 실시 예에 따르면, 프로그램 전압을 인가한 후 트랩된 전하들을 선택된 메모리 셀의 사이드 방향으로 이동시켜 재배열시킨 후 숏 타임 리텐션 특성이 반영된 후 검증 동작을 수행함으로써 검증 동작 이후 문턱 전압 분포가 하강하는 문제점을 개선할 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 12a 및 도 12b는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀 어레이에 인가되는 신호들의 파형도이다.
도 13a 내지 도 13d는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀의 메모리막에 트랩된 전하들의 움직임을 설명하기 위한 구성도이다.
도 1 내지 도 4 및 도 11 내지 도 13d를 참조하여, 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 프로그램 동작 이전에 수행하는 것이 바람직하다.
1) 이븐 워드라인들에 프로그램 전압 인가, 오드 워드라인들에 패스 전압 인가(S310)
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 메모리 셀 어레이(110)의 다수의 비트 라인들(BL1 내지 BLm)의 전위를 프로그램 허용 레벨(예를 들어 0V)로 설정한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm), 제1 패스 전압(Vpass1) 및 드레인 제어 전압(VDSL)을 생성한다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 다수의 워드라인들(WLs) 중 이븐 워드라인들(WL0, WL2, ...)에 프로그램 전압(Vpgm)을 인가하고, 오드 워드라인들(WL1, WL3, ...)에 제1 패스 전압(Vpass1)을 인가하고, 드레인 선택 라인(DSL)에 드레인 제어 전압(VDSL)을 인가한다.
이로 인하여 도 13a와 같이 이븐 워드라인들(WL0, WL2, ...)과 연결된 이븐 메모리 셀들의 메모리막(ML)에 수직 채널층(SP)으로 부터 전하(ⓔ)들이 유입되어 트랩된다. 따라서 이븐 메모리 셀들의 문턱 전압이 상승한다.
2) 이븐 워드라인들 디스차지, 오드 워드라인들에 프로그램 전압 인가(S320)
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 이븐 워드라인들(WL0, WL2, ...)에 인가되던 프로그램 전압(Vpgm)을 0V의 전압으로 디스차지하고, 제1 패스 전압(Vpass1)이 인가되던 오드 워드라인들(WL1, WL3, ...)에 프로그램 전압(Vpgm)을 인가한다. 전압 생성부(150)는 드레인 선택 라인(DSL)에 인가되던 드레인 제어 전압(VDSL)을 0V로 디스차지한다. 이로 인하여 드레인 선택 트랜지스터(DST)는 턴오프되어 메모리 스트링의 채널(SP)은 대응하는 비트 라인과 전기적으로 분리되어 플로팅 상태가 된다. 이때 소스 선택 트랜지스터(SST)는 턴오프 상태이다.
이로 인하여 도 13b와 같이 프로그램 전압(Vpgm) 인가되는 오드 워드라인들과 연결된 오드 메모리 셀들의 채널은 높은 전위 레벨로 부스팅(High Boosting)되고, 0V의 전압이 인가되는 이븐 메모리 셀들은 상대적으로 낮은 전위 레벨로 부스팅(Low Boosting)된다. 따라서 프로그램 전압(Vpgm) 및 인접한 채널의 부스팅 전위에 의해 전계가 생성되어 이븐 메모리 셀들의 메모리막(ML)에 트랩된 전하(ⓔ)들 중 일부가 양 사이드 방향으로 이동하게 된다.
3) 소거 동작(S330)
S320 단계 이 후, 소거 동작을 수행하여 이븐 메모리 셀들의 메모리막(ML)에 트랩된 전하(ⓔ)들을 디트랩시킨다. 소거 동작시 이븐 메모리 셀들의 양 사이드 방향으로 이동한 전하(ⓔ)들은 잔류되도록 수행한다. 소거 동작은 메모리 셀 어레이(110)의 소스 라인(SL)에 전압 생성부(150)에서 생성된 소거 전압을 인가하여 수행할 수 있다.
소거 동작(S330)은 스킵(skip)하고 다음 단계(S340)를 수행할 수 있다.
4) 오드 워드라인들에 프로그램 전압 인가, 이븐 워드라인들에 패스 전압 인가(S340)
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm), 제1 패스 전압(Vpass1), 및 드레인 제어 전압(VDSL)을 생성한다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals) 및 어드레스(ADDR)에 응답하여 다수의 워드라인들(WLs) 중 오드 워드라인들(WL1, WL3, ...)에 프로그램 전압(Vpgm)을 인가하고, 이븐 워드라인들(WL0, WL2, ...)에 제1 패스 전압(Vpass1)을 인가하고, 드레인 선택 라인(DSL)에 드레인 제어 전압(VDSL)을 인가한다.
이로 인하여 도 13c와 같이 오드 워드라인들(WL1, WL3, ...)과 연결된 오드 메모리 셀들의 메모리막(ML)에 수직 채널층(SP)으로 부터 전하(ⓔ)들이 유입되어 트랩된다. 따라서 오드 메모리 셀들의 문턱 전압이 상승한다. 또한 이븐 메모리 셀들의 양 사이드에는 S320 단계에서 이동한 전하들(A)이 잔류한다.
5) 오드 워드라인들 디스차지, 이븐 워드라인들에 프로그램 전압 인가(S350)
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 오드 워드라인들(WL1, WL3, ...)에 인가되던 프로그램 전압(Vpgm)을 0V의 전압으로 디스차지하고, 제1 패스 전압(Vpass1)이 인가되던 이븐 워드라인들(WL0, WL2, ...)에 프로그램 전압(Vpgm)을 인가한다.
전압 생성부(150)는 드레인 선택 라인(DSL)에 인가되던 드레인 제어 전압(VDSL)을 0V로 디스차지한다. 이로 인하여 드레인 선택 트랜지스터(DST)는 턴오프되어 메모리 스트링의 채널(SP)은 대응하는 비트 라인과 전기적으로 분리되어 플로팅 상태가 된다. 이때 소스 선택 트랜지스터(SST)는 턴오프 상태이다.
이로 인하여 도 13d와 같이 프로그램 전압(Vpgm) 인가되는 이븐 워드라인들과 연결된 이븐 메모리 셀들의 채널은 높은 전위 레벨로 부스팅(High Boosting)되고, 0V의 전압이 인가되는 오드 메모리 셀들은 상대적으로 낮은 전위 레벨로 부스팅(Low Boosting)된다. 따라서 프로그램 전압(Vpgm) 및 인접한 채널의 부스팅 전위에 의해 전계가 생성되어 오드 메모리 셀들의 메모리막(ML)에 트랩된 전하(ⓔ)들 중 일부가 양 사이드 방향으로 이동하게 된다.
6) 소거 동작(S360)
S350 단계 이 후 소거 동작을 수행하여, 오드 메모리 셀들의 메모리막(ML)에 트랩된 전하(ⓔ)들을 디트랩시킨다. 소거 동작은 메모리 셀 어레이(110)의 소스 라인(SL)에 전압 생성부(150)에서 생성된 소거 전압을 인가하여 수행할 수 있다. 만약 상술한 소거 동작(S330)을 스킵하였다면, 소거 동작(S360) 단계에서 이븐 메모리 셀들 및 오드 메모리 셀들의 소거 동작이 함께 수행된다. 소거 동작시 메모리 셀들의 양 사이드 방향으로 이동한 전하들(A,B)은 잔류되도록 수행하는 것이 바람직하다.
이 후, 프로그램 동작을 수행할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 프로그램 동작 이전에 메모리 셀들 사이의 메모리막 내에 전하들을 미리 트랩시켜 전하 밀도를 높여 놓을 수 있다. 따라서 후속 프로그램 동작시 메모리 셀들의 메모리막에 트랩된 전하들이 양 사이드로 이동하는 현상을 억제하여 문턱 전압이 변화하는 문제점을 개선할 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀 어레이에 인가되는 신호들의 파형도이다.
도 16a 내지 도 16d는 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작시 메모리 셀의 메모리막에 트랩된 전하들의 움직임을 설명하기 위한 구성도이다.
도 1 내지 도 4 및 도 14 내지 도 16d를 참조하여, 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은 반도체 메모리 장치의 소거 동작에 포함될 수 있으며, 좀 더 상세하게는 반도체 메모리 장치의 소거 동작 중 소거 전압 인가 동작 이전에 수행하는 것이 바람직하다.
또한 본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법 프로그램 동작 이전에 수행될 수도 있다.
1) 모든 워드라인들에 프로그램 전압 인가(S410)
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 제어 신호들(PB_signals)에 응답하여 메모리 셀 어레이(110)의 다수의 비트 라인들(BL1 내지 BLm)의 전위를 프로그램 허용 레벨(예를 들어 0V)로 설정한다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 프로그램 전압(Vpgm) 및 드레인 제어 전압(VDSL)을 생성한다. 어드레스 디코더(120)는 제어 로직(140)에서 출력되는 제어 신호들(AD_signals)에 응답하여 다수의 워드라인들(WLs)에 프로그램 전압(Vpgm)을 인가하고, 드레인 선택 라인(DSL)에 드레인 제어 전압(VDSL)을 인가한다.
이로 인하여 도 16a와 같이 모든 워드라인들(WLs; WL0, WL1, WL2, WL3, ...)과 연결된 모든 메모리 셀들의 메모리막(ML)에 수직 채널층(SP)으로 부터 전하(ⓔ)들이 유입되어 트랩된다. 이때 모든 워드라인들(WLs)에 인가되는 프로그램 전압(Vpgm)에 의해 메모리 셀들 사이의 메모리막(ML)에도 일부 전하(ⓔ)들이 트랩될 수 있다.
2) 이븐 워드라인 디스차지, 드레인 제어 전압 디스차지(S420)
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 이븐 워드라인들(WL0, WL2,...)에 인가되던 프로그램 전압(Vpgm)의 전위 레벨을 디스차지한다. 예를 들어 이븐 워드라인들(WL0, WL2,...)에 인가되던 프로그램 전압(Vpgm)을 0V의 전압으로 디스차지할 수 있다. 전압 생성부(150)는 오드 워드라인들(WL1, WL3,...)에 인가되는 프로그램 전압(Vpgm)은 전위 레벨을 유지시킨다. 또한 전압 생성부(150)는 드레인 선택 라인(DSL)에 인가되던 드레인 제어 전압(VDSL)을 0V로 디스차지한다.
이로 인하여 도 16b와 같이 프로그램 전압(Vpgm)이 인가되는 오드 워드라인들과 연결된 오드 메모리 셀들의 채널은 높은 전위 레벨로 부스팅(High Boosting)되고, 프로그램 전압(Vpgm)이 디스차지된 이븐 워드라인들과 연결된 이븐 메모리 셀들은 상대적으로 낮은 전위 레벨로 부스팅(Low Boosting)된다. 따라서 프로그램 전압(Vpgm) 및 인접한 채널의 부스팅 전위에 의해 전계가 생성되어 이븐 메모리 셀들의 메모리막(ML)에 트랩된 전하(ⓔ)들 중 일부가 양 사이드 방향으로 이동하게 된다.
3) 이븐 워드라인에 프로그램 전압 인가, 오드 워드라인 디스차지(S430)
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호들(VG_signals)에 응답하여 오드 워드라인들(WL1, WL3,...)에 인가되던 프로그램 전압(Vpgm)의 전위 레벨을 디스차지한다. 예를 들어 오드 워드라인들(WL1, WL3,...)에 인가되던 프로그램 전압(Vpgm)을 0V의 전압으로 디스차지할 수 있다. 전압 생성부(150)는 이븐 워드라인들(WL0, WL2, ...)에 프로그램 전압(Vpgm)을 인가한다.
이로 인하여 도 16c와 같이 프로그램 전압(Vpgm) 인가되는 이븐 워드라인들과 연결된 이븐 메모리 셀들의 채널은 높은 전위 레벨로 부스팅(High Boosting)되고, 프로그램 전압(Vpgm)이 디스차지된 오드 워드라인들과 연결된 오드 메모리 셀들은 상대적으로 낮은 전위 레벨로 부스팅(Low Boosting)된다. 따라서 프로그램 전압(Vpgm) 및 인접한 채널의 부스팅 전위에 의해 전계가 생성되어 오드 메모리 셀들의 메모리막(ML)에 트랩된 전하(ⓔ)들 중 일부가 양 사이드 방향으로 이동하게 된다.
4) 소거 동작(S440)
소거 동작을 수행하여, 이븐 메모리 셀들 및 오드 메모리 셀들의 메모리막(ML)에 트랩된 전하(ⓔ)들을 디트랩시킨다. 소거 동작시 이븐 메모리 셀들과 오드 메모리 셀들 사이의 메모리막에 트랩된 전하(ⓔ)들은 잔류되도록 소거 동작을 수행한다. 소거 동작은 전압 생성부(150)에서 생성된 소거 전압이 메모리 셀 어레이(110)의 소스 라인에 인가되도록 하여 수행할 수 있다.
이 후, 프로그램 동작을 수행할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 프로그램 동작 이전에 메모리 셀들 사이의 메모리막 내에 전하들을 미리 트랩시켜 전하 밀도를 높여 놓을 수 있다. 따라서 후속 프로그램 동작시 메모리 셀들의 메모리막에 트랩된 전하들이 양 사이드로 이동하는 현상을 억제하여 문턱 전압이 변화하는 문제점을 개선할 수 있다.
도 17은 도 1의 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블럭도이다.
도 17을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(1100)를 포함한다.
반도체 메모리 장치(100)는 도 1을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다. 이하, 중복되는 설명은 생략된다.
컨트롤러(1100)는 호스트(Host) 및 반도체 메모리 장치(100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1100)는 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1100)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1100)는 램(1110, Random Access Memory), 프로세싱 유닛(1120, processing unit), 호스트 인터페이스(1130, host interface), 메모리 인터페이스(1140, memory interface) 및 에러 정정 블록(1150)을 포함한다. 램(1110)은 프로세싱 유닛(1120)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(1120)은 컨트롤러(1100)의 제반 동작을 제어한다. 또한 컨트롤러(1100)는 쓰기 동작시 호스트(Host)로 부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(1130)는 호스트(Host) 및 컨트롤러(1100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(1140)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(1150)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(1120)은 에러 정정 블록(1150)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1100) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(2000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 18은 도 17의 메모리 시스템의 응용 예를 보여주는 블럭도이다.
도 18을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 복수의 반도체 메모리 칩들을 포함한다. 복수의 반도체 메모리 칩들은 복수의 그룹들로 분할된다.
도 18에서, 복수의 그룹들은 각각 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 1을 참조하여 설명된 반도체 메모리 장치(100) 중 하나와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 17을 참조하여 설명된 컨트롤러(1100)와 마찬가지로 구성되고, 복수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 복수의 메모리 칩들을 제어하도록 구성된다.
도 19는 도 18을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블럭도이다.
도 19를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 19에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 19에서, 도 18을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 17을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 17 및 도 18를 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150 : 전압 생성부

Claims (18)

  1. 드레인 선택 트랜지스터 및 다수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이에 프로그램 전압, 제1 및 제2 패스 전압, 및 드레인 제어 전압들을 인가하기 위한 전압 생성부; 및
    프로그램 동작 시 상기 다수의 메모리 셀들 중 선택된 메모리 셀에 상기 프로그램 전압을 인가하고 상기 선택된 메모리 셀과 인접한 메모리 셀들에 상기 제1 패스 전압을 인가한 후, 상기 프로그램 전압을 접지 전압으로 디스차지 완료한 후 상기 인접한 메모리 셀들에 상기 제1 패스 전압보다 높은 상기 제2 패스 전압을 인가하도록 상기 전압 생성부를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 로직은 상기 선택된 메모리 셀에 인가되는 상기 프로그램 전압을 0V의 전압으로 디스차지하도록 상기 전압 생성부를 제어하는 반도체 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압을 상기 선택된 메모리 셀에 인가할 때 상기 드레인 제어 전압을 상기 메모리 셀 어레이의 드레인 선택 트랜지스터에 인가하고,
    상기 선택된 메모리 셀에 인가되던 상기 프로그램 전압을 디스차지할 때 상기 드레인 제어 전압을 디스차지하여 상기 드레인 선택 트랜지스터가 턴오프되도록 상기 전압 생성부를 제어하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어 로직은 상기 프로그램 전압을 디스차지하고 일정 시간 후, 상기 인접한 메모리 셀들에 인가되는 상기 제2 패스 전압을 디스차지하도록 상기 전압 생성부를 제어하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제어 로직은 상기 인접한 메모리 셀들에 인가되는 상기 제2 패스 전압을 디스차지한 후 상기 선택된 메모리 셀에 검증 전압을 인가하도록 상기 전압 생성부를 제어하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전압 생성부는 상기 검증 전압을 상기 선택된 메모리 셀에 인가한 후, 상기 메모리 셀 어레이의 워드라인들을 플로팅시키는 반도체 메모리 장치.
  8. 다수의 메모리 셀들 및 드레인 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 워드라인들에 프로그램 전압 또는 패스 전압을 인가하기 위한 전압 생성부; 및
    프로그램 동작 이전에 상기 워드라인들 중 이븐 워드라인들에 상기 프로그램 전압을 인가하는 동시에 상기 워드라인들 중 오드 워드라인들에 상기 패스 전압을 인가한 후, 상기 이븐 워드라인들의 전위를 디스차지하는 동시에 상기 오드 워드라인들에 상기 프로그램 전압을 인가하도록 상기 전압 생성부를 제어하기 위한 제어 로직을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 전압 생성부는 상기 이븐 워드라인들에 상기 프로그램 전압을 인가하는 동시에 상기 오드 워드라인들에 상기 패스 전압을 인가할 때 상기 드레인 선택 트랜지스터에 드레인 제어 전압을 인가하고, 상기 이븐 워드라인들의 전위를 디스차지할 때 상기 드레인 제어 전압을 디스차지하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제어 로직은 상기 오드 워드라인들에 상기 프로그램 전압을 인가한 후, 상기 오드 워드라인들에 상기 프로그램 전압을 다시 인가하는 동시에 상기 이븐 워드라인들에 상기 패스 전압을 인가하고, 상기 오드 워드라인들의 전위를 디스차지하는 동시에 상기 이븐 워드라인들에 상기 프로그램 전압을 인가하도록 상기 전압 생성부를 제어하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 전압 생성부는 상기 오드 워드라인들에 상기 프로그램 전압을 다시 인가하는 동시에 상기 이븐 워드라인들에 상기 패스 전압을 인가할 때 상기 드레인 선택 트랜지스터에 드레인 제어 전압을 인가하고, 상기 오드 워드라인들의 전위를 디스차지할 때 상기 드레인 제어 전압을 디스차지하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 전압 생성부는 상기 오드 워드라인들의 전위를 디스차지하는 동시에 상기 이븐 워드라인들에 상기 프로그램 전압을 인가한 후, 상기 메모리 셀 어레이의 소스 라인에 소거 전압을 인가하여 소거 동작을 수행하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 전압 생성부는 상기 이븐 워드라인들의 전위를 디스차지하는 동시에 상기 오드 워드라인들에 상기 프로그램 전압을 인가한 후, 상기 메모리 셀 어레이의 소스 라인에 소거 전압을 인가하여 소거 동작을 수행하는 반도체 메모리 장치.

  14. 다수의 메모리 셀들 및 드레인 선택 트랜지스터를 포함하는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 워드라인들에 프로그램 전압 또는 패스 전압을 인가하기 위한 전압 생성부; 및
    프로그램 동작 이전에 상기 워드라인들에 상기 프로그램 전압을 인가한 후, 상기 워드라인들 중 이븐 워드라인들과 오드 워드라인들의 전위가 교차적으로 디스차지되도록 상기 전압 생성부를 제어하는 제어 로직을 포함하는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 전압 생성부는 상기 워드라인들에 상기 프로그램 전압을 인가한 후, 상기 이븐 워드라인들의 전위 레벨을 디스차지하는 동시에 상기 오드 워드라인에 인가되는 상기 프로그램 전압을 유지하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 전압 생성부는 상기 이븐 워드인들의 전위 레벨을 디스차지한 후, 상기 이븐 워드라인들에 상기 프로그램 전압을 다시 인가하는 동시에 상기 오드 워드라인들의 전위 레벨을 디스차지하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 전압 생성부는 상기 드레인 선택 트랜지스터에 인가하기 위한 드레인 제어 전압을 생성하며,
    상기 제어 로직은 상기 이븐 워드라인들과 상기 오드 워드라인들의 전위가 교차적으로 디스차지될 때, 상기 드레인 제어 전압이 디스차지되도록 상기 전압 생성부를 제어하는 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 제어 로직은 상기 이븐 워드라인들과 상기 오드 워드라인들의 전위가 교차적으로 디스차지된 후, 소거 전압이 상기 메모리 셀 어레이에 인가되도록 상기 전압 생성부를 제어하는 반도체 메모리 장치.
KR1020150136168A 2015-09-25 2015-09-25 반도체 메모리 장치 KR102396116B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150136168A KR102396116B1 (ko) 2015-09-25 2015-09-25 반도체 메모리 장치
US15/052,364 US9564232B1 (en) 2015-09-25 2016-02-24 Semiconductor memory device
US15/382,862 US9837159B2 (en) 2015-09-25 2016-12-19 Semiconductor memory device
US15/798,181 US10121547B2 (en) 2015-09-25 2017-10-30 Semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150136168A KR102396116B1 (ko) 2015-09-25 2015-09-25 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20170037078A KR20170037078A (ko) 2017-04-04
KR102396116B1 true KR102396116B1 (ko) 2022-05-10

Family

ID=57908871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150136168A KR102396116B1 (ko) 2015-09-25 2015-09-25 반도체 메모리 장치

Country Status (2)

Country Link
US (3) US9564232B1 (ko)
KR (1) KR102396116B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102396116B1 (ko) * 2015-09-25 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치
US9972397B2 (en) * 2016-06-24 2018-05-15 SK Hynix Inc. Semiconductor memory device and operating method thereof
KR102634799B1 (ko) * 2016-12-23 2024-02-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20210126396A (ko) * 2020-04-10 2021-10-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20220104518A (ko) * 2021-01-18 2022-07-26 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR102629763B1 (ko) * 2021-09-17 2024-01-29 에스케이키파운드리 주식회사 비휘발성 메모리 장치에 있어서 테스트 시간 감축을 위한 옥토 모드 프로그램 및 소거 동작 방법
KR20230050015A (ko) * 2021-10-07 2023-04-14 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239069A1 (en) * 2005-04-20 2006-10-26 Takeshi Kamigaichi Semiconductor integrated circuit device having nonvolatile semiconductor memory and programming method thereof
US20060279992A1 (en) 2005-05-11 2006-12-14 Samsung Electronics Co., Ltd. NAND flash memory devices having shielding lines between wordlines and selection lines
US20070025152A1 (en) 2005-08-01 2007-02-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and a method for programming nand type flash memory
US20110007572A1 (en) 2009-07-09 2011-01-13 Kabushiki Kaisha Toshiba Nand flash memory
US20140133238A1 (en) 2012-11-15 2014-05-15 Mosaid Technologies Incorporated Method and system for programming non-volatile memory with junctionless cells
US20150262680A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0145475B1 (ko) * 1995-03-31 1998-08-17 김광호 낸드구조를 가지는 불휘발성 반도체 메모리의 프로그램장치 및 방법
US5748545A (en) * 1997-04-03 1998-05-05 Aplus Integrated Circuits, Inc. Memory device with on-chip manufacturing and memory cell defect detection capability
JP3957985B2 (ja) * 2001-03-06 2007-08-15 株式会社東芝 不揮発性半導体記憶装置
JP4213532B2 (ja) * 2003-07-15 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
JP4157065B2 (ja) * 2004-03-29 2008-09-24 株式会社東芝 半導体記憶装置
KR100632942B1 (ko) * 2004-05-17 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치의 프로그램 방법
EP1748539B1 (en) * 2005-07-29 2018-06-06 TDK Corporation Switching power supply with surge voltage suppression
US7436709B2 (en) * 2006-05-05 2008-10-14 Sandisk Corporation NAND flash memory with boosting
US7525841B2 (en) * 2006-06-14 2009-04-28 Micron Technology, Inc. Programming method for NAND flash
KR100761470B1 (ko) * 2006-07-31 2007-09-27 삼성전자주식회사 프로그램 디스터브를 방지할 수 있는 플래시 메모리 장치및 그것의 프로그램 방법
US8189378B2 (en) * 2006-09-27 2012-05-29 Sandisk Technologies Inc. Reducing program disturb in non-volatile storage
KR100770754B1 (ko) * 2006-10-12 2007-10-29 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7668019B2 (en) * 2006-11-28 2010-02-23 Samsung Electronics Co., Ltd. Non-volatile memory device and erasing method thereof
KR100811278B1 (ko) * 2006-12-29 2008-03-07 주식회사 하이닉스반도체 셀프 부스팅을 이용한 낸드 플래시 메모리소자의 읽기 방법
KR101358752B1 (ko) * 2007-08-06 2014-02-06 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템 및그것의 프로그램 방법
KR100965072B1 (ko) * 2007-10-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR100988121B1 (ko) * 2007-11-21 2010-10-18 주식회사 하이닉스반도체 불휘발성 메모리소자의 프로그램 방법
KR101487524B1 (ko) * 2008-08-27 2015-01-29 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법
KR101468097B1 (ko) * 2008-09-18 2014-12-04 삼성전자주식회사 메모리 장치 및 그것의 프로그램 방법
KR101003866B1 (ko) * 2009-05-29 2010-12-30 주식회사 하이닉스반도체 불휘발성 메모리 소자의 비트라인 누설 전류 테스트 방법
KR101682662B1 (ko) * 2009-07-20 2016-12-06 삼성전자주식회사 3차원 메모리 장치 및 그것의 프로그램 방법
US7995394B2 (en) * 2009-07-30 2011-08-09 Sandisk Technologies Inc. Program voltage compensation with word line bias change to suppress charge trapping in memory
US8134871B2 (en) * 2009-08-05 2012-03-13 Sandisk Technologies Inc. Programming memory with reduced pass voltage disturb and floating gate-to-control gate leakage
JP5238741B2 (ja) * 2010-03-19 2013-07-17 株式会社東芝 不揮発性半導体記憶装置
US8638609B2 (en) * 2010-05-19 2014-01-28 Spansion Llc Partial local self boosting for NAND
JP4922464B1 (ja) * 2011-05-02 2012-04-25 株式会社東芝 半導体記憶装置
KR20130006299A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 반도체 장치의 동작 방법
US8804426B2 (en) * 2011-07-06 2014-08-12 SK Hynix Inc. Methods of operating semiconductor device
KR20130044693A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
TWI582778B (zh) * 2011-12-09 2017-05-11 Toshiba Kk Nonvolatile semiconductor memory device
US8605507B2 (en) * 2012-01-12 2013-12-10 Macronix International Co., Ltd. Flash programming technology for improved margin and inhibiting disturbance
JP2013157070A (ja) * 2012-01-31 2013-08-15 Toshiba Corp 不揮発性半導体記憶装置
US9171627B2 (en) * 2012-04-11 2015-10-27 Aplus Flash Technology, Inc. Non-boosting program inhibit scheme in NAND design
US9171636B2 (en) * 2013-01-29 2015-10-27 Macronix International Co. Ltd. Hot carrier generation and programming in NAND flash
JP5787921B2 (ja) * 2013-02-26 2015-09-30 株式会社東芝 不揮発性半導体記憶装置
KR101980148B1 (ko) * 2013-05-23 2019-05-20 에스케이하이닉스 주식회사 반도체장치
KR20140139274A (ko) * 2013-05-27 2014-12-05 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
KR20150106658A (ko) 2014-03-12 2015-09-22 에스케이하이닉스 주식회사 반도체 장치 및 이의 프로그램 방법
KR20150117152A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 낸드형 플래쉬 메모리 장치 및 낸드형 플래쉬 메모리 장치의 프로그램 방법
WO2016014731A1 (en) * 2014-07-22 2016-01-28 Aplus Flash Technology, Inc. Yukai vsl-based vt-compensation for nand memory
JP6290034B2 (ja) * 2014-08-07 2018-03-07 東芝メモリ株式会社 不揮発性半導体記憶装置、及びその読み出し方法
JP6271460B2 (ja) * 2015-03-02 2018-01-31 東芝メモリ株式会社 半導体記憶装置
KR20160110592A (ko) * 2015-03-09 2016-09-22 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
JP6309909B2 (ja) * 2015-03-12 2018-04-11 東芝メモリ株式会社 不揮発性半導体記憶装置
US9245642B1 (en) * 2015-03-30 2016-01-26 Sandisk Technologies Inc. Temperature dependent voltage to unselected drain side select transistor during program of 3D NAND
US9496046B1 (en) * 2015-08-14 2016-11-15 Integrated Silicon Solution, Inc. High speed sequential read method for flash memory
KR102396116B1 (ko) * 2015-09-25 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060239069A1 (en) * 2005-04-20 2006-10-26 Takeshi Kamigaichi Semiconductor integrated circuit device having nonvolatile semiconductor memory and programming method thereof
KR100794411B1 (ko) 2005-04-20 2008-01-16 가부시끼가이샤 도시바 불휘발성 반도체 메모리를 구비한 반도체 집적 회로 장치및 그 기입 방법
US20060279992A1 (en) 2005-05-11 2006-12-14 Samsung Electronics Co., Ltd. NAND flash memory devices having shielding lines between wordlines and selection lines
KR100697285B1 (ko) 2005-05-11 2007-03-20 삼성전자주식회사 워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치
US20070025152A1 (en) 2005-08-01 2007-02-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and a method for programming nand type flash memory
US20110007572A1 (en) 2009-07-09 2011-01-13 Kabushiki Kaisha Toshiba Nand flash memory
US20140133238A1 (en) 2012-11-15 2014-05-15 Mosaid Technologies Incorporated Method and system for programming non-volatile memory with junctionless cells
US20150262680A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and control method thereof

Also Published As

Publication number Publication date
US20180047450A1 (en) 2018-02-15
US9837159B2 (en) 2017-12-05
US9564232B1 (en) 2017-02-07
US20170103814A1 (en) 2017-04-13
KR20170037078A (ko) 2017-04-04
US10121547B2 (en) 2018-11-06

Similar Documents

Publication Publication Date Title
US9646701B2 (en) Non-volatile semiconductor memory device and improved verification and programming method for the same
KR102396116B1 (ko) 반도체 메모리 장치
KR102572610B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102348092B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102611851B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102618289B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102452993B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR102468994B1 (ko) 반도체 메모리 장치 및 그것의 동작 방법
KR102669409B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
US10388381B2 (en) Semiconductor memory device and operating method thereof
US11257554B2 (en) Semiconductor memory device and method with selection transistor programming and verification mechanism
US10360978B2 (en) Semiconductor memory device for performing coding program and operating method thereof
KR20170111653A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20150137858A (ko) 반도체 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
KR20170083346A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20180013127A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20150109120A (ko) 반도체 메모리 장치 및 이의 동작 방법
US11361828B2 (en) Semiconductor memory device and method of operating the same
KR102348094B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20160004068A (ko) 반도체 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant