KR20130044693A - 반도체 메모리 장치 및 그 동작 방법 - Google Patents

반도체 메모리 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20130044693A
KR20130044693A KR1020110108885A KR20110108885A KR20130044693A KR 20130044693 A KR20130044693 A KR 20130044693A KR 1020110108885 A KR1020110108885 A KR 1020110108885A KR 20110108885 A KR20110108885 A KR 20110108885A KR 20130044693 A KR20130044693 A KR 20130044693A
Authority
KR
South Korea
Prior art keywords
voltage
program
word line
pass
unselected word
Prior art date
Application number
KR1020110108885A
Other languages
English (en)
Inventor
임종순
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110108885A priority Critical patent/KR20130044693A/ko
Priority to US13/599,706 priority patent/US8953381B2/en
Publication of KR20130044693A publication Critical patent/KR20130044693A/ko
Priority to US14/587,229 priority patent/US9466339B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits

Abstract

본 기술에 따른 반도체 메모리 장치는 복수개의 워드라인에 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이; 및 선택된 메모리 셀들의 프로그램 동작을 위하여 상기 선택된 메모리 셀들이 연결되는 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인에 패스전압을 인가하고, 상기 선택된 메모리 셀들의 리드 동작을 위하여 상기 선택된 워드라인에 독출전압을 인가하고, 상기 비선택된 워드라인에 패스전압을 인가하도록 구성된 주변 회로 그룹을 포함하고, 상기 프로그램 동작 또는 리드 동작을 실시할 때, 상기 주변 회로 그룹은 상기 비선택된 워드라인에 인가되는 패스 전압을 계단형으로 목표 레벨까지 상승시키는 것을 특징으로 한다.

Description

반도체 메모리 장치 및 그 동작 방법{Semiconductor memory device and method of the same}
본 발명은 반도체 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치는 데이터 저장을 위한 메모리 셀들을 포함하는 셀 어레이는 포함한다. 그리고 셀 어레이는 복수개의 셀 스트링들을 포함하며, 각각의 셀 스트링들은 두개의 선택 트랜지스터와 그 사이에 직렬로 연결되는 메모리 셀들을 포함한다. 그리고 셀 스트링들과 교차하는 방향으로 동일 위치의 메모리 셀들의 게이트에 워드라인이 연결된다.
상기의 메모리 셀들을 프로그램할 때는, 프로그램을 위해서 선택된 워드라인에 프로그램 전압을 인가하고, 나머지 비선택된 워드라인에 패스전압을 인가한다.
이때, 동일한 워드라인에 연결된 메모리 셀들 중에서 프로그램이 되지 않아야 하는 메모리 셀이 있을 수 있다. 이를 위해서는 프로그램을 원하지 않는 메모리 셀이 연결되는 셀 스트링의 채널전압을 부스팅 시키는 셀프 부스팅 방식을 이용한다.
프로그램 동작에서 셀프 부스팅 방법을 사용하기 위해서는 상기 셀 스트링들 각각이 연결되는 비트라인들 중 프로그램할 메모리 셀이 연결된 비트라인에는 0V를 인가하고, 프로그램되지 말아야 하는 메모리 셀이 연결되는 비트라인에는 전원전압을 인가한다. 그리고 상기 비트라인들과 셀 스트링 사이에 연결되는 선택 트랜지스터에는 턴온 시키고, 나머지 선택 트랜지스터들은 오프 시킨다.
프로그램을 실시하기 전에 메모리 셀들이 소거 상태로 유지되고 있는 것으로 가정한다면, 비트라인에 전원전압을 인가한 셀 스트링의 채널은 전원전압과 선택 트랜지스터의 문턱전압 차이만큼 프리차지된다.
그리고 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인에 패스전압을 인가했을 때, 프리차지 상태의 채널 전압이 상승되고 비트라인 전압과 채널 전압간의 전압 차이에 의해서 선택 트랜지스터들이 턴 오프 된다. 이에 따라 채널이 플로팅되고 프로그램 전압에 의해 더욱더 채널의 전압은 높게 부스팅 된다. 물론 비트라인에 0V를 인가했던 프로그램할 메모리 셀이 연결된 셀 스트링의 채널은 0V로 유지된다. 이에 따라서 프로그램할 메모리 셀은 채널전압 0V와 워드라인에 인가되는 프로그램 전압의 전압 차에 따라 프로그램된다.
그리고 프로그램되지 말아야 하는 메모리 셀의 경우, 해당 셀 스트링의 채널의 전압이 높게 부스팅 되면서 선택된 워드라인에 인가되는 프로그램 전압과 전압차이가 작아지게 되어 프로그램 금지(inhibit)가 된다.
상기와 같은 셀프 부스팅 방법을 사용할 때, 중요한 요소 중에 하나가 비선택된 워드라인에 인가되는 패스전압이다. 패스 전압이 높을수록 셀프 부스팅으로 인해서 채널 전압이 충분히 높게 생성되기 때문에 프로그램 금지 효과가 크다.
그러나 채널 전압을 너무 높게 생성하는 경우에는 비선택된 워드라인에 연결되는 메모리 셀들이 원치 않게 프로그램되는 패스 디스터브 현상이 발생되기 때문에 적절한 패스전압을 제공하는 것이 프로그램 효과를 극대화 시키고, 패스 디스터번스를 줄일 수 있는 중요한 요소가 된다.
또한, 상기와 같이 프로그램된 메모리 셀로부터 데이터를 독출할때도, 비선택된 워드라인에는 패스전압이 인가되기 때문에 독출을 실시할 때도 패스전압으로 인한 패스 디스터브는 발생된다.
본 발명의 실시 예는 프로그램 또는 독출 동작시에 비선택된 워드라인에 인가하는 패스전압을 단계적으로 상승시켜 인가하는 반도체 메모리 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는,
복수개의 워드라인에 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이; 및 선택된 메모리 셀들의 프로그램 동작을 위하여 상기 선택된 메모리 셀들이 연결되는 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인에 패스전압을 인가하고, 상기 선택된 메모리 셀들의 리드 동작을 위하여 상기 선택된 워드라인에 독출전압을 인가하고, 상기 비선택된 워드라인에 패스전압을 인가하도록 구성된 주변 회로 그룹을 포함하고, 상기 프로그램 동작 또는 리드 동작을 실시할 때, 상기 주변 회로 그룹은 상기 비선택된 워드라인에 인가되는 패스 전압을 계단형으로 목표 레벨까지 상승시키는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
프로그램 명령에 응답하여 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인에 패스전압을 인가하여 프로그램을 수행하고, 프로그램을 검증을 실시하는 단계; 및 상기 프로그램 검증 결과가 패스될 때까지, 상기 프로그램 전압을 스텝 전압 단위로 상승시켜 상기 프로그램 및 검증을 반복 실시하는 단계를 포함하되, 상기 프로그램을 실시할 때마다, 상기 비선택 워드라인에 인가되는 패스 전압을 적어도 두개의 단계를 갖는 계단 펄스 형태로 인가하는 것을 특징으로 한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
프로그램 명령에 응답하여 비트라인 전압을 설정하는 단계; 선택된 워드라인에 제 1 전압을 인가하고, 비선택된 워드라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가하는 단계; 상기 선택된 워드라인에 인가된 상기 제 1 전압을 제 3 전압으로 상승시키고, 상기 비선택된 워드라인에 인가된 상기 제 2 전압을 상기 제 1 전압으로 상승시켜 프로그램이 수행되게 하는 단계; 및 상기 프로그램이 패스되었는지 프로그램 검증을 실시하는 단계를 포함한다.
본 발명의 또 다른 실시 예에 따른 반도체 메모리 장치의 동작 방법은,
독출 명령에 응답하여 선택된 워드라인에 독출 전압을 인가하고, 비선택된 워드라인에 패스전압을 인가하여 독출 동작을 수행하되, 상기 비선택 워드라인에 인가되는 패스 전압을 적어도 두개의 단계형으로 목표 레벨까지 상승시키는 것을 특징으로 한다.
본 기술은 반도체 메모리 장치에서 프로그램 또는 독출을 실시할 때, 비선택된 워드라인에 인가되는 패스전압을 단계적으로 상승시켜 인가함으로써 프로그램 금지 효과는 떨어뜨리지 않으면서 패스 디스터번스를 줄임으로써 프로그램 효율을 높일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 2는 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시에 워드라인에 인가되는 전압 레벨을 도시한 것이다.
도 3은 본 발명이 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시에 워드라인에 인가되는 전압 레벨을 도시한 것이다.
도 4a는 도2 및 도 3과 같은 전압 인가에 따라 발생되는 패스 디스터브를 설명하기 위한 도면이다.
도 4b는 도2 및 도3과 같은 전압 인가에 따라 발생되는 프로그램 디스터브를 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 프로그램 패스 전압 인가 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 독출 동작시의 전압 인가 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타낸다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 어레이(110), 메모리 셀 어레이(110)에 포함된 메모리 셀들의 프로그램 동작 또는 리드 동작을 수행하도록 구성된 동작 회로 그룹(130, 140, 150, 160, 170), 동작 회로 그룹(130, 140, 150, 160, 170)을 제어하도록 구성된 제어 회로(120)를 포함한다.
그리고 상기 동작 회로 그룹은 전압 공급 회로(130), X 디코더(140), 페이지 버퍼 그룹(150), Y 디코더(160), 및 입출력(I/O) 회로(170)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 도 1에는 그 중 하나의 메모리 블록이 도시되어 있다. 각각의 메모리 블록은 다수의 스트링들(ST0 내지 STk)을 포함한다. 각각의 스트링(ST1)은 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ca0 내지 Can), 그리고 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)로 구성된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ca0 내지 Can)의 게이트들은 워드 라인들(WL0 내지 WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 스트링들(ST1 내지 STk)은 대응하는 비트 라인들(BL1 내지 BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다.
각각의 메모리 블록은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ca0 내지 Ck0)이 하나의 물리적 페이지를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수 번째 메모리 셀들(Ca0, Cc0, ..., Ck-10)이 하나의 이븐 물리적 페이지를 구성하고, 홀수 번째 메모리 셀들(Cb0, Cd0,..., Ck0)이 하나의 오드 물리적 페이지를 구성할 수 있다.
제어 회로(120)는 외부로부터 입력되는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 제어하기 위한 제어 신호들(PS SIGNALS)을 출력한다. 또한, 제어 회로(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 또한, 제어 회로(120)는 전압 공급 회로(130)에서 생성한 동작 전압들 중 글로벌 워드라인들로 제공되어야 하는 동작 전압을 선택하기 위한 인에이블 신호들(EN_A, EN_B, EN_C, EN_D)을 출력한다.
도 1의 제어 회로(120)는 4개의 인에이블 신호들(EN_A, EN_B, EN_C, EN_D)을 출력하지만, 동작 전압의 종류가 많아지면 인에이블 신호들도 늘어날 수 있다.
전압 공급 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(예를 들어, Vpgm, Vpass, R1, new_R1 등)을 생성하고, 제어 회로(120)로부터의 제어신호에 따라 각각의 글로벌 라인에 인가할 동작 전압을 선택하여 출력한다.
본 발명의 실시 예에 따라, 상기 전압 공급회로(130)가 출력하는 동작 전압들 중, 패스전압(Vpass)은 전압 레벨이 단계적으로 상승되는 형태로 제공된다. 이에 대한 상세한 설명은 이하에서 다시 하기로 한다.
X 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 공급 회로(130)에서 출력하는 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 로컬 라인들(DSL, WL[n:0], SSL)로 전달한다.
페이지 버퍼 그룹(150)은 비트라인들(BL1 내지 BLk)과 각각 연결되는 페이지 버퍼들(미도시)을 포함한다. 제어 회로(120)의 제어 신호들(PB SIGNALS)에 응답하여 셀들(Ca0,..., Ck0)에 데이터를 저장하는데 필요한 전압을 비트라인들(BL1 내지 BL4)에 각각 인가한다. 구체적으로, 페이지 버퍼 그룹(150)은 셀들(Ca0,..., Ck0)의 프로그램 동작, 소거 동작 또는 리드 동작 시 비트라인들(BL1 내지 BLk)을 프리차지하거나, 비트라인들(BL1 내지 BLk)의 전압 변화에 따라 검출된 메모리 셀들(Ca0,..., Ck0)의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼그룹(150)은 메모리 셀들(Ca0,..., Ck0)에 저장되는 데이터에 따라 비트라인들(BL1 내지 BLk)의 전압을 조절하고, 메모리 셀들(Ca0,..., Ck0)에 저장된 데이터를 검출한다.
Y 디코더(160)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들을 선택한다. Y 디코더(160)에 의해 선택된 페이지 버퍼의 래치된 데이터가 출력된다.
I/O 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터를 페이지 버퍼 그룹(150)으로 입력하기 위하여 제어 회로(120)에 제어에 따라 데이터를 Y 디코더(160)에 전달한다. Y 디코더(160)가 전달된 데이터를 페이지 버퍼 그룹(150)의 페이지 버퍼들에 차례대로 전달하면 페이지 버퍼들은 입력된 데이터를 내부 래치에 저장한다. 또한, 리드 동작 시 I/O 회로(170)는 페이지 버퍼 그룹(150)의 페이지 버퍼들로부터 Y 디코더(160)를 통해 전달된 데이터를 외부로 출력한다.
상기한 반도체 메모리 장치(100)의 프로그램 동작시에 각 워드라인에 인가하는 전압은 다음과 같다.
도 2는 일 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시에 워드라인에 인가되는 전압 레벨을 도시한 것이다.
반도체 메모리 장치(100)의 프로그램 동작은 프로그램 명령, 어드레스 및 프로그램할 데이터가 IO 회로(170)를 통해서 입력됨에 따라서 수행된다.
프로그램 명령에 응답하여 제어회로(120)로부터 프로그램 신호(PGM)가 전압 공급 회로(130)로 입력되면, 전압 공급 회로(130)는 프로그램 동작을 위한 동작 전압을 생성하기 시작한다.
프로그램할 데이터가 페이지 버퍼에 입력된 후에는, 비트라인 전압 세팅 동작이 먼저 실시된다.
도 2의 제 1 시간(t1)에서 제 2 시간(t2)동안 비트라인 전압이 설정된다고 가정한다.
비트라인 전압 설정을 위해서 상기 어드레스에 의해서 선택된 비트라인에는 0V를 인가하고, 비선택된 비트라인에는 전원전압(Vcc)이 인가된다. 그리고 드레인 선택 트랜지스터를 턴온 시키고, 소오스 선택 트랜지스터를 턴 오프 시킨다.
이에 따라서 비선택된 비트라인과 연결된 셀 스트링의 채널 전압(Vch)이 'Vcc-Vth' 또는 그보다 작은 전압 레벨로 프리차지된다. 전압(Vth)은 드레인 선택 트랜지스터의 문턱전압이다.
또한 선택된 비트라인이라 하여도 프로그램 금지 데이터, 예컨대 '1'과 같은 데이터가 저장될 메모리 셀이 연결되는 셀 스트링의 채널 전압(Vch1)을 프리차지한다. 프로그램할 메모리 셀이 연결되는 셀 스트링의 채널 전압(Vch2)은 0V로 유지된다. 상기 비트라인 전압 세팅의 과정은 이미 공지된 기술에 해당하므로 상세한 동작 설명은 생략한다.
이하에서 상기 비선택된 비트라인에 연결되는 메모리 셀과 및 프로그램 금지 데이터가 저장될 메모리 셀을 프로그램 금지 셀이라고 칭하기로 한다.
상기와 같이 비트라인 전압 세팅이후에, 제 2 시간(t2)에서 제 3 시간(t3) 사이에 선택된 워드라인에는 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인에는 패스전압(Vpass)이 인가된다. 이때 프로그램 전압(Vpgm)과 패스전압(Vpass)이 모두 제 1 전압(V1) 레벨을 갖는다. 상기 프로그램 전압(Vpgm)과 패스전압(Vpass)이 인가됨에 따라 프로그램 금지 셀이 연결되는 셀 스트링의 채널전압(Vch1)이 부스팅된다. 그리고 비트라인에 인가되는 전압과 채널 전압(Vch1)의 전압 차에 의해서 드레인 선택 트랜지스터들은 턴 오프 된다.
물론 프로그램해야 하는 메모리 셀이 연결되는 셀 스트링의 채널전압(Vch2)은 0V로 유지된다.
제 3 시간(t3) 이후에는 프로그램 전압(Vpgm)을 제 2 전압(V2) 레벨로 상승시킨다. 이에 따라서 프로그램 금지 셀이 연결되는 셀 스트링의 채널전압(Vch1)은 더욱 높은 전압 레벨로 부스팅된다. 이때 부스팅되는 전압 레벨은 반도체 메모리 장치(100)에 따라서 다르다. 상기 채널전압(Vch1)과 프로그램 전압(Vpgm)간의 전압 차이가 작기 때문에 프로그램 금지 셀들은 프로그램되지 않는다.
그리고 채널전압(Vch2)이 0V로 유지되는 프로그램할 메모리 셀들은 프로그램 전압(Vpgm)이 인가됨에 따라 프로그램된다.
상기 패스전압(Vpass)이 높을수록 프로그램 금지 셀이 연결되는 셀 스트링의 채널전압(Vch1)이 크게 부스팅된다. 그리고 부스팅이 크게 될수록 프로그램 전압(Vpgm)과 채널전압(Vch1)간의 전압 차이가 줄어들어 프로그램 디스터브의 영향은 최소화 된다.
그러나 패스전압(Vpass)을 너무 높게 하면, 패스전압(Vpass) 자체의 전압만으로도 메모리 셀이 프로그램될 수 있다. 즉, 프로그램될 메모리 셀이 연결되는 셀 스트링의 채널전압(Vch2)이 0V로 유지되고 있기 때문에, 패스전압(Vpass)이 너무 높아지면, 프로그램될 메모리 셀이 연결되는 셀 스트링 내의 비선택된 메모리 셀들, 즉 비선택 워드라인에 연결되는 메모리 셀들이 프로그램되는 패스 디스터브가 발생된다.
따라서 프로그램 디스터브 및 패스 디스터브를 줄이기 위해서 패스전압(Vpass)의 전압 레벨을 조절하기 위한 많은 기술이 개발되고 있다.
본 발명의 실시 예에서는 패스전압(Vpass)을 단계적으로 상승시키는 방법을 사용한다. 이때 패스전압(Vpass)의 최고 전압 레벨은 도 2의 제 1 전압(V1) 레벨 이상이 되지 않게 한다. 이에 따라서 프로그램 디스터브는 도2와 유사하게 발생된다. 그러나 패스전압(Vpass)을 계단 펄스의 형태로 단계적으로 상승시킴으로써 패스 디스터브는 줄일 수 있다.
이에 대해서 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명이 실시 예에 따른 반도체 메모리 장치의 프로그램 동작시에 워드라인에 인가되는 전압 레벨을 도시한 것이다.
도 3을 참조하면, 제 1 및 제 2 시간(t1, t2)동안의 비트라인 세팅 동작은 도2와 동일하게 실시된다.
이에 따라서 프로그램 금지 셀이 연결되는 셀 스트링의 채널 전압(Vch1)은 'Vcc-Vth'이 되고, 프로그램할 메모리 셀이 연결되는 셀 스트링의 채널 전압(Vch2)은 0V가 된다.
제 2시간(t2)부터 선택된 워드라인에는 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드라인에는 패스전압(Vpass)을 인가한다.
이때 프로그램 전압(Vpgm)은 제 1 전압(V1) 레벨로 인가한다. 그러나 패스전압(Vpass)은 제 3 전압(V3) 레벨로 인가한다. 상기 제 3 전압(V3) 레벨은 제 1 전압(V1) 레벨보다 낮은 값을 갖는다.
그리고 제 3 시간(t3) 이후에 프로그램 전압(Vpgm)을 제 2 전압(V2) 레벨로 상승시키는 동안 패스전압(Vpass)을 제 1 전압(V1) 레벨로 상승시킨다.
상기의 방법에 의해서 비선택된 워드라인이 패스전압(Vpass)에 의해서 영향을 받는 정도가 작아지게 된다.
즉, 비선택된 워드라인에 제 2 시간(t2)에서 제 4 시간(t4)동안 제 1 전압(V1) 레벨의 패스전압(Vpass)이 인가되는 경우와, 제 3 시간(t3)에서 제 4 시간(t3) 동안 제 1 전압(V1) 레벨의 패스전압(Vpass)이 인가되는 경우를 비교할 때 비선택된 워드라인에 연결된 메모리 셀이 받는 스트레스(stress)가 훨씬 적게 된다. 또한 비선택된 워드라인에 연결된 메모리 셀이 받는 스트레스는 적어지면서, 프로그램 금지 셀이 연결되는 셀 스트링의 채널전압(Vch1)의 부스팅은 거의 비슷하게 발생된다.
따라서 프로그램 디스터브는 변함없으면서 패스 디스터브는 줄어든다.
도 4a는 도2 및 도 3과 같은 전압 인가에 따라 발생되는 패스 디스터브를 설명하기 위한 도면이고, 도 4b는 도2 및 도3과 같은 전압 인가에 따라 발생되는 프로그램 디스터브를 설명하기 위한 도면이다.
도 4a를 참조하면, 도 2의 방법으로 패스 전압(Vpass)을 인가하는 경우와, 도 3의 방법으로 패스전압(Vpass)을 인가하는 경우의 패스 디스터브를 비교할 때, 패스 디스터브로 인해서 발생되는 페일 비트의 개수가 동일선(A)인 경우에, 도 2의 방법으로 패스전압(Vpass)을 인가하는 횟수(N1)가 도 3의 방법으로 패스전압(Vpass)을 인가하는 횟수(N2)보다 (B) 만큼 적은 것을 확인할 수 있다.
이는 본 발명의 실시 예에 따라 단계적으로 상승되는 패스전압(Vpass)을 인가하는 도 3의 방법을 사용하는 경우에는 패스전압(Vpass)을 인가하는 횟수가 더 늘어나도 그만큼 페일 비트의 개수가 늘어나지 않는 것을 의미한다.
이를 반대로 얘기하면, 동일한 횟수로 패스전압(Vpass)을 인가하는 경우에 발생되는 페일 비트의 개수가 도 2의 방법을 사용할 때보다 도 3의 방법을 사용한 경우 더 적어진다.
또한 도 4b를 참조하면, 프로그램 펄스가 인가되는 횟수에 따라 발생되는 프로그램 디스터브의 정도가 도 2나 도3 모두 비슷한 것을 확인할 수 있다. 이는 도 3과 같이 패스 전압(Vpass)을 인가한다 하여도 프로그램 금지 셀이 연결되는 셀 스트링의 채널 전압(Vch1)이 부스팅 되는 정도는 도 2와 같이 패스전압(Vpass)을 인가하는 경우와 거의 동일한 것을 의미한다.
본 발명의 실시 예에 따라 프로그램 동작시에 단계적으로 상승되는 패스전압(Vpass)인가하는 방법에서 단계를 보다 세분화할 수도 있다.
즉, 다음의 도 5와 같이 패스전압(Vpass)이 상승되는 단계를 세 단계, 또는 네 단계로 늘려서 제공하는 것도 동일한 효과를 얻을 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 프로그램 패스 전압 인가 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 제 1 패스전압(Vpass1)과 같이 세단계로 상승시키거나, 제 2 패스전압(Vpass2)과 같이 네 단계로 상승시키는 방법을 사용할 수 있다.
제 1 및 제 2 패스전압(Vpass1, Vpass2)의 최종 전압 레벨은 제 1 전압(V1) 레벨이므로, 프로그램 디스터브는 상기 도2와 같이 패스전압을 인가한 경우와 유사하고, 패스 디스터브는 줄일 수 있다.
또한 도1의 반도체 메모리 장치(100)의 데이터 독출 동작에도 패스전압(Vpass)은 사용된다. 따라서 본 발명의 실시 예에 따라 데이터 독출 동작을 하는 동안 비선택된 워드라인에 인가되는 패스전압(Vpass)을 계단형 펄스 형태로 단계적으로 상승되도록 인가할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 독출 동작시의 전압 인가 방법을 설명하기 위한 도면이다.
특히 도 6은 독출 동작시에 워드라인에 인가되는 전압만을 간략히 도시한 것이다.
도 6을 참조하면, 독출 동작시에 선택된 워드라인에는 독출전압(Vr) 레벨의 리드전압(Vread)이 인가된다. 그리고 비선택된 워드라인에는 패스전압(Vpass)이 인가된다.
본 발명의 실시 예에서는 상기 비선택된 워드라인에 인가되는 패스전압(Vpass)이 계단 형태의 펄스로 인가된다.
즉, 패스전압(Vpass)이 리드전압(Vread)이 되는 시간 중 일정 시간동안은 제1 전압(V1) 레벨로 인가되고, 나머지 시간동안은 제 2 전압(V2) 레벨로 상승되어 인가되는 것이다.
즉, 리드전압(Vread)이 제2 시간(t2)에서 제4시간(t4)동안 인가될 때, 패스전압(Vpass)이 제 1 전압(V1) 레벨로 제 2 시간(t2)에서 제 3 시간(t3)동안 인가하고, 제 3 시간(t3)에서 제 4 시간(t4)동안 제 2 전압(V2) 레벨로 인가된다.
상기 제 1 및 제 2 전압(V1, V2) 레벨은 프로그램 여부에 관계없이 비선택된 워드라인에 연결되는 메모리 셀들을 턴온 시킬 수 있는 전압 레벨이다.
상기와 같이 데이터 독출 동작 동안에, 패스전압(Vpass)을 단계적으로 상승시켜 인가하면, 비선택 워드라인들에 연결된 메모리 셀들이 패스전압(Vpass)에 의해 받는 스트레스가 줄어들게 되므로, 패스 디스터브가 줄어든다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 반도체 메모리 장치 110 : 메모리 셀 어레이
120 : 제어회로 130 : 전압 공급 회로
140 : X 디코더 150 : 페이지 버퍼 그룹
160 : Y 디코더 170 : IO 회로

Claims (5)

  1. 복수개의 워드라인에 연결되는 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    선택된 메모리 셀들의 프로그램 동작을 위하여 상기 선택된 메모리 셀들이 연결되는 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인에 패스전압을 인가하고, 상기 선택된 메모리 셀들의 리드 동작을 위하여 상기 선택된 워드라인에 독출전압을 인가하고, 상기 비선택된 워드라인에 패스전압을 인가하도록 구성된 주변 회로 그룹을 포함하고,
    상기 프로그램 동작 또는 리드 동작을 실시할 때, 상기 주변 회로 그룹은 상기 비선택된 워드라인에 인가되는 패스 전압을 계단형으로 목표 레벨까지 상승시키는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 패스 전압은 적어도 두 단계 이상으로 상승되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 프로그램 명령에 응답하여 선택된 워드라인에 프로그램 전압을 인가하고, 비선택된 워드라인에 패스전압을 인가하여 프로그램을 수행하고, 프로그램을 검증을 실시하는 단계; 및
    상기 프로그램 검증 결과가 패스될 때까지, 상기 프로그램 전압을 스텝 전압 단위로 상승시켜 상기 프로그램 및 검증을 반복 실시하는 단계를 포함하되,
    상기 프로그램을 실시할 때마다, 상기 비선택 워드라인에 인가되는 패스 전압을 적어도 두개의 단계를 갖는 계단 펄스 형태로 인가하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  4. 프로그램 명령에 응답하여 비트라인 전압을 설정하는 단계;
    선택된 워드라인에 제 1 전압을 인가하고, 비선택된 워드라인에 상기 제 1 전압보다 낮은 제 2 전압을 인가하는 단계;
    상기 선택된 워드라인에 인가된 상기 제 1 전압을 제 3 전압으로 상승시키고, 상기 비선택된 워드라인에 인가된 상기 제 2 전압을 상기 제 1 전압으로 상승시켜 프로그램이 수행되게 하는 단계; 및
    상기 프로그램이 패스되었는지 프로그램 검증을 실시하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  5. 독출 명령에 응답하여 선택된 워드라인에 독출 전압을 인가하고, 비선택된 워드라인에 패스전압을 인가하여 독출 동작을 수행하되,
    상기 비선택 워드라인에 인가되는 패스 전압을 적어도 두개의 단계형으로 목표 레벨까지 상승시키는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
KR1020110108885A 2011-10-24 2011-10-24 반도체 메모리 장치 및 그 동작 방법 KR20130044693A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110108885A KR20130044693A (ko) 2011-10-24 2011-10-24 반도체 메모리 장치 및 그 동작 방법
US13/599,706 US8953381B2 (en) 2011-10-24 2012-08-30 Semiconductor memory device and method of operating the same
US14/587,229 US9466339B2 (en) 2011-10-24 2014-12-31 Semiconductor memory device and method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110108885A KR20130044693A (ko) 2011-10-24 2011-10-24 반도체 메모리 장치 및 그 동작 방법

Publications (1)

Publication Number Publication Date
KR20130044693A true KR20130044693A (ko) 2013-05-03

Family

ID=48135872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110108885A KR20130044693A (ko) 2011-10-24 2011-10-24 반도체 메모리 장치 및 그 동작 방법

Country Status (2)

Country Link
US (2) US8953381B2 (ko)
KR (1) KR20130044693A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9558827B2 (en) 2014-12-12 2017-01-31 SK Hynix Inc. Semiconductor memory device having memory strings including drain-side and source-side memory cells connected to pipe transistor and peripheral circuit suitable for applying pipe gate voltage to pipe transistor during read operation

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102110844B1 (ko) 2014-06-02 2020-05-14 삼성전자주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 프로그램 방법
KR102355580B1 (ko) 2015-03-02 2022-01-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 저장 장치 및 그것의 동작 방법
KR102396116B1 (ko) * 2015-09-25 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102395727B1 (ko) * 2016-04-25 2022-05-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102475448B1 (ko) * 2016-09-29 2022-12-08 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US9773567B1 (en) * 2017-02-22 2017-09-26 Qualcomm Incorporated Reduced silicon-oxide-nitride-oxide-silicon (SONOS) flash memory program disturb
KR20200061253A (ko) * 2018-11-23 2020-06-02 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
US11056172B1 (en) * 2020-04-28 2021-07-06 Macronix International Co., Ltd. Flash memory and operation method thereof for controlling raising speed of the read pass voltage

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
KR100655430B1 (ko) * 2005-11-17 2006-12-08 삼성전자주식회사 플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법
CA2672245A1 (en) * 2007-02-07 2008-08-14 Mosaid Technologies Incorporated Source side asymmetrical precharge programming scheme
KR101076879B1 (ko) * 2008-04-11 2011-10-25 주식회사 하이닉스반도체 셀프 부스팅을 이용한 플래시 메모리소자의 프로그램 방법
KR20100043935A (ko) * 2008-10-21 2010-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US20100284213A1 (en) * 2009-05-06 2010-11-11 Savransky Semyon D Method of cross-point memory programming and related devices
US7898864B2 (en) * 2009-06-24 2011-03-01 Sandisk Corporation Read operation for memory with compensation for coupling based on write-erase cycles
US7995394B2 (en) * 2009-07-30 2011-08-09 Sandisk Technologies Inc. Program voltage compensation with word line bias change to suppress charge trapping in memory
US8570808B2 (en) * 2010-08-09 2013-10-29 Samsung Electronics Co., Ltd. Nonvolatile memory device with 3D memory cell array
US8369149B2 (en) * 2010-09-30 2013-02-05 Sandisk Technologies Inc. Multi-step channel boosting to reduce channel to floating gate coupling in memory
KR101784973B1 (ko) * 2010-11-11 2017-10-13 삼성전자주식회사 메모리 소자의 동작 전압 제공 방법 및 메모리 컨트롤러
TWI494930B (zh) * 2012-05-03 2015-08-01 Macronix Int Co Ltd 記憶體裝置之數個操作
US9165644B2 (en) * 2012-05-11 2015-10-20 Axon Technologies Corporation Method of operating a resistive memory device with a ramp-up/ramp-down program/erase pulse

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9558827B2 (en) 2014-12-12 2017-01-31 SK Hynix Inc. Semiconductor memory device having memory strings including drain-side and source-side memory cells connected to pipe transistor and peripheral circuit suitable for applying pipe gate voltage to pipe transistor during read operation

Also Published As

Publication number Publication date
US20130100747A1 (en) 2013-04-25
US20150117123A1 (en) 2015-04-30
US8953381B2 (en) 2015-02-10
US9466339B2 (en) 2016-10-11

Similar Documents

Publication Publication Date Title
KR100845135B1 (ko) 불휘발성 메모리 장치에서의 프로그램 방법 및 이를 위한불휘발성 메모리 장치
KR101198515B1 (ko) 반도체 메모리 소자의 동작 방법
KR101119343B1 (ko) 반도체 메모리 장치의 프로그램 방법
US7898872B2 (en) Operating method used in read or verification method of nonvolatile memory device
US8971109B2 (en) Semiconductor memory device and method of operating the same
KR101211840B1 (ko) 반도체 메모리 장치의 프로그램 방법
US9466339B2 (en) Semiconductor memory device and method of operating the same
KR101264019B1 (ko) 반도체 장치의 동작 방법
US8085600B2 (en) Program and verify method of nonvolatile memory device
KR101184539B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
KR20120119322A (ko) 반도체 메모리 장치
KR101099835B1 (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20130115554A (ko) 반도체 메모리 장치의 동작 방법
KR101115242B1 (ko) 반도체 메모리 장치의 프로그램 방법
US20150270003A1 (en) Non-volatile memory and method for programming the same
KR20120059035A (ko) 반도체 메모리 장치의 프로그램 방법
KR20130101858A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20120005831A (ko) 메모리 장치 및 이의 동작 방법
US9653155B1 (en) Nonvolatile memory device having connection unit for allowing precharging of bit lines in single step
KR20120043514A (ko) 메모리 장치 및 그의 동작 방법
KR20090052507A (ko) 플래시 메모리 소자의 동작 방법
US8811083B2 (en) Semiconductor memory device and method of operating the same
JP2010027141A (ja) 不揮発性半導体記憶装置とその読み出し方法
KR20220060940A (ko) 셀 스트링의 프리차지를 수행하는 비휘발성 메모리 장치 및 이의 프로그램 방법
KR20130006298A (ko) 반도체 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid