KR100655430B1 - 플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법 - Google Patents

플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법 Download PDF

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KR100655430B1
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이진엽
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Abstract

여기에 제공되는 플래시 메모리 장치의 워드 라인 인에이블 방법은 선택된 워드 라인에 대응하는 신호 라인을 워드 라인 전압으로 구동하는 단계와; 그리고 프로그램 실행 구간 동안 상기 선택된 워드 라인과 상기 신호 라인 사이에 연결된 스위치 트랜지스터의 게이트 전압을 단계적으로 증가시키는 단계를 포함한다.

Description

플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법{FLASH MEMORY DEVICE AND WORD LINE ENABLE METHOD THEREOF}
도 1은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이 및 패스 게이트 회로를 보여주는 회로도이다.
도 3은 도 1에 도시된 블록 워드 라인 전압 발생 회로를 보여주는 회로도이다.
도 4는 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명에 따른 플래시 메모리 장치의 워드 라인 인에이블 방법에 따른 선택된 워드 라인의 전압 변화를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 플래시 메모리 장치 1100 : 메모리 셀 어레이
1200 : 페이지 버퍼 회로
1300 : 열 게이트 및 데이터 입출력 회로
1400 : 워드 라인 전압 발생 블록
1500 : 고전압 발생 회로 1600 : 제어 로직
1700 : 패스 게이트 회로 1800 : 블록워드라인전압 발생 회로
1900, 2000 : 디코딩 및 구동 블록
본 발명은 반도체 메모리 장치에 관한 것이다. 좀 더 구체적으로, 본 발명은 플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법에 관한 것이다.
플래시 EEPROM (electrically erasable programmable read only memory)로서 알려진 플래시 메모리 장치는, 일반적으로, 각각 플로팅 게이트 트랜지스터로 구성된 메모리 셀들의 어레이를 포함한다. 어레이는 플로팅 게이트 트랜지스터들의 스트링들(또는, "낸드 스트링"이라 불림)을 포함하며, 각 플로팅 게이트 트랜지스터는 각 스트링 내에 배열되는 스트링 선택 트랜지스터와 그라운드 선택 트랜지스터 사이에 직렬 연결된다. 복수 개의 워드 라인들이 낸드 스트링들에 교차되도록 어레이에 배열되며, 각 워드 라인은 각 낸드 스트링의 대응하는 플로팅 게이트 트랜지스터의 제어 게이트에 연결된다.
초기에, 플로팅 게이트 트랜지스터들, 즉, 메모리 셀들은, 예를 들면, -3V의 문턱 전압을 갖도록 소거된다. 각 낸드 스트링에 있어서, 선택된 워드 라인으로 프로그램 전압을 그리고 비선택된 워드 라인들로 패스 전압을 인가함으로써 선택된 워드 라인의 메모리 셀은 프로그램된다. 이때, 선택되지 않은 워드 라인들의 메모리 셀들은 프로그램되지 않는다. 하지만, 선택된 워드 라인에 연결된 메모리 셀들 중 일부(이하, 선택된 메모리 셀이라 칭함)을 프로그램하고자 할 때 한 가지 문제점이 생긴다. 선택된 워드 라인에 연결된 메모리 셀들 중 나머지 메모리 셀들은 선택되지 않은 메모리 셀이라 칭한다. 선택된 워드 라인에 프로그램 전압이 인가될 때, 프로그램 전압은 선택된 메모리 셀 뿐만 아니라 선택되지 않은 메모리 셀에도 동시에 인가된다. 그러한 까닭에, 선택되지 않은 메모리 셀이 프로그램될 수 있다. 선택된 워드 라인에 연결된 비선택 메모리 셀의 의도하지 않은 프로그램은 "프로그램 디스터브"라 불린다.
프로그램 디스터브를 방지하기 위한 기술들 중 하나는 셀프-부스팅 스킴 (self-boosting scheme)을 이용한 프로그램 금지 방법이다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 개시되어 있고, 이 출원의 레퍼런스로 포함된다.
셀프-부스팅 스킴을 이용한 프로그램 금지 방법에 따르면, 그라운드 선택 트랜지스터의 게이트에 0V의 전압을 인가함으로써 그라운드 경로가 차단된다. 선택된 비트 라인에는 0V의 전압이 인가되고, 비선택된 비트 라인에는 프로그램 금지 전압(program inhibition voltage)으로서 전원 전압이 인가된다. 동시에, 스트링 선택 트랜지스터의 게이트에는 전원 전압이 인가됨에 따라, 스트링 선택 트랜지스터의 소오스가 (Vcc-Vth) (Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전된다. 이때, 스트링 선택 트랜지스터는 사실상 차단된다(또는, 셧 오프된다). 그 다음에, 선택된 워드 라인에 프로그램 전압을 인가하고 비선택 워드 라인들에 패스 전압을 인가함으로써 프로그램 금지된 셀 트랜지스터(선택된 워드 라인과 비선택된 비트 라인의 교차 영역에 배열됨)의 채널 전압이 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태로 유지된다.
셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 플래시 메모리 장치의 집적도가 증가됨에 따라 다음과 같은 문제점을 갖는다. 집적도의 증가로 인해 인접한 신호 라인들 사이의 간격이 감소되고, 그 결과 인접한 신호 라인들 사이에 커플링이 쉽게 생긴다. 예를 들면, 스트링 선택 트랜지스터에 인접한(또는, 바로 아래에 위치한) 메모리 셀을 프로그램하는 경우, 선택된 워드 라인에 프로그램 전압이 인가될 때 스트링 선택 라인의 전압(예를 들면, 전원 전압)이 워드 라인과의 커플링으로 인해 부스팅된다. 스트링 선택 라인의 전압 상승은 프로그램 금지된 셀 트랜지스터의 채널에 충전된 전하들이 스트링 선택 트랜지스터(전압 상승에 따라 셧-오프 상태에서 턴 온 상태로 변화됨)를 통해 비트 라인으로 빠져나가게 하며, 그 결과 프로그램 금지된 셀 트랜지스터의 채널 전압이 낮아진다. 또한, 스트링 선택 라인에 인접한 워드 라인으로 고전압으로서 패스 전압이 인가될 때, 스트링 선택 라인의 전압(예를 들면, 전원 전압)이 워드 라인과의 커플링으로 인해 부스팅된다. 앞서의 설명과 마찬가지로, 스트링 선택 라인의 전압 상승은 프로그램 금지된 셀 트랜지스터의 채널에 충전된 전하들이 스트링 선택 트랜지스터(전압 상승에 따라 셧-오프 상태에서 턴 온 상태로 변화됨)를 통해 비트 라인으로 빠져나가게 하며, 그 결과 프로그램 금지된 셀 트랜지스터의 채널 전압이 낮아진다. 프로그램 금지된 셀 트랜지스터의 채널 전압이 낮아짐에 따라, 프로그램 금지된 메모리 셀이 소프트 프로그램된다. 게다가, 선택된 워드 라인에 프로그램 전압이 인가될 때, 비선택된 워드 라인의 패스 전압이 선택된 워드 라인의 프로그램 전압으로 인해 부스팅된다. 이는 비선택된 워드 라인의 메모리 셀들이 소프트 프로그램되게 한다.
그러므로, 프로그램 전압 및 패스 전압으로 인해 스트링 선택 라인의 전압이 증가되는(부스팅되는) 것을 방지할 수 있고, 프로그램 전압으로 인해 비선택된 워드 라인의 전압이 증가되는(부스팅되는) 것을 방지할 수 있는 기술이 절실히 요구되고 있다.
본 발명의 목적은 프로그램 신뢰성을 향상시킬 수 있는 플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법을 제공하는 것이다.
본 발명의 다른 목적은 프로그램 전압의 상승 기울기 및 패스 전압의 상승 기울기를 동시에 제어할 수 있는 플래시 메모리 장치 및 그것의 워드 라인 인에이블 방법을 제공하는 것이다.
상술한 제반 목적들을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치의 워드 라인 인에이블 방법은 선택된 워드 라인에 대응하는 신호 라인을 워드 라인 전압으로 구동하는 단계와; 그리고 프로그램 실행 구간 동안 상기 선택된 워드 라인과 상기 신호 라인 사이에 연결된 스위치 트랜지스터의 게이트 전압을 단계적으로 증가시키는 단계를 포함한다.
이 실시예에 있어서, 상기 워드 라인 전압은 패스 전압과 프로그램 전압 중 어느 하나를 포함한다.
이 실시예에 있어서, 상기 스위치 트랜지스터는 블록 선택 트랜지스터이다.
이 실시예에 있어서, 상기 프로그램 실행 구간은 패스 전압 인에이블 구간과 프로그램 전압 인에이블 구간을 포함한다.
이 실시예에 있어서, 상기 게이트 전압을 단계적으로 증가시키는 단계는 상기 패스 전압 인에이블 구간 동안, 상기 워드 라인 전압으로서 패스 전압이 상기 선택된 워드 라인으로 전달되도록 상기 스위치 트랜지스터의 게이트 전압을 제 1 전압까지 단계적으로 증가시키는 단계와; 그리고 상기 프로그램 전압 인에이블 구간 동안, 상기 워드 라인 전압으로서 프로그램 전압이 상기 선택된 워드 라인으로 전달되도록 상기 스위치 트랜지스터의 게이트 전압을 상기 제 1 전압보다 높은 제 2 전압까지 단계적으로 증가시키는 단계를 포함한다.
이 실시예에 있어서, 상기 제 1 전압은 상기 패스 전압보다 높고 상기 제 2 전압은 상기 프로그램 전압보다 높다.
이 실시예에 있어서, 상기 게이트 전압은 블록 워드 라인 전압이다.
본 발명의 다른 특징에 따르면, 플래시 메모리 장치의 워드 라인 인에이블 방법은 워드 라인 전압보다 높은 고전압을 발생하는 단계와; 선택된 워드 라인에 대응하는 신호 라인을 상기 워드 라인 전압으로 구동하는 단계와; 프로그램 실행 구간 동안 상기 고전압에 응답하여 단계적으로 증가되는 블록 워드 라인 전압을 발생하는 단계와; 그리고 상기 단계적으로 증가되는 블록 워드 라인 전압에 응답하여 상기 선택된 워드 라인을 상기 신호 라인의 워드 라인 전압으로 구동하는 단계를 포함한다.
이 실시예에 있어서, 비선택된 워드 라인들에 각각 대응하는 신호 라인들을 상기 워드 라인 전압으로 구동하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 워드 라인 전압은 패스 전압을 포함한다.
이 실시예에 있어서, 상기 프로그램 실행 구간은 패스 전압 인에이블 구간과 프로그램 전압 인에이블 구간을 포함한다.
이 실시예에 있어서, 상기 패스 전압 인에이블 구간 동안, 상기 선택된 워드 라인 및 비선택된 워드 라인들에 각각 대응하는 신호 라인들은 상기 워드 라인 전압으로서 패스 전압으로 구동된다.
이 실시예에 있어서, 상기 패스 전압 인에이블 구간 동안, 상기 블록 워드 라인 전압은 상기 패스 전압이 상기 선택된 및 비선택된 워드 라인들로 전달되도록 상기 패스 전압보다 높은 전압까지 단계적으로 증가된다.
이 실시예에 있어서, 상기 프로그램 전압 인에이블 구간 동안, 상기 선택된 워드 라인에 대응하는 신호 라인은 상기 워드 라인 전압으로서 프로그램 전압으로 구동된다.
이 실시예에 있어서, 상기 프로그램 전압 인에이블 구간 동안, 상기 블록 워 드 라인 전압은 상기 프로그램 전압이 상기 선택된 워드 라인으로 전달되도록 상기 프로그램 전압보다 높은 전압까지 단계적으로 증가된다.
이 실시예에 있어서, 상기 선택된 워드 라인에 대응하는 신호 라인은 비트 라인 셋업/덤프 구간 동안 상기 워드 라인 전압으로 구동된다.
본 발명의 또 다른 특징에 따르면, 플래시 메모리 장치는 워드 라인들 및 비트 라인들로 배열된 메모리 셀들을 구비한 메모리 블록과; 상기 워드 라인들에 대응하는 신호 라인들을 워드 라인 전압들로 구동하는 제 1 디코딩 및 구동 블록과; 고전압을 입력받고, 프로그램 실행 구간 동안 단계적으로 증가되도록 블록 워드 라인 전압을 발생하는 블록 워드 라인 전압 발생 회로와; 상기 블록 워드 라인 전압으로 블록 워드 라인을 구동하는 제 2 디코딩 및 구동 블록과; 그리고 상기 블록 워드 라인 상의 전압에 응답하여 상기 신호 라인들을 상기 대응하는 워드 라인들에 각각 연결하는 패스 게이트 회로를 포함한다.
이 실시예에 있어서, 상기 프로그램 실행 구간은 패스 전압 인에이블 구간과 프로그램 전압 인에이블 구간을 포함한다.
이 실시예에 있어서, 상기 패스 전압 인에이블 구간 동안, 상기 블록 워드 라인 전압 발생 회로는 패스 전압보다 높은 전압까지 단계적으로 증가되도록 상기 블록 워드 라인 전압을 발생한다.
이 실시예에 있어서, 상기 프로그램 전압 인에이블 구간 동안, 상기 블록 워드 라인 전압 발생 회로는 프로그램 전압보다 높은 전압까지 단계적으로 증가되도록 상기 블록 워드 라인 전압을 발생한다.
이 실시예에 있어서, 상기 제 1 디코딩 및 구동 블록은 비트 라인 셋업/덤프 구간과 상기 패스 전압 인에이블 구간 동안 상기 신호 라인들을 패스 전압으로 구동한다.
이 실시예에 있어서, 상기 제 1 디코딩 및 구동 블록은 상기 프로그램 전압 인에이블 구간 동안 페이지 어드레스에 의해서 선택된 신호 라인을 프로그램 전압으로 구동한다.
이 실시예에 있어서, 상기 워드 라인 전압들은 프로그램 전압과 패스 전압을 포함한다.
이 실시예에 있어서, 상기 블록 워드 라인 전압 발생 회로는 상기 고전압, 패스 전압, 읽기 전압을 공급받아 단계적으로 증가되는 블록 워드 라인 전압을 발생한다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상 세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도이다.
도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 데이터 정보를 저장하기 위한 메모리 셀 어레이(1100)를 포함하며, 데이터 정보는 1-비트 데이터 또는 N-비트 데이터(N은 2 또는 그 보다 큰 정수)를 포함한다. 메모리 셀 어레이(1100)는 복수 개의 메모리 블록들로 구성된다. 도 1에 도시된 메모리 셀 어레이(1100)는 단지 하나의 메모리 블록에 대응한다. 메모리 셀 어레이(1100)는, 도 2에 도시된 바와 같이, 복수 개의 낸드 스트링들(1101)을 포함한다. 각 낸드 스트링(1101)은 스트링 선택 트랜지스터(SST), 그라운드 선택 트랜지스터(GST), 그리고 스트링 선택 트랜지스터(SST)의 소오스와 그라운드 선택 트랜지스터(GST)의 드레인 사이에 직렬 연결된 복수의 메모리 셀들(Mn-1∼M0)로 구성된다. 각 낸드 스트링(1101)에 있어서, 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인에 전기적으로 연결되고, 그라운드 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(common source line)(CSL) (또는 공통 신호 라인: common signal line)에 전기적으로 연결된다. 낸드 스트링들(1101)에 있어서, 스트링 선택 트랜지스터들(SST)의 게이트들은 스트링 선택 라인(SSL)에 공통으로 연결되고, 그라운드 선택 트랜지스터들(GST)의 게이트들은 그라운드 선택 라인(GSL)에 공통으로 연결된다. 각 낸드 스트링(1101)에 속하는 플로팅 게이트 트랜지스터들(Mn-1∼M0)의 제어 게이트들은 대응하는 워드 라인들(WLn-1∼WL0)에 각각 연결되어 있다. 비트 라인들(BL0∼BLm- 1)은 도 1에 도시된 페이지 버퍼 회로(1200)에 전기적으로 연결된다.
다시 도 1을 참조하면, 페이지 버퍼 회로(1200)는 동작 모드에 따라 감지 증폭기로서 그리고 기입 드라이버로서 동작한다. 예를 들면, 페이지 버퍼 회로(1200)는 읽기 동작시 감지 증폭기로서 동작하고, 프로그램 동작시 기입 드라이버로서 동작한다. 읽기 동작시, 페이지 버퍼 회로(1200)는 선택된 워드 라인의 메모리 셀들로부터 데이터 비트들을 감지하고, 감지된 데이터 비트들을 정해진 단위(예를 들면, x8, x16, x32, 등)로 열 게이트 및 데이터 입출력 회로(1300)를 통해 외부로 출력한다. 프로그램 동작시, 페이지 버퍼 회로(1200)는 열 게이트 및 데이터 입출력 회로(1300)를 통해 전달되는 프로그램 데이터를 임시 저장하고, 저장된 프로그램 데이터에 따라 비트 라인 바이어스 전압들(예를 들면, 전원 전압 및 접지 전압)로 비트 라인들(BL0∼BLm-1)을 각각 구동한다. 비록 도면에는 도시되지 않았지만, 하나의 워드 라인이 하나의 페이지를 구성하는 경우, 페이지 버퍼 회로(1200)는 비트 라인들에 각각 대응하는 페이지 버퍼들로 구성된다. 하나의 워드 라인이 복수 개의 페이지들로 구성되는 경우, 페이지 버퍼 회로(1200)는 한 페이지의 비트 라인들에 대응하는 페이지 버퍼들로 구성될 것이다.
계속해서 도 1을 참조하면, 본 발명에 따른 플래시 메모리 장치(1000)는 워드 라인 전압 발생 블록(1400)과 고전압 발생 회로(1500)를 포함한다. 워드 라인 전압 발생 블록(1400)은 제어 로직(1600)에 의해서 제어되며, 동작 모드에 따라 워드 라인들로 공급될 워드 라인 전압들을 발생한다. 워드 라인 전압 발생 블록(1400)은 복수의 전압 발생기들을 포함한다. 예를 들면, 워드 라인 전압 발생 블록 (1400)은 스트링 선택 라인 전압 발생기(1401)(도 1에는 "Va GEN."로 표기됨), 프로그램 전압 발생기(1402)(도 1에는 "Vpgm GEN."로 표기됨), 패스 전압 발생기(1403)(도 1에는 "Vpass GEN."로 표기됨), 그리고 읽기 전압 발생기(1404)(도 1에는 "Vread GEN."로 표기됨)를 포함한다. 스트링 선택 라인 전압 발생기(1401)는 제어 로직(1600)에 의해서 제어되며, 스트링 선택 라인(SSL)에 공급될 스트링 선택 라인 전압(Va)을 발생한다. 프로그램 전압 발생기(1402)는 제어 로직(1600)에 의해서 제어되며, 프로그램 동작시 선택된 워드 라인에 공급될 프로그램 전압(Vpgm)을 발생한다. 패스 전압 발생기(1403)는 제어 로직(1600)에 의해서 제어되며, 프로그램 동작시 비선택된 워드 라인들에 공급될 패스 전압(Vpass)을 발생한다. 읽기 전압 발생기(1404)는 제어 로직(1600)에 의해서 제어되며, 프로그램 검증 동작시 선택된 워드 라인으로 공급될 검증 전압으로서 그리고 읽기 동작시 비선택된 워드 라인들로 공급될 전압으로서 읽기 전압(Vread)을 발생한다. 플래시 메모리 장치가 증가형 스텝 펄스 프로그래밍(ISPP) 방식을 채용하는 경우, 프로그램 전압(Vpgm)은 프로그램 루프들의 반복에 따라 정해진 증가분만큼 단계적으로 증가될 것이다. 이에 반해서, 프로그램 루프들이 반복되더라도, 나머지 전압들(Va, Vread, Vpass)은 그대로 유지될 것이다. 고전압 발생 회로(1500)는 제어 로직(1600)에 의해서 제어되며, 프로그램 전압(Vpgm)(예를 들면, 15V∼20V)보다 높은 고전압(VPP)(예를 들면, 23V)을 발생한다.
잘 알려진 바와 같이, 프로그램 루프는 비트라인 셋업/덤프 구간, 프로그램 구간(또는 프로그램 실행 구간), 방전 구간, 검증 구간, 그리고 열 스캔 구간을 포 함한다. 프로그램 구간은 다시 패스 전압 인에이블 구간(Vpass_EN)과 프로그램 전압 인에이블 구간(Vpam_EN)으로 구분된다. 비트라인 셋업/덤프 구간 동안, 비트 라인들은 먼저 전원 전압으로 프리챠지되고, 그 다음에 비트 라인들은 페이지 버퍼 회로(1200) 내의 프로그램 데이터에 따라 선택적으로 접지된다. 프로그램 실행 구간 동안, 워드 라인들은 소정 시간(또는, 패스 전압 인에이블 구간) 동안 먼저 패스 전압(Vpass)으로 구동되고, 그 다음에 선택된 워드 라인으로 프로그램 전압(Vpgm)이 소정 시간(또는, 프로그램 전압 인에이블 구간) 동안 공급된다. 워드 라인들의 전압들을 방전시킨 후, 검증 구간 동안, 선택된 워드 라인의 메모리 셀들로부터 데이터 비트들이 페이지 버퍼 회로(1200)에 의해서 감지된다. 감지된 데이터 비트들은 프로그램 패스/프로그램 페일을 판정하기 위해서 열 게이트 회로(1300)를 통해 제어 로직(1600)으로 공급된다. 제어 로직(1600)은 입력된 데이터 비트들에 의거하여 프로그램 패스/프로그램 페일을 판정하며, 판정 결과에 따라 프로그램 루프를 제어한다. 비록 도면에는 도시되지 않았지만, 제어 로직(1600)은 프로그램 패스/페일을 판별하기 위한 회로(프로그램 패스/페일 체크 회로라 불림)를 포함한다.
본 발명에 따른 플래시 메모리 장치(1000)는 패스 게이트 회로(1700), 블록 워드 라인 전압 발생 회로(1800)(도 1에는, "VBLKWL GEN."로 표기됨), 제 1 디코딩 및 구동 블록(1900), 그리고 제 2 디코딩 및 구동 블록(2000)을 더 포함한다.
패스 게이트 회로(1700)는 블록 워드 라인(BLKWL)의 활성화에 응답하여 스트링 및 그라운드 선택 라인들(SSL, GSL)과 워드 라인들(WLn-1∼WL0)을 신호 라인들 (SS, GS, Sn-1∼SO)에 전기적으로 연결하도록 구성된다. 패스 게이트 회로(1700)는, 도 2에 도시된 바와 같이, 복수 개의 스위치 트랜지스터들(ST, WTn-1∼WT0, GT)로 구성된다. 스위치 트랜지스터들(ST, WTn-1∼WT0, GT)의 게이트들은 블록 워드 라인(BLKWL)에 공통으로 연결되어 있다. 블록 워드 라인(BLKWL)이 활성화될 때, 스트링 및 그라운드 선택 라인들(SSL, GSL)과 워드 라인들(WLn-1∼WL0)은 대응하는 스위치 트랜지스터들(ST, GT, WTn-1∼WT0)을 통해 신호 라인들(SS, GS, Sn-1∼SO)에 각각 전기적으로 연결된다. 스위치 트랜지스터들(ST, GT, WTn-1∼WT0)은 고전압(VPP)에 견딜 수 있는 고전압 트랜지스터로 구성된다.
블록 워드 라인 전압 발생 회로(1800)는 제어 로직(1600)에 의해서 제어되며, 프로그램 동작시 고전압 발생 회로(150)로부터의 고전압(VPP) 및 워드 라인 전압 발생 블록(1400)으로부터의 전압들(예를 들면, Vread, Vpass)에 따라 블록 워드 라인 전압(VBLKWL)을 발생한다. 블록 워드 라인 전압 발생 회로(1800)는 패스 전압 인에이블 구간(Vpass_EN)에서 패스 전압(Vpass)이 워드 라인들로 단계적으로 전달되도록 블록 워드 라인 전압(VBLKWL)을 발생하고, 프로그램 전압 인에이블 구간(Vpgm_EN)에서 프로그램 전압(Vpgm)이 워드 라인들로 단계적으로 전달되도록 블록 워드 라인 전압(VBLKWL)을 발생한다. 이는 이후 상세히 설명될 것이다. 즉, 블록 워드 라인(BLKWL)의 전압은 패스 전압 인에이블 구간(Vpass_EN)과 프로그램 전압 인에이블 구간(Vpgm_EN)에서 각각 단계적으로 증가된다. 다시 말해서, 패스 전압/프로그램 전압이 급속한 기울기를 갖고 워드 라인으로 공급되는 것이 아니라 완만한 기울기를 갖고 워드 라인으로 공급된다. 이는 인접한 워드 라인들 사이의 그리고 스트링 선택 라인(SSL)과 워드 라인(WLn-1) 사이에서 생기는 커플링 현상이 감소되게 한다.
제 1 디코딩 및 구동 블록(1900)은 제어 로직(1600)에 의해서 제어되며, 제 1 드라이버(1901)(도 1에는 "SS_DRV"로 표기됨), 제 2 드라이버(1902)(도 1에는 "WL_DRV"로 표기됨), 그리고 제 3 드라이버(1903)(도 1에는 "GS_DRV"로 표기됨)를 포함한다. 제 1 드라이버(1901)는 스트링 선택 라인 전압(Va)을 공급받고, 프로그램 동작시 신호 라인(SS)을 입력된 전압(Va)으로 구동한다. 제 3 드라이버(1903)는 프로그램 동작시 신호 라인(GS)을 접지 전압으로 구동한다. 제 1 및 제 2 드라이버들(1901, 1902)은, 검증 읽기 동작시, 신호 라인들(SS, GS)을 읽기 전압(Vread)으로 각각 구동한다. 제 2 드라이버(1902)는 페이지 어드레스(PA)를 디코딩하고, 디코딩 결과에 따라 신호 라인들(S0∼Sn-1) 중 하나를 선택한다. 제 2 드라이버(1902)는 선택된 신호 라인(예를 들면, S0)을 프로그램 전압(Vpgm)으로 구동하고 비선택된 신호 라인들(S1∼Sn-1)을 패스 전압(Vpass)으로 구동한다. 구체적으로, 제 2 드라이버(1902)는 패스 전압 인에이블 구간(Vpass_EN) 동안 신호 라인들을 모두 패스 전압(Vpass)으로 구동하고 프로그램 전압 인에이블 구간(Vpgm_EN) 동안 선택된 신호 라인을 프로그램 전압(Vpgm)으로 구동한다. 제 2 디코딩 및 구동 블록(2000)은 블록 어드레스(BA)를 디코딩하고, 디코딩 결과에 따라 블록 워드 라인(BLKWL)을 블록 워드 라인 전압(VBLKWL)으로 구동한다. 앞서 설명된 바와 같이, 블록 워드 라인 전압(VBLKWL)이 프로그램 구간에서 일정한 기울기를 갖도록 단계적으로 증가된다. 이는 패스 게이트 회로(1700)를 통해 워드 라인들(WL0∼WLn-1)이 단계적으로 패스 전압(Vpass)/프로그램 전압(Vpgm)으로 구동되게 한다.
이상의 설명으로부터 알 수 있듯이, 신호 라인들(예를 들면, 스트링 선택 라인과 워드 라인 또는 워드 라인들) 사이에 생기는 커플링 현상을 감소/억제시키기 위해서 프로그램 전압(Vpgm) 및 패스 전압(Vpass)을 각각 제어하는 것이 아니라 블록 워드 라인 전압(VBLKWL)만을 제어하여 프로그램/패스 전압의 기울기를 조절하는 것이 가능하다.
도 3은 도 1에 도시된 블록 워드 라인 전압 발생 회로를 보여주는 회로도이다.
도 3을 참조하면, 본 발명에 따른 블록 워드 라인 전압 발생 회로(1800)는 고전압(VPP), 패스 전압(Vpass), 그리고 읽기 전압(Vread)을 공급받고, 제어 신호들(DIS, RAMPER_EN1∼RAMPER_EN6)에 응답하여 블록 워드 라인 전압(VBLKWL)을 발생한다. 제어 신호들(DIS, RAMPER_EN1∼RAMPER_EN6)은 도 1의 제어 로직(1600)으로부터 공급된다. 블록 워드 라인 전압 발생 회로(1800)는 복수의 고전압 스위치들(1801∼1806)을 포함하며, 고전압 스위치들(1801∼1806)에는 대응하는 제어 신호들(RAMPER_EN1∼RAMPER_EN6)이 각각 인가된다. 또한, 고전압 스위치들(1801∼1806)은 도 1의 고전압 발생 회로(1500)로부터 제공되는 고전압(VPP)을 공급받는다. 고전압 스위치는 대응하는 제어 신호가 활성화될 때, 고전압(VPP)을 갖는 스위치 인에이블 신호를 출력한다. 예를 들면, 고전압 스위치(1801)는 제어 신호(RAMPER_EN1)의 활성화에 응답하여 고전압(VPP)을 갖는 스위치 인에이블 신호(SW_EN1)를 출력하고, 고전압 스위치(1802)는 제어 신호(RAMPER_EN2)의 활성화에 응답하여 고전압(VPP)을 갖는 스위치 인에이블 신호(SW_EN2)를 출력한다.
도 3에 도시된 바와 같이, 블록 워드 라인 전압 발생 회로(1800)는 복수의 NMOS 트랜지스터들(DT1∼DT7, SWT1∼SWT5)을 더 포함한다. NMOS 트랜지스터들(DT1, SWT1)은 블록 워드 라인 전압(VBLKWL)을 출력하기 위한 출력 단자(1811)과 읽기 전압(Vread) 사이에 직렬 연결되어 있다. NMOS 트랜지스터(DT1)의 게이트는 읽기 전압(Vread)을 입력받도록 연결되어 있고, NMOS 트랜지스터(SWT1)의 게이트는 고전압 스위치(1801)의 출력 신호 즉, 스위치 인에이블 신호(SW_EN1)를 입력받도록 연결되어 있다. NMOS 트랜지스터들(DT2, SWT2)은 패스 전압(Vpass)과 출력 단자(1811) 사이에 직렬 연결되어 있다. NMOS 트랜지스터(DT2)의 게이트는 패스 전압(Vpass)을 입력받도록 연결되어 있고, NMOS 트랜지스터(SWT2)의 게이트는 고전압 스위치(1802)의 출력 신호 즉, 스위치 인에이블 신호(SW_EN2)를 입력받도록 연결되어 있다. 다이오드-연결된 트랜지스터(DT1)는 읽기 전압(Vread)을 강하하여 강하 전압(예를 들면, V1)을 발생하는 회로를 구성하고, 다이오드-연결된 트랜지스터(DT2)는 패스 전압(Vpass)을 강하하여 강하 전압(예를 들면, V2)을 발생하는 회로를 구성한다.
NMOS 트랜지스터들(DT3, DT4, DT5, DT6, DT7)은 고전압(VPP)과 NMOS 트랜지 스터(SWT3) 사이에 직렬 연결되어 있다. NMOS 트랜지스터들(DT3∼DT7)의 게이트들은 다이오드로 동작하도록 연결되어 있다. 다이오드-연결된 트랜지스터들(DT3∼DT7)은 고전압(VPP)을 강하하여 다수의 강하 전압들(예를 들면, V3, V4, V5)을 발생하는 회로를 구성한다. NMOS 트랜지스터(SWT3)는 NMOS 트랜지스터(DT7)의 소오스와 출력 단자(1811) 사이에 연결되며, 고전압 스위치(1803)로부터의 스위치 인에이블 신호(SW_EN3)에 의해서 제어된다. NMOS 트랜지스터(SWT4)는 NMOS 트랜지스터(DT6)의 소오스와 출력 단자(1811) 사이에 연결되며, 고전압 스위치(1804)로부터의 스위치 인에이블 신호(SW_EN4)에 의해서 제어된다. NMOS 트랜지스터(SWT5)는 NMOS 트랜지스터(DT4)의 소오스와 출력 단자(1811) 사이에 연결되며, 고전압 스위치(1805)로부터의 스위치 인에이블 신호(SW_EN5)에 의해서 제어된다.
블록 워드 라인 전압 발생 회로(1800)는 출력 단자(1811)에 연결된 방전부(1810)를 더 포함하며, 방전부(1810)는 제어 신호(DIS)에 응답하여 출력 단자(1811)를 전원 전압으로 방전한다. 방전부(1810)는 PMOS 트랜지스터들(M0, M1, M2), NMOS 트랜지스터들(M3, M4, M5), 그리고 인버터(I0)로 구성되며, 도면에 도시된 바와 같이 연결되어 있다.
도 3에 있어서, 트랜지스터들(DT1∼DT7, SWT1∼SWT5, M4, M5)은 고전압(VPP)을 견딜 수 있는 고전압 트랜지스터로 구성된다.
도 4는 본 발명에 따른 플래시 메모리 장치의 프로그램 동작을 설명하기 위한 타이밍도이다. 이하, 본 발명에 따른 플래시 메모리 장치의 프로그램 동작이 참조 도면들에 의거하여 상세히 설명될 것이다.
플래시 메모리 장치의 프로그램 동작은 프로그램될 데이터가 페이지 버퍼 회로(1200)에 로드된 후 프로그램 루프들의 반복에 의해서 수행된다. 프로그램될 데이터가 로드되는 동안, 제어 로직(1600)은 고전압(VPP)을 준비하도록 고전압 발생 회로(1500)를 제어한다. 또한, 제어 로직(1600)은 패스 전압(Vpass), 프로그램 전압(Vpgm), 읽기 전압(Vread), 그리고 스트링 선택 라인 전압(Va)을 준비하도록 워드 라인 전압 발생 블록(1400)을 제어한다. 프로그램될 데이터가 페이지 버퍼 회로(1200)에 모두 로드되면, 비트 라인들이 로드된 데이터에 따라 비트 라인 바이어스 전압으로서 전원 전압 또는 접지 전압으로 설정된다. 이는 이후 "비트 라인 셋업/덤프 구간"이라 칭한다. 비트 라인 셋업/덤프 구간 동안, 도 4에 도시된 바와 같이, 제 2 디코딩 및 구동 블록(1900)의 제 2 드라이버(1902)는 패스 전압 발생기(1403)로부터 제공되는 패스 전압(Vpass)으로 신호 라인들(S0∼Sn-1)을 구동된다. 이때, 제 1 드라이버(1901)는 신호 라인(SS)을 스트링 선택 라인 전압(Va)으로 구동하고, 제 3 드라이버(1903)는 신호 라인(GS)을 접지 전압으로 구동한다. 블록 워드 라인(BLKWL)이 로우 레벨로 유지되기 때문에, 패스 게이트 회로(1700)의 NMOS 트랜지스터들(ST, GT, WT0∼WTn-1)은 모두 턴 오프된다. 즉, 신호 라인들(SS, GS, SO∼Sn-1)은 선택 라인들(SSL, GSL) 및 워드 라인들(WL0∼WLn-1)과 전기적으로 연결되지 않는다. 비트 라인들이 요구되는 전압으로 설정되면, 선택된 워드 라인은 프로그램 전압(Vpgm)으로 구동되는 반면에, 비선택된 워드 라인들은 패스 전압(Vpass)으로 구동된다. 좀 더 구체적으로 설명하면 다음과 같다.
비트 라인 셋업/덤프 구간이 종료되면, 제어 로직(1600)은 제어 신호(DIS)를 로우로 비활성화시키고 제어 신호(RAMPER_EN1)를 하이로 활성화시킨다. 제어 신호(RAMPER_EN1)가 하이로 활성화됨에 따라, 블록 워드 라인 전압 발생 회로(1800)의 고전압 스위치(1801)는 고전압(VPP)을 갖는 스위치 인에이블 신호(SW_EN1)를 출력한다. 이는 (Vread-Vth)(Vth: DT1의 문턱 전압)의 전압(V1)(예를 들면, 3.5V)이 NMOS 트랜지스터(SWT1)를 통해 출력 단자(1811)로 출력되게 한다. 즉, 블록 워드 라인 전압(VBLKWL)은 (Vread-Vth)의 전압(V1)이 된다. 제 2 디코딩 및 구동 블록(2000)은 블록 어드레스(BA)에 응답하여 블록 워드 라인(BLKWL)을 (Vread-Vth)의 전압(V1)인 블록 워드 라인 전압(VBLKWL)으로 구동한다. 소정 시간(예를 들면, 약 1㎲)후에, 도 4에 도시된 바와 같이, 제어 로직(1600)은 제어 신호(RAMPER_EN2)를 하이로 활성화시킨다. 제어 신호(RAMPER_EN2)가 하이로 활성화됨에 따라, 블록 워드 라인 전압 발생 회로(1800)의 고전압 스위치(1802)는 고전압(VPP)을 갖는 스위치 인에이블 신호(SW_EN2)를 출력한다. 이는 (Vpass-Vth)(Vth: DT2의 문턱 전압)의 전압(V2)(예를 들면, 6.5V)이 NMOS 트랜지스터(SWT2)를 통해 출력 단자(1811)로 출력되게 한다. 이는 블록 워드 라인(BLKWL)이 (Vpass-Vth)의 전압(V2)인 블록 워드 라인 전압(VBLKWL)으로 구동되게 한다. 소정 시간(예를 들면, 약 1㎲) 후에, 제어 로직(1600)은 제어 신호(RAMPER_EN3)를 하이로 활성화시킨다. 제어 신호(RAMPER_EN3)가 하이로 활성화됨에 따라, 블록 워드 라인 전압 발생 회로(1800)의 고전압 스위치(1803)는 고전압(VPP)을 갖는 스위치 인에이블 신호(SW_EN3)를 출력한다. 이는 (VPP-5Vth)(Vth: DT3∼DT4의 문턱 전압)의 전압(V3)(예를 들면, 13V)이 NMOS 트랜 지스터(SWT3)를 통해 출력 단자(1811)로 출력되게 한다. 이는 블록 워드 라인(BLKWL)이 (VPP-5Vth)의 전압(V3)인 블록 워드 라인 전압(VBLKWL)으로 구동되게 한다.
앞서의 설명에 따르면, 패스 전압 인에이블 구간(Vpass_EN) 동안 제어 신호들(RAMPER_EN1, RAMPER_EN2, RAMPER_EN3)이 순차적으로 활성화됨에 따라, 블록 워드 라인 전압(VBLKWL)은 신호 라인들(S0∼Sn-1) 상의 패스 전압(Vpass)이 전압강하없이 패스 게이트 회로(1700)의 NMOS 트랜지스터들(WT0∼WTn-1)를 통해 워드 라인들(WL0∼WLn-1)로 공급되도록 단계적으로 (VPP-5Vth)의 전압(V3)까지 증가된다. 여기서, V3 전압(예를 들면, 약 13V)은 패스 전압(Vpass)(예를 들면, 약 10V)보다 높다. 워드 라인들(WL0∼WLn-1)이 패스 전압(Vpass)으로 구동되고 스트링 선택 라인(SSL)이 Va(예를 들면, 1.3V)의 전압으로 구동됨에 따라, 전원 전압을 갖는 비트 라인에 연결된 낸드 스트링의 채널은 (Va-Vth)(Vth: SST의 문턱 전압)의 전압으로 충전된다. 이때, 스트링 선택 트랜지스터(SST)는 셧오프된다. 즉, 낸드 스트링의 채널은 플로팅된다. 이에 반해서, 접지 전압을 갖는 비트 라인에 연결된 낸드 스트링의 채널은 0V가 된다.
스트링 선택 라인(SSL)에 바로 인접한 워드 라인(WLn-1)이 단계적으로 증가되는 패스 전압(Vpass)으로 구동되기 때문에, 스트링 선택 라인(SSL)과 워드 라인(WLn-1) 사이의 커플링이 감소된다. 이는 패스 전압(Vpass)이 공급될 때 생기는 커플링으로 인한 스트링 선택 라인(SSL)의 전압 증가가 억제됨을 의미한다.
워드 라인들(WL0∼WLn-1)이 패스 전압(Vpass)으로 구동된 후, 제 1 디코딩 및 구동 블록(1900)의 제 2 드라이버(1902)는 페이지 어드레스(PA)에 대응하는 워드 라인(예를 들면, WLn-1)을 프로그램 전압 발생기(1402)로부터의 프로그램 전압(Vpgm)으로 구동한다. 이때, 블록 워드 라인(BLKWL)은 블록 워드 라인 전압 발생 회로(1800)에서 출력되는 (VPP-5Vth)의 전압(V3)으로 구동된다. 소정 시간(예를 들면, 약 1㎲)후에, 제어 로직(1600)은 제어 신호(RAMPER_EN4)를 하이로 활성화시킨다. 제어 신호(RAMPER_EN4)가 하이로 활성화됨에 따라, 블록 워드 라인 전압 발생 회로(1800)의 고전압 스위치(1804)는 고전압(VPP)을 갖는 스위치 인에이블 신호(SW_EN4)를 출력한다. 이는 (VPP-4Vth)의 전압(V4)(예를 들면, 15V)이 NMOS 트랜지스터(SWT4)를 통해 출력 단자(1811)로 출력되게 한다. 이는 블록 워드 라인(BLKWL)이 (VPP-4Vth)의 전압(V4)인 블록 워드 라인 전압(VBLKWL)으로 구동되게 한다. 앞서 설명된 것과 마찬가지로, 제어 로직(1600)은 제어 신호들(RAMPER_EN5, RAMPER_EN6)을 순차적으로 활성화시킨다. 최종적으로, 제어 신호(RAMPER_EN6)가 활성화됨에 따라, 고전압 스위치(1806)는 출력 단자(1811)로 고전압(VPP)을 출력한다. 즉, 블록 워드 라인 전압(VBLKWL)은 고전압(VPP)이 된다. 블록 워드 라인(BLKWL)이 블록 워드 라인 전압(VBLKWL)인 고전압(VPP)으로 구동됨에 따라, 선택된 워드 라인(WLn-1)은 제 2 드라이버(1902)를 통해 프로그램 전압(Vpgm)으로 충분히 구동된다. 이러한 바이어스 조건에 의하면, 선택된 워드 라인(WLn-1)의 메모리 셀들은 프로그램되기 시작한다.
스트링 선택 라인(SSL)에 바로 인접한 선택된 워드 라인(WLn-1)이 단계적으로 증가되는 프로그램 전압(Vpgm)으로 구동되기 때문에, 스트링 선택 라인(SSL)과 워드 라인(WLn-1) 사이의 커플링이 감소된다. 이는 프로그램 전압(Vpgm)이 공급될 때 생기는 커플링으로 인한 스트링 선택 라인(SSL)의 전압 증가가 억제됨을 의미한다. 게다가, 선택된 워드 라인(WLn-1)이 단계적으로 증가되는 프로그램 전압(Vpgm)으로 구동됨에 따라, 선택된 워드 라인에 인접한 워드 라인(들)의 전압 증가 역시 억제된다. 이는 비선택된 워드 라인들의 메모리 셀들이 소프트 프로그램되지 않게 한다.
일단 프로그램 전압 인에이블 구간(Vpgm_EN)이 종료되면, 워드 라인들(WL0∼WLn-1)에 인가된 프로그램 전압(Vpgm) 및 패스 전압(Vpass)이 방전된다. 이후, 선택된 워드 라인(WLn-1)의 메모리 셀들의 데이터 비트들을 읽기 위한 검증 읽기 동작이 수행되고, 읽혀진 데이터 비트들이 프로그램 패스 데이터인 지의 여부를 판별하기 위한 열 스캔 동작이 수행된다. 만약 읽혀진 데이터 비트들 중 하나라도 프로그램 페일 데이터인 경우, 프로그램 루프(비트 라인 셋업/덤프 동작, 패스 전압 인에이블 동작, 프로그램 전압 인에이블 동작, 방전 동작, 검증 읽기 동작, 그리고 열 스캔 동작을 포함함)가 정해진 횟수 내에서 앞서 설명된 것과 동일한 방식으로 반복될 것이다.
앞서 설명된 바와 같이, 블록 워드 라인(BLKWL)에 인가되는 전압의 기울기를 단계적으로 제어함으로써 워드 라인들 사이에 그리고 스트링 선택 라인(SSL)과 워드 라인(예를 들면, WLn-1) 사이에 생기는 커플링 현상을 억제하는 것이 가능하다. 이러한 워드 라인 인에이블 방법에 의하면, 블록 워드 라인 전압의 기울기를 제어함으로써 프로그램 금지 페일 현상 뿐만 아니라 소프트 프로그램 현상을 억제할 수 있다.
프로그램 전압 인에이블 구간에서 선택된 워드 라인에는 프로그램 전압(Vpgm)이 인가된다. 선택된 워드 라인에 있어서, 각 메모리 셀의 제어 게이트 전압이 프로그램 전압으로 설정되는 데 필요한 시간은 제 1 디코딩 및 구동 블록(1900)로부터의 이격 거리에 따라 상이하다. 즉, 제 1 디코딩 및 구동 블록(1900)에 가깝게 위치한 셀의 제어 게이트 전압이 프로그램 전압으로 설정되는 데 걸리는 시간 (도 5에서 "A"로 표기됨)은 제 1 디코딩 및 구동 블록(1900)에서 멀리 위치한 셀의 제어 게이트 전압이 프로그램 전압으로 설정되는 데 걸리는 시간 (도 5에서 "B"로 표기됨)보다 짧다. 이는 제 1 디코딩 및 구동 블록(1900)에서 멀리 위치한 셀의 제어 게이트 로딩이 제 1 디코딩 및 구동 블록(1900)에 가깝게 위치한 셀의 제어 게이트 로딩보다 크기 때문이다.
제 1 디코딩 및 구동 블록(1900)에서 멀리 위치한 셀(들)에 있어서, 프로그램 전압이 인가되는 시간이 제 1 디코딩 및 구동 블록(1900)에 가깝게 위치한 셀(들)과 비교하여 볼 때 상대적으로 짧다. 이는 제 1 디코딩 및 구동 블록(1900)의 이격 거리 차이로 인해 문턱 전압 분포가 원하는 문턱 전압 분포보다 넓어짐을 의미한다. 그러한 이유때문에, 제 1 디코딩 및 구동 블록(1900)에서 멀리 위치한 메모리 셀을 목표 문턱 전압까지 프로그램하는 데 필요한 시간이 증가하게 된다. 즉, 프로그램 시간이 증가하게 된다. 제 1 디코딩 및 구동 블록(1900)에서 멀리 위치한 셀(들)을 프로그램하는 데 필요한 시간이 길어짐에 따라, 제 1 디코딩 및 구동 블록(1900)에 가깝게 위치한 셀(들)은 프로그램 전압 스트레스를 상대적으로 많이 받게 된다.
하지만, 본 발명의 워드 라인 인에이블 방법에 따르면, 단계적으로 증가하도록 블록 워드 라인 전압이 제어되는 경우, 도 5에 도시된 바와 같이, 제 2 디코딩 및 구동 블록(1900)에 가깝게 위치한 셀의 제어 게이트 전압이 프로그램 전압으로 설정되는 데 걸리는 시간은 △t1만큼 변화하는 반면에, 제 2 디코딩 및 구동 블록(1900)에서 멀리 위치한 셀의 제어 게이트 전압이 프로그램 전압으로 설정되는 데 걸리는 시간은 △t2만큼 변화한다. △t1 시간이 △t2 시간보다 크기 때문에, 제 2 디코딩 및 구동 블록(1900)에 가깝게 위치한 셀(들)에 가해지는 프로그램 전압 스트레스가 감소될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
앞서 설명된 바와 같이, 블록 워드 라인에 인가되는 전압의 기울기를 단계적으로 제어함으로써 워드 라인들 사이에 그리고 스트링 선택 라인과 워드 라인 사이에 생기는 커플링 현상을 억제하는 것이 가능하다. 이러한 워드 라인 인에이블 방 법에 의하면, 블록 워드 라인 전압의 기울기를 제어함으로써 프로그램 금지 페일 현상 뿐만 아니라 소프트 프로그램 현상을 억제할 수 있다.

Claims (24)

  1. 플래시 메모리 장치의 워드 라인 인에이블 방법에 있어서:
    선택된 워드 라인에 대응하는 신호 라인을 워드 라인 전압으로 구동하는 단계와; 그리고
    프로그램 실행 구간 동안 상기 선택된 워드 라인과 상기 신호 라인 사이에 연결된 스위치 트랜지스터의 게이트 전압을 단계적으로 증가시키는 단계를 포함하는 것을 특징으로 하는 워드 라인 인에이블 방법.
  2. 제 1 항에 있어서,
    상기 워드 라인 전압은 패스 전압과 프로그램 전압 중 어느 하나를 포함하는 것을 특징으로 하는 워드 라인 인에이블 방법.
  3. 제 1 항에 있어서,
    상기 스위치 트랜지스터는 블록 선택 트랜지스터인 것을 특징으로 하는 워드 라인 인에이블 방법.
  4. 제 1 항에 있어서,
    상기 프로그램 실행 구간은 패스 전압 인에이블 구간과 프로그램 전압 인에이블 구간을 포함하는 것을 특징으로 하는 워드 라인 인에이블 방법.
  5. 제 4 항에 있어서,
    상기 게이트 전압을 단계적으로 증가시키는 단계는
    상기 패스 전압 인에이블 구간 동안, 상기 워드 라인 전압으로서 패스 전압이 상기 선택된 워드 라인으로 전달되도록 상기 스위치 트랜지스터의 게이트 전압을 제 1 전압까지 단계적으로 증가시키는 단계와; 그리고
    상기 프로그램 전압 인에이블 구간 동안, 상기 워드 라인 전압으로서 프로그램 전압이 상기 선택된 워드 라인으로 전달되도록 상기 스위치 트랜지스터의 게이트 전압을 상기 제 1 전압보다 높은 제 2 전압까지 단계적으로 증가시키는 단계를 포함하는 것을 특징으로 하는 워드 라인 인에이블 방법.
  6. 제 5 항에 있어서,
    상기 제 1 전압은 상기 패스 전압보다 높고 상기 제 2 전압은 상기 프로그램 전압보다 높은 것을 특징으로 하는 워드 라인 인에이블 방법.
  7. 제 1 항에 있어서,
    상기 게이트 전압은 블록 워드 라인 전압인 것을 특징으로 하는 워드 라인 인에이블 방법.
  8. 플래시 메모리 장치의 워드 라인 인에이블 방법에 있어서:
    워드 라인 전압보다 높은 고전압을 발생하는 단계와;
    선택된 워드 라인에 대응하는 신호 라인을 상기 워드 라인 전압으로 구동하는 단계와;
    프로그램 실행 구간 동안 상기 고전압에 응답하여 단계적으로 증가되는 블록 워드 라인 전압을 발생하는 단계와; 그리고
    상기 단계적으로 증가되는 블록 워드 라인 전압에 응답하여 상기 선택된 워드 라인을 상기 신호 라인의 워드 라인 전압으로 구동하는 단계를 포함하는 것을 특징으로 하는 워드 라인 인에이블 방법.
  9. 제 8 항에 있어서,
    비선택된 워드 라인들에 각각 대응하는 신호 라인들을 상기 워드 라인 전압으로 구동하는 단계를 더 포함하는 것을 특징으로 하는 워드 라인 인에이블 방법.
  10. 제 9 항에 있어서,
    상기 워드 라인 전압은 패스 전압을 포함하는 것을 특징으로 하는 워드 라인 인에이블 방법.
  11. 제 8 항에 있어서,
    상기 프로그램 실행 구간은 패스 전압 인에이블 구간과 프로그램 전압 인에이블 구간을 포함하는 것을 특징으로 하는 워드 라인 인에이블 방법.
  12. 제 11 항에 있어서,
    상기 패스 전압 인에이블 구간 동안, 상기 선택된 워드 라인 및 비선택된 워드 라인들에 각각 대응하는 신호 라인들은 상기 워드 라인 전압으로서 패스 전압으로 구동되는 것을 특징으로 하는 워드 라인 인에이블 방법.
  13. 제 12 항에 있어서,
    상기 패스 전압 인에이블 구간 동안, 상기 블록 워드 라인 전압은 상기 패스 전압이 상기 선택된 및 비선택된 워드 라인들로 전달되도록 상기 패스 전압보다 높은 전압까지 단계적으로 증가되는 것을 특징으로 하는 워드 라인 인에이블 방법.
  14. 제 11 항에 있어서,
    상기 프로그램 전압 인에이블 구간 동안, 상기 선택된 워드 라인에 대응하는 신호 라인은 상기 워드 라인 전압으로서 프로그램 전압으로 구동되는 것을 특징으로 하는 워드 라인 인에이블 방법.
  15. 제 14 항에 있어서,
    상기 프로그램 전압 인에이블 구간 동안, 상기 블록 워드 라인 전압은 상기 프로그램 전압이 상기 선택된 워드 라인으로 전달되도록 상기 프로그램 전압보다 높은 전압까지 단계적으로 증가되는 것을 특징으로 하는 워드 라인 인에이블 방법.
  16. 제 8 항에 있어서,
    상기 선택된 워드 라인에 대응하는 신호 라인은 비트 라인 셋업/덤프 구간 동안 상기 워드 라인 전압으로 구동되는 것을 특징으로 하는 워드 라인 인에이블 방법.
  17. 워드 라인들 및 비트 라인들로 배열된 메모리 셀들을 구비한 메모리 블록과;
    상기 워드 라인들에 대응하는 신호 라인들을 워드 라인 전압들로 구동하는 제 1 디코딩 및 구동 블록과;
    고전압을 입력받고, 프로그램 실행 구간 동안 단계적으로 증가되도록 블록 워드 라인 전압을 발생하는 블록 워드 라인 전압 발생 회로와;
    상기 블록 워드 라인 전압으로 블록 워드 라인을 구동하는 제 2 디코딩 및 구동 블록과; 그리고
    상기 블록 워드 라인 상의 전압에 응답하여 상기 신호 라인들을 상기 대응하는 워드 라인들에 각각 연결하는 패스 게이트 회로를 포함하는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    상기 프로그램 실행 구간은 패스 전압 인에이블 구간과 프로그램 전압 인에이블 구간을 포함하는 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 패스 전압 인에이블 구간 동안, 상기 블록 워드 라인 전압 발생 회로는 패스 전압보다 높은 전압까지 단계적으로 증가되도록 상기 블록 워드 라인 전압을 발생하는 플래시 메모리 장치.
  20. 제 18 항에 있어서,
    상기 프로그램 전압 인에이블 구간 동안, 상기 블록 워드 라인 전압 발생 회로는 프로그램 전압보다 높은 전압까지 단계적으로 증가되도록 상기 블록 워드 라인 전압을 발생하는 플래시 메모리 장치.
  21. 제 18 항에 있어서,
    상기 제 1 디코딩 및 구동 블록은 비트 라인 셋업/덤프 구간과 상기 패스 전압 인에이블 구간 동안 상기 신호 라인들을 패스 전압으로 구동하는 플래시 메모리 장치.
  22. 제 18 항에 있어서,
    상기 제 1 디코딩 및 구동 블록은 상기 프로그램 전압 인에이블 구간 동안 페이지 어드레스에 의해서 선택된 신호 라인을 프로그램 전압으로 구동하는 플래시 메모리 장치.
  23. 제 17 항에 있어서,
    상기 워드 라인 전압들은 프로그램 전압과 패스 전압을 포함하는 플래시 메모리 장치.
  24. 제 17 항에 있어서,
    상기 블록 워드 라인 전압 발생 회로는 상기 고전압, 패스 전압, 읽기 전압을 공급받아 단계적으로 증가되는 블록 워드 라인 전압을 발생하는 플래시 메모리 장치.
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