JP5021279B2 - フラッシュメモリ装置及びそれのワードラインイネーブル方法 - Google Patents

Description

本発明は半導体メモリ装置に係り、より具体的には、本発明はフラッシュメモリ装置及びそれのワードラインイネーブル方法に関するものである。

フラッシュＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）として知られたフラッシュメモリ装置は、一般的に、それぞれフローティングゲートトランジスタで構成されたメモリセルのアレイを含む。このようなアレイは、フローティングゲートトランジスタのストリング（または、“ＮＡＮＤストリング”といい）を含み、各フローティングゲートトランジスタは、各ストリング内に配列されるストリング選択トランジスタとグラウンド選択トランジスタとの間に直列に連結される。複数のワードラインがＮＡＮＤストリングに交差するようにアレイに配列され、各ワードラインは各ＮＡＮＤストリングの対応するフローティングゲートトランジスタの制御ゲートに連結される。

初期状態では、フローティングゲートトランジスタ、すなわち、メモリセルは、例えば、−３Ｖの閾値電圧を有するように消去される。各ＮＡＮＤストリングにおいて、選択されたワードラインにプログラム電圧を印加し、非選択のワードラインにパス電圧を印加することによって、該選択されたワードラインのメモリセルがプログラムされる。この時、非選択のワードラインのメモリセルはプログラムされない。しかし、選択されたワードラインに連結されたメモリセルのうちの一部をプログラムしようとする時、一つの問題が生じる。ここで、選択されたワードラインに連結されたメモリセルのうちの一部を選択されたメモリセルと呼び、選択されたワードラインに連結されたメモリセルのうちの残りのメモリセルを選択されていないメモリセル又は非選択のメモリセルと呼ぶことにする。選択されたワードラインにプログラム電圧が印加される時、プログラム電圧は選択されたメモリセルのみならず選択されないメモリセルにも同時に印加される。そのため、選択されないメモリセルがプログラムされる可能性がある。選択されたワードラインに連結された非選択のメモリセルの意図しないプログラムは“プログラムディスターブ”と呼ばれる。

プログラムディスターブを防止するための技術のうちの一つは、セルフブースティーングスキーム（ｓｅｌｆ−ｂｏｏｓｔｉｎｇｓｃｈｅｍｅ）を利用したプログラム禁止方法である。セルフブースティーングスキームを利用したプログラム禁止方法は、特許文献１と特許文献２に開示されており、この出願において参照される。

セルフブースティーングスキームを利用したプログラム禁止方法によれば、グラウンド選択トランジスタのゲートに０Ｖの電圧を印加することによってグラウンド経路が遮断される。選択されたビットラインには０Ｖの電圧が印加され、非選択のビットラインにはプログラム禁止電圧（ｐｒｏｇｒａｍｉｎｈｉｂｉｔｉｏｎ ｖｏｌｔａｇｅ）として電源電圧が印加される。同時に、ストリング選択トランジスタのゲートには電源電圧が印加されることによって、ストリング選択トランジスタのソースがＶｃｃ−Ｖｔｈ（Ｖｔｈはストリング選択トランジスタの閾値電圧）まで充電される。この時、ストリング選択トランジスタは事実上遮断される（または、シャットオフされる）。その後、選択されたワードラインにプログラム電圧を印加して非選択のワードラインにパス電圧を印加することによって、プログラムが禁止されたセルトランジスタ（選択されたワードラインと非選択のビットラインとの交差領域に配列されたせるトランジスタ）のチャンネル電圧がブースティーングされる。これはフローティングゲートとチャンネルとの間にＦ−Ｎトンネリングが生じないようにし、その結果、プログラムが禁止されたセルトランジスタが初期の消去状態で維持される。

セルフブースティーングスキームを利用したプログラム禁止方法は、フラッシュメモリ装置の集積度の増加にともなって次のような問題を生じさせる。集積度の増加によって隣接した信号ライン間の間隔が減少し、その結果、隣接した信号ライン間にカップリングが容易に生じる。例えば、ストリング選択トランジスタに隣接した（または、すぐ下に位置した）メモリセルをプログラムする場合、選択されたワードラインにプログラム電圧が印加される時、ストリング選択ラインの電圧（例えば、電源電圧）がワードラインとのカップリングによってブースティーングされる。ストリング選択ラインの電圧上昇は、プログラムが禁止されたセルトランジスタのチャンネルに充電された電荷がストリング選択トランジスタ（これは、電圧上昇によってシャットオフ状態からターンオン状態に変化する）を通じてビットラインに抜け出るようにし、その結果、プログラムが禁止されたセルトランジスタのチャンネル電圧が低くなる。また、ストリング選択ラインに隣接したワードラインに高電圧としてパス電圧が印加される時、ストリング選択ラインの電圧（例えば、電源電圧）がワードラインとのカップリングによってブースティーングされる。前記の説明と同様に、ストリング選択ラインの電圧上昇は、プログラムが禁止されたセルトランジスタのチャンネルに充電された電荷がストリング選択トランジスタ（これは、電圧上昇によってシャットオフ状態からターンオン状態に変化する）を通じてビットラインに抜け出るようにし、その結果、プログラム禁止されたセルトランジスタのチャンネル電圧が低くなる。プログラムが禁止されたセルトランジスタのチャンネル電圧が低くなることによって、プログラムが禁止されたメモリセルがソフトプログラムされる。さらに、選択されたワードラインにプログラム電圧が印加される時、非選択のワードラインのパス電圧が選択されたワードラインのプログラム電圧によってブースティーングされる。これは、非選択のワードラインのメモリセルがソフトプログラムされるようにする。

そのため、プログラム電圧及びパス電圧によってストリング選択ラインの電圧が増加すること（ブースティーングされること）を防止することができ、プログラム電圧によって非選択のワードラインの電圧が増加すること（ブースティーングされること）を防止することができる技術が求められている。
米国特許第５，６７７，８７３号明細書 米国特許第５，９９１，２０２号明細書

本発明の目的は、プログラム信頼性を向上させることができるフラッシュメモリ装置及びそれのワードラインイネーブル方法を提供することにある。

本発明の他の目的は、プログラム電圧の上昇傾斜及びパス電圧の上昇傾斜を同時に制御することができるフラッシュメモリ装置及びそれのワードラインイネーブル方法を提供することにある。

前記の目的を達成するための本発明の特徴によれば、フラッシュメモリ装置のワードラインイネーブル方法は、選択されたワードラインに対応する信号ラインをワードライン電圧で駆動する段階と、プログラム実行区間の間に前記選択されたワードラインと前記信号ラインとの間に連結されたスイッチトランジスタのゲート電圧を段階的に増加させる段階とを含む。

この実施形態において、前記ワードライン電圧はパス電圧とプログラム電圧のうちのいずれか一つを含む。

この実施形態において、前記スイッチトランジスタはブロック選択トランジスタである。

この実施形態において、前記プログラム実行区間はパス電圧イネーブル区間とプログラム電圧イネーブル区間とを含む。

この実施形態において、前記ゲート電圧を段階的に増加させる段階は前記パス電圧イネーブル区間の間、前記ワードライン電圧としてパス電圧が前記選択されたワードラインに伝達されるように前記スイッチトランジスタのゲート電圧を第１電圧まで段階的に増加させる段階と、前記プログラム電圧イネーブル区間の間、前記ワードライン電圧としてプログラム電圧が前記選択されたワードラインに伝達されるように前記スイッチトランジスタのゲート電圧を前記第１電圧より高い第２電圧まで段階的に増加させる段階とを含む。

この実施形態において、前記第１電圧は前記パス電圧より高く、前記第２電圧は前記プログラム電圧より高い。

この実施形態において、前記ゲート電圧はブロックワードライン電圧である。

本発明の他の特徴によれば、フラッシュメモリ装置のワードラインイネーブル方法はワードライン電圧より高い高電圧を発生する段階と、選択されたワードラインに対応する信号ラインを前記ワードライン電圧で駆動する段階と、プログラム実行区間の間に前記高電圧に応答して段階的に増加するブロックワードライン電圧を発生する段階と、そして前記段階的に増加するブロックワードライン電圧に応答して前記選択されたワードラインを前記信号ラインのワードライン電圧で駆動する段階とを含む。

この実施形態において、非選択のワードラインにそれぞれ対応する信号ラインを前記ワードライン電圧で駆動する段階をさらに含む。

この実施形態において、前記ワードライン電圧はパス電圧を含む。

この実施形態において、前記プログラム実行区間はパス電圧イネーブル区間とプログラム電圧イネーブル区間とを含む。

この実施形態において、前記パス電圧イネーブル区間の間に、前記選択されたワードライン及び非選択されたワードラインにそれぞれ対応する信号ラインは前記ワードライン電圧としてパス電圧で駆動される。

この実施形態において、前記パス電圧イネーブル区間の間に、前記ブロックワードライン電圧は前記パス電圧が前記選択された及び前記非選択のワードラインに伝達されるように前記パス電圧より高い電圧まで段階的に増加する。

この実施形態において、前記プログラム電圧イネーブル区間の間に、前記選択されたワードラインに対応する信号ラインは前記ワードライン電圧としてプログラム電圧で駆動される。

この実施形態において、前記プログラム電圧イネーブル区間の間、前記ブロックワードライン電圧は前記プログラム電圧が前記選択されたワードラインに伝達されるように前記プログラム電圧より高い電圧まで段階的に増加する。

この実施形態において、前記選択されたワードラインに対応する信号ラインはビットラインセットアップ／ダンプ区間の間に前記ワードライン電圧で駆動される。

本発明のまた他の特徴によれば、フラッシュメモリ装置はワードライン及びビットラインに配列されたメモリセルを具備したメモリブロックと、前記ワードラインに対応する信号ラインをワードライン電圧で駆動する第１デコーディング及び駆動ブロックと、高電圧が入力され、プログラム実行区間の間に段階的に増加するようにブロックワードライン電圧を発生するブロックワードライン電圧発生回路と、前記ブロックワードライン電圧でブロックワードラインを駆動する第２デコーディング及び駆動ブロックと、前記ブロックワードライン上の電圧に応答して前記信号ラインを前記対応するワードラインにそれぞれ連結するパスゲート回路を含む。

この実施形態において、前記プログラム実行区間はパス電圧イネーブル区間とプログラム電圧イネーブル区間とを含む。

この実施形態において、前記パス電圧イネーブル区間の間、前記ブロックワードライン電圧発生回路はパス電圧より高い電圧まで段階的に増加するように前記ブロックワードライン電圧を発生する。

この実施形態において、前記プログラム電圧イネーブル区間の間、前記ブロックワードライン電圧発生回路はプログラム電圧より高い電圧まで段階的に増加するように前記ブロックワードライン電圧を発生する。

この実施形態において、前記第１デコーディング及び駆動ブロックはビットラインセットアップ／ダンプ区間と前記パス電圧イネーブル区間の間に前記信号ラインをパス電圧に駆動する。

この実施形態において、前記第１デコーディング及び駆動ブロックは前記プログラム電圧イネーブル区間の間にページアドレスによって選択された信号ラインをプログラム電圧で駆動する。

この実施形態において、前記ワードライン電圧はプログラム電圧とパス電圧を含む。

この実施形態において、前記ブロックワードライン電圧発生回路には前記高電圧、パス電圧、読み出し電圧が供給されて段階的に増加するブロックワードライン電圧を発生する。

前記のように、ブロックワードラインに印加される電圧の傾斜を段階的に制御することでワードラインとの間にそしてストリング選択ラインとワードラインとの間に生ずるカップリング現像を抑制するのが可能である。このようなワードラインイネーブル方法によれば、ブロックワードライン電圧の傾斜を制御することによってプログラム禁止フェイル現像だけでなくソフトプログラム現像を抑制することができる。

前記の一般的な説明及び次の詳細な説明は、全て例示的なものとして理解されるべきである。

参照符号が本発明の望ましい実施形態に詳細に表示されており、その形態が参照図面に表示されている。同一の参照番号が同一または類似の部分を参照するために説明及び図面において用いられる。

以下では、ＮＡＮＤフラッシュメモリ装置が本発明の特徴及び機能を説明するための例として用いられる。しかし、この技術分野に精通したものであれば、ここに記載された内容によって本発明の他の利点及び性能を容易に理解することができる。本発明は他の実施形態を通じて実現され、または他の実施形態に適用されうる。さらに、詳細な説明は、本発明の範囲や技術的思想から逸脱しない範囲において修正または変更されることができる。

図１は、本発明の望ましい実施形態のフラッシュメモリ装置を示すブロック図である。

図１を参照すると、本発明の望ましい実施形態のフラッシュメモリ装置１０００は、データ情報を格納するためのメモリセルアレイ１１００を含み、データ情報は、１ビットデータまたはＮビットデータ（Ｎは２またはそれより大きい定数）を含む。メモリセルアレイ１１００は、複数個のメモリブロックで構成されうる。図１に示されたメモリセルアレイ１１００は、説明の簡単化のために、一つのメモリブロックで構成されるように描かれている。メモリセルアレイ１１００は、図２に示されたように、複数個のＮＡＮＤストリング１１０１を含む。各ＮＡＮＤストリング１１０１は、ストリング選択トランジスタＳＳＴ、グラウンド選択トランジスタＧＳＴ、及び、ストリング選択トランジスタＳＳＴのソースとグラウンド選択トランジスタＧＳＴのドレインとの間に直列に連結された複数のメモリセルＭｎ−１〜Ｍ０で構成される。各ＮＡＮＤストリング１１０１において、ストリング選択トランジスタＳＳＴのドレインは、対応するビットラインに電気的に連結されていて、グラウンド選択トランジスタＧＳＴのソースは、共通ソースライン（ｃｏｍｍｏｎｓｏｕｒｃｅ ｌｉｎｅ）ＣＳＬ（または共通信号ライン：ｃｏｍｍｏｎ ｓｉｇｎａｌ ｌｉｎｅ）に電気的に連結される。ＮＡＮＤストリング１１０１において、ストリング選択トランジスタＳＳＴのゲートは、ストリング選択ラインＳＳＬに共通に連結され、グラウンド選択トランジスタＧＳＴのゲートは、グラウンド選択ラインＧＳＬに共通に連結されている。各ＮＡＮＤストリング１１０１に属するフローティングゲートトランジスタＭｎ−１〜Ｍ０の制御ゲートは、対応するワードラインＷＬｎ−１〜ＷＬ０にそれぞれ連結されている。ビットラインＢＬ０〜ＢＬｍ−１は、図１に示されたページバッファ回路１２００に電気的に連結される。

図１を参照して説明すると、ページバッファ回路１２００は、動作モードによって感知増幅器として又は書き込みドライバとして動作する。例えば、ページバッファ回路１２００は、読み出し動作の時は感知増幅器として動作し、プログラム動作の時は書き込みドライバとして動作する。読み出し動作の時は、ページバッファ回路１２００は、選択されたワードラインのメモリセルからデータビットを感知し、感知したデータビットを定まった単位（例えば、ｘ８、ｘ１６、ｘ３２など）で列ゲート及びデータ入出力回路１３００を通じて外部に出力する。プログラム動作の時は、ページバッファ回路１２００は、列ゲート及びデータ入出力回路１３００を通じて伝達されるプログラムデータを一時的に保持して、保持したプログラムデータに応じてビットラインバイアス電圧（例えば、電源電圧及び接地電圧）でビットラインＢＬ０〜ＢＬｍ−１のそれぞれを駆動する。図１に示されていないが、一つのワードラインが一つのページを構成する場合、ページバッファ回路１２００は、複数のビットラインにそれぞれ対応する複数のページバッファ（１つのビットラインに対して１つのページバッファ）で構成される。一つのワードラインが複数のページで構成される場合、ページバッファ回路１２００は、一つページ分のビットラインにそれぞれ対応するページバッファで構成されうる。

引き続き、図１を参照して説明すると、本発明の望ましい実施形態のフラッシュメモリ装置１０００は、ワードライン電圧発生ブロック１４００と高電圧発生回路１５００を含む。ワードライン電圧発生ブロック１４００は、制御ロジック１６００によって制御され、動作モードに応じてワードラインに供給すべきワードライン電圧を発生する。ワードライン電圧発生ブロック１４００は、複数の電圧発生器を含む。例えば、ワードライン電圧発生ブロック１４００は、ストリング選択ライン電圧発生器１４０１（図１には“ＶａＧＥＮ．”として表記する）、プログラム電圧発生器１４０２（図１には“Ｖｐｇｍ ＧＥＮ．”として表記する）、パス電圧発生器１４０３（図１には“Ｖｐａｓｓ ＧＥＮ．”として表記する）、及び、読み出し電圧発生器１４０４（図１には“ＶｒｅａｄＧＥＮ．”として表記する）を含む。ストリング選択ライン電圧発生器１４０１は、制御ロジック１６００によって制御され、ストリング選択ラインＳＳＬに供給すべきストリング選択ライン電圧Ｖａを発生する。プログラム電圧発生器１４０２は、制御ロジック１６００によって制御され、プログラム動作の時に、選択されたワードラインに供給すべきプログラム電圧Ｖｐｇｍを発生する。パス電圧発生器１４０３は、制御ロジック１６００によって制御され、プログラム動作の時に、非選択のワードラインに供給すべきパス電圧Ｖｐａｓｓを発生する。読み出し電圧発生器１４０４は、制御ロジック１６００によって制御され、プログラム検証動作の時に選択されたワードラインに供給すべき検証電圧として、及び、読み出し動作の時に非選択のワードラインに供給すべき電圧として、読み出し電圧Ｖｒｅａｄを発生する。フラッシュメモリ装置が増加型ステップパルスプログラミングＩＳＰＰ方式を採用する場合、プログラム電圧Ｖｐｇｍは、プログラムループの繰り返しに応じて、予め定まる増加幅で段階的に増加する。一方、プログラムループを繰り返しても、他の電圧Ｖａ、Ｖｒｅａｄ、Ｖｐａｓｓはそのまま維持される。高電圧発生回路１５００は、制御ロジック１６００によって制御され、プログラム電圧Ｖｐｇｍ（例えば、１５Ｖ〜２０Ｖ）より高い高電圧ＶＰＰ（例えば、２３Ｖ）を発生する。

よく知られたように、プログラムループは、ビットラインセットアップ／ダンプ区間、プログラム区間（またはプログラム実行区間）、放電区間、検証区間、そして列スキャン区間を含む。プログラム区間はまた、パス電圧イネーブル区間（Ｖｐａｓｓ＿ＥＮ）とプログラム電圧イネーブル区間（Ｖｐａｍ＿ＥＮ）とに区分される。ビットラインセットアップ／ダンプ区間の間、ビットラインは、まず、電源電圧でプリチャージされ、次いで、ビットラインは、ページバッファ回路１２００内のプログラムデータにしたがって選択的に接地される。プログラム実行区間の間、ワードラインは、所定時間（または、パス電圧イネーブル区間）の間において、まず、パス電圧Ｖｐａｓｓで駆動され、次いで、選択されたワードラインには、プログラム電圧Ｖｐｇｍが所定時間（または、プログラム電圧イネーブル区間）の間において供給される。ワードラインの電圧を放電させた後、検証区間の間、選択されたワードラインのメモリセルからデータビットがページバッファ回路１２００によって感知される。感知されたデータビットは、プログラムパス／プログラムフェイルを判定するために列ゲート回路１３００を通じて制御ロジック１６００に供給される。制御ロジック１６００は、入力されたデータビットに応じてプログラムパス／プログラムフェイルを判定し、判定結果によってプログラムループを制御する。図示しないが、制御ロジック１６００は、プログラムパス／フェイルを判別するための回路（プログラムパス／フェイルチェック回路と呼ばれる）を含む。

フラッシュメモリ装置１０００は、パスゲート回路１７００、ブロックワードライン電圧発生回路１８００（図１には“Ｖ_{ＢＬＫＷＬ}ＧＥＮ．”として表記する）、第１デコーディング及び駆動ブロック１９００、並びに、第２デコーディング及び駆動ブロック２０００をさらに含む。

パスゲート回路１７００は、ブロックワードラインＢＬＫＷＬの活性化に応じてストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、ワードラインＷＬｎ−１〜ＷＬ０を信号ラインＳＳ、ＧＳ、Ｓｎ−１〜ＳＯにそれぞれ電気的に連結するように構成される。パスゲート回路１７００は、図２に示されたように、複数個のスイッチトランジスタＳＴ、ＷＴｎ−１〜ＷＴ０、ＧＴで構成される。スイッチトランジスタＳＴ、ＷＴｎ−１〜ＷＴ０、ＧＴのゲートは、ブロックワードラインＢＬＫＷＬに共通に連結されている。ブロックワードラインＢＬＫＷＬが活性化される時、ストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、ワードラインＷＬｎ−１〜ＷＬ０は、対応するスイッチトランジスタＳＴ、ＧＴ、ＷＴｎ−１〜ＷＴ０を通じて信号ラインＳＳ、ＧＳ、Ｓｎ−１〜ＳＯにそれぞれ電気的に連結される。スイッチトランジスタＳＴ、ＧＴ、ＷＴｎ−１〜ＷＴ０は、高電圧ＶＰＰに耐えることができる高電圧トランジスタで構成される。

ブロックワードライン電圧発生回路１８００は、制御ロジック１６００によって制御され、プログラム動作の時に、高電圧発生回路１５０からの高電圧ＶＰＰ及びワードライン電圧発生ブロック１４００からの電圧（例えば、Ｖｒｅａｄ、Ｖｐａｓｓ）に応じてブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}を発生する。ブロックワードライン電圧発生回路１８００は、パス電圧イネーブル区間Ｖｐａｓｓ＿ＥＮではパス電圧Ｖｐａｓｓがワードラインに段階的に伝達されるようにブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}を発生し、プログラム電圧イネーブル区間Ｖｐｇｍ＿ＥＮではプログラム電圧Ｖｐｇｍがワードラインに段階的に伝達されるようにブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}を発生する。すなわち、ブロックワードラインＢＬＫＷＬの電圧は、パス電圧イネーブル区間Ｖｐａｓｓ＿ＥＮとプログラム電圧イネーブル区間Ｖｐｇｍ＿ＥＮでそれぞれ段階的に増加する。パス電圧／プログラム電圧は、急な傾斜で増加しながらワードラインに供給されるのではなく、緩い傾斜で増加しながらワードラインに供給される。これは、隣接したワードライン間、及び、ストリング選択ラインＳＳＬとワードラインＷＬｎ−１との間で生じるカップリング現像を減少させる。

第１デコーディング及び駆動ブロック１９００は、制御ロジック１６００によって制御され、第１ドライバ１９０１（図１には“ＳＳ＿ＤＲＶ”として表記する）、第２ドライバ１９０２（図１には“ＷＬ＿ＤＲＶ”として表記する）、及び第３ドライバ１９０３（図１には“ＧＳ＿ＤＲＶ”として表記する）を含む。第１ドライバ１９０１は、ストリング選択ライン電圧Ｖａが供給され、プログラム動作の時に、信号ラインＳＳを入力された電圧Ｖａで駆動する。第３ドライバ１９０３は、プログラム動作の時に、信号ラインＧＳを接地電圧で駆動する。第１及び第２ドライバ１９０１、１９０２は、検証読み出し動作の時に、信号ラインＳＳ、ＧＳを読み出し電圧Ｖｒｅａｄでそれぞれ駆動する。第２ドライバ１９０２は、ページアドレスＰＡをデコーディングし、デコーディング結果に応じて信号ラインＳ０〜Ｓｎ−１中の一つを選択する。第２ドライバ１９０２は、選択された信号ライン（例えば、Ｓ０）をプログラム電圧Ｖｐｇｍで駆動し、非選択の信号ラインＳ１〜Ｓｎ−１をパス電圧Ｖｐａｓｓで駆動する。具体的には、第２ドライバ１９０２は、パス電圧イネーブル区間Ｖｐａｓｓ＿ＥＮの間は、信号ラインを全てパス電圧Ｖｐａｓｓで駆動し、プログラム電圧イネーブル区間Ｖｐｇｍ＿ＥＮの間は、選択された信号ラインをプログラム電圧Ｖｐｇｍで駆動する。第２デコーディング及び駆動ブロック２０００は、ブロックアドレスＢＡをデコーディングし、そのデコーディング結果に応じてブロックワードラインＢＬＫＷＬをブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}で駆動する。前記のように、ブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}は、プログラム区間で定まった傾斜を有するように段階的に増加する。これはパスゲート回路１７００を通じてワードラインＷＬ０〜ＷＬｎ−１が段階的にパス電圧Ｖｐａｓｓ／プログラム電圧Ｖｐｇｍで駆動されるようにする。

前記のように、信号ライン間（例えば、ストリング選択ラインとワードラインとの間、またはワードライン間)に生じるカップリング現像を減少／抑制させるために、プログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓをそれぞれ制御するのではなく、ブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}のみを制御してプログラム／パス電圧の傾斜を調節することが可能である。

図３は図１に図示したブロックワードライン電圧発生回路を示す回路図である。

図３を参照すると、本発明の望ましい実施形態のブロックワードライン電圧発生回路１８００は、高電圧ＶＰＰ、パス電圧Ｖｐａｓｓ、及び、読み出し電圧Ｖｒｅａｄが供給され、制御信号ＤＩＳ、ＲＡＭＰＥＲ＿ＥＮ１〜ＲＡＭＰＥＲ＿ＥＮ６に応じてブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}を発生する。制御信号ＤＩＳ、ＲＡＭＰＥＲ＿ＥＮ１〜ＲＡＭＰＥＲ＿ＥＮ６は、図１の制御ロジック１６００から供給される。ブロックワードライン電圧発生回路１８００は、複数の高電圧スイッチ１８０１〜１８０６を含み、高電圧スイッチ１８０１〜１８０６には、対応する制御信号ＲＡＭＰＥＲ＿ＥＮ１〜ＲＡＭＰＥＲ＿ＥＮ６がそれぞれ印加される。また、高電圧スイッチ１８０１〜１８０６は、図１の高電圧発生回路１５００が提供する高電圧ＶＰＰが供給される。高電圧スイッチは、対応する制御信号が活性化される時に、高電圧ＶＰＰを有するスイッチイネーブル信号を出力する。例えば、高電圧スイッチ１８０１は、制御信号ＲＡＭＰＥＲ＿ＥＮ１の活性化に応じて高電圧ＶＰＰを有するスイッチイネーブル信号ＳＷ＿ＥＮ１を出力し、高電圧スイッチ１８０２は、制御信号ＲＡＭＰＥＲ＿ＥＮ２の活性化に応じて高電圧ＶＰＰを有するスイッチイネーブル信号ＳＷ＿ＥＮ２を出力する。

図３に示したように、ブロックワードライン電圧発生回路１８００は、複数のＮＭＯＳトランジスタＤＴ１〜ＤＴ７、ＳＷＴ１〜ＳＷＴ５をさらに含む。ＮＭＯＳトランジスタＤＴ１、ＳＷＴ１は、ブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}を出力するための出力端子１８１１と読み出し電圧Ｖｒｅａｄとの間に直列に連結されている。ＮＭＯＳトランジスタＤＴ１のゲートは、読み出し電圧Ｖｒｅａｄが入力されるように連結され、ＮＭＯＳトランジスタＳＷＴ１のゲートは、高電圧スイッチ１８０１の出力信号、すなわち、スイッチイネーブル信号ＳＷ＿ＥＮ１が入力されるように連結されている。ＮＭＯＳトランジスタＤＴ２、ＳＷＴ２は、パス電圧Ｖｐａｓｓと出力端子１８１１との間に直列に連結されている。ＮＭＯＳトランジスタＤＴ２のゲートは、パス電圧Ｖｐａｓｓが入力されるように連結され、ＮＭＯＳトランジスタＳＷＴ２のゲートは、高電圧スイッチ１８０２の出力信号、すなわち、スイッチイネーブル信号ＳＷ＿ＥＮ２が入力されるように連結されている。ダイオード連結されたトランジスタＤＴ１は、読み出し電圧Ｖｒｅａｄを降下させて降下電圧（例えば、Ｖ１）を発生する回路を構成し、ダイオード連結されたトランジスタＤＴ２は、パス電圧Ｖｐａｓｓを降下させて降下電圧（例えば、Ｖ２）を発生する回路を構成する。

ＮＭＯＳトランジスタＤＴ３、ＤＴ４、ＤＴ５、ＤＴ６、ＤＴ７は、高電圧ＶＰＰとＮＭＯＳトランジスタＳＷＴ３との間に直列に連結されている。ＮＭＯＳトランジスタＤＴ３〜ＤＴ７のゲートは、ダイオードとして動作するように連結されている。ダイオード連結されたトランジスタＤＴ３〜ＤＴ７は、高電圧ＶＰＰを降下させて複数の降下電圧（例えば、Ｖ３、Ｖ４、Ｖ５）を発生する回路を構成する。ＮＭＯＳトランジスタＳＷＴ３は、ＮＭＯＳトランジスタＤＴ７のソースと出力端子１８１１との間に連結され、高電圧スイッチ１８０３からのスイッチイネーブル信号ＳＷ＿ＥＮ３によって制御される。ＮＭＯＳトランジスタＳＷＴ４は、ＮＭＯＳトランジスタＤＴ６のソースと出力端子１８１１との間に連結され、高電圧スイッチ１８０４からのスイッチイネーブル信号ＳＷ＿ＥＮ４によって制御される。ＮＭＯＳトランジスタＳＷＴ５は、ＮＭＯＳトランジスタＤＴ４のソースと出力端子１８１１との間に連結され、高電圧スイッチ１８０５からのスイッチイネーブル信号ＳＷ＿ＥＮ５によって制御される。

ブロックワードライン電圧発生回路１８００は、出力端子１８１１に連結された放電部１８１０をさらに含み、放電部１８１０は、制御信号ＤＩＳに応じて出力端子１８１１を電源電圧に放電する。放電部１８１０は、ＰＭＯＳトランジスタＭ０、Ｍ１、Ｍ２、ＮＭＯＳトランジスタＭ３、Ｍ４、Ｍ５、及びインバータＩ０で構成され、図示したように連結されている。

図３において、トランジスタＤＴ１〜ＤＴ７、ＳＷＴ１〜ＳＷＴ５、Ｍ４、Ｍ５は、高電圧ＶＰＰを耐えることができる高電圧トランジスタで構成される。

図４は、本発明の望ましい実施形態のフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。以下、本発明の望ましい実施形態のフラッシュメモリ装置のプログラム動作を参照図面に基づいて詳細に説明する。

フラッシュメモリ装置のプログラム動作は、プログラムすべきデータがページバッファ回路１２００にロードされた後、プログラムループの繰り返しによって実行される。プログラムすべきデータがロードされる間に、制御ロジック１６００は、高電圧ＶＰＰを準備するように高電圧発生回路１５００を制御する。また、制御ロジック１６００は、パス電圧Ｖｐａｓｓ、プログラム電圧Ｖｐｇｍ、読み出し電圧Ｖｒｅａｄ、及びストリング選択ライン電圧Ｖａを準備するように、ワードライン電圧発生ブロック１４００を制御する。プログラムすべきデータがページバッファ回路１２００に全てロードされると、ビットラインがそれらのロードされたデータに応じて、ビットラインバイアス電圧として、電源電圧または接地電圧に設定される。このような動作がなされる区間を“ビットラインセットアップ／ダンプ区間”（図４では、ＢＬ＿Ｓｅｔｕｐ／Ｄｕｍｐ）と呼ぶことにする。ビットラインセットアップ／ダンプ区間の間、図４に示したように、第２デコーディング及び駆動ブロック１９００の第２ドライバ１９０２は、パス電圧発生器１４０３から提供されるパス電圧Ｖｐａｓｓで信号ラインＳ０〜Ｓｎ−１を駆動する。この時、第１ドライバ１９０１は信号ラインＳＳをストリング選択ライン電圧Ｖａで駆動し、第３ドライバ１９０３は信号ラインＧＳを接地電圧で駆動する。ブロックワードラインＢＬＫＷＬがローレベルに維持されるので、パスゲート回路１７００のＮＭＯＳトランジスタＳＴ、ＧＴ、ＷＴ０〜ＷＴｎ−１は、全てターンオフされる。すなわち、信号ラインＳＳ、ＧＳ、ＳＯ〜Ｓｎ−１は、選択ラインＳＳＬ、ＧＳＬ及びワードラインＷＬ０〜ＷＬｎ−１と電気的に連結されない。ビットラインが要求される電圧に設定されると、選択されたワードラインがプログラム電圧Ｖｐｇｍに駆動される一方に、非選択のワードラインはパス電圧Ｖｐａｓｓに駆動される。より具体的に説明すれば、次のとおりである。

ビットラインセットアップ／ダンプ区間が終わると、制御ロジック１６００は、制御信号ＤＩＳをローに非活性化させ、制御信号ＲＡＭＰＥＲ＿ＥＮ１をハイに活性化させる。制御信号ＲＡＭＰＥＲ＿ＥＮ１がハイに活性化されることによって、ブロックワードライン電圧発生回路１８００の高電圧スイッチ１８０１は、高電圧ＶＰＰを有するスイッチイネーブル信号ＳＷ＿ＥＮ１を出力する。これは、Ｖｒｅａｄ−Ｖｔｈ（Ｖｔｈ：ＤＴ１の閾値電圧）の電圧Ｖ１（例えば、３．５Ｖ）がＮＭＯＳトランジスタＳＷＴ１を通じて出力端子１８１１に出力されるようにする。すなわち、ブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}は、電圧Ｖ１（＝Ｖｒｅａｄ−Ｖｔｈ）になる。第２デコーディング及び駆動ブロック２０００は、ブロックアドレスＢＡに応じてブロックワードラインＢＬＫＷＬを電圧Ｖ１（＝Ｖｒｅａｄ−Ｖｔｈ）であるブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}で駆動する。所定時間（例えば、約１μs）後に、図４に示したように、制御ロジック１６００は、制御信号ＲＡＭＰＥＲ＿ＥＮ２をハイに活性化させる。制御信号ＲＡＭＰＥＲ＿ＥＮ２がハイに活性化されることによって、ブロックワードライン電圧発生回路１８００の高電圧スイッチ１８０２は、高電圧ＶＰＰを有するスイッチイネーブル信号ＳＷ＿ＥＮ２を出力する。これは、電圧Ｖ２（＝Ｖｐａｓｓ−Ｖｔｈ（Ｖｔｈ：ＤＴ２の閾値電圧））、例えば、６．５ＶがＮＭＯＳトランジスタＳＷＴ２を通じて出力端子１８１１に出力されるようにする。これは、ブロックワードラインＢＬＫＷＬが電圧Ｖ２（＝Ｖｐａｓｓ−Ｖｔｈ）であるブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}で駆動されるようにする。所定時間（例えば、約１μs）後に、制御ロジック１６００は、制御信号ＲＡＭＰＥＲ＿ＥＮ３をハイに活性化させる。制御信号ＲＡＭＰＥＲ＿ＥＮ３がハイに活性化されることによって、ブロックワードライン電圧発生回路１８００の高電圧スイッチ１８０３は、高電圧ＶＰＰを有するスイッチイネーブル信号ＳＷ＿ＥＮ３を出力する。これは、電圧Ｖ３（＝ＶＰＰ−５Ｖｔｈ（Ｖｔｈ：ＤＴ３〜ＤＴ４の閾値電圧））、例えば、１３ＶがＮＭＯＳトランジスタＳＷＴ３を通じて出力端子１８１１に出力されるようにする。これは、ブロックワードラインＢＬＫＷＬが電圧Ｖ３（＝ＶＰＰ−５Ｖｔｈ）であるブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}で駆動されるようにする。

前記の説明によれば、パス電圧イネーブル区間Ｖｐａｓｓ＿ＥＮの間に、制御信号ＲＡＭＰＥＲ＿ＥＮ１、ＲＡＭＰＥＲ＿ＥＮ２、ＲＡＭＰＥＲ＿ＥＮ３が順に活性化されることによって、ブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}は、信号ラインＳ０〜Ｓｎ−１上のパス電圧Ｖｐａｓｓが電圧降下なしにパスゲート回路１７００のＮＭＯＳトランジスタＷＴ０〜ＷＴｎ−１を通じてワードラインＷＬ０〜ＷＬｎ−１に供給されるように、段階的に電圧Ｖ３（＝ＶＰＰ−５Ｖｔｈ）まで増加する。ここで、Ｖ３電圧（例えば、約１３Ｖ）はパス電圧Ｖｐａｓｓ（例えば、約１０Ｖ）より高い。ワードラインＷＬ０〜ＷＬｎ−１がパス電圧Ｖｐａｓｓで駆動され、ストリング選択ラインＳＳＬがＶａ（例えば、１．３Ｖの電圧で駆動されることによって、電源電圧を有するビットラインに連結されたＮＡＮＤストリングのチャンネルはＶａ−Ｖｔｈ（Ｖｔｈ：ＳＳＴの閾値電圧）の電圧に充電される。この状態で、ストリング選択トランジスタＳＳＴはシャットオフされる。すなわち、ＮＡＮＤストリングのチャンネルはフローティング状態になる。一方、接地電圧を有するビットラインに連結されたＮＡＮＤストリングのチャンネルは０Ｖになる。

ストリング選択ラインＳＳＬにすぐ隣接したワードラインＷＬｎ−１が段階的に増加するパス電圧Ｖｐａｓｓで駆動されるので、ストリング選択ラインＳＳＬとワードラインＷＬｎ−１との間のカップリングが減少する。これはパス電圧Ｖｐａｓｓが供給される時に生じるカップリングによるストリング選択ラインＳＳＬの電圧増加が抑制されることを意味する。

ワードラインＷＬ０〜ＷＬｎ−１がパス電圧Ｖｐａｓｓで駆動された後に、第１デコーディング及び駆動ブロック１９００の第２ドライバ１９０２は、ページアドレスＰＡに対応するワードライン（例えば、ＷＬｎ−１）をプログラム電圧発生器１４０２からのプログラム電圧Ｖｐｇｍで駆動する。この時、ブロックワードラインＢＬＫＷＬは、ブロックワードライン電圧発生回路１８００から出力される電圧Ｖ３（＝ＶＰＰ−５Ｖｔｈ）で駆動される。所定時間（例えば、約１μs）後に、制御ロジック１６００は、制御信号ＲＡＭＰＥＲ＿ＥＮ４をハイに活性化させる。制御信号ＲＡＭＰＥＲ＿ＥＮ４がハイに活性化されることによって、ブロックワードライン電圧発生回路１８００の高電圧スイッチ１８０４は、高電圧ＶＰＰを有するスイッチイネーブル信号ＳＷ＿ＥＮ４を出力する。これは、ＶＰＰ−４Ｖｔｈである電圧Ｖ４（例えば、１５Ｖ）がＮＭＯＳトランジスタＳＷＴ４を通じて出力端子１８１１に出力されるようにする。これは、ブロックワードラインＢＬＫＷＬが電圧Ｖ４（＝ＶＰＰ−４Ｖｔｈ）であるブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}で駆動されるようにする。前記の説明と同様に、制御ロジック１６００は、制御信号ＲＡＭＰＥＲ＿ＥＮ５、ＲＡＭＰＥＲ＿ＥＮ６を順に活性化させる。最終的に、制御信号ＲＡＭＰＥＲ＿ＥＮ６が活性化されることによって、高電圧スイッチ１８０６は、出力端子１８１１に高電圧ＶＰＰを出力する。すなわち、ブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}は高電圧ＶＰＰになる。ブロックワードラインＢＬＫＷＬが高電圧ＶＰＰであるブロックワードライン電圧Ｖ_{ＢＬＫＷＬ}で駆動されることによって、選択されたワードラインＷＬｎ−１は、第２ドライバ１９０２を通じてプログラム電圧Ｖｐｇｍで充分に駆動される。このようなバイアス条件によれば、選択されたワードラインＷＬｎ−１のメモリセルはプログラムされ始める。

ストリング選択ラインＳＳＬにすぐ隣接した選択されたワードラインＷＬｎ−１が段階的に増加するプログラム電圧Ｖｐｇｍで駆動されるので、ストリング選択ラインＳＳＬとワードラインＷＬｎ−１との間のカップリングが減少する。これはプログラム電圧Ｖｐｇｍが供給される時に生じるカップリングによるストリング選択ラインＳＳＬの電圧増加が抑制されることを意味する。さらに、選択されたワードラインＷＬｎ−１が段階的に増加するプログラム電圧Ｖｐｇｍで駆動されることによって、選択されたワードラインに隣接したワードラインの電圧増加も抑制される。これは非選択のワードラインのメモリセルがソフトプログラムされないようにする。

いったんプログラム電圧イネーブル区間Ｖｐｇｍ＿ＥＮが終了されると、ワードラインＷＬ０〜ＷＬｎ−１に印加されたプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓが放電される。以後、選択されたワードラインＷＬｎ−１のメモリセルのデータビットを読み出すための検証読み出し動作が実行され、読み出されたデータビットがプログラムパスデータであるか否かを判別するための列スキャン動作が実行される。もし、読み出されたデータビットのうちの一つでもプログラムフェイルデータである場合には、プログラムループ（ビットラインセットアップ／ダンプ動作、パス電圧イネーブル動作、プログラム電圧イネーブル動作、放電動作、検証読み出し動作、及び列スキャン動作を含み）が定まった回数内で前記の説明と同一の方式で繰り返される。

前記のように、ブロックワードラインＢＬＫＷＬに印加される電圧の傾斜を段階的に制御することによってワードライン間、及び、ストリング選択ラインＳＳＬとワードライン（例えば、ＷＬｎ−１）との間に生じるカップリング現像を抑制するのが可能である。このワードラインイネーブル方法によれば、ブロックワードライン電圧の傾斜を制御することによってプログラム禁止フェイル現像だけでなくソフトプログラム現像を抑制することができる。

プログラム電圧イネーブル区間で選択されたワードラインには、プログラム電圧Ｖｐｇｍが印加される。選択されたワードラインにおいて、各メモリセルの制御ゲート電圧がプログラム電圧に設定されるのに必要な時間は、第１デコーディング及び駆動ブロック１９００からの離隔距離によって異なる。すなわち、第１デコーディング及び駆動ブロック１９００の近くに位置するセルの制御ゲート電圧がプログラム電圧に設定されるのにかかる時間（図５で“Ａ”として表記する）は第１デコーディング及び駆動ブロック１９００から遠く位置したセルの制御ゲート電圧がプログラム電圧に設定されるのにかかる時間（図５で“Ｂ”として表記する）より短い。これは、第１デコーディング及び駆動ブロック１９００の遠くに位置するセルの制御ゲートローディングが第１デコーディング及び駆動ブロック１９００に近く位置したセルの制御ゲートローディングより大きいからである。

第１デコーディング及び駆動ブロック１９００の遠くに位置するセルにおいて、プログラム電圧が印加される時間が第１デコーディング及び駆動ブロック１９００の近くに位置するセルと比べると相対的に短い。これは第１デコーディング及び駆動ブロック１９００の離隔距離差によって閾値電圧分布が所望する閾値電圧分布より広がることを意味する。そのため、第１デコーディング及び駆動ブロック１９００の遠くに位置するメモリセルを目標閾値電圧までプログラムするのに必要な時間が増加するようになる。すなわち、プログラム時間が増加するようになる。第１デコーディング及び駆動ブロック１９００の遠くに位置するセルをプログラムするのに必要な時間が長くなることによって、第１デコーディング及び駆動ブロック１９００の近くに位置するセルは、プログラム電圧ストレスを相対的により多く受けるようになる。

しかし、本発明の望ましい実施形態のワードラインイネーブル方法によれば、段階的に増加するようにブロックワードライン電圧が制御される場合、図５に示されたように、第２デコーディング及び駆動ブロック１９００の近くに位置するセルの制御ゲート電圧がプログラム電圧に設定されるのにかかる時間は△ｔ１程度変化する一方で、第２デコーディング及び駆動ブロック１９００の遠くに位置するセルの制御ゲート電圧がプログラム電圧に設定されるのにかかる時間は△ｔ２程度変化する。△ｔ１時間が△ｔ２時間より大きいので、第２デコーディング及び駆動ブロック１９００の近くに位置するセルに加えられるプログラム電圧ストレスが減少される。

本発明の範囲または技術的思想を逸脱せずに本発明の構造が多様に修正または変更されることができることはこの分野に熟練されたものに自明である。前記の内容を考慮して、もし本発明の修正及び変更が請求項及び同等物の範囲に属したら、本発明がこの発明の変更及び修正を含むことと思う。

本発明の望ましい実施形態のフラッシュメモリ装置を示すブロック図である。 図１に示されたメモリセルアレイ及びパスゲート回路を示す回路図である。 図１に示されたブロックワードライン電圧発生回路を示す回路図である。 本発明の望ましい実施形態のフラッシュメモリ装置のプログラム動作を説明するためのタイミング図である。 本発明の望ましい実施形態のフラッシュメモリ装置のワードラインイネーブル方法による選択されたワードラインの電圧変化を示す図面である。

符号の説明

１０００ フラッシュメモリ装置
１１００ メモリセルアレイ
１２００ ページバッファ回路
１３００ 列ゲート及びデータ入出力回路
１４００ ワードライン電圧発生ブロック
１５００ 高電圧発生回路
１６００ 制御ロジック
１７００ パスゲート回路
１８００ ブロックワードライン電圧発生回路
１９００、２０００ デコーディング及び駆動ブロック

Claims (18)

1. ＮＡＮＤ型フラッシュメモリ装置のワードラインイネーブル方法において、
   選択されたワードラインに対応する信号ラインをワードライン電圧で駆動する段階と、
   プログラム実行区間の間に前記選択されたワードラインと前記信号ラインとの間に連結されたスイッチトランジスタのゲート電圧を段階的に増加させる段階とを含み、
   前記プログラム実行区間はパス電圧イネーブル区間とプログラム電圧イネーブル区間とをさらに含み、
   前記ゲート電圧を段階的に増加させる段階は、
   前記パス電圧イネーブル区間の間、前記ワードライン電圧としてパス電圧が前記選択されたワードラインに伝達されるように前記スイッチトランジスタのゲート電圧を前記パス電圧より高い第１電圧まで段階的に増加させる段階と、
   前記プログラム電圧イネーブル区間の間、前記ワードライン電圧としてプログラム電圧が前記選択されたワードラインに伝達されるように前記スイッチトランジスタのゲート電圧を前記プログラム電圧より高い第２電圧まで段階的に増加させる段階とを含むことを特徴とするワードラインイネーブル方法。
2. 前記ワードライン電圧はパス電圧とプログラム電圧のうちのいずれか一つを含むことを特徴とする請求項１に記載のワードラインイネーブル方法。
3. 前記スイッチトランジスタはブロック選択トランジスタであることを特徴とする請求項１に記載のワードラインイネーブル方法。
4. 前記第１電圧は前記パス電圧より高く、前記第２電圧は前記プログラム電圧より高いことを特徴とする請求項１に記載のワードラインイネーブル方法。
5. 前記ゲート電圧はブロックワードライン電圧であることを特徴とする請求項１に記載のワードラインイネーブル方法。
6. ＮＡＮＤ型フラッシュメモリ装置のワードラインイネーブル方法において、
   ワードライン電圧より高い高電圧を発生する段階と、
   選択されたワードラインに対応する信号ラインを前記ワードライン電圧で駆動する段階と、
   プログラム実行区間の間に前記高電圧に応じて段階的に増加するブロックワードライン電圧を発生する段階と、
   前記段階的に増加するブロックワードライン電圧に応答して前記選択されたワードラインを前記信号ラインのワードライン電圧で駆動する段階と、を含み、
   前記プログラム実行区間はパス電圧イネーブル区間とプログラム電圧イネーブル区間とをさらに含み、
   前記ブロックワードライン電圧を段階的に増加させる段階は、
   前記パス電圧イネーブル区間の間、前記ブロックワードライン電圧としてパス電圧が前記選択されたワードラインに対応する信号ラインに伝達されるようにスイッチトランジスタのゲート電圧を前記パス電圧より高い第１電圧まで段階的に増加させる段階と、
   前記プログラム電圧イネーブル区間の間、前記ブロックワードライン電圧としてプログラム電圧が前記選択されたワードラインに対応する信号ラインに伝達されるようにスイッチトランジスタのゲート電圧を前記プログラム電圧より高い第２電圧まで段階的に増加させる段階とを含むことを特徴とするワードラインイネーブル方法。
7. 非選択のワードラインにそれぞれ対応する信号ラインを前記ワードライン電圧で駆動する段階をさらに含むことを特徴とする請求項６に記載のワードラインイネーブル方法。
8. 前記ワードライン電圧はパス電圧を含むことを特徴とする請求項７に記載のワードラインイネーブル方法。
9. 前記パス電圧イネーブル区間の間、前記選択されたワードライン及び非選択のワードラインにそれぞれ対応する信号ラインは前記ワードライン電圧としてパス電圧で駆動されることを特徴とする請求項６に記載のワードラインイネーブル方法。
10. 前記パス電圧イネーブル区間の間、前記ブロックワードライン電圧は前記パス電圧が前記選択されたワードライン及び前記非選択のワードラインに伝達されるように前記パス電圧より高い電圧まで段階的に増加することを特徴とする請求項９に記載のワードラインイネーブル方法。
11. 前記プログラム電圧イネーブル区間の間、前記選択されたワードラインに対応する信号ラインは前記ワードライン電圧としてプログラム電圧で駆動されることを特徴とする請求項６に記載のワードラインイネーブル方法。
12. 前記プログラム電圧イネーブル区間の間、前記ブロックワードライン電圧は前記プログラム電圧が前記選択されたワードラインに伝達されるように前記プログラム電圧より高い電圧まで段階的に増加することを特徴とする請求項１１に記載のワードラインイネーブル方法。
13. 前記選択されたワードラインに対応する信号ラインはビットラインセットアップ／ダンプ区間の間に前記ワードライン電圧で駆動されることを特徴とする請求項６に記載のワードラインイネーブル方法。
14. ワードライン及びビットラインに配列されたメモリセルを具備したメモリブロックと、
    前記ワードラインに対応する信号ラインをワードライン電圧で駆動する第１デコーディング及び駆動ブロックと、
    高電圧が入力され、プログラム実行区間の間に段階的に増加するようにブロックワードライン電圧を発生するブロックワードライン電圧発生回路と、
    前記ブロックワードライン電圧でブロックワードラインを駆動する第２デコーディング及び駆動ブロックと、
    前記ブロックワードライン上の電圧に応答して前記信号ラインを前記対応するワードラインにそれぞれ連結するパスゲート回路と、を含み、
    前記プログラム実行区間はパス電圧イネーブル区間とプログラム電圧イネーブル区間とを含み、
    前記パス電圧イネーブル区間の間、前記ブロックワードライン電圧発生回路はパス電圧より高い電圧まで段階的に増加するように前記ブロックワードライン電圧を発生し、その後の前記プログラム電圧イネーブル区間の間、前記ブロックワードライン電圧発生回路はプログラム電圧より高い電圧まで段階的に増加するように前記ブロックワードライン電圧を発生することを特徴とするＮＡＮＤ型フラッシュメモリ装置。
15. 前記第１デコーディング及び駆動ブロックはビットラインセットアップ／ダンプ区間と前記パス電圧イネーブル区間の間に前記信号ラインをパス電圧で駆動することを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ装置。
16. 前記第１デコーディング及び駆動ブロックは前記プログラム電圧イネーブル区間の間にページアドレスによって選択された信号ラインをプログラム電圧で駆動することを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ装置。
17. 前記ワードライン電圧はプログラム電圧とパス電圧とを含むことを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ装置。
18. 前記ブロックワードライン電圧発生回路は前記高電圧、パス電圧、読み出し電圧が供給され、段階的に増加するブロックワードライン電圧を発生することを特徴とする請求項１４に記載のＮＡＮＤ型フラッシュメモリ装置。

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