KR100225758B1 - 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치 - Google Patents

Abstract

본 발명에 따른 전기적으로 소거가능하고 프로그램가능한 불휘발성 메모리 장치는, 해당 메모리 블럭의 라커블 셀 트랜지스터들의 컨트롤 게이트들이 워드 라인들에 각각 페이지 단위로 연결된 메모리 셀 트랜지스터들의 컨트롤 게이트들과 직접 연결되지 않는 블럭 구조를 가진다. 메모리 셀 트랜지스터들의 컨트롤 게이트들과 라커블 셀 트랜지스터들의 컨트롤 게이트들은 각각 패스 게이트들을 통하여 외부 신호들에 각각 연결된다. 이런 메모리 블럭에서, 선택된 라커블 셀의 정보를 소거하기 위해서는, 해당 라커블 셀 트랜지스터의 컨트롤 게이트로 그라운드 전압이 인가되게 하고 상기 해당 라커블 셀 트랜지스터의 벌크로는 소거 전압이 인가되도록 하는 반면, 선택된 페이지의 메모리 셀 트랜지스터들의 컨트롤 게이트들은 플로팅 상태가 되도록 한다. 이로써, 선택된 페이지의 메모리 셀들의 데이터는 소거되지 않는다. 또한, 선택된 라커블 셀을 프로그램하기 위해서는, 해당 라커블 셀 트랜지스터의 컨트롤 게이트로 프로그램 전압이 인가되도록 하고 라커블 비트 라인에 그라운드 전압이 인가되도록 하는 반면, 선택된 페이지의 메모리 셀 트랜지스터들의 컨트트 게이트들로는 그라운드 전압이 인가되도록 한다. 이로써, 선택된 페이지의 메모리 셀들은 프로그램되지 않는다.

Description

라커블 셀들을 가지는 불휘발성 반도체 메모리 장치(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE WITH LOCKABLE CELLS)

본 발명은 불휘발성 반도체 메모리 장치(nonvolatile semiconductor memory device)에 관한 것으로, 더 구체적으로는 라커블 셀들(lockable cells)을 가지는 EEPROM (electrically erasable and programmable read-only memory) 장치에 관한 것이다.

잘 알려져 있는 바와 같이, 불휘발성 반도체 메모리 장치의 가장 큰 장점은 전원 전압의 공급이 차단되더라도 기입된 데이터(writed data)의 손실이 발생되지 않는다는 것이다. 전기적으로 소거가능하고 프로그램가능한 불휘발성 반도체 메모리 장치 즉, EEPROM에서, 프로그램된 특정 셀들의 데이터는, 그에 대한 소거 동작이 수행되지 않는 한, 지속적으로 보존되어야 한다.

EEPROM의 프로그래밍 모드(programming mode) 동안, 사용자가 특정 메모리 셀에 기입된(또는 프로그램된) 데이터가 소거되지 않도록 그것을 보호하고자 희망하는 경우가 적지않게 발생한다. 예를 들면, 소거 동작의 수행이 없음에도 불구하고, 전원 전압 레벨의 급격한 변화 혹은 외부의 노이즈 등으로 인해, 상기 메모리 장치가 오동작하게 됨으로써 프로그램된 데이터가 파괴되는 즉, 소거되는 일이 종종 발생한다. 따라서, 메모리 장치의 오동작으로 인해 데이터가 파괴되지 않도록 미연에 방지하는 것이 필요하다. 이를 위해, 최근의 EEPROM은 선택된 메모리 셀의 데이터가 파괴되는 것을 방지하기 위한 소거 락(erase lock) 기능을 가지고 있다.

종래의 소거 락 기술에서는, 메모리 셀 어레이의 워드 라인들에 각각 대응하도록 라커블 셀들(lockable cells)을 배치하고, 해당 워드 라인에 컨트롤 게이트들(control gates)이 연결된 메모리 셀 트랜지스터들 즉, 페이지(page)를 하나의 단위로 하여, 해당 페이지에 연결된 라커블 셀이 소거 락 정보(erase lock information) 또는 소거 언락 정보(erase unlock information)를 갖도록 했다.

도 1에는, 종래 기술에 따른 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치 내에서 하나의 메모리 블럭 및 그 주변 회로들의 구성이 개략적으로 도시되어 있다. 도 1을 참조하면, 비트 라인들(bit lines)(BL1∼BLn) 중에서 대응되는 하나에 드레인이 연결되는 제 1 선택 트랜지스터(selection transistor)(MS1)와, 공통 소오스 라인(common source line)에 소오스가 연결되는 제 2 선택 트랜지스터(MS2)와, 상기 제 1 선택 트랜지스터(MS1)의 소오스와 제 2 선택 트랜지스터(MS2)의 드레인 사이에 채널들이 직렬로 연결되고 각각이 컨트롤 게이트(control gate)와 플로팅 게이트(floating gate)를 가지는 복수개의 NAND 셀 트랜지스터들(MC1∼MC8)이 하나의 스트링(string)을 구성하고 있으며, 하나의 스트링은 하나의 비트 라인에 대응된다. 나아가, 복수개의 비트 라인들에 각각 병렬로 배치되는 복수개의 스트링들이 메모리 셀 어레이 부(1)를 구성하고 있다. 이 메모리 셀 어레이 부(1)의 일 측에는 해당 비트 라인(LBL)에 채널들이 직렬로 연결되는 한 스트링의 트랜지스터들(MLS1, MLC1∼MLC8, MLS2)로 이루어지는 라커블 셀 부(2)가 배치된다. 라커블 셀 부(2)의 선택 트랜지스터들(MLS1, MLS2) 및 라커블 셀 트랜지스터들(MLC1∼MLC8)의 게이트들은 대응되는 메모리 셀 어레이 부(1)의 트랜지스터들의 게이트들과 함께 선택 라인들(SSL, GSL) 및 워드 라인들(WL1∼WL8)에 각각 연결된다. 바꾸어 말하면, 하나의 페이지를 이루는 메모리 셀 트랜지스터들의 컨트롤 게이트들과 이들에 대응되는 라커블 셀 트랜지스터의 컨트롤 게이트로는 동일한 제어 신호가 제공된다.

위와 같은 메모리 셀 어레이 부(1) 및 라커블 셀 부(2)를 가지는 EEPROM에서, 소거 락 동작이 수행되는 과정을 간단히 설명하면 다음과 같다. 먼저, 외부로부터 입출력 버퍼(3)를 통하여 프로그램할 어드레스와 프로그램 명령이 입력되면, 명령 제어 회로(4)는 락 제어 회로(5)를 구동시킨다. 락 제어 회로(5)는 제어 회로(6)를 구동하고, 제어 회로(6)는 전압 제어 회로(7)를 구동한다. 이로써, 비선택된 워드 라인들 각각에는 독출 전압(Vread)이 인가되어 감지(sensing) 동작이 수행된다. 이 감지 동작에 의해, 비선택된 워드 라인들(또는 비선택된 페이지들)에 연결된 메모리 셀 트랜지스터들의 상태들 및 선택된 워드 라인에 연결된 라커블 셀의 상태가 페이지 버퍼들(page buffers)(8a, 8b) 및 감지 버퍼(sensing buffer)(9)에 각각 저장된다. 이후, 락 제어 회로(5)는 감지 버퍼(7)를 통하여 선택된 워드 라인에 연결된 해당 라커블 셀의 정보를 독출한다. 여기서, 락된(locked) 라커블 셀의 상태를 오프 셀(off-cell) 상태(즉, 프로그램된 상태)라 칭하고, 언락된(unlocked) 라커블 셀의 상태를 온 셀(on-cell) 상태(즉, 소거된 상태)라고 칭할 때, 선택된 락커블 셀이 오프 셀 상태에 있으면 락 제어 회로(5)는 해당 페이지가 소거-락된(erase-locked) 것으로 판단한다. 이와는 달리, 선택된 락커블 셀이 온 셀 상태에 있으면 해당 페이지는 소거-언락된(erase-unlocked) 상태에 있으므로 해당 페이지는 프로그램될 수 있다.

그러나, 위에 기술된 종래의 기술에서는, 프로그래밍 동작 동안에, 소거 락될 페이지를 지정하기 위해서, 먼저, 락될 페이지의 모든 셀들(메모리 셀들과 라커블 셀)의 데이터를 적절한 기억 장치들에 각각 저장한 후, 해당 셀들 모두를 소거한다. 다음, 해당 라커블 셀을 프로그램하고, 이어, 저장된 데이터를 이용하여 소거된 메모리 셀들을 다시 프로그램한다. 따라서, 이와 같은 종래의 락 지정 방식에 따르면, 해당 락커블 셀의 프로그래밍에 앞서, 해당 페이지의 모든 셀들의 데이터를 일차적으로 소거해야 하는 번거로움이 따른다. 또한, 상기 종래 기술에 따르면, 락되어 있는 페이지가 언락되도록 하기 위해서도, 해당 페이지의 모든 메모리 셀들의 데이터를 저장한 후, 모든 셀들에 대한 소거 동작을 수행하고, 이어 저장된 데이터를 이용하여 메모리 셀들 만을 프로그램한다. 이와 같은 종래의 언락 지정 방식의 경우에도, 역시 해당 페이지의 모든 셀들의 데이터를 전부 소거해야 하는 문제점이 있다.

본 발명의 목적은 전원 전압의 불균일 또는 외부 노이즈로 인해 데이터가 파괴되는 것을 방지할 수 있는 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 메모리 셀들에 독립적으로 라커블 셀의 락 및 언락을 지정할 수 있는 전기적으로 소거 및 프로그램가능한 불휘발성 반도체 메모리 장치를 제공하는 것이다.

도 1은 종래의 기술에 따른 불휘발성 반도체 메모리 내에서 하나의 메모리 블럭 및 그 주변 회로들의 구성을 보여주는 블럭도.

도 2는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 내에서 하나의 메모리 블럭 및 그 주변 회로들의 구성을 보여주는 블럭도.

도 3은 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 메모리 셀 어레이와 라커블 셀 어레이 및 그 주변 회로들의 구성들을 보여주는 블럭도.

도 4는 본 발명의 불휘발성 반도체 메모리 장치에서 선택된 페이지의 라커블 셀을 프로그램하여 락된 셀로 만드는 라커블 셀 프로그램 동작의 플로우 챠트.

도 5는 라커블 셀 프로그램 동작의 타이밍도.

도 6은 선택된 페이지의 라커블 셀을 소거하여 언락된 셀로 만드는 라커블 셀 소거 동작의 플로우 챠트.

도 7은 라커블 셀 소거 동작의 타이밍도.

도 8은 선택된 페이지의 라커블 셀 정보에 따라서 해당 페이지의 메모리 셀들을 프로그램하거나 소거하는 메모리 셀 프로그램 및 소거 동작의 플로우 차트.

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 전기적으로 소거가능하고 프로그램가능한 불휘발성 반도체 메모리 장치는: 복수 개의 워드 라인들과, 복수 개의 비트 라인들을 갖고, 데이터를 저장하기 위한 메모리 셀어레이 부와 복수 개의 라커블 워드 라인들과 라커블 비트 라인을 갖고, 상기 메모리 셀 어레이 부의 페이지들에 대한 소거 락 정보들을 저장하기 위한 복수개의 메모리 셀들을 갖는 라커블 셀 부와 상기 메모리 셀들은 상기 라커블 워드 라인들에 각각 연결되며 외부 명령 및 어드레스에 응답하여 상기 메모리 셀 어레이 부내의 상기 페이지들 중의 하나를 선택하기 위한 페이지 선택 신호들을 발생하는 수단과 상기 외부 명령 및 상기 어드레스에 응답하여, 상기 라커블 셀 부 내의 상기 메모리 셀들 중 하나를 선택하기 위한 라커블 셀 신호들을 발생하는 수단과 상기 외부 명령 및 상기 어드레스에 응답하여 상기 외부 명령 및 상기 어드레스에 응답하여, 제 1 및 제 2 선택 신호들과, 스위칭 제어 신호를 발생하는 수단과; 상기 스위칭 제어 신호에 응답하여, 상기 워드 라인들로 상기 페이지 선택 신호들을 선택적으로 전달하는 제 1 스위치 수단 및; 상기 스위칭 제어 신호에 응답하여, 상기 라커블 워드 라인들로 상기 라커블 셀 선택 신호들을 선택적으로 전달하는 제 2 스위치 수단을 포함한다.

본 발명에 따르면, 불휘발성 반도체 메모리 장치의 메모리 셀 어레이 부의 워드 라인들과 라커블 셀 부의 워드 라인들이 상호 전기적으로 분리되기 때문에, 메모리 셀 어레이 부의 데이터가 프로그램된 후, 상기 데이터를 전혀 손상시킴이 없이 해당 라커블 셀의 소거 락 정보를 소거 언락 정보로 또는 그와 반대로 각각 변환할 수 있다.

실시예

이제부터는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다. 도 2는 본 발명의 바람직한 실시예에 따른 하나의 메모리 블럭의 구성을 보여주고 있다. 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 신규한 EEPROM 장치에서는, 해당 메모리 블럭의 라커블 셀 트랜지스터들(MLC1∼MLC8)의 컨트롤 게이트들이 워드 라인들(WL1∼WL8)에 각각 페이지 단위로 연결된 메모리 셀 트랜지스터들(MC1∼MC8)의 컨트롤 게이트들과 직접 연결되지 않는다. 메모리 셀 트랜지스터들(MC1∼MC8)의 컨트롤 게이트들과 라커블 셀 트랜지스터들(MLC1∼MLC8)의 컨트롤 게이트들은 각각 패스 게이트들(13, 14)을 통하여 외부 신호들(S1∼S8, LS1∼LS8)에 각각 연결된다. 이런 메모리 블럭에서, 선택된 라커블 셀의 정보를 소거하기 위해서는, 해당 라커블 셀 트랜지스터의 컨트롤 게이트로 그라운드 전압(0V)이 인가되게 하고 상기 해당 라커블 셀 트랜지스터의 벌크(bulk)로는 소거 전압(Vers)이 인가되도록 하는 반면, 선택된 페이지의 메모리 셀 트랜지스터들의 컨트롤 게이트들은 플로팅 상태가 되도록 한다. 이로써, 선택된 페이지의 메모리 셀들의 데이터는 소거되지 않는다. 또한, 선택된 라커블 셀을 프로그램하기 위해서는, 해당 라커블 셀 트랜지스터의 컨트롤 게이트로 프로그램 전압(Vpgm)이 인가되도록 하고 라커블 비트 라인에 그라운드 전압(0V)이 인가되도록 하는 반면, 선택된 페이지의 메모리 셀 트랜지스터들의 컨트롤 게이트들로는 그라운드 전압(0V)이 인가되도록 한다. 이로써, 선택된 페이지의 메모리 셀들은 프로그램되지 않는다.

다시, 도 2를 참조하면, 하나의 스트링은 비트 라인들(BL1∼BLn) 중 대응되는 하나에 드레인이 연결되는 제 1 선택 트랜지스터(MS1)와, 동작 모드에 따라서 인가되는 전압의 크기가 가변되는 공통 소오스 라인(CSL)에 소오스가 연결되는 제 2 선택 트랜지스터(MS2)와, 상기 제 1 선택 트랜지스터(MS1)의 소오스와 제 2 선택 트랜지스터(MS2)의 드레인 사이에 채널들이 직렬로 연결되고 각각이 컨트롤 게이트와 플로팅 게이트를 가지는 복수개의 NAND 셀 트랜지스터들(MC1∼MC8)로 구성된다. 복수개의 비트 라인들(BL1∼BLn)에 각각 병렬로 배치되는 복수개의 스트링들이 메모리 셀 어레이 부(10)를 구성한다. 이 메모리 셀 어레이 부(10)의 일 측에 그것과 병렬로 하나의 스트링 즉, 라커블 선택 트랜지스터들(MLS1, MLS2) 및 라커블 셀 트랜지스터들(MLC1∼MLC8)로 이루어지는 라커블 셀 부(11)가 배치된다. 라커블 선택 트랜지스터들(MLS1, MLS2)의 게이트들은 메모리 셀 어레이 부(10)의 선택 트랜지스터들(MS1, MS2)의 게이트들과 함께 선택 라인들(CSL, GSL)에 각각 연결된다. 위와 같은 구성들을 가지는 셀 어레이 부(10) 및 라커블 셀 부(11)는 하나의 메모리 블럭을 구성하며, EEPROM 장치는 통상적으로 복수개의 메모리 블럭들을 포함한다.

각 메모리 블럭은, 해당 블럭의 로 디코더(row decoder)(12)의 출력 신호인 패스 게이트 제어 신호(PGATE)에 응답하여, 메모리 셀 어레이의 페이지를 선택하기 위한 메모리 셀 서브 디코더(memory cell sub-decoder)(도 3 참조)의 출력 신호들 즉, 페이지 선택 신호들(S1∼S8)이 해당 블럭의 셀 트랜지스터들(MC1∼MC8)에 각각 연결되도록 하는 패스 게이트(pass gate) 부(13)를 가진다. 이 패스 게이트 부(13)는 10 개의 증가형 NMOS 트랜지스터들(enhancement mode n-channel metal oxide semiconductor transisters)(MP1∼MP10)로 구성된다. 이 트랜지스터들(MP1∼MP10)의 게이트들로는 상기 패스 게이트 제어 신호(PGATE)가 인가된다. 상기 트랜지스터들(MP1∼MP10) 중 2 개의 트랜지스터들(MP1, MP10)은 상기 패스 게이트 제어 신호(PGATE)에 의해 턴-온(turn on)/턴-오프(turn off)되어서 선택적으로 로 디코더(12)로부터의 스트링 선택 신호 및 공통 소오스 선택 신호를 선택 라인들(SSL, GSL)로 각각 전달하고, 그들 중 나머지 트랜지스터들(MP2∼MP9)은 역시 상기 패스 게이트 제어 신호(PGATE)에 의해 턴-온/턴-오프되어 상기 페이지 선택 신호들(S1∼S8)을 선택적으로 메모리 셀 어레이부(10)의 워드 라인들(WL1∼WL8)로 각각 전달한다. 이와 같이, 상기 트랜지스터들(MP1∼MP10) 즉, 패스 게이트 부(13)는 스위치로서 역할한다.

또한, 각 메모리 블럭은 역시 스위치로서 작용하는 다른 하나의 패스 게이트 부(14)를 가진다. 이 패스 게이트 부(14)는, 역시 상기 패스 게이트 제어 신호(PGATE)에 응답하여, 소거 락 정보들을 저장하기 위한 라커블 메모리 셀들(MLC1∼MLC8)을 선택하기 위한 라커블 셀 서브 디코더(도 3 참조)의 출력 신호들 즉, 라커블 셀 선택 신호들(LS1∼LS8)이 해당 블럭의 라커블 셀 트랜지스터들(MLC1∼MLC8)에 각각 연결되도록 한다. 도 2에 도시된 바와 같이, 이 패스 게이트 부(14)는 8 개의 증가형 NMOS 트랜지스터들(MLP1∼MLP8)로 구성된다. 이 트랜지스터들(MLP1∼MLP8)의 채널들에 라커블 셀 트랜지스터들(MLC1∼MLC8)의 컨트롤 게이트들 즉, 라커블 셀 부(11)의 라커블 워드 라인들(LWL1∼LWL8)이 각각 연결된다. 이와 같이, 해당 블럭에서, 라커블 셀 부(11)의 워드 라인들(LWL1∼LWL8)이 메모리 셀 어레이 부(10)의 워드 라인들(WL1∼WL8)과 분리되어 존재하며, 상기 라커블 워드 라인들(LWL1∼LWL8)로는 라커블 셀 서브 디코더로부터 출력되는 라커블 셀 선택 신호들(LS1∼LS8)이 각각 전달되도록 하는 것이 본 발명의 가장 중요한 특징들 중 하나이다.

도 3은 본 발명의 바람직한 실시예에 따른 EEPROM 장치의 메모리 셀 어레이와 라커블 셀 어레이 및 그들의 주변 회로들의 구성들을 보여주는 블럭도이다. 도 3을 참조하면, EEPROM 장치는 복수개의 메모리 블럭들로 이루어지는 셀 어레이(16)를 구비하고 있다. 상기 셀 어레이(16)는 복수개의 메모리 셀 어레이 부(10)로 이루어지는 메모리 셀 어레이(17)와, 복수개의 라커블 셀 부(11)로 이루어지는 락커블 셀 어레이(18)를 포함한다. 상기 셀 어레이(16)의 일측에는 복수개의 로 디코더(12)로 이루어지는 블럭 디코더(19)가 배치되고, 그것의 타측에는 페이지 버퍼 회로(28)가 배치된다. 상기 페이지 버퍼 회로(28)는 메모리 셀 페이지 버퍼(28a)와 라커블 셀 페이지 버퍼(28b)로 구성된다. 각 페이지 버퍼(28a), (28b)는 데이터 래치(data latch) 및 감지 증폭기(sense amplifier) 회로들로 구성된다.

어드레스 버퍼 회로(20)는, 잘 알려져 있는 바와 같이, 외부로부터 제공되는 n 비트의 어드레스 신호(A0∼An)를 받아들인다. 상기 어드레스 버퍼 회로(20)는 메모리 블럭을 선택하기 위한 로 프리 디코더(row predecoder)(21)와, 선택된 블럭의 메모리 셀 어레이 부(10)에서 하나의 페이지를 선택하기 위한 메모리 셀 서브 디코더(22)와, 해당 셀 어레이 부(10)에서 복수개의 비트 라인들(BL1∼BLn) 중 하나의 비트 라인을 선택하기 위한 칼럼 디코더(column decoder)(23)와, 해당 메모리 블럭의 라커블 셀 부(11)에서 하나의 라커블 셀을 선택하기 위한 라커블 셀 서브 디코더(24) 및, 해당 라커블 셀 부(11)의 비트 라인(LBL)을 선택하기 위한 라커블 셀 칼럼 디코더(lockable cell column decoder)(25)로 상기 어드레스 신호(A0∼An)를 각각 출력한다. 상기 로 프리 디코더(21), 메모리 셀 서브 디코더(22), 칼럼 디코더(23), 라커블 셀 서브 디코더(24) 및, 라커블 셀 칼럼 디코더(25)에 의해, 각각 하나의 페이지와 비트 라인 및 라커블 셀이 선택된다.

외부로부터 입력된 데이터는 입출력 버퍼 회로(26)와, 칼럼 게이트 회로(27)를 통하여 페이지 버퍼 회로(28)에 저장된다. 이로써, 입력 데이터는 해당 셀에 기입된다. 상기 칼럼 게이트 회로(27)는 반도체 메모리 장치에서 통상적으로 사용되는 잘 알려진 회로로서, 입력 데이터를 메모리 셀 페이지 버퍼(28a)에 연결하거나 라커블 셀 페이지 버퍼(28b)에 연결하는 기능을 가진다. 또한, 상기 칼럼 게이트 회로(27)는 상기 페이지 버퍼들(28a, 28b)의 셀 상태를 독출하여 저장하거나 외부로부터 입력된 데이터를 저장하는 기능을 가진다.

명령 레지스터 회로(command register circuit)(29)는 외부로부터 입력된 신호들을 조합하여 프로그램 동작 또는 소거 동작의 수행을 위한 플래그들(flags)을 생성하고, 이들을 저장한다. 이 명령 레지스터 회로(29)는 입출력 버퍼 회로(26)를 통하여 입력된 명령 신호(command signal)(FA)에 따라서 상기 동작 모드가 종료될 때까지 상기 플래그들을 활성화시킨다. 예를 들면, 로 어드레스 스트로브 신호(row address strobe signal)(), 칼럼 어드레스 스트로브 신호(column address strobe signal)()와, 기입 인에이블 신호(write enable signal)()가 각각 로우 레벨(low level)로 인가되는 상태에서, 입출력 버퍼 회로(26)를 통하여 입력된 명령 신호(FA)가 프로그래밍(programming)을 표시할 때 상기 명령 레지스터 회로(29)는 프로그램 플래그(SPGM)를 활성화(activation)시키고, 상기 명령 신호(FA)가 소거(erasing)를 표시할 때 소거 플래그(SERS)를 활성화시킨다. 또한, 상기 입출력 버퍼 회로(26)를 통하여 입력된 명령 신호(FA)가 소거 락을 표시할 때 상기 명령 레지스터 회로(29)는 락 플래그(SLOCK)를 활성화시키고, 상기 명령 신호(FA)가 소거 언락을 표시할 때 언락 플래그(SUNLOCK)를 활성화시킨다.

상기 명령 레지스터 회로(28)로부터 출력되는 플래그들은 소거 프로그램 제어 회로(30)로 제공된다. 또한, 상기 플래그들 중 소거 락과 관련된 플래그들은 라커블 셀 제어 회로(31)로도 제공된다. 상기 소거 프로그램 제어 회로(30)는 소거 전압 발생 회로(32)와 프로그램 전압 발생 회로(33)를 제어하여 소거 동작 및 프로그램 동작에서 필요한 고전압들, 예컨데, 소거 동작 모드 동안에는 소거 전압(Vers)(약 20V), 그리고 프로그램 동작 모드 동안에는 프로그램 전압(Vpgm)(약 18V) 및 패스 전압(Vpass)(약 8V)이 발생되도록 한다. 소거 전압(Vers)은 메모리 셀 어레이(17) 및 라커블 셀 어레이(18)의 벌크(bulk)(또는 기판(substrate))으로 인가되고, 프로그램 전압(Vpgm) 및 패스 전압(Vpass)은 메모리 셀 서브 디코더(22) 및 로커블 셀 서브 디코더(24)를 통하여 메모리 셀 어레이(17) 및 라커블 셀 어레이(18)의 워드 라인들로 인가된다.

라커블 셀 프로그래밍 모드

다음에는, 라커블 셀이 소거 락 정보를 갖도록 그것을 프로그램하는 동작에 대해 설명한다. 도 4는 해당 라커블 셀을 락된 셀로 프로그램하는 동작을 보여주는 플로우 챠트이고, 도 5는 상기 라커블 셀 프로그램 동작의 타이밍도이다. 설명 상의 편의를 위해, 선택된 한 페이지의 메모리 셀들과 그에 대응되는 라커블 셀 모두가 소거되었다고 가정하자.

먼저, 도 4에 도시된 바와 같이, 라커블 명령(lockable command)이 입출력 버퍼 회로(26)를 통해 명령 레지스터 회로(29)로 입력되고 락될 페이지의 어드레스(A0∼An)가 어드레스 버퍼 회로(20)로 입력되면(S10), 디코딩 회로들에 의한 어드레스 디코딩(즉, 블럭 디코딩 및 페이지 디코딩)이 수행되고(S11), 도 5에 도시된 바와 같이, 명령 레지스터 회로(29)의 락 플래그(SLOCK)가 로우 레벨에서 하이 레벨(high level)로 천이된다. 이와 같이, 락 플래그(SLOCK)가 활성화되면, 소거 프로그램 제어 회로(30)의 프로그램 체인(program chain)이 동작한다(S12). 상기 프로그램 체인이 동작하면, 프로그램 전압 발생 회로(33)로부터는 고전압인 프로그램 전압(Vpgm)이 발생되며, 상기 프로그램 전압(Vpgm)은 메모리 셀 서브 디코더(22)와 라커블 셀 서브 디코더(24)로 각각 인가된다.

다음에는, 단계 S13과 관련하여, 라커블 셀 부(11)의 워드 라인(LWLi)(여기서,i=1,2,…8)을 제어하기 위한 디코딩 회로들의 동작들을 설명한다. 먼저, 도 3을 참조하여, 라커블 셀 제어 회로(31)로부터 출력되는 라커블 제어 신호(LOCKIF)는 락 플래그(SLOCK)에 의해서 로우 레벨에서 하이 레벨로 천이된다. 이와 같이 활성화된 라커블 제어 신호(LOCKIF)는 메모리 셀 서브 디코더(22)로부터의 페이지 선택 신호들(S1∼S8)을 강제로 그라운드 전압(0V)으로 만든다. 또한, 상기 활성화된 라커블 제어 신호(LOCKIF)는 라커블 셀 서브 디코더(24)로부터의 라커블 셀 선택 신호들(LS1∼LS8) 중에서 어드레스 디코딩에 의해 선택된 페이지에 대응되는 하나를 프로그램 전압(Vpgm)으로 만들고, 비선택된 페이지들에 대응되는 나머지들을 각각 패스 전압(Vpass)으로 만든다. 예컨데, 마지막 페이지가 선택되었다면, 라커블 셀 서브 디코더(24)의 출력들(LS1∼LS7)은 패스 전압(Vpass)을 각각 유지하고, 마지막 출력 LS8은 프로그램 전압(Vpgm)을 유지한다. 이때, 블럭 디코더(19)에 의해 선택된 메모리 블럭의 출력(PGATE)은 상기 프로그램 전압(Vpgm)이 해당 라커블 셀로 인가될 수 있도록 상기 프로그램 전압(Vpgm)보다 더 높은 전압으로 승압되어 메모리 셀 패스 게이트 부(13) 및 라커블 셀 패스 게이트 부(14)의 트랜지스터들(MP1∼MP10, MLP1∼MLP8)의 게이트들로 각각 인가된다. 따라서, 메모리 셀 어레이 부(10)의 워드 라인들(WL1∼WL8)은 그라운드 전압(0V)을 유지하고, 라커블 셀 부(11)의 워드 라인들(LWL1∼LWL8)은 프로그램 전압(Vpgm)과 패스 전압(Vpass)을 각각 유지한다. 앞의 예에서와 같이, 마지막 페이지가 선택되었다면, 상기 라커블 셀 부(11)의 워드 라인들 LWL1∼LWL7은 패스 전압(Vpass)을 각각 유지하게 되고, 마지막 워드 라인 LWL8은 프로그램 전압(Vpgm)을 유지하게 된다. 반면에, 메모리 셀 페이지 버퍼(28a)와 라커블 셀 페이지 버퍼(28b)의 데이터는 라커블 제어 신호(LOCKIF)에 의해서 프로그램 동작의 초기 전압인 그라운드 전압(0V)으로 설정된다. 따라서, 외부로부터 라커블 셀로 데이터를 인가하는 것이 불필요할 뿐만 아니라, 메모리 셀들이 프로그램되는 것을 방지하기 위한 수단이 필요없다.

이상에 기술된 바와 같이, 어드레스 디코딩에 의해 선택된 블럭 내의 메모리 셀 어레이 부(10)의 워드 라인들(WL1∼WL8) 및 비트 라인들(BL0∼BLn)에 각각 그라운드 전압(0V)이 인가되므로, 메모리 셀들의 데이터는 전혀 변하지 않는다. 반면, 선택된 페이지의 라커블 셀 트랜지스터(MLC8)의 컨트롤 게이트에 프로그램 전압(Vpgm)이 인가되고 라커블 셀 부(11)의 비트 라인(LBL)에 그라운드 전압(0V)이 인가되므로, 라커블 셀 트랜지스터(MLC8)에서는 파울러-노더헤임 터널링(Fowler-Nordheinm tunneling)이 일어나 상기 라커블 셀 트랜지스터(MLC8)의 드레솔드 전압(threshold voltage)이 상승한다. 그 결과, 상기 라커블 셀 트랜지스터(MLC8)는 소거 락 정보를 갖게 된다.

라커블 셀 소거 모드

다음에는, 라커블 셀이 소거 언락 정보를 갖도록 그것을 소거하는 동작에 대해 설명한다. 이 라커블 셀 소거 동작은 앞에 기술했던 라커블 셀 프로그램 동작과 거의 유사하다. 도 6은 해당 라커블 셀을 소거하여 언락된 셀로 만드는 동작을 보여주는 플로우 챠트이고, 도 7은 상기 라커블 셀 소거 동작의 타이밍도이다. 먼저, 도 6에 도시된 바와 같이, 라커블 명령(lockable command)이 입출력 버퍼 회로(26)를 통해 명령 레지스터 회로(29)로 입력되고 락될 페이지의 어드레스가 어드레스 버퍼 회로(20)로 입력되면(S14), 디코딩 회로들에 의한 어드레스 디코딩(즉, 블럭 디코딩 및 페이지 디코딩)이 수행되고(S15), 제 7 도에 도시된 바와 같이, 명령 레지스터 회로(29)의 언락 플래그(SULOCK)가 로우 레벨에서 하이 레벨로 천이된다. 이와 같이, 언락 플래그(SULOCK)가 활성화되면, 소거 프로그램 제어 회로(30)의 소거 체인(erase chain)이 동작한다(S16). 상기 소거 체인이 동작하면, 소거 전압 발생 회로(32)로부터는 고전압인 소거 전압(Vers)(약 20V)이 발생되며, 상기 소거 전압(Vers)은 메모리 셀 어레이 부(10)와 라커블 셀 부(11)의 벌크(bulk)로 인가된다. 이로써, 모든 셀들의 벌크들은 소거 전압(Vers)을 유지한다.

다음에는, 단계 S17과 관련하여, 라커블 셀 부(11)의 워드 라인(LWLi)(여기서,i=1,2,…8)을 제어하기 위한 디코딩 회로들의 동작들을 설명한다. 먼저, 제 3 도를 참조하여, 라커블 셀 제어 회로(31)로부터 출력되는 라커블 제어 신호(LOCKIF)는 언락 플래그(SULOCK)에 의해서 로우 레벨에서 하이 레벨로 천이된다. 이와 같이 활성화된 라커블 제어 신호(LOCKIF)는 메모리 셀 서브 디코더(22)의 출력들(S1∼S8)을 강제로 전원 전압(Vcc)으로 만든다. 또한, 상기 활성화된 라커블 제어 신호(LOCKIF)는 라커블 셀 서브 디코더(24)의 출력들(LS1∼LS8) 중에서 어드레스 디코딩에 의해 선택된 페이지에 대응되는 출력을 그라운드 전압(0V)으로 만들고, 비선택된 페이지들에 대응되는 출력들을 전원 전압(Vcc)으로 만든다. 예컨데, 마지막 페이지가 선택되었다면, 라커블 셀 서브 디코더(24)의 출력들 LS1∼LS7은 전원 전압(Vcc)을 각각 유지하고, 마지막 출력 LS8은 그라운드 전압(0V)을 유지한다. 이때, 블럭 디코더(19)에 의해 선택된 메모리 블럭의 출력(PGATE)은 그라운드 전압(0V)으로부터 전원 전압(Vcc)으로 활성화되어 메모리 셀 패스 게이트 부(13) 및 라커블 셀 패스 게이트 부(14)의 트랜지스터들(MP1∼MP10, MLP1∼MLP8)의 게이트들로 각각 인가된다. 따라서, 메모리 셀 어레이 부(10)의 워드 라인들(WL1∼WL8)은 Vcc-Vth(여기서, Vth는 패스 게이트 트랜지스터의 드레솔드 전압)를 유지하고, 라커블 셀 부(11)의 워드 라인들(LWL1∼LWL8)은 그라운드 전압(0V)과 Vcc-Vth를 각각 유지한다. 앞의 예에서와 같이, 마지막 페이지가 선택되었다면, 상기 라커블 셀 부(11)의 워드 라인들 (LWL1∼LWL7)은 패스 전압(Vpass)를 각각 유지하게 되고, 마지막 워드 라인 LWL8은 그라운드 전압(0V)을 유지하게 된다.

반면에, 비트 라인(LBL)과 공통 소오스 라인(CSL)은 소거 동작의 시작과 동시에 플로팅(floating)된다. 이는 NAND 셀들을 소거하는 잘 알려진 방식과 동일하므로 여기서는 이에 대한 자세한 설명을 생략한다.

다음에는, 소거 동작 동안에, 메모리 셀들과 비선택된 라커블 셀들의 소거 방지가 이루어지는 과정에 대해 자세히 설명한다. 소거 동작이 시작되면, 소거 전압 발생 회로(32)에서 발생된 소거 전압(Vers)이 셀 어레이(16)의 벌크에 인가되면서 벌크 전압이 천천히 상승한다. 벌크 전압이 상승되는 시간은 벌크 노드의 커패시턴스의 크기와 이를 충전(charging)하는 소거 전압 발생 회로(32)의 정전용량에 의해서 결정된다. 따라서, 벌크 전압이 상승함에 따라 메모리 셀 어레이 부(10)의 워드 라인들(WL1∼WL8)과 비선택된 라커블 셀들의 워드 라인들(LWL1∼LWL7)은 Vcc-Vth에서 벌크 노드와의 커플링(coupling)으로 인해 점점 상승하여 소거 방지 전압(erase inhibition voltage)에 이르게 된다. 따라서, 메모리 셀 트랜지스터들과 비선택된 라커블 셀 트랜지스터들의 소오스, 드레인, 게이트 및, 벌크에 각각 소거 전압(Vers)이 인가됨으로써, 메모리 셀 트랜지스터들 및 비선택된 라커블 셀 트랜지스터들의 소거 방지가 이루어진다. 반면에, 선택된 라커블 셀 트랜지스터의 벌크, 소오스 및 드레인에는 각각 소거 전압(Vers)이 인가되고 그것의 게이트에는 그라운드 전압(0V)이 인가됨으로써, 상기 선택된 라커블 셀 트랜지스터는 F-N 터널링에 의해 음의(negative) 드레솔드 전압을 갖게 된다. 이로써, 상기 선택된 라커블 셀 트랜지스터는 소거 언락 정보를 갖게 된다.

지금까지는 선택된 라커블 셀이 소거 락 정보 혹은 소거 언락 정보를 갖도록 하는 라커블 셀의 프로그램 및 소거 동작에 대해 설명하였다. 다음에는, 상기 정보들에 따른 메모리 셀들의 동작을 제 8 도에 의거하여 설명한다.

메모리 셀 프로그래밍/소거 모드

도 8에 도시된 바와 같이, 먼저, 프로그램 명령이나 소거 명령이 명령 레지스터 회로(29)에 입력되면 프로그램 플래그(SPGM)나 소거 플래그(SERS)가 활성화된다(S18). 이후, 어드레스 경로를 통하여 입력되는 어드레스에 의해 프로그램할 또는 소거할 페이지가 선택되고, 입출력 경로를 통해 입력된 데이터가 보조 기억 회로(secondary storage)(35)에 저장된다(S19). 이 보조 기억 회로(35)는 선택된 페이지의 라커블 셀의 소거 락 정보가 감지될 때 해당 페이지의 메모리 셀들의 데이터가 파괴되는 것을 방지하기 위함이다. 상기 동작이 종료되면, 선택된 페이지의 라커블 셀을 독출하여 해당 라커블 셀이 소거 락 정보를 가지고 있는 지의 여부를 검사(check)한다(S20). 이 라커블 독출 동작은 NAND 셀의 독출 동작과 동일하다. 즉, 비선택 워드 라인들에 독출 전압(Vread)(약 4.5V)을 인가하고, 선택된 워드 라인에 그라운드 전압(0V)를 인가함으로써, 선택된 페이지의 셀들의 상태들이 감지된다. 이렇게 감지된 정보들은 메모리 셀 페이지 버퍼(28a)와 라커블 셀 페이지 버퍼(28b)에 각각 저장된 후, 라커블 칼럼 게이트 회로(27)를 통하여 락 검출 회로(34)로 출력된다(S21). 락 검출 회로(34)는 선택된 페이지가 소거-락된 상태에 있는 지의 여부를 검출한다(S22). 이때, 선택된 페이지가 소거-락된 것으로 판명되면, 락 검출 회로(34)는 하이 레벨의 락 검출 신호(LOCK)를 출력한다. 이렇게 활성화된 락 검출 신호(LOCK)는 소거 프로그램 제어 회로(30)의 소거 명령 및 프로그램 명령을 리셋시킴으로써 선택된 페이지의 프로그램 및 소거 동작이 수행되는 것을 막는다(S23). 따라서, 소거-락된 페이지의 데이터는 그대로 유지된다.

한편, 단계 S22에서, 선택된 페이지가 소거-언락된 것으로 판명되면, 락 검출 회로(34)는 로우 레벨의 락 검출 신호(LOCK)를 출력한다. 이렇게 비활성화된 락 검출 신호(LOCK)는 소거 프로그램 제어 회로(30)가 소거 플래그 및 프로그램 플래그(SERS, SPGM)에 따라서 소거 및 프로그램 동작을 수행하는 것을 허용한다(S24). 그러나, 프로그램 동작 동안에는 라커블 셀 부(11)의 워드 라인들(LWL1∼LWL8)로는 그라운드 전압(0V)이 각각 인가되게 하고, 소거 동작 동안에는 거기로 전원 전압(Vcc)이 인가되게 한다. 따라서, 프로그램 동작과 소거 동작 동안에, 해당 라커블 셀에 대한 소거(erasing)와 프로그래밍(programming)이 방지된다. 그 결과, 해당 라커블 셀은 계속해서 소거 언락 정보를 가지게 된다.

이상에서 상세히 설명된 실시예에, 라커블 페이지 어드레스 즉, 라커블 셀 서브 디코더(24)의 출력들을 동시에 선택할 수 있는 수단 만을 부가하면, 블럭 전체로 확장하여 락 정보를 저장할 수 있다는 것은 이 분야에 통상적인 지식을 가진 자들에게는 자명할 것이다.

본 발명에 따르면, 메모리 셀 어레이 부의 워드 라인들과 라커블 셀 부의 워드 라인들이 상호 전기적으로 분리되기 때문에, 라커블 셀을 제어하는 것이 용이하다. 즉, 메모리 셀 어레이 부의 데이터가 프로그램된 후, 상기 데이터를 전혀 손상시킴이 없이 해당 라커블 셀의 소거 락 정보를 소거 언락 정보로 또는 그와 반대로 각각 변환할 수 있다.

Claims (5)

1. 복수 개의 워드 라인들 (WL1~LWL8)과, 복수 개의 비트 라인들(BL1~BL8)을 갖고, 데이타를 저장하기 위한 메모리 셀 어레이 부(10)와;

   복수 개의 라커블 워드 라인들(LWL1~LWL8)과, 라커블 비트 라인(LBL)을 갖고, 상기 메모리 셀 어레이 부의 페이지들에 대한 소거 락 정보들을 저장하기 위한 복수 개의 메모리 셀들을 갖는 라커블 셀 부(11)와; 상기 메모리 셀들은 상기 라커블 워드 라인들에 각각 연결되며;

   외부 명령 및 어드레스에 응답하여, 상기 메모리 셀 어레이 부 내의 상기 페이지들 중의 하나를 선택하기 위한 페이지 선택 신호들(S1∼S8)을 발생하는 수단(22)과;

   상기 외부 명령 및 상기 어드레스에 응답하여, 상기 라커블 셀 부(11) 내의 상기 메모리 셀들 중 하나를 선택하기 위한 라커블 셀 선택 신호들(LS1∼LS8)을 발생하는 수단(24)과;

   상기 외부 명령 및 상기 어드레스에 응답하여, 제 1 및 제 2 선택 신호들과, 스위칭 제어 신호(PGATE)를 발생하는 수단(12)과;

   상기 스위칭 제어 신호에 응답하여, 상기 워드 라인들(WL1∼WL8)로 상기 페이지 선택 신호들(S1∼S8)을 선택적으로 전달하는 제 1 스위치 수단(13) 및;

   상기 스위칭 제어 신호에 응답하여, 상기 라커블 워드 라인들(LWL1∼LWL8)로 상기 라커블 셀 선택 신호들(LS1∼LS8)을 선택적으로 전달하는 제 2 스위치 수단(14)을 포함하는 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 메모리 셀 어레이 부(10)는;

   공통 소오스 라인(CSL)과, 제 1 및 제 2 선택 라인들(SSL, GSL) 및, 각각이 대응하는 비트 라인과 상기 공통 소오스 라인 사이에 연결되는 복수 개의 메모리 셀 스트링들을 가지고;

   상기 각 메모리 셀 스트링은, 소오스 그리고 대응되는 비트 라인에 연결되는 드레인 및 상기 제 1 선택 라인에 연결되는 게이트를 가지는 제 1 선택 트랜지스터(MS1)와, 드레인 그리고 상기 공통 소오스 라인에 연결되는 소오스 및 상기 제 2 선택 라인에 연결되는 게이트를 가지는 제 2 선택 트랜지스터(MS2) 및, 각각이 컨트롤 게이트와 플로팅 게이트를 가지고 각각의 컨트롤 게이트는 대응되는 워드 라인에 연결되며 각각의 채널이 상기 제 1 선택 트랜지스터의 상기 소오스와 상기 제 2 선택 트랜지스터의 상기 드레인 사이에 직렬로 연결되는 복수 개의 셀 트랜지스터들(MC1∼MC8)을 포함하는 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 제 1 스위치 수단(13)은,

   상기 제 1 선택 신호와 상기 제 1 선택 라인 사이에 연결되는 채널과 상기 스위칭 제어 신호와 연결되는 게이트를 가지는 제 1 전계 효과 트랜지스터(MP1)와,

   상기 제 2 선택 신호와 상기 제 2 선택 라인 사이에 연결되는 채널과 상기 스위칭 제어 신호와 연결되는 게이트를 가지는 제 2 전계 효과 트랜지스터(MP10)와,

   각각이 대응되는 페이지 선택 신호와 대응되는 워드 라인 사이에 연결되는 채널과 상기 스위칭 제어 신호에 연결되는 게이트를 가지는 복수의 전계 효과 트랜지스터들(MP2∼MP9)을 포함하는 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치.
4. 제 2 항에 있어서,

   라커블 셀 부(11)는;

   소오스와 상기 라커블 비트 라인에 연결되는 드레인 및 상기 제 1 선택 라인에 연결되는 게이트를 가지는 제 1 라커블 선택 트랜지스터(MLS1)와, 드레인과 상기 공통 소오스 라인에 연결되는 소오스 및 상기 제 2 선택 라인에 연결되는 게이트를 가지는 제 2 라커블 선택 트랜지스터(MLS2) 및, 각각이 컨트롤 게이트와 플로팅 게이트를 가지고 각각의 컨트롤 게이트는 대응되는 라커블 워드 라인에 연결되며 각각의 채널이 상기 제 1 라커블 선택 트랜지스터의 상기 소오스와 상기 제 2 라커블 선택 트랜지스터의 상기 드레인 사이에 직렬로 연결되는 복수 개의 라커블 셀 트랜지스터들(MLC1∼MLC8)을 포함하는 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 제 2 스위치 수단(14)은;

   각각이 대응되는 라커블 셀 선택 신호와 대응되는 라커블 워드 라인 사이에 연결되는 채널과 상기 스위칭 제어 신호에 연결되는 게이트를 가지는 복수의 전계 효과 트랜지스터들(MLP1∼MLP8)을 포함하는 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치.