JPH10116494A - ロッカブルセルを持つ不揮発性半導体メモリ装置 - Google Patents
ロッカブルセルを持つ不揮発性半導体メモリ装置Info
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- JPH10116494A JPH10116494A JP24515597A JP24515597A JPH10116494A JP H10116494 A JPH10116494 A JP H10116494A JP 24515597 A JP24515597 A JP 24515597A JP 24515597 A JP24515597 A JP 24515597A JP H10116494 A JPH10116494 A JP H10116494A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
Abstract
(57)【要約】 （修正有）
【課題】 メモリセルに独立的にロッカブルセルのロッ
ク及びアンロックを指定することのできるＥＥＰＲＯＭ
を提供する。 【解決手段】 メモリブロックで、選択されたロッカブ
ルセルの情報を消去するためには、当該ロッカブルセル
トランジスタＭＬＣ１〜８のコントロールゲートにグラ
ウンド電圧を印加し、バルクに消去電圧を印加して、選
択されたページのメモリセルトランジスタＭＣ１〜８の
コントロールゲートはフローティング状態になるように
する。また選択されたロッカブルセルをプログラムする
ためには、当該ロッカブルセルトランジスタＭＬＣ１〜
８のコントロールゲートにプログラム電圧を印加し、ロ
ッカブルビットラインにグラウンド電圧を印加して、選
択されたページのメモリセルトランジスタＭＣ１〜８の
コントロールゲートにグラウンド電圧を印加する。
ク及びアンロックを指定することのできるＥＥＰＲＯＭ
を提供する。 【解決手段】 メモリブロックで、選択されたロッカブ
ルセルの情報を消去するためには、当該ロッカブルセル
トランジスタＭＬＣ１〜８のコントロールゲートにグラ
ウンド電圧を印加し、バルクに消去電圧を印加して、選
択されたページのメモリセルトランジスタＭＣ１〜８の
コントロールゲートはフローティング状態になるように
する。また選択されたロッカブルセルをプログラムする
ためには、当該ロッカブルセルトランジスタＭＬＣ１〜
８のコントロールゲートにプログラム電圧を印加し、ロ
ッカブルビットラインにグラウンド電圧を印加して、選
択されたページのメモリセルトランジスタＭＣ１〜８の
コントロールゲートにグラウンド電圧を印加する。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置（non volatile memory device）に係り、より具
体的にはロッカブルセル（lockable cells）を持つＥＥ
ＰＲＯＭ（electrically erasable and programmable r
ead-only memory)装置に関する。
リ装置（non volatile memory device）に係り、より具
体的にはロッカブルセル（lockable cells）を持つＥＥ
ＰＲＯＭ（electrically erasable and programmable r
ead-only memory)装置に関する。
【０００２】
【従来の技術】周知のように、不揮発性半導体メモリ装
置の一つの特徴は、電源電圧の供給が遮断されても、書
込まれたデータ（written data）の損失が発生しないと
いうことである。電気的に消去可能で、プログラム可能
な不揮発性半導体メモリ装置、すなわち、ＥＥＰＲＯＭ
で、プログラムされた特定セルのデータは、それに対す
る消去動作が実行されないかぎり、持続的に保存されな
ければならない。
置の一つの特徴は、電源電圧の供給が遮断されても、書
込まれたデータ（written data）の損失が発生しないと
いうことである。電気的に消去可能で、プログラム可能
な不揮発性半導体メモリ装置、すなわち、ＥＥＰＲＯＭ
で、プログラムされた特定セルのデータは、それに対す
る消去動作が実行されないかぎり、持続的に保存されな
ければならない。
【０００３】ＥＥＰＲＯＭのプログラミングモード（pr
ogramming mode）の間、使用者が特定メモリセルに書込
まれた（あるいはプログラムされた）データが消去され
ないように、それを保護しようと希望する場合が少なか
らず発生する。たとえば、消去動作を実行しないにもか
かわらず、電源電圧レベルの急激な変化、あるいは外部
のノイズ等のため、メモリ装置が誤動作し、プログラム
されたデータが破壊される、すなわち、消去されること
がたびたび発生する。従って、メモリ装置の誤動作によ
ってデータが破壊されないように未然に防止することが
必要である。このために、最近のＥＥＰＲＯＭは選択さ
れたメモリセルのデータが破壊されることを防止するた
めの消去ロック（erase lock）機能を持っている。
ogramming mode）の間、使用者が特定メモリセルに書込
まれた（あるいはプログラムされた）データが消去され
ないように、それを保護しようと希望する場合が少なか
らず発生する。たとえば、消去動作を実行しないにもか
かわらず、電源電圧レベルの急激な変化、あるいは外部
のノイズ等のため、メモリ装置が誤動作し、プログラム
されたデータが破壊される、すなわち、消去されること
がたびたび発生する。従って、メモリ装置の誤動作によ
ってデータが破壊されないように未然に防止することが
必要である。このために、最近のＥＥＰＲＯＭは選択さ
れたメモリセルのデータが破壊されることを防止するた
めの消去ロック（erase lock）機能を持っている。
【０００４】従来の消去ロック技術では、メモリセルア
レイのワードラインに各々対応するようにロッカブルセ
ル（lockable cells）を配置し、当該ワードラインにそ
れぞれコントロールゲート（control gates)が連結され
た複数のメモリセルトランジスタ、すなわち、ページ
（page）を一つの単位として、当該ページに連結された
ロッカブルセルが消去ロック情報（erase lock informa
tion）あるいは消去アンロック情報（erase unlock inf
ormation）を持つように構成されていた。
レイのワードラインに各々対応するようにロッカブルセ
ル（lockable cells）を配置し、当該ワードラインにそ
れぞれコントロールゲート（control gates)が連結され
た複数のメモリセルトランジスタ、すなわち、ページ
（page）を一つの単位として、当該ページに連結された
ロッカブルセルが消去ロック情報（erase lock informa
tion）あるいは消去アンロック情報（erase unlock inf
ormation）を持つように構成されていた。
【０００５】図８には、従来の技術によるロッカブルセ
ルを持つ不揮発性半導体メモリ装置内で一つのメモリブ
ロック及びその周辺回路の構成が概略的に図示されてい
る。図８を参照すると、対応するページバッファ８ａ〜
８ｎの一つにドレインが連結された第１選択トランジス
タ（selection transistor）ＭＳ１と、対応するビット
ラインＢＬ１〜ＢＬｎの１つにソースが連結された第２
選択トランジスタＭＳ２と、第１選択トランジスタＭＳ
１のソースと第２選択トランジスタＭＳ２のドレインと
の間にチャンネルが直列に連結され、各々がコントロー
ルゲート（control gate）とフローティングゲート（fl
oating gate)とを持つ複数のＮＡＮＤセルトランジスタ
ＭＣ１〜ＭＣ８とが一つのストリング（string）を構成
している。一つのストリングは一つのビットラインに対
応する。そして、複数のビットラインの各々が並列に配
置されることにより複数のストリングがメモリセルアレ
イ部１を構成する。このメモリセルアレイ部１の一方の
側には、当該ビットライン（ＬＢＬ）にチャンネルが直
列に連結される一つのストリングのトランジスタＭＬＳ
１，ＭＬＣ１〜ＭＬＣ８，ＭＬＳ２からなるロッカブル
セル部２が配置される。ロッカブルセル部２の選択トラ
ンジスタＭＬＳ１，ＭＬＳ２及びロッカブルセルトラン
ジスタＭＬＣ１〜ＭＬＣ８の各ゲートは対応するメモリ
セルアレイ部１のトランジスタのゲートとともに選択ラ
インＳＳＬ，ＧＳＬ及びワードラインＷＬ１〜ＷＬ８に
各々連結される。言い変えれば、一つのページになるメ
モリセルトランジスタのコントロールゲートとこれらに
対応するロッカブルセルトランジスタのコントロールゲ
ートとには同一の制御信号が提供される。
ルを持つ不揮発性半導体メモリ装置内で一つのメモリブ
ロック及びその周辺回路の構成が概略的に図示されてい
る。図８を参照すると、対応するページバッファ８ａ〜
８ｎの一つにドレインが連結された第１選択トランジス
タ（selection transistor）ＭＳ１と、対応するビット
ラインＢＬ１〜ＢＬｎの１つにソースが連結された第２
選択トランジスタＭＳ２と、第１選択トランジスタＭＳ
１のソースと第２選択トランジスタＭＳ２のドレインと
の間にチャンネルが直列に連結され、各々がコントロー
ルゲート（control gate）とフローティングゲート（fl
oating gate)とを持つ複数のＮＡＮＤセルトランジスタ
ＭＣ１〜ＭＣ８とが一つのストリング（string）を構成
している。一つのストリングは一つのビットラインに対
応する。そして、複数のビットラインの各々が並列に配
置されることにより複数のストリングがメモリセルアレ
イ部１を構成する。このメモリセルアレイ部１の一方の
側には、当該ビットライン（ＬＢＬ）にチャンネルが直
列に連結される一つのストリングのトランジスタＭＬＳ
１，ＭＬＣ１〜ＭＬＣ８，ＭＬＳ２からなるロッカブル
セル部２が配置される。ロッカブルセル部２の選択トラ
ンジスタＭＬＳ１，ＭＬＳ２及びロッカブルセルトラン
ジスタＭＬＣ１〜ＭＬＣ８の各ゲートは対応するメモリ
セルアレイ部１のトランジスタのゲートとともに選択ラ
インＳＳＬ，ＧＳＬ及びワードラインＷＬ１〜ＷＬ８に
各々連結される。言い変えれば、一つのページになるメ
モリセルトランジスタのコントロールゲートとこれらに
対応するロッカブルセルトランジスタのコントロールゲ
ートとには同一の制御信号が提供される。
【０００６】このようなメモリセルアレイ部１及びロッ
カブルセル部２を持つＥＥＰＲＯＭで、消去ロック動作
が実行される課程を簡単に説明すると、次のようであ
る。まず、外部から入出力バッファ３を通じてプログラ
ムするアドレスとプログラム命令とが入力されると、命
令制御回路４はロック制御回路５を駆動させる。ロック
制御回路５は制御回路６を駆動し、制御回路６は電圧制
御回路７を駆動する。これによって、選択されたワード
ラインの各々には読出電圧（Ｖｒｅａｄ）が印加され、
感知（sensing)動作が実行される。この感知動作によ
り、選択されたワードライン（あるいは選択されたペー
ジ）に連結されたメモリセルトランジスタの状態及び選
択されたワードラインに連結されたロッカブルセルの状
態がページバッファ（page buffers）８ａ，８ｎ及び感
知バッファ（sensing buffer）９に各々貯蔵される。以
後、ロック制御回路５は感知バッファ９を通じて選択さ
れたワードラインに連結されたロッカブルセルの情報を
読出する。ここで、ロックされた（locked）ロッカブル
セルの状態をオフセル（off-cell）状態（すなわち、プ
ログラムされた状態）と称し、アンロックされた（unlo
cked）ロッカブルセルの状態をオンセル（on-cell)状態
（すなわち、消去された状態）と称する。選択されたロ
ッカブルセルがオフセル状態にあると、ロック制御回路
５は当該ページが消去−ロックされた（erase-locked）
と判断する。これとは別に、選択されたロッカブルセル
がオンセル状態にあると、当該ページは消去−アンロッ
クされた（erase-unlocked）状態にあるので、当該ペー
ジはプログラム可能となる。
カブルセル部２を持つＥＥＰＲＯＭで、消去ロック動作
が実行される課程を簡単に説明すると、次のようであ
る。まず、外部から入出力バッファ３を通じてプログラ
ムするアドレスとプログラム命令とが入力されると、命
令制御回路４はロック制御回路５を駆動させる。ロック
制御回路５は制御回路６を駆動し、制御回路６は電圧制
御回路７を駆動する。これによって、選択されたワード
ラインの各々には読出電圧（Ｖｒｅａｄ）が印加され、
感知（sensing)動作が実行される。この感知動作によ
り、選択されたワードライン（あるいは選択されたペー
ジ）に連結されたメモリセルトランジスタの状態及び選
択されたワードラインに連結されたロッカブルセルの状
態がページバッファ（page buffers）８ａ，８ｎ及び感
知バッファ（sensing buffer）９に各々貯蔵される。以
後、ロック制御回路５は感知バッファ９を通じて選択さ
れたワードラインに連結されたロッカブルセルの情報を
読出する。ここで、ロックされた（locked）ロッカブル
セルの状態をオフセル（off-cell）状態（すなわち、プ
ログラムされた状態）と称し、アンロックされた（unlo
cked）ロッカブルセルの状態をオンセル（on-cell)状態
（すなわち、消去された状態）と称する。選択されたロ
ッカブルセルがオフセル状態にあると、ロック制御回路
５は当該ページが消去−ロックされた（erase-locked）
と判断する。これとは別に、選択されたロッカブルセル
がオンセル状態にあると、当該ページは消去−アンロッ
クされた（erase-unlocked）状態にあるので、当該ペー
ジはプログラム可能となる。
【０００７】
【発明が解決しようとする課題】しかし、上述した従来
の技術では、プログラミング動作の間に、消去−ロック
されたページを指定するために、まず、ロックされるペ
ージの全てのセル（メモリセルとロッカブルセル）のデ
ータを適切な記憶装置に各々貯蔵した後、当該セル全て
を消去する。次に、当該ロッカブルセルをプログラム
し、つづいて、貯蔵されたデータを利用して消去された
メモリセルを再びプログラムする。従って、このような
従来のロック指定方式によると、当該ロッカブルセルの
プログラミングの前、当該ページの全てのセルのデータ
を一つづつ消去しなければならない煩わしさが従う。ま
た、従来技術によると、ロックされているページがアン
ロックされるように、当該ページの全てのメモリセルの
データを貯蔵した後、全てのセルに対して消去動作を実
行し、つづいて貯蔵されたデータを利用して必要なメモ
リセルだけをプログラムする。このように従来の技術で
はアンロック指定方式の場合にも、当該ページの全ての
セルのデータを全部消去しなければならないという問題
点がある。
の技術では、プログラミング動作の間に、消去−ロック
されたページを指定するために、まず、ロックされるペ
ージの全てのセル（メモリセルとロッカブルセル）のデ
ータを適切な記憶装置に各々貯蔵した後、当該セル全て
を消去する。次に、当該ロッカブルセルをプログラム
し、つづいて、貯蔵されたデータを利用して消去された
メモリセルを再びプログラムする。従って、このような
従来のロック指定方式によると、当該ロッカブルセルの
プログラミングの前、当該ページの全てのセルのデータ
を一つづつ消去しなければならない煩わしさが従う。ま
た、従来技術によると、ロックされているページがアン
ロックされるように、当該ページの全てのメモリセルの
データを貯蔵した後、全てのセルに対して消去動作を実
行し、つづいて貯蔵されたデータを利用して必要なメモ
リセルだけをプログラムする。このように従来の技術で
はアンロック指定方式の場合にも、当該ページの全ての
セルのデータを全部消去しなければならないという問題
点がある。
【０００８】本発明の目的は電源電圧の不均一あるいは
外部ノイズのため、データが破壊されるのを防止するこ
とができる電気的に消去及びプログラム可能な不揮発性
半導体メモリ装置を提供することである。
外部ノイズのため、データが破壊されるのを防止するこ
とができる電気的に消去及びプログラム可能な不揮発性
半導体メモリ装置を提供することである。
【０００９】本発明の他の目的はメモリセルに独立的に
ロッカブルセルのロック及びアンロックを指定すること
ができる電気的に消去及びプログラム可能な不揮発性半
導体メモリ装置を提供することである。
ロッカブルセルのロック及びアンロックを指定すること
ができる電気的に消去及びプログラム可能な不揮発性半
導体メモリ装置を提供することである。
【００１０】
【課題を解決するための手段】本発明の電気的に消去及
びプログラム可能な不揮発性半導体メモリ装置は：複数
のワードラインと複数のビットラインとを有し、データ
を貯蔵するためのメモリセルアレイ部と；複数のロッカ
ブルワードラインとロッカブルビットラインとを有し、
前記メモリセルアレイ部のページ毎の消去ロック情報を
貯蔵するための前記ロッカブルワードラインに各々連結
された複数のメモリセルを持つロッカブルセル部と；外
部命令及びアドレスに応答して前記メモリセルアレイ部
内のページ中の一つを選択するためのページ選択信号を
発生する手段と；前記外部命令及びアドレスに応答して
前記ロッカブルセル部内の前記メモリセル中の一つを選
択するためのロッカブルセル選択信号を発生する手段
と；前記外部命令及びアドレスに応答して第１及び第２
選択信号と、スイッチング制御信号とを発生する手段
と；前記スイッチング制御信号に応答して前記ワードラ
インに前記ページ選択信号を選択的に伝達する第１スイ
ッチ手段と；前記スイッチング制御信号に応答して前記
ロッカブルワードラインに前記ロッカブルセル選択信号
を選択的に伝達する第２スイッチ手段とを含む。
びプログラム可能な不揮発性半導体メモリ装置は：複数
のワードラインと複数のビットラインとを有し、データ
を貯蔵するためのメモリセルアレイ部と；複数のロッカ
ブルワードラインとロッカブルビットラインとを有し、
前記メモリセルアレイ部のページ毎の消去ロック情報を
貯蔵するための前記ロッカブルワードラインに各々連結
された複数のメモリセルを持つロッカブルセル部と；外
部命令及びアドレスに応答して前記メモリセルアレイ部
内のページ中の一つを選択するためのページ選択信号を
発生する手段と；前記外部命令及びアドレスに応答して
前記ロッカブルセル部内の前記メモリセル中の一つを選
択するためのロッカブルセル選択信号を発生する手段
と；前記外部命令及びアドレスに応答して第１及び第２
選択信号と、スイッチング制御信号とを発生する手段
と；前記スイッチング制御信号に応答して前記ワードラ
インに前記ページ選択信号を選択的に伝達する第１スイ
ッチ手段と；前記スイッチング制御信号に応答して前記
ロッカブルワードラインに前記ロッカブルセル選択信号
を選択的に伝達する第２スイッチ手段とを含む。
【００１１】本発明によると、不揮発性半導体メモリ装
置のメモリセルアレイ部のワードラインとロッカブルセ
ル部のワードラインとが相互電気的に分離されるので、
メモリセルアレイ部のデータがプログラムされた後、デ
ータをまったく損傷させることなしに当該ロッカブルセ
ルの消去ロック情報を消去アンロック情報に、あるいは
その反対に各々変換することができる。
置のメモリセルアレイ部のワードラインとロッカブルセ
ル部のワードラインとが相互電気的に分離されるので、
メモリセルアレイ部のデータがプログラムされた後、デ
ータをまったく損傷させることなしに当該ロッカブルセ
ルの消去ロック情報を消去アンロック情報に、あるいは
その反対に各々変換することができる。
【００１２】
【発明の実施の形態】以下添付図面を参照して本発明の
望ましい実施の形態を詳細に説明する。図１は本発明の
望ましい実施の形態による一つのメモリブロックの構成
を示す。図１を参照すると、本発明の望ましい実施の形
態による新規なＥＥＰＲＯＭ装置では、メモリブロック
内のロッカブルセルトランジスタＭＬＣ１〜ＭＬＣ８の
コントロールゲートがワードラインＷＬ１〜ＷＬ８に各
々ページ単位に連結されたメモリセルトランジスタＭＣ
１〜ＭＣ８のコントロールゲートと直接には連結されな
い構成となっている。メモリセルトランジスタＭＣ１〜
ＭＣ８のコントロールゲートとロッカブルセルトランジ
スタＭＬＣ１〜ＭＬＣ８のコントロールゲートとは各々
パスゲート１３，１４を通じて外部信号Ｓ１〜Ｓ８，Ｌ
Ｓ１〜ＬＳ８に各々連結される。このようなメモリブロ
ックで、選択されたロッカブルセルの情報を消去するた
めには、当該ロッカブルセルトランジスタのコントロー
ルゲートにグラウンド電圧（０Ｖ）を印加し、当該ロッ
カブルセルトランジスタのバルク（bulk）には消去電圧
（Ｖｅｒｓ）を印加し、選択されたページのメモリセル
トランジスタのコントロールゲートはフローティング状
態になるようにする。これによって、選択されたページ
のメモリセルのデータは消去されることはない。また、
選択されたロッカブルセルをプログラムするためには、
当該ロッカブルセルトランジスタのコントロールゲート
にプログラム電圧（Ｖｐｇｍ）を印加し、ロッカブルビ
ットラインにグラウンド電圧（０Ｖ）を印加し、選択さ
れたページのメモリセルトランジスタのコントロールゲ
ートにグラウンド電圧（０Ｖ）を印加する。これによっ
て、選択されたページのメモリセルはプログラムされる
ことはない。
望ましい実施の形態を詳細に説明する。図１は本発明の
望ましい実施の形態による一つのメモリブロックの構成
を示す。図１を参照すると、本発明の望ましい実施の形
態による新規なＥＥＰＲＯＭ装置では、メモリブロック
内のロッカブルセルトランジスタＭＬＣ１〜ＭＬＣ８の
コントロールゲートがワードラインＷＬ１〜ＷＬ８に各
々ページ単位に連結されたメモリセルトランジスタＭＣ
１〜ＭＣ８のコントロールゲートと直接には連結されな
い構成となっている。メモリセルトランジスタＭＣ１〜
ＭＣ８のコントロールゲートとロッカブルセルトランジ
スタＭＬＣ１〜ＭＬＣ８のコントロールゲートとは各々
パスゲート１３，１４を通じて外部信号Ｓ１〜Ｓ８，Ｌ
Ｓ１〜ＬＳ８に各々連結される。このようなメモリブロ
ックで、選択されたロッカブルセルの情報を消去するた
めには、当該ロッカブルセルトランジスタのコントロー
ルゲートにグラウンド電圧（０Ｖ）を印加し、当該ロッ
カブルセルトランジスタのバルク（bulk）には消去電圧
（Ｖｅｒｓ）を印加し、選択されたページのメモリセル
トランジスタのコントロールゲートはフローティング状
態になるようにする。これによって、選択されたページ
のメモリセルのデータは消去されることはない。また、
選択されたロッカブルセルをプログラムするためには、
当該ロッカブルセルトランジスタのコントロールゲート
にプログラム電圧（Ｖｐｇｍ）を印加し、ロッカブルビ
ットラインにグラウンド電圧（０Ｖ）を印加し、選択さ
れたページのメモリセルトランジスタのコントロールゲ
ートにグラウンド電圧（０Ｖ）を印加する。これによっ
て、選択されたページのメモリセルはプログラムされる
ことはない。
【００１３】再び、図１を参照すると、一つのストリン
グはビットラインＢＬ１〜ＢＬｎ中の対応する一つにド
レインが連結された第１選択トランジスタ（ＭＳ１）
と、動作モードによって印加される電圧の大きさが可変
する共通ソースライン（ＣＳＬ）にソースが連結された
第２選択トランジスタＭＳ２と、第１選択トランジスタ
（ＭＳ１）のソースと第２選択トランジスタＭＳ２のド
レインとの間にチャンネルが直列に連結され、各々がコ
ントロールゲートとフローティングゲートとを持つ複数
のＮＡＮＤセルトランジスタＭＣ１〜ＭＣ８とで構成さ
れる。複数のビットラインＢＬ１〜ＢＬｎに各々並列に
配置される複数のストリングがメモリセルアレイ部１０
を構成する。このメモリセルアレイ部１０の一方側にそ
れと並列に一つのストリング、すなわち、ロッカブル選
択トランジスタＭＬＳ１，ＭＬＳ２及びロッカブルセル
トランジスタＭＬＣ１〜ＭＬＣ８からなるロッカブルセ
ル部１１が配置される。ロッカブル選択トランジスタＭ
ＬＳ１，ＭＬＳ２のゲートはメモリセルアレイ部１０の
選択トランジスタＭＳ１，ＭＳ２のゲートとともに選択
ラインＣＳＬ，ＧＳＬにそれぞれ連結される。上記のよ
うな構成を持つセルアレイ部１０及びロッカブルセル部
１１は一つのメモリブロックを構成し、ＥＥＰＲＯＭ装
置は通常複数のメモリブロックを含む。
グはビットラインＢＬ１〜ＢＬｎ中の対応する一つにド
レインが連結された第１選択トランジスタ（ＭＳ１）
と、動作モードによって印加される電圧の大きさが可変
する共通ソースライン（ＣＳＬ）にソースが連結された
第２選択トランジスタＭＳ２と、第１選択トランジスタ
（ＭＳ１）のソースと第２選択トランジスタＭＳ２のド
レインとの間にチャンネルが直列に連結され、各々がコ
ントロールゲートとフローティングゲートとを持つ複数
のＮＡＮＤセルトランジスタＭＣ１〜ＭＣ８とで構成さ
れる。複数のビットラインＢＬ１〜ＢＬｎに各々並列に
配置される複数のストリングがメモリセルアレイ部１０
を構成する。このメモリセルアレイ部１０の一方側にそ
れと並列に一つのストリング、すなわち、ロッカブル選
択トランジスタＭＬＳ１，ＭＬＳ２及びロッカブルセル
トランジスタＭＬＣ１〜ＭＬＣ８からなるロッカブルセ
ル部１１が配置される。ロッカブル選択トランジスタＭ
ＬＳ１，ＭＬＳ２のゲートはメモリセルアレイ部１０の
選択トランジスタＭＳ１，ＭＳ２のゲートとともに選択
ラインＣＳＬ，ＧＳＬにそれぞれ連結される。上記のよ
うな構成を持つセルアレイ部１０及びロッカブルセル部
１１は一つのメモリブロックを構成し、ＥＥＰＲＯＭ装
置は通常複数のメモリブロックを含む。
【００１４】各メモリブロックは、当該ブロックのロー
デコーダ（row decoder)１２の出力信号であるパスゲー
ト制御信号（φＧＡＴＥ）に応答して、メモリセルアレ
イのページを選択するためのメモリセルサブデコーダ
（memory cell sub-decoder)（図２参照）の出力信号、
すなわち、ページ選択信号Ｓ１〜Ｓ８を当該ブロックの
セルトランジスタＭＣ１〜ＭＣ８に各々連結させるため
のパスゲート（pass gate)部１３を持つ。このパスゲー
ト部１３は１０の増加型ＮＭＯＳトランジスタ（enhanc
ement moden-channel metal oxide semiconductor tran
sisters)ＭＰ１〜ＭＰ１０で構成される。このトランジ
スタＭＰ１〜ＭＰ１０のゲートにはパスゲート制御信号
（φＧＡＴＥ）が印加される。トランジスタＭＰ１〜Ｍ
Ｐ１０中、２つのトランジスタＭＰ１，ＭＰ１０はパス
ゲート制御信号（φＧＡＴＥ）によって、タン−オン
（turnon）／タン−オフ（turnoff)され、選択的にデコ
ーダ１２からのストリング選択信号及び共通ソース選択
信号を選択ラインＳＳＬ，ＧＳＬに各々伝達する。他の
トランジスタＭＰ２〜ＭＰ９は、同様にパスゲート制御
信号（φＧＡＴＥ）によってタン−オン／タン−オフさ
れ、ページ選択信号Ｓ１〜Ｓ８を選択的にメモリセルア
レイ部１０のワードラインＷＬ１〜ＷＬ８に各々伝達す
る。このように、トランジスタＭＰ１〜ＭＰ１０、すな
わち、パスゲート部１３はスイッチとして動作する。
デコーダ（row decoder)１２の出力信号であるパスゲー
ト制御信号（φＧＡＴＥ）に応答して、メモリセルアレ
イのページを選択するためのメモリセルサブデコーダ
（memory cell sub-decoder)（図２参照）の出力信号、
すなわち、ページ選択信号Ｓ１〜Ｓ８を当該ブロックの
セルトランジスタＭＣ１〜ＭＣ８に各々連結させるため
のパスゲート（pass gate)部１３を持つ。このパスゲー
ト部１３は１０の増加型ＮＭＯＳトランジスタ（enhanc
ement moden-channel metal oxide semiconductor tran
sisters)ＭＰ１〜ＭＰ１０で構成される。このトランジ
スタＭＰ１〜ＭＰ１０のゲートにはパスゲート制御信号
（φＧＡＴＥ）が印加される。トランジスタＭＰ１〜Ｍ
Ｐ１０中、２つのトランジスタＭＰ１，ＭＰ１０はパス
ゲート制御信号（φＧＡＴＥ）によって、タン−オン
（turnon）／タン−オフ（turnoff)され、選択的にデコ
ーダ１２からのストリング選択信号及び共通ソース選択
信号を選択ラインＳＳＬ，ＧＳＬに各々伝達する。他の
トランジスタＭＰ２〜ＭＰ９は、同様にパスゲート制御
信号（φＧＡＴＥ）によってタン−オン／タン−オフさ
れ、ページ選択信号Ｓ１〜Ｓ８を選択的にメモリセルア
レイ部１０のワードラインＷＬ１〜ＷＬ８に各々伝達す
る。このように、トランジスタＭＰ１〜ＭＰ１０、すな
わち、パスゲート部１３はスイッチとして動作する。
【００１５】さらに、各メモリブロックは、スイッチと
して作用する他の一つのパスゲート部１４を持つ。この
パスゲート部１４は、同様に、パスゲート制御信号（φ
ＧＡＴＥ）に応答して、消去ロック情報を貯蔵するため
のロッカブルメモリセルＭＬＣ１〜ＭＬＣ８を選択する
ためのロッカブルセルサブデコーダ（図２参照）の出力
信号、すなわち、ロッカブルセル選択信号ＬＳ１〜ＬＳ
８を当該ブロックのロッカブルセルトランジスタＭＬＣ
１〜ＭＬＣ８に各々連結させる。図１に示すように、こ
のパスゲート部１４は８つの増加型ＮＭＯＳトランジス
タＭＬＰ１〜ＭＬＰ８で構成される。このトランジスタ
ＭＬＰ１〜ＭＬＰ８のチャンネルにロッカブルセルトラ
ンジスタＭＬＣ１〜ＭＬＣ８のコントロールゲート、す
なわち、ロッカブルセル部１１のロッカブルワードライ
ンＬＷＬ１〜ＬＷＬ８が各々連結される。このように、
当該ブロックで、ロッカブルセル部１１のワードライン
ＬＷＬ１〜ＬＷＬ８がメモリセルアレイ部１０のワード
ラインＷＬ１〜ＷＬ８と分離されて存在し、ロッカブル
ワードラインＬＷＬ１〜ＬＷＬ８としてはロッカブルセ
ルサブデコーダから出力されるロッカブルセル選択信号
ＬＳ１〜ＬＳ８を各々伝達させるのが本発明の一番重要
な特徴である。
して作用する他の一つのパスゲート部１４を持つ。この
パスゲート部１４は、同様に、パスゲート制御信号（φ
ＧＡＴＥ）に応答して、消去ロック情報を貯蔵するため
のロッカブルメモリセルＭＬＣ１〜ＭＬＣ８を選択する
ためのロッカブルセルサブデコーダ（図２参照）の出力
信号、すなわち、ロッカブルセル選択信号ＬＳ１〜ＬＳ
８を当該ブロックのロッカブルセルトランジスタＭＬＣ
１〜ＭＬＣ８に各々連結させる。図１に示すように、こ
のパスゲート部１４は８つの増加型ＮＭＯＳトランジス
タＭＬＰ１〜ＭＬＰ８で構成される。このトランジスタ
ＭＬＰ１〜ＭＬＰ８のチャンネルにロッカブルセルトラ
ンジスタＭＬＣ１〜ＭＬＣ８のコントロールゲート、す
なわち、ロッカブルセル部１１のロッカブルワードライ
ンＬＷＬ１〜ＬＷＬ８が各々連結される。このように、
当該ブロックで、ロッカブルセル部１１のワードライン
ＬＷＬ１〜ＬＷＬ８がメモリセルアレイ部１０のワード
ラインＷＬ１〜ＷＬ８と分離されて存在し、ロッカブル
ワードラインＬＷＬ１〜ＬＷＬ８としてはロッカブルセ
ルサブデコーダから出力されるロッカブルセル選択信号
ＬＳ１〜ＬＳ８を各々伝達させるのが本発明の一番重要
な特徴である。
【００１６】図２は本発明の望ましい実施の形態による
ＥＥＰＲＯＭ装置のメモリセルアレイとロッカブルセル
アレイ及びそれらの周辺回路の構成を示すブロック図で
ある。図２を参照すると、ＥＥＰＲＯＭ装置は複数のメ
モリブロックからなるセルアレイ１６を具備している。
セルアレイ１６は複数のメモリセルアレイ部１０からな
るメモリセルアレイ１７と、複数のロッカブルセル部１
１からなるロッカブルセルアレイ１８を含む。セルアレ
イ１６の一方側には複数のローデコーダ１２からなるブ
ロックデコーダ１９が配置され、他方側にはページバッ
ファ回路２８が配置される。ページバッファ回路２８は
メモリセルページバッファ２８ａとロッカブルセルペー
ジバッファ２８ｂで構成される。各ページバッファ２８
ａ，２８ｂはデータラッチ（data latch）及び感知増幅
器（sense amplifier)回路で構成される。
ＥＥＰＲＯＭ装置のメモリセルアレイとロッカブルセル
アレイ及びそれらの周辺回路の構成を示すブロック図で
ある。図２を参照すると、ＥＥＰＲＯＭ装置は複数のメ
モリブロックからなるセルアレイ１６を具備している。
セルアレイ１６は複数のメモリセルアレイ部１０からな
るメモリセルアレイ１７と、複数のロッカブルセル部１
１からなるロッカブルセルアレイ１８を含む。セルアレ
イ１６の一方側には複数のローデコーダ１２からなるブ
ロックデコーダ１９が配置され、他方側にはページバッ
ファ回路２８が配置される。ページバッファ回路２８は
メモリセルページバッファ２８ａとロッカブルセルペー
ジバッファ２８ｂで構成される。各ページバッファ２８
ａ，２８ｂはデータラッチ（data latch）及び感知増幅
器（sense amplifier)回路で構成される。
【００１７】アドレスバッファ回路２０は、よく知られ
ているように、外部から提供されるｎビットのアドレス
信号Ａ０〜Ａｎを受け入れる。アドレスバッファ回路２
０はメモリブロックを選択するためのロープリデコーダ
（row predecoder）２１と、選択されたブロックのメモ
リセルアレイ部１０で一つのページを選択するためのメ
モリセルサブデコーダ２２と、当該セルアレイ部１０で
複数のビットラインＢＬ１〜ＢＬｎ中、一つのビットラ
インを選択するためのカラムデコーダ（columndecode
r）２３と、当該メモリブロックのロッカブルセル部１
１で一つのロッカブルセルを選択するためのロッカブル
セルサブデコーダ２４及び、当該ロッカブルセル部１１
のビットライン（ＬＢＬ）を選択するためのロッカブル
セルカラムデコーダ（lockable cell column decoder）
２５にアドレス信号Ａ０〜Ａｎを各々出力する。ロープ
リデコーダ２１、メモリセルサブデコーダ２２、カラム
デコーダ２３、ロッカブルセルサブデコーダ２４及び、
ロッカブルセルカラムデコーダ２５により、各々一つの
ページとビットライン及びロッカブルセルとが選択され
る。
ているように、外部から提供されるｎビットのアドレス
信号Ａ０〜Ａｎを受け入れる。アドレスバッファ回路２
０はメモリブロックを選択するためのロープリデコーダ
（row predecoder）２１と、選択されたブロックのメモ
リセルアレイ部１０で一つのページを選択するためのメ
モリセルサブデコーダ２２と、当該セルアレイ部１０で
複数のビットラインＢＬ１〜ＢＬｎ中、一つのビットラ
インを選択するためのカラムデコーダ（columndecode
r）２３と、当該メモリブロックのロッカブルセル部１
１で一つのロッカブルセルを選択するためのロッカブル
セルサブデコーダ２４及び、当該ロッカブルセル部１１
のビットライン（ＬＢＬ）を選択するためのロッカブル
セルカラムデコーダ（lockable cell column decoder）
２５にアドレス信号Ａ０〜Ａｎを各々出力する。ロープ
リデコーダ２１、メモリセルサブデコーダ２２、カラム
デコーダ２３、ロッカブルセルサブデコーダ２４及び、
ロッカブルセルカラムデコーダ２５により、各々一つの
ページとビットライン及びロッカブルセルとが選択され
る。
【００１８】外部から入力されたデータは入出力バッフ
ァ回路２６と、カラムゲート回路２７を通じてページバ
ッファ回路２８に貯蔵される。これで、入力データは当
該セルに書込まれる。カラムゲート回路２７は半導体メ
モリ装置で通常的に使用されるよく知られている回路と
して、入力データをメモリセルページバッファ２８ａに
連結したり、ロッカブルセルページバッファ２８ｂに連
結したりする機能を持つ。また、カラムゲート回路２７
はページバッファ２８ａ，２８ｂのセル状態を読出し
て、貯蔵したり外部から入力されたデータを貯蔵したり
する機能を持つ。
ァ回路２６と、カラムゲート回路２７を通じてページバ
ッファ回路２８に貯蔵される。これで、入力データは当
該セルに書込まれる。カラムゲート回路２７は半導体メ
モリ装置で通常的に使用されるよく知られている回路と
して、入力データをメモリセルページバッファ２８ａに
連結したり、ロッカブルセルページバッファ２８ｂに連
結したりする機能を持つ。また、カラムゲート回路２７
はページバッファ２８ａ，２８ｂのセル状態を読出し
て、貯蔵したり外部から入力されたデータを貯蔵したり
する機能を持つ。
【００１９】命令レジスタ回路（command register cir
cuit）２９は外部から入力された信号を組み合わせて、
プログラム動作あるいは消去動作の実行のためのフラグ
（flags)を生成し、これらを貯蔵する。この命令レジス
タ回路２９は入出力バッファ回路２６を通じて入力され
た命令信号（command signal）（ＦＡ）によって動作モ
ードが終了される時まで、フラグを活性化させる。たと
えば、ローアドレスストローブ信号（row address stro
be signal)（ＲＡＳＢ／バー）、カラムアドレスストロ
ーブ信号（column address strobe signal）（ＣＡＳＢ
／バー）と、書込インエーブル信号（write enable sig
nal)（ＷＢ／バー）が各々ローレベル（low level)に印
加された状態で、入出力バッファ回路２６を通じて入力
された命令信号（ＦＡ）がプログラミング（programmin
g)を表示する時、命令レジスタ回路２９はプログラムフ
ラグ（ＳＰＧＭ）を活性化（activation）させ、命令信
号（ＦＡ）が消去（erasing)を表示する時、消去フラグ
（ＳＥＲＳ）を活性化させる。また、入出力バッファ回
路２６を通じて入力された命令信号（ＦＡ）が消去ロッ
クを表示する時、命令レジスタ回路２９はロックフラグ
（ＳＬＣＫ）を活性化させ、命令信号（ＦＡ）が消去ア
ンロックを表示する時、アンロックフラグ（ＳＮＬＫ）
を活性化させる。
cuit）２９は外部から入力された信号を組み合わせて、
プログラム動作あるいは消去動作の実行のためのフラグ
（flags)を生成し、これらを貯蔵する。この命令レジス
タ回路２９は入出力バッファ回路２６を通じて入力され
た命令信号（command signal）（ＦＡ）によって動作モ
ードが終了される時まで、フラグを活性化させる。たと
えば、ローアドレスストローブ信号（row address stro
be signal)（ＲＡＳＢ／バー）、カラムアドレスストロ
ーブ信号（column address strobe signal）（ＣＡＳＢ
／バー）と、書込インエーブル信号（write enable sig
nal)（ＷＢ／バー）が各々ローレベル（low level)に印
加された状態で、入出力バッファ回路２６を通じて入力
された命令信号（ＦＡ）がプログラミング（programmin
g)を表示する時、命令レジスタ回路２９はプログラムフ
ラグ（ＳＰＧＭ）を活性化（activation）させ、命令信
号（ＦＡ）が消去（erasing)を表示する時、消去フラグ
（ＳＥＲＳ）を活性化させる。また、入出力バッファ回
路２６を通じて入力された命令信号（ＦＡ）が消去ロッ
クを表示する時、命令レジスタ回路２９はロックフラグ
（ＳＬＣＫ）を活性化させ、命令信号（ＦＡ）が消去ア
ンロックを表示する時、アンロックフラグ（ＳＮＬＫ）
を活性化させる。
【００２０】命令レジスタ回路２８から出力されるフラ
グは消去＆プログラム制御回路３０に提供される。又、
フラグ中、消去ロックと関連したフラグはロッカブルセ
ル制御回路３１としても提供される。消去＆プログラム
制御回路３０は消去電圧発生回路３２とプログラム電圧
発生回路３３とを制御して消去動作及びプログラム動作
で必要な高電圧、すなわち、消去動作モードの間には消
去電圧（Ｖｅｒｓ）（約２０Ｖ）、そして、プログラム
動作モードの間にはプログラム電圧（Ｖｐｇｍ）（約１
８Ｖ）及びパス電圧（Ｖｐａｓｓ）（約８Ｖ）を発生さ
せる。消去電圧（Ｖｅｒｓ）はメモリセルアレイ１７及
びロッカブルセルアレイ１８のバルク（bulk）（あるい
は基板（substrate)）に印加され、プログラム電圧（Ｖ
ｐｇｍ）及びパス電圧（Ｖｐａｓｓ）はメモリセルサブ
デコーダ２２及びロッカブルセルサブデコーダ２４を通
じてメモリセルアレイ１７及びロッカブルセルアレイ１
８のワードラインに印加される。
グは消去＆プログラム制御回路３０に提供される。又、
フラグ中、消去ロックと関連したフラグはロッカブルセ
ル制御回路３１としても提供される。消去＆プログラム
制御回路３０は消去電圧発生回路３２とプログラム電圧
発生回路３３とを制御して消去動作及びプログラム動作
で必要な高電圧、すなわち、消去動作モードの間には消
去電圧（Ｖｅｒｓ）（約２０Ｖ）、そして、プログラム
動作モードの間にはプログラム電圧（Ｖｐｇｍ）（約１
８Ｖ）及びパス電圧（Ｖｐａｓｓ）（約８Ｖ）を発生さ
せる。消去電圧（Ｖｅｒｓ）はメモリセルアレイ１７及
びロッカブルセルアレイ１８のバルク（bulk）（あるい
は基板（substrate)）に印加され、プログラム電圧（Ｖ
ｐｇｍ）及びパス電圧（Ｖｐａｓｓ）はメモリセルサブ
デコーダ２２及びロッカブルセルサブデコーダ２４を通
じてメモリセルアレイ１７及びロッカブルセルアレイ１
８のワードラインに印加される。
【００２１】〈ロッカブルセルプログラミングモード〉
次に、ロッカブルセルが消去ロック情報を持つように、
それらをプログラムする動作を説明する。図３は当該ロ
ッカブルセルをロックされたセルにプログラムする動作
を説明するフローチャートであり、図４はロッカブルセ
ルプログラム動作のタイミング図である。説明上の便宜
のために、選択された一つのページのメモリセルとそれ
に対応するロッカブルセル全てが消去されたと仮定しよ
う。
次に、ロッカブルセルが消去ロック情報を持つように、
それらをプログラムする動作を説明する。図３は当該ロ
ッカブルセルをロックされたセルにプログラムする動作
を説明するフローチャートであり、図４はロッカブルセ
ルプログラム動作のタイミング図である。説明上の便宜
のために、選択された一つのページのメモリセルとそれ
に対応するロッカブルセル全てが消去されたと仮定しよ
う。
【００２２】まず、図３に示すように、ロッカブル命令
（lockablecommand)が入出力バッファ回路２６を通じて
命令レジスタ回路２９に入力され、ロックされるページ
のアドレス（Ａ０〜Ａｎ）がアドレスバッファ回路２０
に入力されると（ステップＳ１０）、デコーダ回路によ
るアドレスデコーディング（すなわち、ブロックデコー
ディング及びページデコーディング）が実行され（ステ
ップＳ１１）、図４に示すように、命令レジスタ回路２
９のロックフラグ（ＳＬＣＫ）がローレベルからハイレ
ベル（high level）に遷移する。このように、ロックフ
ラグ（ＳＬＣＫ）が活性化されると、消去＆プログラム
制御回路３０のプログラムチェイン（programchain）が
動作する（ステップＳ１２）。プログラムチェインが動
作すると、プログラム電圧発生回路３３からは高電圧で
あるプログラム電圧（Ｖｐｇｍ）が発生し、プログラム
電圧（Ｖｐｇｍ）はメモリセルサブデコーダ２２とロッ
カブルセルサブデコーダ２４とに各々印加される。
（lockablecommand)が入出力バッファ回路２６を通じて
命令レジスタ回路２９に入力され、ロックされるページ
のアドレス（Ａ０〜Ａｎ）がアドレスバッファ回路２０
に入力されると（ステップＳ１０）、デコーダ回路によ
るアドレスデコーディング（すなわち、ブロックデコー
ディング及びページデコーディング）が実行され（ステ
ップＳ１１）、図４に示すように、命令レジスタ回路２
９のロックフラグ（ＳＬＣＫ）がローレベルからハイレ
ベル（high level）に遷移する。このように、ロックフ
ラグ（ＳＬＣＫ）が活性化されると、消去＆プログラム
制御回路３０のプログラムチェイン（programchain）が
動作する（ステップＳ１２）。プログラムチェインが動
作すると、プログラム電圧発生回路３３からは高電圧で
あるプログラム電圧（Ｖｐｇｍ）が発生し、プログラム
電圧（Ｖｐｇｍ）はメモリセルサブデコーダ２２とロッ
カブルセルサブデコーダ２４とに各々印加される。
【００２３】次にステップＳ１３と関連して、ロッカブ
ルセル部１１のワードライン（ＬＷＬｉ）（ここで、ｉ
＝１，２，…８）を制御するためのデコーディング回路
の動作を説明する。まず、図２を参照して、ロッカブル
セル制御回路３１から出力されるロッカブル制御信号
（φＬＣＫ）はロックフラグ（ＳＬＣＫ）によって、ロ
ーレベルからハイレベルに遷移する。このように活性化
されたロッカブル制御信号（φＬＣＫ）はメモリセルサ
ブデコーダ２２からのページ選択信号Ｓ１〜Ｓ８を強制
的にグラウンド電圧（０Ｖ）にする。また、活性化され
たロッカブル制御信号（φＬＣＫ）はロッカブルセルサ
ブデコーダ２４からのロッカブルセル選択信号ＬＳ１〜
ＬＳ８中でアドレスデコーディングによって選択された
ページに対応する一つをプログラム電圧（Ｖｐｇｍ）と
し、非選択されたページに対応する残りの信号を各々パ
ス電圧（Ｖｐａｓｓ）とする。すなわち、最後のページ
が選択されたとすれば、ロッカブルセルサブデコーダ２
４の出力ＬＳ１〜ＬＳ７はパス電圧（Ｖｐａｓｓ）を各
々維持し、最後の出力ＬＳ８はプログラム電圧（Ｖｐｇ
ｍ）を維持する。この時、ブロックデコーダ１９によっ
て選択されたメモリブロックの出力（φＧＡＴＥ）はプ
ログラム電圧（Ｖｐｇｍ）が当該ロッカブルセルに印加
されるように、プログラム電圧（Ｖｐｇｍ）より、高い
電圧に昇圧され、メモリセルパスゲート部１３及びロッ
カブルセルパスゲート部１４のトランジスタＭＰ１〜Ｍ
Ｐ１０，ＭＬＰ１〜ＭＬＰ８のゲートに各々印加され
る。従って、メモリセルアレイ部１０のワードラインＷ
Ｌ１〜ＷＬ８はグラウンド電圧（０Ｖ）を維持し、ロッ
カブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ８は
プログラム電圧（Ｖｐｇｍ）とパス電圧（Ｖｐａｓｓ）
とを各々維持する。前の例のように、最後のページが選
択されたとすれば、ロッカブルセル部１１のワードライ
ンＬＷＬ１〜ＬＷＬ７はパス電圧（Ｖｐａｓｓ）を各々
維持し、最後のワードラインＬＷＬ８はプログラム電圧
（Ｖｐｇｍ）を維持するようになる。一方、メモリセル
ページバッファ２８ａとロッカブルセルページバッファ
２８ｂとのデータはロッカブル制御信号（φＬＣＫ）に
よってプログラム動作の初期電圧であるグラウンド電圧
（０Ｖ）に設定される。従って、外部からロッカブルセ
ルにデータを印加することが不必要となるだけでなく、
メモリセルがプログラムされることを防止するための手
段を必要としない。
ルセル部１１のワードライン（ＬＷＬｉ）（ここで、ｉ
＝１，２，…８）を制御するためのデコーディング回路
の動作を説明する。まず、図２を参照して、ロッカブル
セル制御回路３１から出力されるロッカブル制御信号
（φＬＣＫ）はロックフラグ（ＳＬＣＫ）によって、ロ
ーレベルからハイレベルに遷移する。このように活性化
されたロッカブル制御信号（φＬＣＫ）はメモリセルサ
ブデコーダ２２からのページ選択信号Ｓ１〜Ｓ８を強制
的にグラウンド電圧（０Ｖ）にする。また、活性化され
たロッカブル制御信号（φＬＣＫ）はロッカブルセルサ
ブデコーダ２４からのロッカブルセル選択信号ＬＳ１〜
ＬＳ８中でアドレスデコーディングによって選択された
ページに対応する一つをプログラム電圧（Ｖｐｇｍ）と
し、非選択されたページに対応する残りの信号を各々パ
ス電圧（Ｖｐａｓｓ）とする。すなわち、最後のページ
が選択されたとすれば、ロッカブルセルサブデコーダ２
４の出力ＬＳ１〜ＬＳ７はパス電圧（Ｖｐａｓｓ）を各
々維持し、最後の出力ＬＳ８はプログラム電圧（Ｖｐｇ
ｍ）を維持する。この時、ブロックデコーダ１９によっ
て選択されたメモリブロックの出力（φＧＡＴＥ）はプ
ログラム電圧（Ｖｐｇｍ）が当該ロッカブルセルに印加
されるように、プログラム電圧（Ｖｐｇｍ）より、高い
電圧に昇圧され、メモリセルパスゲート部１３及びロッ
カブルセルパスゲート部１４のトランジスタＭＰ１〜Ｍ
Ｐ１０，ＭＬＰ１〜ＭＬＰ８のゲートに各々印加され
る。従って、メモリセルアレイ部１０のワードラインＷ
Ｌ１〜ＷＬ８はグラウンド電圧（０Ｖ）を維持し、ロッ
カブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ８は
プログラム電圧（Ｖｐｇｍ）とパス電圧（Ｖｐａｓｓ）
とを各々維持する。前の例のように、最後のページが選
択されたとすれば、ロッカブルセル部１１のワードライ
ンＬＷＬ１〜ＬＷＬ７はパス電圧（Ｖｐａｓｓ）を各々
維持し、最後のワードラインＬＷＬ８はプログラム電圧
（Ｖｐｇｍ）を維持するようになる。一方、メモリセル
ページバッファ２８ａとロッカブルセルページバッファ
２８ｂとのデータはロッカブル制御信号（φＬＣＫ）に
よってプログラム動作の初期電圧であるグラウンド電圧
（０Ｖ）に設定される。従って、外部からロッカブルセ
ルにデータを印加することが不必要となるだけでなく、
メモリセルがプログラムされることを防止するための手
段を必要としない。
【００２４】上述したように、アドレスデコーディング
によって選択されたブロック内のメモリセルアレイ部１
０のワードラインＷＬ１〜ＷＬ８及びビットラインＢＬ
０〜ＢＬｎに各々グラウンド電圧（０Ｖ）が印加される
ので、メモリセルのデータは全く変わらない。一方、選
択されたページのロッカブルセルトランジスタ（ＭＬＣ
８）のコントロールゲートにプログラム電圧（Ｖｐｇ
ｍ）が印加され、ロッカブルセル部１１のビットライン
（ＬＢＬ）にグラウンド電圧（０Ｖ）が印加されるの
で、ロッカブルセルトランジスタ（ＭＬＣ８）ではファ
ウラーノーダヘイムトンネリング（Fowler-Nordheinm t
unneling）が起きて、ロッカブルセルトランジスタ（Ｍ
ＬＣ８）のスレショルド電圧（thresholdvoltage）が上
昇する。その結果、ロッカブルセルトランジスタ（ＭＬ
Ｃ８）は消去ロック情報を持つようになる。
によって選択されたブロック内のメモリセルアレイ部１
０のワードラインＷＬ１〜ＷＬ８及びビットラインＢＬ
０〜ＢＬｎに各々グラウンド電圧（０Ｖ）が印加される
ので、メモリセルのデータは全く変わらない。一方、選
択されたページのロッカブルセルトランジスタ（ＭＬＣ
８）のコントロールゲートにプログラム電圧（Ｖｐｇ
ｍ）が印加され、ロッカブルセル部１１のビットライン
（ＬＢＬ）にグラウンド電圧（０Ｖ）が印加されるの
で、ロッカブルセルトランジスタ（ＭＬＣ８）ではファ
ウラーノーダヘイムトンネリング（Fowler-Nordheinm t
unneling）が起きて、ロッカブルセルトランジスタ（Ｍ
ＬＣ８）のスレショルド電圧（thresholdvoltage）が上
昇する。その結果、ロッカブルセルトランジスタ（ＭＬ
Ｃ８）は消去ロック情報を持つようになる。
【００２５】〈ロッカブルセル消去モード〉次にロッカ
ブルセルが消去アンロック情報を持つように、それを消
去する動作について説明する。このロッカブルセル消去
動作は前述したロッカブルセルプログラム動作に類似し
ている。図５は当該ロッカブルセルを消去し、アンロッ
クされたセルを作る動作を示すフローチャートであり、
図６はロッカブルセル消去動作のタイミング図である。
まず、図５に示すように、ロッカブル命令（lockableco
mmand）が入出力バッファ回路２６を通じて命令レジス
タ回路２９に入力され、ロックされるページのアドレス
がアドレスバッファ回路２０に入力されると（ステップ
Ｓ１４）、デコーディング回路によるアドレスデコーデ
ィング（すなわち、ブロックデコーディング及びページ
デコーディング）が遂行され（ステップＳ１５）、図６
に示すように、命令レジスタ回路２９のアンロックフラ
グ（ＳＮＬＫ）がローレベルからハイレベルに遷移す
る。このように、アンロックフラグ（ＳＮＬＫ）が活性
化されると、消去＆プログラム制御回路３０の消去チェ
イン（erasechain）が動作する（ステップＳ１６）、消
去チェインが動作すると、消去電圧発生回路３２からは
高電圧である消去電圧（Ｖｅｒｓ）（約２０Ｖ）が発生
し、消去電圧（Ｖｅｒｓ）はメモリセルアレイ部１０と
ロッカブルセル部１１のバルク（bulk）とに印加され
る。これで、全てのセルのバルクは消去電圧（Ｖｅｒ
ｓ）を維持する。
ブルセルが消去アンロック情報を持つように、それを消
去する動作について説明する。このロッカブルセル消去
動作は前述したロッカブルセルプログラム動作に類似し
ている。図５は当該ロッカブルセルを消去し、アンロッ
クされたセルを作る動作を示すフローチャートであり、
図６はロッカブルセル消去動作のタイミング図である。
まず、図５に示すように、ロッカブル命令（lockableco
mmand）が入出力バッファ回路２６を通じて命令レジス
タ回路２９に入力され、ロックされるページのアドレス
がアドレスバッファ回路２０に入力されると（ステップ
Ｓ１４）、デコーディング回路によるアドレスデコーデ
ィング（すなわち、ブロックデコーディング及びページ
デコーディング）が遂行され（ステップＳ１５）、図６
に示すように、命令レジスタ回路２９のアンロックフラ
グ（ＳＮＬＫ）がローレベルからハイレベルに遷移す
る。このように、アンロックフラグ（ＳＮＬＫ）が活性
化されると、消去＆プログラム制御回路３０の消去チェ
イン（erasechain）が動作する（ステップＳ１６）、消
去チェインが動作すると、消去電圧発生回路３２からは
高電圧である消去電圧（Ｖｅｒｓ）（約２０Ｖ）が発生
し、消去電圧（Ｖｅｒｓ）はメモリセルアレイ部１０と
ロッカブルセル部１１のバルク（bulk）とに印加され
る。これで、全てのセルのバルクは消去電圧（Ｖｅｒ
ｓ）を維持する。
【００２６】次に、ステップＳ１７と関連して、ロッカ
ブルセル部１１のワードライン（ＬＷＬｉ）（ここで、
ｉ＝１，２，…８）を制御するためのデコーディング回
路の動作を説明する。まず、図２を参照して、ロッカブ
ルセル制御回路３１から出力されるロッカブル制御信号
（φＬＣＫ）はアンロックフラグ（ＳＮＬＫ）によって
ローレベルからハイレベルに遷移する。このように、活
性化されたロッカブル制御信号（φＬＣＫ）はメモリセ
ルサブデコーダ２２の出力Ｓ１〜Ｓ８を強制的に電源電
圧（Ｖｃｃ）にする。また、活性化されたロッカブル制
御信号（φＬＣＫ）はロッカブルセルサブデコーダ２４
の出力ＬＳ１〜ＬＳ８中のアドレスデコーディングによ
り選択されたページに対応する出力をグラウンド電圧
（０Ｖ）にし、非選択されたページに対応する出力を電
源電圧（Ｖｃｃ）にする。すなわち、最後のページが選
択されたとすれば、ロッカブルセルサブデコーダ２４の
出力ＬＳ１〜ＬＳ７は電源電圧（Ｖｃｃ）を各々維持
し、最後の出力ＬＳ８はグラウンド電圧（０Ｖ）を維持
する。この時、ブロックデコーダ１９によって選択され
たメモリブロックの出力（φＧＡＴＥ）はグラウンド電
圧（０Ｖ）から電源電圧（Ｖｃｃ）に活性化され、メモ
リセルパスゲート部１３及びロッカブルセルパスゲート
部１４のトランジスタＭＰ１〜ＭＰ１０，ＭＬＰ１〜Ｍ
ＬＰ８のゲートに各々印加される。従って、メモリセル
アレイ部１０のワードラインＷＬ１〜ＷＬ８はＶｃｃ−
Ｖｔｈ（ここで、Ｖｔｈはパスゲートトランジスタのス
レショルド電圧）を維持し、ロッカブルセル部１１のワ
ードラインＬＷＬ１〜ＬＷＬ８はグラウンド電圧（０
Ｖ）とＶｃｃ−Ｖｔｈとを各々維持する。前の例のよう
に、最後のページが選択されると、ロッカブルセル部１
１のワードラインＬＷＬ１〜ＬＷＬ７はＶｃｃ−Ｖｔｈ
を各々維持するようになり、最後のワードラインＬＷＬ
８はグラウンド電圧（０Ｖ）を維持するようになる。
ブルセル部１１のワードライン（ＬＷＬｉ）（ここで、
ｉ＝１，２，…８）を制御するためのデコーディング回
路の動作を説明する。まず、図２を参照して、ロッカブ
ルセル制御回路３１から出力されるロッカブル制御信号
（φＬＣＫ）はアンロックフラグ（ＳＮＬＫ）によって
ローレベルからハイレベルに遷移する。このように、活
性化されたロッカブル制御信号（φＬＣＫ）はメモリセ
ルサブデコーダ２２の出力Ｓ１〜Ｓ８を強制的に電源電
圧（Ｖｃｃ）にする。また、活性化されたロッカブル制
御信号（φＬＣＫ）はロッカブルセルサブデコーダ２４
の出力ＬＳ１〜ＬＳ８中のアドレスデコーディングによ
り選択されたページに対応する出力をグラウンド電圧
（０Ｖ）にし、非選択されたページに対応する出力を電
源電圧（Ｖｃｃ）にする。すなわち、最後のページが選
択されたとすれば、ロッカブルセルサブデコーダ２４の
出力ＬＳ１〜ＬＳ７は電源電圧（Ｖｃｃ）を各々維持
し、最後の出力ＬＳ８はグラウンド電圧（０Ｖ）を維持
する。この時、ブロックデコーダ１９によって選択され
たメモリブロックの出力（φＧＡＴＥ）はグラウンド電
圧（０Ｖ）から電源電圧（Ｖｃｃ）に活性化され、メモ
リセルパスゲート部１３及びロッカブルセルパスゲート
部１４のトランジスタＭＰ１〜ＭＰ１０，ＭＬＰ１〜Ｍ
ＬＰ８のゲートに各々印加される。従って、メモリセル
アレイ部１０のワードラインＷＬ１〜ＷＬ８はＶｃｃ−
Ｖｔｈ（ここで、Ｖｔｈはパスゲートトランジスタのス
レショルド電圧）を維持し、ロッカブルセル部１１のワ
ードラインＬＷＬ１〜ＬＷＬ８はグラウンド電圧（０
Ｖ）とＶｃｃ−Ｖｔｈとを各々維持する。前の例のよう
に、最後のページが選択されると、ロッカブルセル部１
１のワードラインＬＷＬ１〜ＬＷＬ７はＶｃｃ−Ｖｔｈ
を各々維持するようになり、最後のワードラインＬＷＬ
８はグラウンド電圧（０Ｖ）を維持するようになる。
【００２７】一方、ビットライン（ＬＢＬ）と共通ソー
スライン（ＣＳＬ）とは消去動作が始まると同時にフロ
ーティング（floating）される。これはＮＡＮＤセルを
消去する周知の方式なので、ここではこれに対する詳細
な説明は省略する。
スライン（ＣＳＬ）とは消去動作が始まると同時にフロ
ーティング（floating）される。これはＮＡＮＤセルを
消去する周知の方式なので、ここではこれに対する詳細
な説明は省略する。
【００２８】次に、消去動作の間に、メモリセルと非選
択されたロッカブルセルの消去防止ができる過程を詳細
に説明する。消去動作が始まると、消去電圧発生回路３
２で発生された消去電圧（Ｖｅｒｓ）がセルアレイ１６
のバルクに印加され、バルク電圧が徐々に上昇する。バ
ルク電圧が上昇する時間はバルクノードのキャパシタン
スの大きさとこれを充電（charging）する消去電圧発生
回路３２の充電容量によって決定される。従って、バル
ク電圧が上昇するに従ってメモリセルアレイ部１０のワ
ードラインＷＬ１〜ＷＬ８と非選択されたロッカブルセ
ルのワードラインＬＷＬ１〜ＬＷＬ７の電圧はＶｃｃ−
Ｖｔｈでバルクノードとのカップリング（coupling）に
よってますます上昇して消去防止電圧（erase inhibiti
on voltage）に至るようになる。従って、メモリセルト
ランジスタと非選択されたロッカブルセルトランジスタ
のソース、ドレイン、ゲート及び、バルクに各々消去電
圧（Ｖｅｒｓ）が印加されるとともに、メモリセルトラ
ンジスタ及び非選択されたロッカブルセルトランジスタ
の消去防止ができるようになる。一方、選択されたロッ
カブルセルトランジスタのバルク、ソース及びドレイン
には各々消去電圧（Ｖｅｒｓ）が印加され、それのゲー
トにはグラウンド電圧（０Ｖ）が印加されるため、選択
されたロッカブルセルトランジスタはＦ−Ｎトンネリン
グにより負の（negative）スレショルド電圧を持つよう
になる。これで、選択されたロッカブルセルトランジス
タは消去アンロック情報を持つようになる。
択されたロッカブルセルの消去防止ができる過程を詳細
に説明する。消去動作が始まると、消去電圧発生回路３
２で発生された消去電圧（Ｖｅｒｓ）がセルアレイ１６
のバルクに印加され、バルク電圧が徐々に上昇する。バ
ルク電圧が上昇する時間はバルクノードのキャパシタン
スの大きさとこれを充電（charging）する消去電圧発生
回路３２の充電容量によって決定される。従って、バル
ク電圧が上昇するに従ってメモリセルアレイ部１０のワ
ードラインＷＬ１〜ＷＬ８と非選択されたロッカブルセ
ルのワードラインＬＷＬ１〜ＬＷＬ７の電圧はＶｃｃ−
Ｖｔｈでバルクノードとのカップリング（coupling）に
よってますます上昇して消去防止電圧（erase inhibiti
on voltage）に至るようになる。従って、メモリセルト
ランジスタと非選択されたロッカブルセルトランジスタ
のソース、ドレイン、ゲート及び、バルクに各々消去電
圧（Ｖｅｒｓ）が印加されるとともに、メモリセルトラ
ンジスタ及び非選択されたロッカブルセルトランジスタ
の消去防止ができるようになる。一方、選択されたロッ
カブルセルトランジスタのバルク、ソース及びドレイン
には各々消去電圧（Ｖｅｒｓ）が印加され、それのゲー
トにはグラウンド電圧（０Ｖ）が印加されるため、選択
されたロッカブルセルトランジスタはＦ−Ｎトンネリン
グにより負の（negative）スレショルド電圧を持つよう
になる。これで、選択されたロッカブルセルトランジス
タは消去アンロック情報を持つようになる。
【００２９】以上、選択されたロッカブルセルが消去ロ
ック情報あるいは消去アンロック情報を持たせるロッカ
ブルセルのプログラム及び消去動作を説明した。次に、
情報によるメモリセルの動作を図７を参照して説明す
る。
ック情報あるいは消去アンロック情報を持たせるロッカ
ブルセルのプログラム及び消去動作を説明した。次に、
情報によるメモリセルの動作を図７を参照して説明す
る。
【００３０】〈メモリセルプログラミング／消去モー
ド〉図７に示すように、まず、プログラム命令や消去命
令が命令レジスタ回路２９に入力されると、プログラム
フラグ（ＳＰＧＭ）や消去フラグ（ＳＥＲＳ）が活性化
される（ステップＳ１８）。以後、アドレス経路を通じ
て入力されるアドレスによりプログラムする、あるいは
消去するページが選択され、入出力経路を通じて入力さ
れたデータが補助記憶回路（subsidiary storage）３５
に貯蔵される（ステップＳ１９）。この補助記憶回路３
５は選択されたページのロッカブルセルの消去ロック情
報が感知される時、当該ページのメモリセルのデータが
破壊されるのを防止するために設けられている。動作が
終了すると、選択されたページのロッカブルセルを読出
して当該ロッカブルセルが消去ロック情報を持っている
か否かを検査（check)する（ステップＳ２０）。このロ
ッカブル読出動作はＮＡＮＤセルの読出動作と同一であ
る。すなわち、非選択ワードラインに読出電圧（Ｖｒｅ
ａｄ）（約４．５Ｖ）を印加し、選択されたワードライ
ンにグラウンド電圧（０Ｖ）を印加することにより、選
択されたページのセルの状態が感知される。このように
して感知された情報はメモリセルページバッファ２８ａ
とロッカブルセルページバッファ２８ｂとに各々貯蔵さ
れた後、ロッカブルカラムゲート回路２７を通じてロッ
ク検出回路３４に出力される（ステップＳ２１）。ロッ
ク検出回路３４は選択されたページが消去−ロックされ
た状態にあるか否かを検出する（ステップＳ２２）。こ
の時、選択されたページが消去−ロックされたものと判
明されると、ロック検出回路３４はハイレベルのロック
検出信号（ＬＣＫ）を出力する。このように活性化され
たロック検出信号（ＬＣＫ）は消去＆プログラム制御回
路３０の消去命令及びプログラム命令をリセットさせる
により選択されたページのプログラム及び消去動作が実
行されることを防ぐ（ステップＳ２３）。従って、消去
−ロックされたページのデータはそのまま維持される。
ド〉図７に示すように、まず、プログラム命令や消去命
令が命令レジスタ回路２９に入力されると、プログラム
フラグ（ＳＰＧＭ）や消去フラグ（ＳＥＲＳ）が活性化
される（ステップＳ１８）。以後、アドレス経路を通じ
て入力されるアドレスによりプログラムする、あるいは
消去するページが選択され、入出力経路を通じて入力さ
れたデータが補助記憶回路（subsidiary storage）３５
に貯蔵される（ステップＳ１９）。この補助記憶回路３
５は選択されたページのロッカブルセルの消去ロック情
報が感知される時、当該ページのメモリセルのデータが
破壊されるのを防止するために設けられている。動作が
終了すると、選択されたページのロッカブルセルを読出
して当該ロッカブルセルが消去ロック情報を持っている
か否かを検査（check)する（ステップＳ２０）。このロ
ッカブル読出動作はＮＡＮＤセルの読出動作と同一であ
る。すなわち、非選択ワードラインに読出電圧（Ｖｒｅ
ａｄ）（約４．５Ｖ）を印加し、選択されたワードライ
ンにグラウンド電圧（０Ｖ）を印加することにより、選
択されたページのセルの状態が感知される。このように
して感知された情報はメモリセルページバッファ２８ａ
とロッカブルセルページバッファ２８ｂとに各々貯蔵さ
れた後、ロッカブルカラムゲート回路２７を通じてロッ
ク検出回路３４に出力される（ステップＳ２１）。ロッ
ク検出回路３４は選択されたページが消去−ロックされ
た状態にあるか否かを検出する（ステップＳ２２）。こ
の時、選択されたページが消去−ロックされたものと判
明されると、ロック検出回路３４はハイレベルのロック
検出信号（ＬＣＫ）を出力する。このように活性化され
たロック検出信号（ＬＣＫ）は消去＆プログラム制御回
路３０の消去命令及びプログラム命令をリセットさせる
により選択されたページのプログラム及び消去動作が実
行されることを防ぐ（ステップＳ２３）。従って、消去
−ロックされたページのデータはそのまま維持される。
【００３１】一方、ステップＳ２２で、選択されたペー
ジが消去−アンロックされたことが判明すると、ロック
検出回路３４はローレベルのロック検出信号（ＬＣＫ）
を出力する。このように非活性化されたロック検出信号
（ＬＣＫ）は消去＆プログラム制御回路３０が消去フラ
グ及びプログラムフラグ（ＳＥＲＳ，ＳＰＧＭ）によ
り、消去及びプログラム動作を実行することを許可する
（ステップＳ２４）。しかし、プログラム動作の間には
ロッカブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ
８にはグラウンド電圧（０Ｖ）を各々印加させ、消去動
作の間にはここに電源電圧（Ｖｃｃ）を印加させる。そ
れゆえ、プログラム動作と消去動作との間に、当該ロッ
カブルセルに対する消去（erasing)とプログラミング
（programming)とが防止される。その結果、当該ロッカ
ブルセルは、つづいて、消去アンロック情報を持つよう
になる。
ジが消去−アンロックされたことが判明すると、ロック
検出回路３４はローレベルのロック検出信号（ＬＣＫ）
を出力する。このように非活性化されたロック検出信号
（ＬＣＫ）は消去＆プログラム制御回路３０が消去フラ
グ及びプログラムフラグ（ＳＥＲＳ，ＳＰＧＭ）によ
り、消去及びプログラム動作を実行することを許可する
（ステップＳ２４）。しかし、プログラム動作の間には
ロッカブルセル部１１のワードラインＬＷＬ１〜ＬＷＬ
８にはグラウンド電圧（０Ｖ）を各々印加させ、消去動
作の間にはここに電源電圧（Ｖｃｃ）を印加させる。そ
れゆえ、プログラム動作と消去動作との間に、当該ロッ
カブルセルに対する消去（erasing)とプログラミング
（programming)とが防止される。その結果、当該ロッカ
ブルセルは、つづいて、消去アンロック情報を持つよう
になる。
【００３２】以上詳細に説明した実施の形態に、ロッカ
ブルページアドレス、すなわち、ロッカブルセルサブデ
コーダ２４の出力を同時に選択することができる手段だ
けを付加すると、ブロック全体に拡張してロック情報を
貯蔵することができるということはこの分野に通常的な
知識を持つ者には自明であろう。
ブルページアドレス、すなわち、ロッカブルセルサブデ
コーダ２４の出力を同時に選択することができる手段だ
けを付加すると、ブロック全体に拡張してロック情報を
貯蔵することができるということはこの分野に通常的な
知識を持つ者には自明であろう。
【００３３】
【発明の効果】本発明によると、メモリセルアレイ部の
ワードラインとロッカブルセル部のワードラインとが相
互電気的に分離されるので、ロッカブルセルを制御する
ことが容易である。すなわち、メモリセルアレイ部のデ
ータがプログラムされた後、データを全く損傷させない
で当該ロッカブルセルの消去ロック情報を消去アンロッ
ク情報に、又はその反対に各々変換することができる。
ワードラインとロッカブルセル部のワードラインとが相
互電気的に分離されるので、ロッカブルセルを制御する
ことが容易である。すなわち、メモリセルアレイ部のデ
ータがプログラムされた後、データを全く損傷させない
で当該ロッカブルセルの消去ロック情報を消去アンロッ
ク情報に、又はその反対に各々変換することができる。
【図１】本発明の望ましい実施の形態による不揮発性半
導体メモリ装置のメモリセルアレイとロッカブルセルア
レイ及びその周辺回路の構成を示すブロック図。
導体メモリ装置のメモリセルアレイとロッカブルセルア
レイ及びその周辺回路の構成を示すブロック図。
【図２】本発明の望ましい実施の形態による不揮発性半
導体メモリ内で一つのメモリブロック及びその周辺回路
の構成を示すブロック図。
導体メモリ内で一つのメモリブロック及びその周辺回路
の構成を示すブロック図。
【図３】本発明の不揮発性半導体メモリ装置で選択され
たページのロッカブルセルをプログラムしてロッカブル
セルにするロッカブルセルプログラム動作のフローチャ
ート。
たページのロッカブルセルをプログラムしてロッカブル
セルにするロッカブルセルプログラム動作のフローチャ
ート。
【図４】ロッカブルセルプログラム動作のタイミング
図。
図。
【図５】選択されたページのロッカブルセルを消去して
アンロッカブルされたセルにするロッカブルセル消去動
作のフローチャート。
アンロッカブルされたセルにするロッカブルセル消去動
作のフローチャート。
【図６】ロッカブルセル消去動作のタイミング図。
【図７】選択されたページのロッカブルセル情報によっ
て当該ページのメモリセルをプログラムしたり消去した
りするメモリセルプログラム及び消去動作のフローチャ
ート。
て当該ページのメモリセルをプログラムしたり消去した
りするメモリセルプログラム及び消去動作のフローチャ
ート。
【図８】従来の技術による不揮発性半導体メモリ内で一
つのメモリブロック及びその周辺回路の構成を示すブロ
ック図。
つのメモリブロック及びその周辺回路の構成を示すブロ
ック図。
１０ メモリセルアレイ部 １１ ロッカブルセル部 １２ ローデコーダ １３ パスゲート部 １４ パスゲート部 ２２ メモリセルサブデコーダ ２４ ロッカブルセルサブデコーダ
Claims (5)
- 【請求項１】 複数のワードラインと複数のビットライ
ンとを有し、データを貯蔵するためのメモリセルアレイ
部と；複数のロッカブルワードラインとロッカブルビッ
トラインとを有し、前記メモリセルアレイ部のページ毎
の消去ロック情報を貯蔵するための前記ロッカブルワー
ドラインに各々連結された複数のメモリセルを持つロッ
カブルセル部と；外部命令及びアドレスに応答して前記
メモリセルアレイ部内の前記ページ中の一つを選択する
ためのページ選択信号を発生する手段と；前記外部命令
及び前記アドレスに応答して前記ロッカブルセル部内の
前記メモリセル中の一つを選択するためのロッカブルセ
ル選択信号を発生する手段と；前記外部命令及び前記ア
ドレスに応答して第１及び第２選択信号と、スイッチン
グ制御信号とを発生する手段と；前記スイッチング制御
信号に応答して前記ワードラインに前記ページ選択信号
を選択的に伝達する第１スイッチング手段と；前記スイ
ッチング制御信号に応答して前記ロッカブルワードライ
ンに前記ロッカブルセル選択信号を選択的に伝達する第
２スイッチ手段と；を含むことを特徴とするロッカブル
セルを持つ不揮発性半導体メモリ装置。 - 【請求項２】 前記メモリセルアレイ部は；共通ソース
ライン（ＣＳＬ）、第１及び第２選択ラインＳＳＬ，Ｇ
ＳＬ及び、各々が対応するワードラインと前記共通ソー
スラインとの間に連結される複数のメモリセルストリン
グを持ち；前記各メモリセルストリングは、ドレインが
対応するビットラインに連結されゲートが前記第１選択
ラインに連結される第１選択トランジスタと、ソースが
前記共通ソースラインに連結されゲートが前記第２選択
ラインに連結される第２選択トランジスタと、各々がコ
ントロールゲートとフローティングゲートとを有し、各
々のコントロールゲートが対応するワードラインに連結
され、各々のチャンネルが前記第１選択トランジスタの
ソースと前記第２選択トランジスタのドレインとの間に
直列に連結される複数のセルトランジスタとを含むこと
を特徴とする請求項１に記載の不揮発性半導体メモリ装
置。 - 【請求項３】 前記第１スイッチ手段は、チャンネルが
前記第１選択信号ラインと前記第１選択ラインとの間に
連結され、ゲートが前記スイッチング制御信号と連結さ
れる第１電界効果トランジスタと、チャンネルが前記第
２選択信号ラインと前記第２選択ラインとの間に連結さ
れ、ゲートが前記スイッチング制御信号と連結される第
２電界効果トランジスタと、各々のチャンネルが対応す
るページ選択信号と対応するワードラインとの間に連結
され、ゲートが前記スイッチング制御信号に連結される
複数の電界効果トランジスタとを含むことを特徴とする
請求項１に記載の不揮発性半導体メモリ装置。 - 【請求項４】 前記ロッカブルセル部は；ドレインが前
記ロッカブルビットラインに連結され、ゲートが前記第
１選択ラインに連結される第１ロッカブル選択トランジ
スタと、ソースが前記共通ソースラインに連結され、ゲ
ートが前記第２選択ラインに連結される第２ロッカブル
選択トランジスタと、各々がコントロールゲートとフロ
ーティングゲートとを持ち、各々のコントロールゲート
は対応するロッカブルワードラインに連結され、各々の
チャンネルが前記第１ロッカブル選択トランジスタのソ
ースと前記第２ロッカブル選択トランジスタのドレイン
との間に直列に連結される複数のロッカブルセルトラン
ジスタとを含むことを特徴とする請求項１に記載の不揮
発性半導体メモリ装置。 - 【請求項５】 前記第２スイッチ手段は；各々のチャン
ネルが対応するロッカブルセル選択信号と対応するロッ
カブルワードラインの間に連結され、ゲートが前記スイ
ッチング制御信号に連結される複数の電界効果トランジ
スタを含むことを特徴とする請求項１に記載の不揮発性
半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P-39903 | 1996-09-13 | ||
| KR1019960039903A KR100225758B1 (ko) | 1996-09-13 | 1996-09-13 | 라커블 셀들을 가지는 불휘발성 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10116494A true JPH10116494A (ja) | 1998-05-06 |
| JP3643471B2 JP3643471B2 (ja) | 2005-04-27 |
Family
ID=19473773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24515597A Expired - Lifetime JP3643471B2 (ja) | 1996-09-13 | 1997-09-10 | ロッカブルセルを持つ不揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5920504A (ja) |
| JP (1) | JP3643471B2 (ja) |
| KR (1) | KR100225758B1 (ja) |
| TW (1) | TW338162B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304710B1 (ko) * | 1999-08-30 | 2001-11-01 | 윤종용 | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 |
| JP2011054249A (ja) * | 2009-09-02 | 2011-03-17 | Toshiba Corp | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6963859B2 (en) * | 1994-11-23 | 2005-11-08 | Contentguard Holdings, Inc. | Content rendering repository |
| KR100550766B1 (ko) * | 1998-12-23 | 2007-12-12 | 주식회사 하이닉스반도체 | 메모리 셀 어레이 및 그 제조 방법 |
| JP2001283594A (ja) * | 2000-03-29 | 2001-10-12 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP4346211B2 (ja) * | 2000-04-28 | 2009-10-21 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
| US7096324B1 (en) * | 2000-06-12 | 2006-08-22 | Altera Corporation | Embedded processor with dual-port SRAM for programmable logic |
| US7269090B2 (en) * | 2001-01-30 | 2007-09-11 | Freescale Semiconductor, Inc. | Memory access with consecutive addresses corresponding to different rows |
| JP2002230982A (ja) * | 2001-02-01 | 2002-08-16 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| DE10152916B4 (de) * | 2001-10-26 | 2006-11-30 | Infineon Technologies Ag | Informationsenthaltungseinrichtung für Speichermodule und Speicherchips |
| JP2005108273A (ja) * | 2003-09-26 | 2005-04-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP4672673B2 (ja) * | 2004-11-30 | 2011-04-20 | スパンション エルエルシー | 半導体装置および半導体装置の制御方法 |
| KR100694967B1 (ko) * | 2005-06-29 | 2007-03-14 | 주식회사 하이닉스반도체 | 프로그램 동작시 에러 발생 비율을 감소시키는 플래시메모리 장치 및 그 프로그램 동작 제어 방법 |
| KR101076167B1 (ko) * | 2009-12-31 | 2011-10-21 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 블럭 디코더 |
| KR102431677B1 (ko) | 2020-11-30 | 2022-08-11 | 주식회사 오리온이엔씨 | 방사성 폐기물 압축용 다단 실린더 및 그 제어방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515319A (en) * | 1993-10-12 | 1996-05-07 | Texas Instruments Incorporated | Non-volatile memory cell and level shifter |
| KR960039006A (ko) * | 1995-04-26 | 1996-11-21 | 김광호 | 디램버스에 접속가능한 불휘발성 반도체 메모리장치 |
| KR100206698B1 (ko) * | 1995-12-22 | 1999-07-01 | 윤종용 | 페이지 단위의 소거락 |
-
1996
- 1996-09-13 KR KR1019960039903A patent/KR100225758B1/ko not_active IP Right Cessation
-
1997
- 1997-09-09 TW TW086112989A patent/TW338162B/zh not_active IP Right Cessation
- 1997-09-10 JP JP24515597A patent/JP3643471B2/ja not_active Expired - Lifetime
- 1997-09-12 US US08/928,488 patent/US5920504A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100304710B1 (ko) * | 1999-08-30 | 2001-11-01 | 윤종용 | 셀 어레이 영역내에 벌크 바이어스 콘택 구조를 구비하는 비휘발성 메모리소자 |
| JP2011054249A (ja) * | 2009-09-02 | 2011-03-17 | Toshiba Corp | 半導体記憶装置 |
| US8208309B2 (en) | 2009-09-02 | 2012-06-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of operating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5920504A (en) | 1999-07-06 |
| JP3643471B2 (ja) | 2005-04-27 |
| TW338162B (en) | 1998-08-11 |
| KR19980021155A (ko) | 1998-06-25 |
| KR100225758B1 (ko) | 1999-10-15 |
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