KR100694967B1

KR100694967B1 - 프로그램 동작시 에러 발생 비율을 감소시키는 플래시메모리 장치 및 그 프로그램 동작 제어 방법

Info

Publication number: KR100694967B1
Application number: KR1020050057277A
Authority: KR
Inventors: 주기석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-06-29
Filing date: 2005-06-29
Publication date: 2007-03-14
Also published as: US20090285025A1; US7885113B2; KR20070001668A; JP2007012239A; US20070002624A1

Abstract

본 발명은 프로그램 동작시 에러 발생 비율을 감소시키는 플래시 메모리 장치 및 그 프로그램 동작 제어 방법에 관한 것으로, 본 발명에 따른 플래시 메모리 장치 및 그 프로그램 동작 제어 방법은 페이지 버퍼들을 설정된 수의 그룹들로 구분하고, 각 그룹 단위로 프로그램 동작이 실행되도록 제어함으로써, 캐쉬 프로그램 동작시 그라운드 전압이 상승하는 것을 방지하고, 캐쉬 래치에 잘못된 데이터가 입력되는 것을 방지할 수 있다.

프로그램 제어 신호, 페이지 버퍼, 지연 회로

Description

프로그램 동작시 에러 발생 비율을 감소시키는 플래시 메모리 장치 및 그 프로그램 동작 제어 방법{Flash memory device for reducing error generation ratio in program operation and method for controlling program operation of the same}

도 1은 종래의 플래시 메모리 장치의 개략적인 블록도이다.

도 2는 도 1에 도시된 플래시 메모리 장치의 프로그램 동작과 관련된 신호들의 타이밍도이다.

도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 개략적인 블록도이다.

도 4는 도 3에 도시된 제1 지연 회로의 상세한 회로도이다.

도 5는 도 3에 도시된 제2 지연 회로의 상세한 회로도이다.

도 6은 도 3에 도시된 제3 지연 회로의 상세한 회로도이다.

도 7은 도 3에 도시된 메모리 셀 블록의 일부와, 제1 그룹의 페이지 버퍼들을 좀 더 상세히 나타내는 도면이다.

도 8은 도 3에 도시된 플래시 메모리 장치의 프로그램 동작과 관련된 신호들의 타이밍도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 플래시 메모리 장치 PB1∼PB4N : 페이지 버퍼

120 : 프로그램 제어 회로 121 : 마이크로 컨트롤러

122 : 로직 회로 123 : 제1 지연 회로

124 : 제2 지연 회로 125 : 제3 지연 회로

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치에 관한 것이다.

일반적으로, 플래시 메모리 장치는 짧은 시간 동안 대용량의 데이터를 프로그램하거나 또는 독출하기 위해 페이지 버퍼(page buffer)를 포함한다. 따라서 페이지 버퍼에 의해 페이지 단위로 플래시 메모리 장치의 프로그램 동작 또는 독출 동작이 실행된다. 도 1은 종래의 플래시 메모리 장치의 개략적인 블록도이다. 도 1에는, 플래시 메모리 장치(10)의 메모리 셀 블록(11)과 페이지 버퍼들(12)만이 도시되어 있다. 상기 메모리 셀 블록(11)은 복수의 비트 라인들(BLe1, BLo1∼BLeK, BLoK)(K는 정수)을 통하여 상기 페이지 버퍼들(12)에 각각 연결된다. 상기 플래시 메모리 장치(10)의 프로그램 동작시, 상기 페이지 버퍼들(12)에는 프로그램될 데이터들(미도시)이 각각 저장된다. 상기 페이지 버퍼들(12)은 제어부(미도시)로부터 출력되는 프로그램 제어 신호(PGM)에 응답하여, 동시에 상기 데이터들을 대응하는 상기 비트 라인들((BLe1∼BLeK 또는 BLo1∼BLoK)을 통하여 상기 메모리 셀 블록 (11)의 메모리 셀들(미도시)에 출력한다. 예를 들어, 상기 비트 라인들(BLe1∼BLeK)에 연결된 메모리 셀들이 프로그램되는 경우를 도 2를 참고하여 좀 더 상세히 설명하면 다음과 같다. 도 2에서 참조되는 것과 같이, 상기 프로그램 동작시, 비트 라인 제어 신호(VIRPWR)가 인에이블될 때, 디스차지 신호(DISCHe)가 인에이블된다. 그 결과, 상기 비트 라인들(BLe1∼BLeK)이 상기 비트 라인 제어 신호(VIRPWR)에 의해 전압(VCC) 레벨로 프리차지된다. 이 후, 상기 디스차지 신호(DISCHe)가 디세이블되고, 비트 라인 선택 신호들(BSLe1∼BSLeK)과 상기 프로그램 제어 신호(PGM)가 인에이블된다. 그 결과, 상기 비트 라인들(BLe1∼BLeK)이 상기 페이지 버퍼들(12)의 센싱 노드들(미도시)에 각각 연결된다. 이때, 상기 페이지 버퍼들(12) 전체에 데이터 '0'이 각각 저장된 경우, 즉, 해당 페이지의 메모리 셀들이 모두 프로그램되는 경우, 상기 비트 라인들(BLe1∼BLeK), 상기 센싱 노드들, 및 상기 페이지 버퍼의 래치 회로(미도시)로 이루어지는 전류 패스(path)를 통하여, 그라운드로 전류가 흐르게 되어, 상기 비트 라인들(BLe1∼BLeK)이 그라운드 전압 레벨로 디스차지된다. 하지만, 이처럼 상기 프로그램 제어 신호(PGM)에 의해 상기 페이지 버퍼들(12)이 동시에 상기 비트 라인들(BLe1∼BLeK)에 '0' 데이터를 출력할 경우, 즉, 상기 비트 라인들(BLe1∼BLeK)이 동시에 디스차지될 경우, 상기 플래시 메모리 장치(10)의 그라운드 전압이 포지티브(positive) 전압으로 상승할 수 있다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 메모리 셀 블록(11)의 한 페이지에 포함되는 메모리 셀들이 2K 바이트인 경우, 프로그램 동작시 이 메모리 셀들에 대응하는 수의 페이지 버퍼들을 통하여 그라운드로 흐르는 전체 전류량(peak current)이 증가하게 된다. 증가된 전류가 상기 페이지 버퍼들(12)을 통하여 그라운드로 흐르게 되면, 상기 페이지 버퍼들(12) 자체의 부하(load)에 의해 발생되는 전압 강하에 의해, 상기 플래시 메모리 장치(10)의 그라운드 전압 레벨이 상승하게 된다. 즉, 그라운드 전압 바운싱(bouncing) 현상이 발생하게 된다. 이처럼 그라운드 전압이 상승할 경우, 플래시 메모리 장치가 오동작하게 되는 문제점이 발생한다. 특히, 그라운드 바운싱 현상에 의한 문제는 듀얼(dual) 래치 구조를 가지는 페이지 버퍼를 이용한 캐쉬(cache) 프로그램 동작에서 더욱 심각하게 나타난다. 이를 좀 더 상세히 설명하면, 캐쉬 프로그램 동작시, 듀얼 래치 구조를 가지는 페이지 버퍼에서 프로그램을 위한 데이터 출력 동작과 새로운 데이터를 수신하는 데이터 입력 동작이 동시에 이루어진다. 즉, 이전에 메인(main) 래치(미도시)에 저장된 데이터들이 메모리 셀들에 프로그램되는 동안, 다음의 프로그램 동작을 위한 새로운 데이터들이 캐쉬 래치(미도시)에 입력된다. 일반적으로, 상기 캐쉬 래치에 데이터가 입력될 때, 데이터 입출력 노드들(YG1∼YGK)은 그라운드 전압 레벨로 되고, 그 결과, 상기 캐쉬 래치에 '0'의 데이터가 입력된다. 하지만, 상기 메인 래치에 저장된 데이터들이 메모리 셀들에 동시에 프로그램됨에 따라 상기 그라운드 전압 레벨이 상승하게 되므로, 상기 캐쉬 래치에 의도되지 않은 잘못된 데이터가 입력될 수 있다. 즉, '0'의 데이터가 상기 캐쉬 래치에 입력되어야 함에도 불구하고, 상기 그라운드 전압 레벨이 상승함에 따라 '1'의 데이터가 상기 캐쉬 래치에 입력될 수 있다. 그 결과, 잘못된 데이터들이 메모리 셀들에 프로그램되어, 플래시 메모리 장치의 프로그램 동작시 에러 발생 비율이 증가하게 되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 페이지 버퍼들을 설정된 수의 그룹들로 구분하고, 각 그룹 단위로 프로그램 동작이 실행되도록 제어함으로써, 캐쉬 프로그램 동작시 그라운드 전압이 상승하는 것을 방지하고, 캐쉬 래치에 잘못된 데이터가 입력되는 것을 방지할 수 있는 플래시 메모리 장치를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 페이지 버퍼들을 설정된 수의 그룹들로 구분하고, 각 그룹 단위로 프로그램 동작이 실행되도록 제어함으로써, 캐쉬 프로그램 동작시 그라운드 전압이 상승하는 것을 방지하고, 캐쉬 래치에 잘못된 데이터가 입력되는 것을 방지할 수 있는 플래시 메모리 장치의 프로그램 동작 제어 방법을 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치는, 플래시 메모리 장치에 있어서, 제1 내지 제J(J는 정수) 그룹의 비트 라인 쌍들을 공유하는 메모리 셀들을 포함하는 메모리 셀 블록; 제1 내지 제J 그룹의 비트 라인 쌍들에 각각 연결되고, 제1 내지 제J 프로그램 제어 신호들에 각각 응답하여, 각각이 대응하는 그룹의 비트 라인 쌍들 중 일부에 연결된 메모리 셀들에 프로그램 데이터들을 각각 출력하는 제1 내지 제J 그룹의 페이지 버퍼들; 및 프로그램 동작시, 제1 내지 제J 프로그램 제어 신호들을 설정된 시간 간격을 두고 제1 내지 제J 그룹의 페이지 버퍼들에 그룹별로 하나씩 연속적으로 발생하는 프로그램 제어부를 포함한다. 바람직하게, 프로그램 동작시, 제1 내지 제J 그룹의 페이지 버퍼들 중 어느 한 그룹의 페이지 버퍼들 각각이 대응하는 비트 라인 쌍 중 어느 하나에 연결된 메모리 셀에 프로그램 데이터들을 출력하는 동안, 나머지 그룹들의 페이지 버퍼들은 프로그램 데이터들을 출력하지 않는다.

상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 프로그램 동작 제어 방법은, 플래시 메모리 장치의 프로그램 제어 방법에 있어서, 제1 내지 제J 그룹의 비트 라인 쌍들에 각각 연결되는 제1 내지 제J 그룹의 페이지 버퍼들 각각의 메인 래치들에 제1 프로그램 데이터들을 저장하는 단계; 프로그램 명령에 응답하여, 내부 프로그램 신호를 출력하는 단계; 내부 프로그램 신호에 응답하여, 제1 내지 제J(J는 정수) 프로그램 제어 신호들을 설정된 시간 간격을 두고 하나씩 연속적으로 발생하는 단계; 제1 내지 제J 프로그램 제어 신호들 중 하나가 발생될 때마다, 그 발생된 프로그램 제어 신호에 응답하여, 제1 내지 제J 그룹의 페이지 버퍼들 중 어느 한 그룹의 페이지 버퍼들에 저장된 제1 프로그램 데이터들을 제1 내지 제J 그룹의 비트 라인 쌍들 중 어느 한 그룹의 비트 라인 쌍들 중 일부에 연결된 선택된 페이지의 메모리 셀들에 각각 출력하는 단계; 및 제1 내지 제J 프로그램 제어 신호들이 연속적으로 발생되는 동안, 제1 내지 제J 그룹의 페이지 버퍼들 각각의 캐쉬 래치들에 제2 프로그램 데이터들을 각각 저장하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 3은 본 발명의 일실시예에 따른 플래시 메모리 장치의 개략적인 블록도이다. 도면의 간략화를 위해, 도 3에서 본 발명의 동작과 직접적으로 관련되지 않은 부분들에 대한 도시는 생략된다. 도 3을 참고하면, 플래시 메모리 장치(100)는 메모리 셀 블록(110), 제1 내지 제4 그룹(group)의 페이지 버퍼들(PB1∼PB4N), 및 프로그램 제어부(120)를 포함한다. 상기 메모리 셀 블록(110)은 제1 내지 제4 그룹의 비트 라인 쌍들(BLe1,BLo1∼BLe4N,BLo4N)을 공유하는 메모리 셀들(미도시)을 포함한다. 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N)은 상기 제1 내지 제4 그룹의 비트 라인 쌍들(BLe1,BLo1∼BLe4N,BLo4N)에 각각 연결된다. 예를 들어, 상기 제1 그룹의 페이지 버퍼들(PB1∼PBN)은 상기 제1 그룹의 비트 라인 쌍들(BLe1, BLo2∼BLeN,BLoN)에 각각 연결된다. 좀 더 상세하게는, 상기 페이지 버퍼(PB1)는 상기 비트 라인 쌍(BLe1, BLo1)에 연결되고, 상기 페이지 버퍼(PBN)는 상기 비트 라인 쌍(BLeN, BLoN)에 연결된다. 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N)은 제1 내지 제4 프로그램 제어 신호들(PGM1∼PGM4)에 각각 응답하여, 대응하는 그룹의 비트 라인 쌍들 중 일부에 연결된 상기 메모리 셀들에 프로그램 데이터들(미도시)을 각각 출력한다. 이를 좀 더 상세히 설명하면, 상기 제1 프로그램 제어 신호(PGM1)에 응답하여 상기 제1 그룹의 페이지 버퍼들(PB1∼PBN)이 동시에 상기 프로그램 데이터들의 출력 동작을 실행하고, 상기 제2 프로그램 제어 신호(PGM2)에 응답하여 상기 제2 그룹의 페이지 버퍼들(PB(N+1)∼PB2N)이 동시에 상기 프로그램 데이터들의 출력 동작을 실행한다. 또, 상기 제3 프로그램 제어 신호(PGM3)에 응답하여, 상기 제3 그룹의 페이지 버퍼들(PB(2N+1)∼PB3N)이 동시에 상기 프로그램 데이터들의 출력 동작을 실행하고, 상기 제4 프로그램 제어 신호(PGM4)에 응답하여, 상기 제4 그룹의 페이지 버퍼들(PB(3N+1)∼PB4N)이 동시에 상기 프로그램 데이터들의 출력 동작을 실행한다. 좀 더 상세하게는, 예를 들어, 상기 제1 그룹의 페이지 버퍼들(PB1∼PBN) 각각은 상기 제1 프로그램 제어 신호(PGM1)에 응답하여, 상기 제1 그룹의 비트 라인 쌍들(BLe1,BLo1∼BLeN,BLoN) 중 일부(BLe1∼BLeN 또는 BLo1∼BLoN)에 연결된 상기 메모리 셀들에 상기 프로그램 데이터들을 각각 출력한다. 바람직하게, 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N) 각각은 메인 래치(main latch)와 캐쉬(cache) 래치를 포함하는 듀얼(dual) 래치 구조를 갖는다. 여기에서, 도 7을 참고하여, 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N)의 구성 및 구체적인 동작을 좀 더 상세히 설명한다. 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N)의 구성 및 구체적인 동작은 실질적으로 유사하므로, 도 7에서는 상기 제1 그룹의 페이지 버퍼들(PB1∼PBN)을 중심으로 설명하기로 한다. 또, 상기 페이지 버퍼들(PB1∼PBN)의 구성 및 구체적인 동작은 실질적으로 동일하므로, 상기 페이지 버퍼(PB1)를 중심으로 설명한다. 도 7을 참고하면, 제1 그룹의 비트 라인 쌍들(BLe1,BLo1∼BLeN,BLoN)에는 메모리 셀들(Me1,Mo1∼MeN,MoN)이 각각 연결된다. 또, 상기 비트 라인들(BLe1, BLo1)에는 상기 페이지 버퍼(PB1)가 연결된다. 상기 페이지 버퍼(PB1)는 비트 라인 선택부(210), 프리차지 회로(220), 메인 레지스터 회로(230), 캐쉬 레지스터 회로(240), 데이터 입력 회로 (250), 및 스위치들(260, 270, 280)을 포함한다. 여기에서, 상기 프리차지 회로(220)는 PMOS 트랜지스터로 구현될 수 있고, 상기 스위치들(260, 270, 280) 각각은 NMOS 트랜지스터로서 구현될 수 있다. 상기 비트 라인 선택부(210)는 NMOS 트랜지스터들(211∼214)을 포함한다. 상기 NMOS 트랜지스터들(211, 212)은 디스차지 신호들(DISCHe, DISCHo)에 각각 응답하여, 상기 비트 라인들(BLe1, BLo1)을 비트 라인 제어 신호(VIRPWR)의 전압 레벨로 각각 프리차지 또는 디스차지한다. 비트 라인 선택 신호들(BSLe, BSLo)에 응답하여, 상기 NMOS 트랜지스터들(213, 214) 중 하나가 턴 온되고, 그 결과, 상기 비트 라인들(BLe1, BLo1) 중 하나가 센싱 노드(SO)에 연결된다. 상기 프리차지 회로(220)는 프리차지 제어 신호(PRECHb)에 응답하여, 상기 센싱 노드(SO)를 전압(VCC) 레벨로 프리차지 한다.

상기 메인 레지스터 회로(230)는 센싱 회로(231), 메인 래치(232), 및 메인 래치 리셋 회로(233)를 포함한다. 상기 센싱 회로(231)는 NMOS 트랜지스터들(234, 235)을 포함한다. 상기 센싱 회로(231)는 메인 래치 신호(MLCH)에 응답하여, 상기 센싱 노드(SO)의 전압 레벨을 센싱하고, 그 센싱 결과에 따라 센싱 데이터(QBb)를 노드(D1)에 출력한다. 상기 메인 래치(232)는 인버터들(236, 237)을 포함한다. 상기 인버터(236)는 PMOS 트랜지스터(P31)와 NMOS 트랜지스터(N31)를 포함하고, 상기 인버터(237)는 PMOS 트랜지스터(P32)와 NMOS 트랜지스터(N32)를 포함한다. 상기 메인 래치(232)는 상기 센싱 회로(231)로부터 수신되는 상기 센싱 데이터(QBb)를 래치하고, 반전된 데이터(QB)를 노드(D2)에 출력한다. 상기 메인 래치 리셋 회로(233)는 메인 래치 리셋 신호(MRST)에 응답하여, 상기 메인 래치(232)를 초기화시 킨다.

상기 캐쉬 레지스터 회로(240)는 센싱 회로(241), 캐쉬 래치(242), 및 캐쉬 래치 리셋 회로(243)를 포함한다. 상기 캐쉬 래치(242)는 노드들(D3, D4) 사이에 연결되는 인버터들(246, 247)을 포함한다. 상기 캐쉬 레지스터 회로(240)의 구성 및 구체적인 동작은 상기 메인 레지스터 회로(230)와 유사하므로 이에 대한 상세한 설명은 생략된다.

상기 데이터 입력 회로(250)는 NMOS 트랜지스터들(251, 252)을 포함한다. 상기 NMOS 트랜지스터(251)는 상기 노드(D4)와 데이터 입출력 노드(Y1) 사이에 연결되고, 데이터 입력 신호(DI)에 응답하여, 턴 온 또는 오프된다. 상기 NMOS 트랜지스터(252)는 상기 노드(D3)와 상기 데이터 입출력 노드(Y1) 사이에 연결되고, 데이터 입력 신호(nDI)에 응답하여, 턴 온 또는 오프된다. 상기 데이터 입력 회로(250)에 데이터가 입력될 때, 상기 데이터 입출력 노드(Y1)는 그라운드 전압 레벨로 설정되므로, 상기 NMOS 트랜지스터(251)가 턴 온되면, 로직 '1'의 데이터가 상기 캐쉬 래치(242)에 입력되고, 상기 NMOS 트랜지스터(252)가 턴 온되면, 로직 '0'의 데이터가 상기 캐쉬 래치(242)에 입력된다.

상기 스위치(260)는 상기 센싱 노드(SO)와 상기 노드(D2) 사이에 연결되고, 상기 제1 프로그램 제어 신호(PGM1)에 응답하여, 턴 온 또는 턴 오프된다. 프로그램 동작시, 상기 스위치(260)가 턴 온되어, 상기 캐쉬 래치(232)로부터 수신되는 상기 반전된 데이터(QB)(즉, 프로그램 데이터)를 상기 센싱 노드(SO)에 출력한다. 상기 스위치(270)는 상기 노드(D2)와 상기 데이터 입출력 노드(Y1) 사이에 연결되 고, 독출 동작시 제어 신호(PBDO)에 응답하여, 상기 메인 래치(232)로부터 수신되는 상기 반전된 데이터(QB)(즉, 독출 데이터)를 상기 데이터 입출력 노드(Y1)에 출력한다. 상기 스위치(280)는 상기 노드(D3)와 상기 센싱 노드(SO) 사이에 연결되고, 제어 신호(PDUMP)에 응답하여 턴 온 또는 턴 오프된다. 상기 스위치(280)가 턴 온될 때, 상기 캐쉬 래치(242)로부터 수신되는 센싱 데이터(QAb)를 상기 센싱 노드(SO)에 출력한다.

다시 도 3을 참고하면, 상기 프로그램 제어부(120)는 마이크로 컨트롤러(121), 로직 회로(122), 및 제1 내지 제3 지연 회로들(123∼125)을 포함한다. 상기 마이크로 컨트롤러(121)는 프로그램 명령(PROGRAM)에 응답하여, 내부 프로그램 신호(PGM)를 출력한다. 상기 로직 회로(122)는 상기 내부 프로그램 신호(PGM)에 응답하여, 상기 제1 프로그램 제어 신호(PGM1)를 출력한다. 상기 제1 지연 회로(123)는 상기 제1 프로그램 제어 신호(PGM1)를 제1 설정 시간(T1, 도 8참고) 동안 지연시키고, 그 지연된 신호를 상기 제2 프로그램 제어 신호(PGM2)로서 출력한다. 상기 제2 지연 회로(124)는 상기 제1 프로그램 제어 신호(PGM1)를 제2 설정 시간(T2, 도 8참고) 동안 지연시키고, 그 지연된 신호를 상기 제3 프로그램 제어 신호(PGM3)로서 출력한다. 상기 제3 지연 회로(125)는 상기 제1 프로그램 제어 신호(PGM1)를 제3 설정 시간(T3, 도 8참고) 동안 지연시키고, 그 지연된 신호를 상기 제4 프로그램 제어 신호(PGM4)로서 출력한다. 바람직하게, 상기 제3 설정 시간(T3)은 상기 제2 설정 시간(T2) 보다 더 길고, 상기 제2 설정 시간은 상기 제1 설정 시간(T1) 보다 더 길다. 예를 들어, 상기 제1 설정 시간(T1)이 50㎱로 설정될 경우, 상기 제2 설정 시간(T2)은 100㎱로, 상기 제3 설정 시간(T3)은 150㎱로 각각 설정될 수 있다. 도 3에서는 상기 프로그램 제어부(120)가 제1 내지 제4 프로그램 제어 신호들(PGM1∼PGM4)를 발생하는 경우를 일례로서 설명하였지만, 상기 프로그램 제어부(120)가 발생하는 프로그램 제어 신호의 수는 필요에 따라 증가 또는 감소될 수 있다. 이는 상기 프로그램 제어부(120)에 포함되는 지연 회로의 수가 증가 또는 감소됨으로써 실현될 수 있다. 또, 상기 프로그램 제어부(120)가 발생하는 프로그램 제어 신호의 수가 증가 또는 감소할 때, 상기 프로그램 제어 신호의 수에 대응하게, 상기 페이지 버퍼들의 그룹 수도 증가 또는 감소될 수 있다.

도 4는 도 3에 도시된 제1 지연 회로의 상세한 회로도이다. 도 4를 참고하면, 제1 지연 회로(123)는 저항들(R11, R12)과 캐패시터들(C11∼C16)을 포함한다. 상기 저항들(R11, R12)은 직렬로 연결된다. 상기 저항(R11)의 한 쪽 단자에는 상기 캐패시터들(C11, C12)이 병렬로 연결되고, 상기 저항(R12)의 한 쪽 단자에는 상기 캐패시터들(C15, C16)이 병렬로 연결된다. 바람직하게, 상기 캐패시터들(C11, C13, C15) 각각은 NMOS 트랜지스터로서 구현될 수 있고, 상기 캐패시터들(C12, C14, C16) 각각은 PMOS 트랜지스터로서 구현될 수 있다.

또, 상기 저항들(R11, R12) 사이에는 상기 캐패시터들(C13, C14)이 병렬로 연결된다. 상기 제1 프로그램 제어 신호(PGM1)는 상기 저항들(R11, R12)과 상기 캐패시터들(C11∼C16)을 통과하면서 상기 제1 설정 시간(T1) 동안 지연되고, 그 지연된 신호가 상기 제2 프로그램 제어 신호(PGM2)로서 출력된다.

도 5는 도 3에 도시된 제2 지연 회로의 상세한 회로도이다. 도 5를 참고하 면, 제2 지연 회로(124)는 저항들(R21∼R24)과 캐패시터들(C21∼C31)을 포함한다. 상기 제2 지연 회로(124)의 구성 및 동작은, 상기 제2 지연 회로(124)에 포함되는 저항 및 캐패시터의 수를 제외하고, 도 4를 참고하여 상술한 상기 제1 지연 회로(123)와 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.

도 6은 도 3에 도시된 제3 지연 회로의 상세한 회로도이다. 도 6을 참고하면, 제3 지연 회로(125)는 저항들(R31∼R36)과 캐패시터들(C41∼C58)을 포함한다. 상기 제3 지연 회로(125)의 구성 및 동작은, 상기 제3 지연 회로(25)에 포함되는 저항 및 캐패시터의 수를 제외하고, 도 4를 참고하여 상술한 상기 제1 지연 회로(123)와 유사하므로, 이에 대한 상세한 설명은 생략하기로 한다.

다음으로, 도 8을 참고하여, 상기 플래시 메모리 장치(100)의 프로그램 동작 과정을 좀 더 상세히 설명한다. 도 8은 도 3에 도시된 플래시 메모리 장치의 프로그램 동작과 관련된 신호들의 타이밍도이다. 먼저, 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N) 각각의 메인 래치(232)에 제1 프로그램 데이터(QB)를 저장한다. 좀 더 상세하게는, 먼저, 상기 데이터 입력 회로(250)를 통하여 상기 캐쉬 래치(242)에 데이터(QA 또는 QAb)를 저장하고, 상기 스위치(280)에 의해 상기 센싱 노드(SO)를 통하여, 상기 데이터(QA 또는 QAb)를 상기 메인 래치(232)에 전달한다. 그 결과, 상기 메인 래치(232)에 상기 제1 프로그램 데이터(QB)가 저장된다.

도 8에서 참조되는 것과 같이, 디스차지 신호(DISCHe)와 비트 라인 제어 신호(VIRPWR)가 인에이블된다. 그 결과, 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N)의 비트 라인 선택부(120)에 의해 상기 비트 라인들(BLe1∼BLe4N)이 상 기 비트 라인 제어 신호(VIRPWR)의 전압 레벨로 프리차지된다. 또, 도 8에 도시되지는 않았지만, 상기 비트 라인들(BLe1∼BLe4N)이 프리차지될 때, 상기 비트 라인들(BLo1∼BLo4N) 역시 상기 비트 라인 제어 신호(VIRPWR)의 전압 레벨로 프리차지된다. 한편, 상기 메모리 셀 블록(110)의 복수의 페이지들 중 선택된 페이지의 워드 라인(예를 들어, WL1)에는 프로그램 전압(미도시)이 공급된다. 또, 비트 라인 선택 신호(BSLe)가 인에이블됨에 따라, 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N)의 비트 라인 선택부들(210)에 의해, 상기 비트 라인들(BLe1∼BLe4N)이 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N)의 센싱 노드들(SO)에 각각 연결된다.

상기 프로그램 제어부(120)의 마이크로 컨트롤러(121)는 프로그램 명령(PROGRAM)에 응답하여, 내부 프로그램 신호(PGM)를 출력한다. 상기 로직 회로(122)는 상기 내부 프로그램 신호(PGM)에 응답하여, 제1 프로그램 제어 신호(PGM1)를 출력한다. 상기 제1 프로그램 제어 신호(PGM1)에 응답하여 상기 제1 그룹의 페이지 버퍼들(PB1∼PBN) 각각의 스위치(260)가 턴 온된다. 그 결과, 상기 페이지 버퍼들(PB1∼PBN) 각각의 상기 메인 래치(232)에 저장된 상기 제1 프로그램 데이터(QB)가 상기 비트 라인들(BLe1∼BLe4N)에 연결된 메모리 셀들(Me1∼MeN)에 각각 출력된다.

상기 로직 회로(122)가 상기 제1 프로그램 제어 신호(PGM1)를 출력한 후, 제1 설정 시간(T1)이 경과되면, 상기 제1 지연 회로(123)가 상기 제2 프로그램 제어 신호(PGM1)를 출력한다. 상기 제2 프로그램 제어 신호(PGM1)에 응답하여, 제2 그룹의 페이지 버퍼들(PB(N+1)∼PB2N)이 상기 제1 그룹의 페이지 버퍼들(PB1∼PBN)의 동작과 유사하게, 각각 자신에 저장된 제1 프로그램 데이터들을 상기 비트 라인들(BLe(N+1)∼BLe2N)에 연결된 메모리 셀들(Me(N+1)∼Me2N)에 각각 출력한다. 또, 상기 로직 회로(122)가 상기 제1 프로그램 제어 신호(PGM1)를 출력한 후, 제2 설정 시간(T2)이 경과되면, 상기 제2 지연 회로(124)가 상기 제3 프로그램 제어 신호(PGM3)를 출력한다. 상기 제3 프로그램 제어 신호(PGM3)에 응답하여, 제3 그룹의 페이지 버퍼들(PB(2N+1)∼PB3N)이 상기 제1 그룹의 페이지 버퍼들(PB1∼PBN)의 동작과 유사하게, 각각 자신에 저장된 제1 프로그램 데이터들을 상기 비트 라인들(BLe(2N+1)∼BLe3N)에 연결된 메모리 셀들(Me(2N+1)∼Me3N)에 각각 출력한다.

또, 상기 로직 회로(122)가 상기 제1 프로그램 제어 신호(PGM1)를 출력한 후, 제3 설정 시간(T3)이 경과되면, 상기 제3 지연 회로(125)가 상기 제4 프로그램 제어 신호(PGM4)를 출력한다. 상기 제4 프로그램 제어 신호(PGM4)에 응답하여, 제4 그룹의 페이지 버퍼들(PB(3N+1)∼PB4N)이 상기 제1 그룹의 페이지 버퍼들(PB1∼PBN)의 동작과 유사하게, 각각 자신에 저장된 제1 프로그램 데이터들을 상기 비트 라인들(BLe(3N+1)∼BLe4N)에 연결된 메모리 셀들(Me(3N+1)∼Me4N)에 각각 출력한다. 한편, 상기 프로그램 제어부(120)에 의해 상기 제1 내지 제4 프로그램 제어 신호들(PGM1∼PGM4)이 순차적으로 출력되는 동안, 상기 제1 내지 제4 그룹의 페이지 버퍼들(PB1∼PB4N) 각각의 캐쉬 래치(242)에 차기의 프로그램 동작을 위한 제2 프로그램 데이터(QAb)가 저장된다.

상술한 것과 같이, 상기 플래시 메모리 장치(100)는 프로그램 동작시 상기 페이지 버퍼들(PB1∼PB4N) 전체가 동시에 프로그램 데이터를 출력하지 않고, 상기 페이지 버퍼들(PB1∼PB4N) 중 일부(BP1∼PBN 또는 PB(N+1)∼PB2N 또는 PB(2N+1)∼PB3N 또는 PB(3N+1)∼PB4N)만이 프로그램 데이터를 출력한다. 그 결과, 일부의 비트 라인들(BLe1∼BLeN 또는 BL(N+1)∼BL2N 또는 BL(2N+1)∼BL3N 또는 BL(3N+1)∼BL4N)과 대응하는 센싱 노드들(SO), 상기 스위치(260), 및 상기 메인 래치(232)를 통하여 그라운드로 흐르는 전류량이 감소되어, 그라운드 전압의 상승이 감소될 수 있다. 따라서, 프로그램 사이클 동안 상기 페이지 버퍼들(PB1∼PB4N)의 캐쉬 래치(242)에 데이터가 입력될 때, 잘못된 데이터가 입력되는 것이 방지될 수 있다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 장치 및 그 프로그램 동작 제어 방법은 페이지 버퍼들을 설정된 수의 그룹들로 구분하고, 각 그룹 단위로 프로그램 동작이 실행되도록 제어함으로써, 캐쉬 프로그램 동작시 그라운드 전압이 상승하는 것을 방지하고, 캐쉬 래치에 잘못된 데이터가 입력되는 것을 방지할 수 있다.

Claims

플래시 메모리 장치에 있어서,

제1 내지 제J(J는 정수) 그룹의 비트 라인 쌍들을 공유하는 메모리 셀들을 포함하는 메모리 셀 블록;

상기 제1 내지 제J 그룹의 비트 라인 쌍들에 각각 연결되고, 제1 내지 제J 프로그램 제어 신호들에 각각 응답하여, 각각이 대응하는 그룹의 비트 라인 쌍들 중 일부에 연결된 상기 메모리 셀들에 프로그램 데이터들을 각각 출력하는 제1 내지 제J 그룹의 페이지 버퍼들; 및

프로그램 동작시, 상기 제1 내지 제J 프로그램 제어 신호들을 설정된 시간 간격을 두고 제1 내지 제J 그룹의 페이지 버퍼들에 그룹별로 하나씩 연속적으로 발생하는 프로그램 제어부를 포함하고,

상기 프로그램 동작시, 상기 제1 내지 제J 그룹의 페이지 버퍼들 중 어느 한 그룹의 페이지 버퍼들 각각이 대응하는 비트 라인 쌍 중 어느 하나에 연결된 상기 메모리 셀에 상기 프로그램 데이터들을 출력하는 동안, 나머지 그룹들의 페이지 버퍼들은 상기 프로그램 데이터들을 출력하지 않는 플래시 메모리 장치.
제1항에 있어서,

상기 제1 내지 제J 그룹의 페이지 버퍼들 각각은, 적어도 하나의 메인(main) 래치와 적어도 하나의 캐쉬(cache) 래치를 포함하는 듀얼(dual) 래치 구조를 가지는 플래시 메모리 장치.
제1항에 있어서, 상기 프로그램 제어부는,

프로그램 명령에 응답하여, 내부 프로그램 신호를 출력하는 마이크로 컨트롤러;

상기 내부 프로그램 신호에 응답하여, 상기 제1 프로그램 제어 신호를 출력하는 로직 회로;

상기 제1 프로그램 제어 신호를 제1 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 제2 프로그램 제어 신호로서 출력하는 제1 지연 회로;

상기 제1 프로그램 제어 신호를 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 제3 프로그램 제어 신호로서 출력하는 제2 지연 회로; 및

상기 제1 프로그램 제어 신호를 제3 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 제4 프로그램 제어 신호로서 출력하는 제3 지연 회로를 포함하는 플래시 메모리 장치.
제3항에 있어서,

상기 제3 설정 시간은 상기 제2 설정 시간 보다 더 길고, 상기 제2 설정 시간은 상기 제1 설정 시간 보다 더 긴 플래시 메모리 장치.
제3항에 있어서,

상기 제1 내지 제3 지연 회로들 각각은,

직렬 연결되는 저항들; 및

상기 저항들 각각 사이에 병렬로 연결되는 캐패시터들을 포함하고,

상기 제3 지연 회로에 포함되는 상기 저항과 상기 캐패시터의 수는 상기 제2 지연 회로에 포함되는 상기 저항과 상기 캐패시터의 수보다 더 크고, 상기 제2 지연 회로에 포함되는 상기 저항과 상기 캐패시터의 수는 상기 제1 지연 회로에 포함되는 상기 저항과 상기 캐패시터의 수보다 더 큰 플래시 메모리 장치.
플래시 메모리 장치의 프로그램 제어 방법에 있어서,

상기 제1 내지 제J 그룹의 비트 라인 쌍들에 각각 연결되는 제1 내지 제J 그룹의 페이지 버퍼들 각각의 메인 래치들에 제1 프로그램 데이터들을 저장하는 단계;

프로그램 명령에 응답하여, 내부 프로그램 신호를 출력하는 단계;

상기 내부 프로그램 신호에 응답하여, 제1 내지 제J(J는 정수) 프로그램 제어 신호들을 설정된 시간 간격을 두고 하나씩 연속적으로 발생하는 단계;

상기 제1 내지 제J 프로그램 제어 신호들 중 하나가 발생될 때마다, 그 발생된 프로그램 제어 신호에 응답하여, 상기 제1 내지 제J 그룹의 페이지 버퍼들 중 어느 한 그룹의 페이지 버퍼들에 저장된 상기 제1 프로그램 데이터들을 상기 제1 내지 제J 그룹의 비트 라인 쌍들 중 어느 한 그룹의 비트 라인 쌍들 중 일부에 연결된 선택된 페이지의 메모리 셀들에 각각 출력하는 단계; 및

상기 제1 내지 제J 프로그램 제어 신호들이 연속적으로 발생되는 동안, 상기 제1 내지 제J 그룹의 페이지 버퍼들 각각의 캐쉬 래치들에 제2 프로그램 데이터들을 각각 저장하는 단계를 포함하는 플래시 메모리 장치의 프로그램 제어 방법.
제6항에 있어서,

상기 내부 프로그램 신호를 출력하는 단계에 앞서서, 상기 선택된 페이지의 메모리 셀들이 연결된 워드 라인에 프로그램 전압을 공급하는 단계; 및

상기 제1 내지 제J 그룹의 비트 라인 쌍들 중 일부를 상기 제1 내지 제4 그룹의 페이지 버퍼들의 센싱 노드들에 각각 연결하는 단계를 더 포함하는 플래시 메모리 장치의 프로그램 제어 방법.
제6항에 있어서, 상기 제1 내지 제J 프로그램 제어 신호들을 발생하는 단계는,

상기 내부 프로그램 신호에 응답하여, 상기 제1 프로그램 제어 신호를 출력하는 단계;

상기 제1 프로그램 제어 신호를 제1 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 제2 프로그램 제어 신호로서 출력하는 단계;

상기 제1 프로그램 제어 신호를 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 제3 프로그램 제어 신호로서 출력하는 단계; 및

상기 제1 프로그램 제어 신호를 제3 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 제4 프로그램 제어 신호로서 출력하는 단계를 포함하는 플래시 메모리 장치의 프로그램 제어 방법.
제6항에 있어서,

상기 제3 설정 시간은 상기 제2 설정 시간 보다 더 길고, 상기 제2 설정 시간은 상기 제1 설정 시간 보다 더 긴 플래시 메모리 장치의 프로그램 제어 방법.