CN102760482A - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件，包括：存储器单元阵列，所述存储器单元阵列包括每个与位线耦接的存储块组；页缓冲器组，所述页缓冲器组与第一存储块组的第一位线耦接，并且被配置成根据在编程操作中将存储在存储器单元中的数据来控制第一存储块组的第一位线的电压，并且被配置成在读取操作中感测第一位线的电压；至少一个位线耦接电路，所述位线耦接电路被配置成通过响应于位线耦接信号来选择性耦接第一至第n存储块组的第一位线而将在所述存储块组之中选择的第n存储块组的第一位线与所述页缓冲组耦接；以及位线控制电路，所述位线控制电路被配置成响应于位线控制信号来控制存储块组的第二位线。

Description

半导体存储器件
相关申请的交叉引用
本申请要求2011年4月21日提交的申请号为10-2011-0037168的韩国专利申请的优先权，本申请通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及半导体存储器件，更具体而言，涉及包括与位线耦接的存储块的半导体存储器件。
背景技术
半导体存储器件包括与位线耦接并被配置为存储数据的存储器单元。存储器单元分类为存储块。感测电路(或页缓冲器)当执行编程操作时通过根据外部数据控制位线的电压来在存储器单元中存储数据，当执行读取操作时通过感测位线的电压来读取存储在存储器单元中的数据。
与此同时，为了提高数据存储能力，存储器单元的数量也增多。位线的长度可以提高，同时位线之间的间隔缩小。由于这一原因，相邻位线之间的寄生电容与位线的长度成比例地升高，在相邻位线之间发生干扰现象，导致低的操作速度。
例如，在编程操作中，偶数位线和奇数位线中的未选择的位线被预充电，根据要存储在存储器单元中的数据确定施加到选择的位线的电压。此外，在读取操作中，在选择位线被预充电并且未选择位线被放电之后，通过感测选择位线的电压变化来读取存储在存储器单元中的数据。
随着位线长度的增加，位线的预充电速度变慢。因此，为了使位线完全预充电要花费更多的时间，并且操作速度变慢。
发明内容
示例性实施例涉及一种能够通过减少位线之间的寄生电容而提高操作速度的半导体存储器件。
根据本发明一个方面的半导体存储器件，包括：存储器单元阵列，所述存储器单元阵列包括每个与位线耦接的两个或更多个存储块组；页缓冲器组，所述页缓冲器组与第一存储块组的第一位线耦接，并且被配置成根据在编程操作中将存储在存储器单元中的数据来控制所述第一存储块组的第一位线的电压，并且被配置成在读取操作中感测第一位线的电压；至少一个位线耦接电路，所述位线耦接电路被配置成通过响应于位线耦接信号来选择性耦接第一至第n存储块组的第一位线而将在所述存储块组之中选择的第n存储块组的第一位线与所述页缓冲组耦接；以及位线控制电路，所述位线控制电路被配置成响应于位线控制信号来控制所述存储块组的第二位线。
根据本发明另一方面的半导体存储器件，包括：两个或更多个存储块组，所述两个或更多个存储块组的每个包括在公共源极线与各个位线之间耦接的存储串；页缓冲器组，所述页缓冲器组被配置成根据将储存到在编程操作中与所述第一位线耦接的存储器单元中的数据来控制从所述存储块组之中选中的存储块组的第一位线的电压，并且被配置成感测在读取操作中的所述第一位线的电压；至少一个位线耦接电路，所述至少一个位线耦接电路被配置成响应于位线耦接信号将选中的存储块组的第一位线与页缓冲器组耦接；以及两个或更多个位线控制电路，所述两个或更多个位线控制电路被配置成响应于所述位线控制信号根据所述编程操作和所述读取操作来将选中的存储块组的第二位线耦接到其公共源级线以及控制所述存储块组中剩余的存储块的第二位线的电压。
附图说明
图1是根据本说明书一个示例性实施例的半导体存储器件的框图；
图2是图1所示的存储器模块的电路图；
图3是根据本说明书另一示例性实施例的半导体存储器件的框图；
图4是图1所示的页缓冲器的电路图；
图5A和图5B是表示根据本说明书示例性实施例的半导体存储器件的操作的框图；以及
图6和图7是根据本说明书又一示例性实施例的半导体存储器件的框图。
具体实施方式
下面将参照附图详细描述本说明书的某些示例性实施例。提供附图是为了使本领域普通技术人员理解本说明书实施例的范围。
图1是根据本说明书的一个示例性实施例的半导体存储器件的框图，图2是图1所示的存储器模块的电路图，图3根据本说明书另一示例性实施例的半导体存储器件的框图。
参照图1，半导体存储器件包括存储器单元阵列110、页缓冲器组150、位线耦接电路110DIV1以及位线控制电路110VP1和位线控制电路110VP2。半导体存储器件还包括用于向存储块110MB提供操作电压的电压供给电路(130和140)。半导体存储器件还可以包括列选择器160，所述列选择器160用于控制页缓冲器组150与I/O电路170之间数据的传递。在编程操作或读取操作中，通过控制器120来控制电路110DIV1、电路110VP1、电路110VP2、电路130、电路140、电路150和电路160。下面详细描述以上元件。
存储器单元阵列包括多个存储块组(例如，第一存储块组110G1和第二存储块组110G2)。存储块组中的每个(例如110G1)包括多个存储块110MB。
参照图2，每个存储块110MB包括多个串STe1至STek和串STo1至STok，所述串STe1至STek和串STo1至STok耦接在位线BLe1至BLek和位线BLo1至Blok与公共源线CSL之间。即，串STe1至STek和串STo1至STok与各自的位线BLe1至BLek和位线BLo1至Blok耦接，并且共同与公共源线CSL耦接。每个串(例如STe1)包括源极选择晶体管SST、多个存储器单元C0e1至Cne1和漏极选择晶体管DST，所述源极选择晶体管SST具有与公共源线CSL耦接的源极，所述漏极选择晶体管DST具有与位线BLe1耦接的漏极。存储器单元C0e1至Cne1串联耦接在选择晶体管SST与漏极选择晶体管DST之间。源极选择晶体管SST的栅极与源极选择线SSL耦接，存储器单元C0e1至Cne1的栅极与相应字线WL0至WLn耦接，漏极选择晶体管DST的栅极与漏极选择线DSL耦接。
在NAND快闪存储器件的情况下，可以通过物理页或逻辑页将存储块的存储器单元分类。例如，与字线(例如WL0)耦接的存储器单元C0e1至C0ek和存储器单元C0o1至C0ok可以形成物理页PAGE0。此外，与字线WL0耦接的偶数编号的存储器单元C0e1至C0ek可以形成偶数物理页，与其耦接的奇数编号的存储器单元C0o1至C0ok可以形成奇数物理页。所述页(或偶数页或奇数页)是编程操作或读取操作的基本单元。
参照图1和图2，第一存储块组110G1和第二存储块组110G2中的每个包括两个或多个存储块110MB。包括在第一存储块组110G1中的存储块110MB共用位线BLe1至BLek和位线BLo1和Blok。此外，第一存储块组110G1的位线BLe1至BLek和位线BLo1和Blok与第二存储块组110G2的位线分离。据此，第一存储块组110G1和第二存储块组110G2与不同的位线耦接。
响应于经由I/O电路170接收的外部命令信号CMD，控制器120产生执行编程操作或读取操作的命令信号CMDi，并且根据操作的类型产生控制页缓冲器组150的页缓冲器PB1至PBk的PB控制信号PB_SIGNALS。下面描述控制页缓冲器组150的控制器120的操作。此外，响应于经由I/O电路170接收的外部地址信号ADD，控制器120产生行地址信号RADD和列地址信号CADD。具体而言，响应于地址信号ADD，控制器120产生用于控制位线耦接电路110DIV1的位线耦接信号BLDIVe1和BLDIVo1和用于控制位线控制电路110VP1和110VP2的位线控制信号UNSELBLe1和UNSELBLo1以及UNSELBLe2和UNSELBLo2。
响应于命令信号CMDi，电压供给电路(130和140)向所选择存储块的局部线(例如漏极选择线DSL、字线WL0至WLn以及源极选择线SSL)提供用于存储器单元编程操作或读取操作的操作电压(例如，Vpgm、Vread、Vpass1、Vpass2、Vdsl和Vssl)。电压供给电路包括电压发生器130和行解码器140。
响应于命令信号CMDi，电压发生器130向全局线提供用于存储器单元编程操作或读取操作的操作电压(例如，Vpgm、Vread、Vpass1、Vpass2、Vdsl和Vssl)。例如，在编程操作中，电压发生器可以向全局线提供编程电压Vpgm和编程通过电压Vpass1，所述编程电压Vpgm将提供给属于选择页的存储器单元，所述编程通过电压Vpass1将提供给未选择的存储器单元。在读取操作中，电压发生器130可以向全局线提供读取电压Vread和读取通过电压Vpass2，所述读取电压Vread将提供给属于选择页的存储器单元，所述读取通过电压Vpass2将提供给未选择的存储器单元。针对各个选择线DSL和SSL输出选择电压Vdsl和Vssl。
响应于行地址信号RADD，行解码器140使全局线与存储器单元阵列110中选择的存储块110MB的局部线DSL、WL0至WLn以及SSL耦接，以使从电压发生器130输出至全局线的操作电压可以传递至局部线DSL、WL0至WLn以及SSL。据此，编程电压Vpgm或读取电压Vread可以由电压发生器130经由全局字线提供给与选择的存储器单元(例如C0e1)耦接的局部字线(例如WL0)。此外，编程通过电压Vpass1和读取通过电压Vpass2可以由电压发生器130经由全局字线提供给与未选择的存储器单元(例如C1e1至Cne1)耦接的局部字线(例如WL1至WLn)。据此，通过编程电压Vpgm将数据存储在选择的存储器单元C0e1中，或通过读取电压Vread读取存储在选择的存储器单元C0e1中的数据。
页缓冲器组150包括多个页缓冲器PB1至PBk，所述多个页缓冲器PB1至PBk与第一存储块组110G1和第二存储块组110G2之一(例如110G2)的位线BLe1至BLek和位线BLo1至Blok耦接。页缓冲器组150的页缓冲器PB1至PBk中的每个可以与偶数位线和奇数位线对耦接。响应于PB控制信号PB_SIGNALS，页缓冲器PB1至PBk根据所接收的数据选择性地将位线BLe1至BLek或位线BLo1至Blok预充电，从而将数据存储在存储器单元C0e1至C0ek或存储器单元C0o1至C0ok中，或者感测位线BLe1至BLek或位线BLo1至Blok的电压，从而从存储器单元C0e1至C0ek或存储器单元C0o1至C0ok中读取数据。
例如，当在编程操作中将编程数据(例如数据“0”)输入页缓冲器PB1以便将编程数据存储到存储器单元C0e1中时，页缓冲器PB1向与存储器单元C0e1耦接的位线BLe1提供编程许可电压(例如接地电压)。据此，由于提供给字线WL0的编程电压Vpgm和提供给位线BLe1的编程许可电压的原因，存储器单元C0e1的阈值电压升高。此外，当擦除数据(例如数据“1”)输入页缓冲器PB1以便将擦除数据存储在存储器单元C0e1中时，在编程操作中，页缓冲器PB1向与存储器单元C0e1耦接的位线BLe1提供编程抑制电压(例如电源电压)。据此，虽然在编程操作中编程电压Vpgm被提供给字线WL0，但是由于提供给位线BLe1的编程抑制电压的原因，存储器单元C0e1的阈值电压并未升高。由于存储器单元的阈值电压按照以上描述的方式变化，因此可以在存储器单元中存储不同的数据。
其间，在读取操作中，页缓冲器组150将偶数位线BLe1至BLek和奇数位线BLo1至Blok中的全部选择的位线(例如BLe1至BLek)预充电，但是将全部未选择的位线(例如BLo1至Blok)放电。此外，当读取电压Vread被从电压供给电路(130和140)提供给选择的字线(例如WL0)时，与其中存储有编程数据的存储器单元耦接的位线保持预充电状态，与其中存储有擦除数据的存储器单元耦接的位线被放电。页缓冲器组150感测位线BLe1至BLek的电压变化，并锁存与感测结果对应的存储器单元的数据。
下面详细描述页面缓冲器的构造。
响应于列地址CADD，列选择器160选择页缓冲器组150中的页缓冲器PB1至PBk。更具体而言，响应于列地址CADD，列选择器160顺序地将要存储在存储器单元中的数据传递至页缓冲器PB1至PBk。此外，响应于列地址CADD，列选择器160顺序地选择页缓冲器PB1至PBk，以使锁存在页缓冲器PB1至PBk中的存储器单元的数据可以在读取操作中向外输出。
在编程操作中，I/O电路170在控制器120的控制下将外部数据DATA传递至列选择器160，以便将外部数据输入页缓冲器组150然后存储在存储器单元中。当外部数据DATA被传递至页缓冲器组150的页缓冲器PB1至PBk时，页缓冲器PB1至PBk将外部数据存储在它们的内部锁存电路中。此外，在读取操作中，I/O电路170经由列选择器160向外输出从页缓冲器组150的页缓冲器PB1至PBk中接收的数据DATA。
其间，在第一存储块组110G1与第二存储块组110G2之间设置位线耦接电路110DIV1。响应于位线耦接信号BLDIVe1和BLDIVo1，位线耦接电路110DIV1将第一存储块组110G1与第二存储块组110G2的位线BLe1至BLek和位线BLo1至Blok选择性地耦接，从而将与第一存储块组110G1与第二存储块组110G2中的存储块组(例如110G1)耦接的选中位线耦接至页缓冲器组150。具体而言，响应于位线耦接信号BLDIVe1和BLDIVo1，当选择第一存储块组110G1时，位线耦接电路110DIV1将第一存储块组110G1的位线BLe1至BLek或位线BLo1至Blok选择性地耦接至设置在第一存储块组110G1与页缓冲器组150之间的第二存储块组110G2的位线BLe1至BLek或位线BLo1至Blok。
如果存储块组的数量为两个或更多，例如，如图3所示的四个组110G1至110G4，则在存储块组110G1至110G4之间设置位线耦接电路110DIV1至110DIV3。此外，如果选择存储块组110G2，则响应于位线耦接信号BLDIVe1、BLDIVo1、BLDIVe2、BLDIVo2、BLDIVe3和BLDIVo3，位线耦接电路110DIV1至110DIV3将存储块组110G2的位线BLe1至BLek或位线BLo1至Blok选择性地耦接至设置在存储块组110G2与页缓冲器组150之间的存储块组110G3和110G4的位线BLe1至BLek或位线BLo1至Blok。
具体而言，位线耦接电路110DIV2和110DIV3将所选择的存储块组110G2的偶数位线BLe1至BLek和奇数位线BLo1至Blok中所选择的位线(例如BLe1至BLek)耦接至未选择的存储块组110G3和110G4的位线BLe1至BLek，并将存储块组110G2至110G4的未选择的位线BLo1至Blok断开，从而使所选择的位线BLe1至BLek耦接至页缓冲器组150。
再参见图1，位线耦接电路110DIV1包括偶数位线耦接电路Sbe1至Sbek以及奇数位线耦接电路Sbo1至Sbok。偶数位线耦接电路Sbe1至Sbek响应于位线耦接信号BLDIVe1和BLDIVo1中的偶数位线耦接信号BLDIVe1来控制选中的存储块组(如110G1)的偶数位线BLe1至BLek与未选中的存储块组(如110G2)的偶数位线BLe1至BLek之间的连接。奇数位线耦接电路Sbo1至Sbok响应于位线耦接信号BLDIVe1和BLDIVo1中的奇数位线耦接信号BLDIVo1来控制选中的存储块组(如110G1)的奇数位线BLo1至Blok与未选中的存储块组(如110G2)的奇数位线BLo1至Blok之间的连接。
如果选中的存储块组(如110G1)的偶数位线BLe1至Blek被选中，则偶数位线耦接电路Sbe1至Sbek响应于偶数位线耦接信号BLDIVe1，将选中的存储块组110G1的偶数位线BLe1至BLek与布置在选中的存储块组110G1与页缓冲器组150之间的、未选中的存储块组(如110G2)的偶数位线BLe1至BLek耦接。因此，选中的存储块组110G1的偶数位线BLe1至BLek经由未选中的存储块110G2的偶数位线BLe1至BLek与页缓冲器组150耦接。这里，奇数位线耦接电路Sbo1至Sbok响应于奇数位线耦接信号BLDIVo1而使选中的存储块组110G1的奇数位线BLo1至Blok与未选中的存储块组110G2的奇数位线BLo1至BLok断开连接。
如果选中的存储块组(如110G1)的奇数位线BLo1至Blok被选中，则奇数位线耦接电路Sbo1至Sbok响应于奇数位线耦接信号BLDIVo1，将选中的存储块组110G1的奇数位线BLo1至BLok与布置在选中的存储块组110G1与页缓冲器组150之间的未选中的存储块组(如110G2)的奇数位线BLo1至BLok耦接。因此，选中的存储块组110G1的奇数位线BLo1至BLok经由未选中的存储块110G2的奇数位线BLo1至BLok而与页缓冲器组150耦接。这里，偶数位线耦接电路Sbe1至Sbek响应于偶数位线耦接信号BLDIVe1将选中的存储块组110G1的偶数位线BLe1至BLek与未选中的存储块组110G2的偶数位线BLe1至BLek断开连接。
位线控制电路110VP1和110VP2响应于位线控制信号UNSELBLe1、UNSELBLo1、UNSELBLe2和UNSELBLo2与相应的存储块组110G1和110G2耦接，以便控制相应的存储块组110G1和110G2的未选中的位线BLe1至BLek或BLo1至BLok的电压。
尤其地，位线控制电路110PV1被配置成将存储块组110G1的偶数位线BLe1至BLek和奇数位线BLo1至BLok之中的未选中的位线(如BLo1至BLok)设置在预充电状态、放电状态或浮置状态。更具体而言，位线控制电路110PV1被配置成根据存储块组110G1是否被选中，在编程操作中将未选中的位线BLo1至BLok设置在预充电状态或浮置状态，在读取操作中将未选中的位线BLo1至BLok设置在预充电状态或放电状态。
例如，在编程操作中，选中的存储块组(如110G1)的位线控制电路(如110PV1)可以对存储块组110G1的未选中的位线(如BLo1至BLok)预充电，以及未选中的存储块组(如110G2)的位线控制电路(如110PV2)可以将存储块组110G2的未选中的位线(如BLo1至BLok)设置在浮置状态。另外，在读取操作中，选中的存储块组(如110G1)的位线控制电路(如110PV1)可以对存储块组110G1的未选中的位线(如BLo1至BLok)放电，以及未选中的存储块组(如110G2)的位线控制电路(如110PV2)可以对存储块组110G的未选中的位线(如BLo1至BLok)预充电。
未选中的位线BLo1至BLok经由电压发生器130所产生的电压VIRPWR1和VIRPWR2预充电，或者经由电压发生器130放电。
图4是图1所示的页缓冲器的电路图。
参见图4，页缓冲器(如PB1)在控制器120的控制下操作。在控制器120所产生的PB控制信号PB_SIGNALS中包括下文要描述的信号PRECHb、TRAN1、RST、SET、PBSENSE、BLSELe以及BLSELo。
页缓冲器PB1包括位线耦合器BLC、预充电电路P101、多个锁存电路(如第一至第三锁存电路LC1至LC3)。
位线耦合器BLC的开关元件N101和N103响应于位线选择信号BLSELe和BLSELo来选择偶数位线BLe1和奇数位线BLo1中的一个。位线耦合器BLC的开关元件N105响应于耦接信号PBSENSE将开关元件N101和N103所选择的位线与第一至第三锁存电路LC1至LC3中的一个耦接。第一至第三锁存电路LC1至LC3与开关元件N105并联耦接，并且开关元件N105即位线耦合器BLC与第一至第三锁存电路LC1 to LC3耦接的节点是感测节点SO。
预充电电路P101响应于预充电信号PRECHb对感测节点SO执行预充电操作。
锁存电路LC1至LC3的数目可以根据设计意图而改变，下面描述使用三个锁存电路LC1至LC3的例子。通常仅激活第一至第三锁存电路LC1至LC3中的一个。例如，第一锁存电路LC1可以对从列选择器160接收来的数据执行锁存操作，并将数据传送至第二锁存电路LC2，或者在读取操作中对从存储器单元读取的数据执行锁存操作并将读取的数据输出至列选择器160。第二锁存电路LC2在编程操作中可以根据从第一锁存电路LC1接收来的数据提供编程禁止电压或编程允许电压至相应的位线。第二锁存电路LC2也可以在读取操作中基于位线的电压来对与位线耦接的存储器单元的数据执行锁存操作，并且将数据传送至第一锁存电路LC1。在编程操作之后的编程验证操作中，第三锁存电路LC3可以对存储器单元的阈值电压与目标电压比较的结果执行锁存操作，并且产生与比较结果相对应的结果信号。在一些实施例中，第二锁存电路LC2可以对最低有效位(LSB)数据执行锁存操作，而第三锁存电路LC3可以对最高有效位(MSB)数据执行锁存操作。
第一至第三锁存电路LC1至LC3具有相同的构造，因此下面将仅以第一锁存电路LC1为例进行描述。
第一锁存电路LC1包括被配置成锁存数据的锁存器LAT1、被配置成响应于传送信号TRAN1将锁存器LAT1的同相端子QA与感测节点SO耦接的开关元件N107、分别与锁存器LAT1的同相端子QA和反相端子QB耦接的以及分别响应于设置信号SET和复位信号RST而操作的开关元件N111和N109、以及耦接在开关元件N109和N111与接地端子之间并且基于感测节点SO的电压而操作的开关元件N113。供作参考，列选择器160响应于列地址ADD，将选中的页缓冲器(如PB1)的感测节点SO与锁存器LAT1的同相端子QA及反相端子QB耦接。
此外，不同波形的信号被输入锁存电路LC2和LC3。因此，第一至第三锁存电路LC1至LC3中只有一个被激活，或者第一至第三锁存电路LC1至LC3可以执行不同的功能，尽管它们具有相同的构造。
下面描述半导体存储器件的操作。
图5A和图5B是说明根据本发明的一个示例性实施例的半导体存储器件的操作的框图。
参见图1、3和5A，在编程操作中，如果选中的是偶数位线BLe1至BLek，则位线耦接电路110DIV1至110DIV3响应于位线耦接信号BLDIVe1至BLDIVe3将存储块组110G1至110G4的偶数位线BLe1至BLek耦接。例如，如果选中的是第一存储块组110G1，则位线耦接电路110DIV1至110DIV3将所有的存储块组110G1至110G4的所有偶数位线BLe1至BLek耦接，以便将第一存储块组110G1的偶数位线BLe1至BLek与页缓冲器组150耦接。这里，每当选中偶数位线BLe1至BLek时，位线耦接电路110DIV1至110DIV3可以将所有的存储块组110G1至110G4的所有偶数位线BLe1至BLek耦接，而不管选中的是哪个存储块组。另一方面，例如，如果选中的是第三存储块组110G3，位线耦接电路110DIV3可以仅将第三和第四存储块组110G3和110G4的偶数位线BLe1至BLek耦接，以便将第三存储块组110G3的偶数位线BLe1至BLek与页缓冲器组150耦接。在这种情况下，与页缓冲器组150耦接的偶数位线BLe1至BLek的总长度可以根据选中的存储块组的位置而缩短。因此，当对偶数位线BLe1至BLek预充电或者施加编程禁止电压(如电源电压)至偶数位线BLe1至BLek时，可以提高对偶数位线BLe1至BLek预充电或对偶数位线BLe1至BLek供电的速度。
页缓冲器组150根据要储存在存储器单元中的数据向偶数位线BLe1至BLek提供编程禁止电压或编程允许电压(如接地电压)。例如，可以向与存储器单元耦接的偶数位线提供编程允许电压以储存编程数据(如数据“0”)，且可以向与存储器单元耦接的偶数位线提供编程禁止电压以储存擦除数据(如数据“1”)。
另外，位线耦接电路110DIV1至110DIV3不将存储块组110G1至110G4的未选中的位线(即，奇数位线BLo1至BLok)耦接。另外，位线控制电路110PV1可以通过使用从电压发生器130输出的电压VIRPWR1来对选中的存储块组110G1的奇数位线BLo1至BLok预充电。换言之，当执行将数据储存在偶数存储器单元中的编程操作时，提供电压VIRPWR1给奇数位线BLo1至Blok作为编程禁止电压，以便防止位于偶数存储器单元之间且被供应编程电压的奇数存储器单元被编程。如上所述，由于所有的存储块组110G1至110G4的所有奇数位线BLo1至BLok不耦接，因此可以对选中的存储块组110G1的奇数位线BLo1至BLok快速地预充电，由此提高操作速度。
另外，位线控制电路110PV2至110PV4将未选中的存储块组110G2至110G4的奇数位线BLo1至BLok设置在浮置状态。当未选中的存储块组110G2至110G4的奇数位线BLo1至BLok被设置在浮置状态时，偶数位线BLe1至BLek可以被快速地预充电，且可以提高操作速度，因为偶数位线BLe1至BLek与奇数位线BLo1至BLok之间的寄生电容或干扰降低。
接着，提供编程电压Vpgm到从选中的存储块组110G1的存储块110MB中选择出的存储器块的选中的字线，提供编程通过电压Vpass1到所选中的存储块110MB的未选中的字线。分别施加选择电压Vdsl和选择电压Vssl至选择线DSL和SSL，所述选择电压Vdsl具有与电源电压相同的电平，所述选择电压Vssl具有与接地电压相同的电平，并且施加电压Vsl至公共源极线CSL，所述电压Vsl具有与电源电压相同的电平。结果，在与选中的字线耦接的偶数存储器单元之中的与被施加接地电压的偶数位线耦接的偶数存储器单元的阈值电压上升。
如上所述，执行储存数据的编程操作。
参见图5B，在读取操作中，如果第一存储块组110G1被选中并且其偶数位线BLe1至BLek被选中，则位线耦接电路110DIV1至110DIV3响应于位线耦接信号BLDIVe1至BLDIVe3将所有的存储块组110G1至110G4的所有偶数位线Ble1至BLek耦接，以便将存储块组110G1的偶数位线BLe1至BLek与页缓冲器组150耦接。偶数位线BLe1至BLek可以如上参照图5A所述那样来耦接。
页缓冲器组150对偶数位线BLe1至BLek预充电。
与此同时，位线耦接电路110DIV1至110DIV3并不将存储块组110G1至110G4中的未选中的位线(即奇数位线BLo1至BLok)耦接。
位线控制电路110PV1通过使用电平与接地电压相同的电压VIRPWR1来对选中的存储块组110G1的奇数位线BLo1至BLok放电。另外，位线控制电路110PV2至110PV4通过使用电平与电源电压相同的电压VIRPWR2至VIRPWR4而对未选中的存储块组110G2至110G4的奇数位线BLo1至BLok预充电。未选中的存储块组110G2至110G4的奇数位线BLo1至BLok与偶数位线BLe1至BLek一起如上所述那样被预充电。因此，偶数位线BLe1至BLek可以被快速地预充电，且可以提高操作速度，因为偶数位线BLe1至BLek与奇数位线BLo1至BLok之间的寄生电容或干扰降低。
接着，提供读取电压Vread至从选中的存储块组110G1的存储块110MB中选出的存储块的选中的字线，提供读取通过电压Vpass2至选中的存储块110MB的未选中的字线，提供电平与电源电压相同的选择电压Vdsl和Vssl至相应的选择线DSL和SSL，以及提供电平与接地电压相同的电压Vsl至公共源极线CSL。结果，与阈值电压低于读取电压Vread的存储器单元耦接的偶数位线被放电，而与阈值电压高于读取电压Vread的存储器单元耦接的偶数位线保持预充电状态。
页缓冲器组150的页缓冲器PB1至PBk感测偶数位线BLe1至BLek的电压，并且锁存与感测结果相对应的值。锁存在页缓冲器PB1至PBk中的值对应于与偶数位线BLe1至BLek耦接的存储器单元中储存的数据。接着，锁存在页缓冲器组150中的数据经由列选择器160和I/O电路170向外部输出。
如上所述执行储存数据的读取操作。
图6和图7是根据本发明的另一示例性实施例的半导体存储器件的框图。
参见图6，半导体存储器件包括存储器单元阵列110、页缓冲器组150、位线耦接电路110DIV1、以及位线控制电路110VP1e、110VP1o、110VP2e和110VP2o。半导体存储器件还包括用于向存储块110MB供应操作电压的电压供应电路(130和140)。半导体存储器件还可以包括用于控制页缓冲器组150与I/O电路170之间的数据传送的列选择器160。在编程操作或读取操作中，可以由控制器120控制电路110DIV1、110VP1e、110VP1o、110VP2e、110VP2o、130、140、150以及160。
半导体存储器件具有几乎与图1的半导体存储器件相同的元件，除了位线控制电路110VP1e、110VP1o、110VP2e和110VP2o之外。因此，出于简洁的目的，将主要描述位线控制电路110VP1e、110VP1o、110VP2e和110VP2o、它们之间的耦接关系及其操作。
位线控制电路110VP1e、110VP1o、110VP2e和110VP2o被配置成将选中的存储块组(如110G1)的位线BLe1至BLek和BLo1至BLok之中的未选中的位线(如BLo1至BLok)与公共源极线CSL耦接，并且被配置成根据编程操作和读取操作而不同地控制未选中的存储块(如110G2)的位线BLe1至BLek和BLo1至BLok之中的未选中的位线(如BLo1至BLok)。
更具体而言，位线控制电路110VP1e、110VP1o、110VP2e和110VP2o被设置在相应的存储块组110G1和110G2中。存储块组110G1包括偶数位线控制电路110VP1e和奇数位线控制电路110VP1o。偶数位线控制电路110VP1e响应于偶数位线控制信号UNSELBLe1来控制偶数位线BLe1至BLek与公共源极线CSL之间的连接。奇数位线控制电路110VP1o响应于奇数位线控制信号UNSELBLo1来控制奇数位线BLo1至BLok与公共源极线CSL之间的连接。
另外，在编程操作中，选中的存储块组110G1的位线控制电路110VP1e和110VP1o通过使用从电压发生器130提供给公共源极线CSL的电压来对选中的存储块组110G1的未选中的位线BLo1至BLok预充电。未选中的存储块组110G2的位线控制电路110VP2e和110VP2o将未选中的存储块组110G2的未选中的位线BLo1至BLok设置在浮置状态。
在读取操作中，选中的存储块组110G1经由公共源极线CSL对选中的存储块组110G1的未选中的位线BLo1至BLok放电。未选中的存储块组110G2的位线控制电路110VP2e和110VP2o对未选中的存储块组110G2的未选中的位线BLo1至BLok预充电。
电压供应单元(130和140)在编程操作中向公共源极线CSL供应电源电压，以及在读取操作中向公共源极线CSL供应接地电压。
如果存储块组的数目为2个或更多个，例如，如图7所示的四个组110G1至110G4，则位线耦接电路110DIV1至110DIV3布置在存储块组110G1至110G4之间。另外，如果存储块组110G2被选中，则位线耦接电路110DIV1至110DIV3响应于位线耦接信号BLDIVe1、BLDIVo1、BLDIVe2、BLDIVo2、BLDIVe3以及BLDIVo3，选择性地将选中的存储块组110G2的选中的位线BLe1至BLek或BLo1至BLok与布置在选中的存储块组110G2与页缓冲器组150之间的未选中存储块组110G3和110G4的位线BLe1至BLek或BLo1至BLok耦接。
具体而言，位线耦接电路110DIV2和110DIV3被配置成将从选中的存储块组110G2的偶数位线BLe1至BLek和奇数位线BLo1至BLok之中选出的位线(如BLe1至BLek)与未选中的存储块组110G3和110G4的位线BLe1至BLek耦接，并且被配置成将存储块组110G2至110G4的未选中的位线BLo1至BLok断开连接，以便将选中的位线BLe1至BLek与页缓冲器组150耦接。
如上所述，位线控制电路110VP1e至110PV4e以及110VP1o至110PV4o选择性地将存储块组110G1至110G4的位线BLe1至BLek以及BLo1至BLok与公共源极线耦接。因此，图6或图7的半导体存储器件可以执行参照图5A所述的编程操作或者执行参照图5B所述的读取操作，因而可以实现相同的效果。
根据本发明，可以减小位线之间的寄生电容，因而可以提高操作速度。

Claims (30)

1.一种半导体存储器件，包括：
存储器单元阵列，所述存储器单元阵列包括每个与位线耦接的两个或更多个存储块组；
页缓冲器组，所述页缓冲器组与第一存储块组的第一位线耦接，并且被配置成根据在编程操作中将存储在存储器单元中的数据来控制所述第一存储块组的第一位线的电压，并且被配置成在读取操作中感测所述第一位线的电压；
至少一个位线耦接电路，所述位线耦接电路被配置成通过响应于位线耦接信号来选择性耦接第一至第n存储块组的第一位线而将在所述存储块组之中选中的第n存储块组的第一位线与所述页缓冲器组耦接；以及
位线控制电路，所述位线控制电路被配置成响应于位线控制信号来控制所述存储块组的第二位线。
2.如权利要求1所述的半导体存储器件，其中，在编程操作中，所述第n存储块组的位线控制电路对所述第n存储块组的第二位线预充电，并且其余的存储块组的位线控制电路设置其余的存储块组的第二位线处于浮置状态。
3.如权利要求1所述的半导体存储器件，其中，在读取操作中，所述第n存储块组的位线控制电路对所述第n存储块组的第二位线放电，并且其余的存储块组的位线控制电路对其余的存储块组的第二位线预充电。
4.如权利要求1所述的半导体存储器件，还包括电压供应电路，所述电压供应电路被配置成：为选中的存储块组的选中的存储块提供用于编程操作或读取操作的电压。
5.如权利要求1所述的半导体存储器件，其中，所述位线耦接电路被配置成：在所述第一存储块组至第n存储块组的第一位线彼此连接时，使所述存储块组的第二位线断开连接。
6.如权利要求1所述的半导体存储器件，其中，所述位线耦接电路包括：
偶数位线耦接电路，所述偶数位线耦接电路被配置成响应于所述位线耦接信号的偶数位线耦接信号来控制所述存储块组的偶数位线之间的连接；以及
奇数位线耦接电路，所述奇数位线耦接电路被配置成响应于所述位线耦接信号的奇数位线耦接信号来控制所述存储块组的奇数位线之间的连接。
7.如权利要求6所述的半导体存储器件，其中，在选中的存储块组的偶数位线被选择作为其第一位线时，所述偶数位线耦接电路将所述第n存储块组的偶数位线与设置在所述第n存储块组与所述页缓冲器组之间的存储块组的偶数位线耦接。
8.如权利要求7所述半导体存储器件，其中，所述奇数位线耦接电路使所述存储块组的奇数位线彼此断开连接。
9.如权利要求6所述的半导体存储器件，其中，在选中的存储块组的奇数位线被选择作为其第一位线时，奇数位线耦接电路将所述第n存储块组的奇数位线与设置在所述第n存储块组与所述页缓冲器组之间的存储块组的奇数位线耦接。
10.如权利要求9所述的半导体存储器件，其中，所述偶数位线耦接电路使所述存储块组的偶数位线彼此断开连接。
11.如权利要求1所述的半导体存储器件，其中，所述位线控制电路被配置成设置所述存储块组的第二位线处于预充电状态、放电状态以及浮置状态中的一个。
12.如权利要求1所述的半导体存储器件，其中，所述位线控制电路被配置成：根据所述存储块组是否被选择作为选中的存储块组，设置所述存储块组的第二位线处于编程操作中的预充电状态或浮置状态和处于读取操作中的预充电状态或放电状态。
13.如权利要求1所述的半导体存储器件，还包括控制器，所述控制器被配置成响应于地址信号产生所述位线控制信号和所述位线耦接信号。
14.如权利要求1所述的半导体存储器件，其中：
所述页缓冲器组包括对应于第一存储块组的各个第一位线和第二位线对的页缓冲器，以及
所述页缓冲器的每个包括位线选择电路，所述位线选择电路被配置成响应于位线选择信号选择所述对的一个位线。
15.一种半导体存储器件，包括：
两个或更多个存储块组，所述两个或更多个存储块组的每个包括在公共源极线与各个位线之间耦接的存储串；
页缓冲器组，所述页缓冲器组被配置成根据在编程操作中将储存到与所述第一位线耦接的存储器单元中的数据来控制从所述存储块组之中选中的存储块组的第一位线的电压，并且被配置成感测在读取操作中的所述第一位线的电压；
至少一个位线耦接电路，所述至少一个位线耦接电路被配置成响应于位线耦接信号将选中的存储块组的第一位线与页缓冲器组耦接，以及
两个或更多个位线控制电路，所述两个或更多个位线控制电路被配置成响应于所述位线控制信号根据所述编程操作和所述读取操作来将选中的存储块组的第二位线耦接到其公共源级线以及控制所述存储块组中剩余的存储块的第二位线的电压。
16.如权利要求15所述的半导体存储器件，其中所述位线耦接电路被配置成：通过将选中的存储块组与所述页缓冲器组之间的存储块组的第一位线进行耦接而将选中的存储块组的第一位线与所述页缓冲器组耦接。
17.如权利要求15所述的半导体存储器件，其中，所述位线耦接电路被配置成通过将所述存储块组的第一位线进行耦接和将所述存储块组的第二线位线断开连接而将所述选中的存储块组的第一位线与所述页缓冲器组耦接。
18.如权利要求15所述的半导体存储器件，其中，所述位线耦接电路包括：
偶数位线耦接电路，所述偶数位线耦接电路被配置成响应于所述位线耦接信号的偶数位线耦接信号来控制所述存储块组的偶数位线之间的连接；以及
奇数位线耦接电路，所述奇数位线耦接电路被配置成响应于所述位线耦接信号的奇数位线耦接信号来控制所述存储块组的奇数位线之间的连接。
19.如权利要求18所述的半导体存储器件，其中，在选中的存储块组的偶数位线被选择作为其第一位线时，所述偶数位线耦接电路将选中的存储块组的偶数位线耦接到设置于所述选中的存储块组与所述页缓冲器组之间的存储块组的偶数位线。
20.如权利要求19所述的半导体存储器件，其中，所述奇数位线耦接电路使所述存储块组的奇数位线彼此断开连接。
21.如权利要求18所述的半导体存储器件，其中，在选中的存储块组的奇数位线被选择作为其第一位线时，所述奇数位线耦接电路将选中的存储块组的奇数位线耦接到设置于所述选中的存储块组与所述页缓冲器组之间的存储块组的奇数位线。
22.如权利要求21所述的半导体存储器件，其中，所述偶数位线耦接电路使所述存储块组的偶数位线彼此断开连接。
23.如权利要求15所述的半导体存储器件，其中，所述位线控制电路被配置成设置所述存储块组的第二位线处于预充电状态、放电状态以及浮置状态中一个。
24.如权利要求15所述的半导体存储器件，其中，所述位线控制电路被配置成：根据存储块组是否被选择作为所述选中的存储块组来设置所述存储块组的第二位线处于编程操作中的预充电状态或浮置状态，以及读取操作中的预充电状态或放电状态。
25.如权利要求15所述的半导体存储器件，其中，在编程操作中，所述选中的存储块组的位线控制电路被配置成通过使用提供到其公共源极线的电压来对所述选中的存储块组的第二位线预充电，并且其余的存储块组的位线控制电路被配置成设置其余的存储块组的第二位线的电压处于浮置状态。
26.如权利要求15所述的半导体存储器件，其中，在读取操作中，所述选中的存储块组的位线控制电路被配置成经由其公共源极线对所述选中的存储块组的第二位线放电，并且其余的存储块组的位线控制电路被配置成对其余的存储块组的第二位线的电压预充电。
27.如权利要求15所述的半导体存储器件，还包括电压供应电路，所述电压供应电路被配置成在编程操作中对所述存储块组的公共源极线提供电源电压而在读取操作中提供接地电压。
28.如权利要求27所述的半导体存储器件，其中，所述电压供应电路被配置成：为从所述选中的存储块组的存储块之中选择的存储块提供用于编程操作的编程电压和编程通过电压，并且为所述选择的存储块提供用于读取操作的读取电压和读取通过电压。
29.如权利要求15所述的半导体存储器件，还包括控制器，所述控制器被配置成响应于地址信号产生所述位线控制信号和所述位线耦接信号。
30.如权利要求15所述的半导体存储器件，其中：
所述页缓冲器组包括相应于所述选中的存储块组的各个第一位线和第二位线对的页缓冲器，以及
所述页缓冲器的每个包括位线选择电路，所述位线选择电路被配置成响应于位线选择信号选择所述对的一个位线。
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