KR101038861B1 - 불휘발성 메모리 소자의 동작 방법 - Google Patents

불휘발성 메모리 소자의 동작 방법 Download PDF

Info

Publication number
KR101038861B1
KR101038861B1 KR1020090040713A KR20090040713A KR101038861B1 KR 101038861 B1 KR101038861 B1 KR 101038861B1 KR 1020090040713 A KR1020090040713 A KR 1020090040713A KR 20090040713 A KR20090040713 A KR 20090040713A KR 101038861 B1 KR101038861 B1 KR 101038861B1
Authority
KR
South Korea
Prior art keywords
bit line
voltage
variable voltage
precharging
time
Prior art date
Application number
KR1020090040713A
Other languages
English (en)
Other versions
KR20100121828A (ko
Inventor
신범주
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090040713A priority Critical patent/KR101038861B1/ko
Priority to US12/701,877 priority patent/US8154948B2/en
Publication of KR20100121828A publication Critical patent/KR20100121828A/ko
Application granted granted Critical
Publication of KR101038861B1 publication Critical patent/KR101038861B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

본 발명은 하나 이상의 비트라인에 연결되며 래치부를 포함하는 페이지 버퍼들이 제공되는 단계; 상기 페이지 버퍼에 입력되는 가변전압을 제 1 전압 레벨로 입력하고, 데이터 독출을 위해 선택된 메모리 셀이 연결되는 제 1 비트라인에 상기 가변전압을 제 1 시간동안 제공하는 제 1 프리차지 단계; 상기 제 1 시간 이후에, 상기 가변전압이 상기 제 1 비트라인에 입력되지 않도록 차단하고, 프리차지 상태인 상기 페이지 버퍼의 센싱노드를 통해 상기 제 1 비트라인을 제 2 전압 레벨까지 프리차지하는 제 2 프리차지 단계; 상기 프리차지된 비트라인의 전압이 상기 선택된 메모리 셀의 프로그램 상태에 따라 변경되도록 이벨류에이션(Evaluation) 하는 단계; 및 상기 이벨류에이션을 마친 비트라인 전압을 센싱하여 상기 센싱된 비트라인 전압에 따른 데이터를 상기 페이지 버퍼의 래치부에 저장하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법을 제공한다.
비트라인 프리차지, 오버 드라이빙, VIRPWR

Description

불휘발성 메모리 소자의 동작 방법{Method of operating a non volatile memory device}
본 발명은 불휘발성 메모리 소자의 동작 방법에 관한 것으로, 특히 데이터 독출시의 비트라인 프리차지 시간을 단축하는 불휘발성 메모리 소자의 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 데이터의 기록 및 삭제가 자유로운 램(RAM; Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존하는 롬(ROM; Read Only Memory)의 장점을 동시에 지니고 있어 최근 디지털 카메라, PDA(Personal Digital Assistant), MP3 플레이어 등 휴대용 전자기기의 저장매체로 널리 채택되고 있다.
불휘발성 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
메모리 셀들은 프로그램 상태에 따라서 문턱전압이 달라진다. 각각의 메모리 셀의 문턱전압은 저장하고자 하는 데이터의 상태에 따라서 동일한 문턱전압을 갖도록 하는 것이 가장 이상적이다. 그러나 실제 메모리 셀들의 프로그램을 진행하면, 메모리 셀의 소자적인 특성, 커플링 영향 등의 다양한 외부 환경에 의해 각각의 영역에서 확률적인 분포를 이루고 있다.
상기한 불휘발성 메모리 소자는 프로그램된 데이터를 독출할 때, 비트라인 프리차지, 비트라인 이벨류에이션(Evaluation), 센싱 및 디스차지 동작을 연속하여 수행한다.
비트라인 프리차지는 데이터 독출을 위하여 선택된 메모리 셀에 연결된 비트라인을 원하는 전압 레벨로 프리차지한다. 그리고 비트라인 이벨류에이션은 프리차지된 비트라인을 선택된 메모리 셀의 프로그램 상태에 따라 변경시킨다.
그리고 센싱은 이벨류에이션을 거쳐 변경된 비트라인 전압을 센싱하여 데이터를 래치하는 과정이고, 디스차지는 비트라인 전압을 디스차지하는 과정이다.
상기의 데이터 독출 과정에서 가장 긴 시간동안 수행되는 것은 비트라인 프리차지이다. 이는 페이지 버퍼의 센싱노드를 이용하여 비트라인을 원하는 전압 레벨로 프리차지하기 때문에 다른 동작에 비하여 시간이 길어진다.
따라서 본 발명이 이루고자 하는 기술적 과제는 데이터 독출시의 비트라인 프리차지 시간을 단축시켜 데이터 독출시간을 줄이는 불휘발성 메모리 소자의 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
하나 이상의 비트라인에 연결되며 래치부를 포함하는 페이지 버퍼들이 제공되는 단계; 상기 페이지 버퍼에 입력되는 가변전압을 제 1 전압 레벨로 입력하고, 데이터 독출을 위해 선택된 메모리 셀이 연결되는 제 1 비트라인에 상기 가변전압을 제 1 시간동안 제공하는 제 1 프리차지 단계; 상기 제 1 시간 이후에, 상기 가변전압이 상기 제 1 비트라인에 입력되지 않도록 차단하고, 프리차지 상태인 상기 페이지 버퍼의 센싱노드를 통해 상기 제 1 비트라인을 제 2 전압 레벨까지 프리차지하는 제 2 프리차지 단계; 상기 프리차지된 비트라인의 전압이 상기 선택된 메모리 셀의 프로그램 상태에 따라 변경되도록 이벨류에이션(Evaluation) 하는 단계; 및 상기 이벨류에이션을 마친 비트라인 전압을 센싱하여 상기 센싱된 비트라인 전압에 따른 데이터를 상기 페이지 버퍼의 래치부에 저장하는 단계를 포함한다.
상기 제 1 프리차지 단계에서 데이터 독출을 위해 선택되지 않은 제 2 비트라인은 상기 가변전압 입력단과 차단하는 것을 특징으로 한다.
상기 제 2 프리차지 단계에서, 상기 가변전압을 접지전압 레벨로 인가하고, 상기 제 2 비트라인에 상기 가변전압을 제공하는 것을 특징으로 한다.
상기 페이지 버퍼의 센싱노드는 상기 제 1 비트라인과 연결되지 않는 것을 특징으로 한다.
상기 제 1 전압은 상기 제 2 전압보다 높은 전압인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
하나 이상의 비트라인에 연결되며 래치부를 포함하는 페이지 버퍼들이 제공되는 단계; 상기 페이지 버퍼의 센싱노드를 프리차지한 후, 데이터 독출을 위해 선택된 메모리 셀이 연결되는 제 1 비트라인에 연결하여 프리차지하는 것과 동시에, 제 1 전압 레벨의 가변전압 제 1 시간동안 상기 제 1 비트라인에 제공하여 상기 제 1 비트라인을 제 2 전압 레벨로 프리차지하는 프리차지 단계; 상기 프리차지된 비트라인의 전압이 상기 선택된 메모리 셀의 프로그램 상태에 따라 변경되도록 이벨류에이션(Evaluation) 하는 단계; 및 상기 이벨류에이션을 마친 비트라인 전압을 센싱하여 상기 센싱된 비트라인 전압에 따른 데이터를 상기 페이지 버퍼의 래치부에 저장하는 단계를 포함한다.
상기 제 1 시간은 상기 프리차지를 수행하는 시간보다 짧은 것을 특징으로 한다.
상기 가변전압을 프리차지가 시작되면서 제공하기 시작하여 상기 제 1 시간 후에 상기 가변전압의 공급을 중단하는 것을 특징으로 한다.
상기 비트라인 프리차지를 시작하고 일정시간이 지난 후 상기 가변전압을 제공하기 시작하는 것을 특징으로 한다.
상기 제 1 시간 이후에 상기 가변전압을 접지전압으로 변경하여 데이터 독출 을 위해 선택되지 않은 제 2 비트라인에 제공하는 것을 특징으로 한다.
상기 제 1 전압은 상기 제 2 전압보다 높은 전압인 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자의 동작 방법은 데이터 독출시에 비트라인 프리차지를 가변전압을 이용함으로써 페이지 버퍼를 이용한 비트라인 프리차지보다 짧은 시간에 비트라인을 프리차지함으로써 전체 데이터 독출 시간을 줄여 성능을 향상시킬 수 있다. 또한 데이터 독출 방식은 프로그램 검증에서도 유사하게 이용되므로 프로그램 시간도 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 소자이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110), 페이지 버퍼(120)를 포함한다.
상기한 도 1은 본 발명의 실시 예를 설명하기 위한 부분만을 도시한 것이다.
메모리 셀 어레이(110)는 다수의 메모리 셀들을 포함하고, 메모리 셀들은 비트라인들과 워드라인들로 연결된다. 상기 도 1은 하나의 비트라인에 연결되는 셀 스트링만을 나타낸 것으로 메모리 셀 어레이(110)는 다수의 비트라인들에 각각 연결되는 셀 스트링을 포함한다.
셀 스트링은 드레인 선택 트랜지스터(DST; Drain Select Transistor)와 소오스 선택 트랜지스터(SST; Source Select Transistor) 및 다수의 메모리 셀들을 포함한다.
다수의 메모리 셀들은 드레인 선택 트랜지스터와 소오스 선택 트랜지스터의 사이에 직렬로 연결되고, 각각의 메모리 셀의 게이트에는 워드라인이 연결된다. 본 발명의 실시 예에 따른 불휘발성 메모리 소자(100)는 하나의 셀 스트링에 32개의 메모리 셀들이 연결되며, 각각의 메모리 셀들의 게이트에는 제 0 내지 제 31 워드라인(WL<0> 내지 WL<31>)이 연결된다.
페이지 버퍼(120)는 하나 이상의 비트라인에 연결된다. 본 발명의 실시 예에서는 이븐 비트라인(BLe)과 오드 비트라인(BLo)으로 구성되는 한 쌍의 비트라인에 연결되는 페이지 버퍼(120)를 나타낸 것으로 상기 도 1과 같은 페이지 버퍼(120)가 비트라인 쌍의 숫자에 따라 복수개 구성된다.
페이지 버퍼(120)는 비트라인 선택부(121), 프리차지부(122), 센싱부(123) 및 래치부(124)를 포함한다.
비트라인 선택부(121)는 이븐 비트라인 또는 오드 비트라인을 선택하여 가변전압(VIRPWR)을 제공하거나, 선택되는 비트라인을 제 1 센싱노드(SO1)에 연결시킨다.
프리차지부(122)는 제 2 센싱노드(SO2)를 프리차지하고, 센싱부(123)는 제 1 센싱노드(SO1)를 통해 연결된 비트라인의 전압을 센싱하여 제 2 센싱노드(SO2)의 전압을 변경시킨다.
래치부(124)는 선택된 메모리 셀에 프로그램할 데이터를 입력받아 상기 제 2 센싱노드(SO2)로 제공하거나, 데이터 독출시에 선택된 메모리 셀에 저장된 데이터를 래치한다.
상기 비트라인 선택부(121)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함하고, 프리차지부(122)는 PMOS 트랜지스터(P)를 포함하며, 센싱부(123)는 제 5 NMOS 트랜지스터(N5)를 포함한다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 이븐 비트라인과 오드 비트라인의 사이에 직렬로 연결된다. 그리고 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 디스차지 제어신호(DISCHE)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 디스차지 제어신호(DISCHO)가 입력된다.
또한, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)가 연결되는 접점에는 가변전압(VIRPWR)이 입력된다. 가변전압(VIRPWR)은 동작에 따라서 전원전압(VCC) 또는 접지전압(VSS)으로 변경된다.
제 3 NMOS 트랜지스터(N3)는 이븐 비트라인과 제 1 센싱노드(SO1)의 사이에 연결되고, 제 4 NMOS　트랜지스터(N4)는 오드 비트라인과 제 1 센싱노드(SO1)의 사이에 연결된다.
제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 비트라인 선택 신호(SELBLE)가 입력되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 비트라인 선택 신 호(SELBLO)가 입력된다.
제 5 NMOS 트랜지스터(N5)는 제 1 센싱노드(SO1)와 제 2 센싱노드(SO2)의 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 센싱 신호(SENSE)가 입력된다.
PMOS 트랜지스터(P)는 전원전압과 제 2 센싱노드(SO2)의 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PRECHSO_N)가 입력된다.
그리고 래치부(124)는 다수의 래치 회로들을 포함하는데, 래치 회로들은 제 2 센싱노드(SO2)에 공통 연결된다.
상기와 같은 불휘발성 메모리 소자(100)의 데이터 독출 동작은 다음과 같다.
도 2는 일반적인 불휘발성 메모리 소자의 데이터 독출 동작을 설명하기 위한 타이밍도이다.
도 2를 참조하면, 일반적으로 데이터 독출을 위해서는 비트라인 프리차지(PB Precharge)를 하고, 이벨류에이션(Evaluation)을 한다. 그리고 센싱(Sensing)을 한 후, 마지막으로 비트라인 디스차지(BL Discharge)를 한다.
특히 비트라인 프리차지 동작을 살펴보면, 이븐 비트라인을 선택하는 경우 가변전압(VIRPWR)은 접지전압(VSS)레벨로 입력되고, 이븐 디스차지 제어신호(DISCHE)는 로우 레벨로 입력되고, 오드 디스차지 제어신호(DISCHO)는 하이 레벨로 입력된다.
이에 따라 제 1 NMOS 트랜지스터(N1)는 턴 오프 되고, 제 2 NMOS 트랜지스터(N2)는 턴온 된다. 제 2 NMOS 트랜지스터(N2)가 턴 온 상태이므로 선택되지 않은 오드 비트라인은 접지전압(VSS) 레벨이 된다.
프리차지 제어신호(PRECHSO_N)를 로우 레벨로 하여 PMOS 트랜지스터(P)를 턴 온 시킴으로써, 제 2 센싱노드(SO2)가 전원전압 레벨로 프리차지되게 한다.
이후에 이븐 비트라인 선택 신호(SELBLE)를 턴 온 시킨 상태에서 센싱 신호를 제 1 전압 레벨로 입력함으로써 제 2 센싱노드(SO2)에 프리차지된 전압이 이븐 비트라인으로 전달되게 한다. 이러한 과정을 걸쳐 이븐 비트라인은 원하는 목표 전압까지 프리차지된다.
이와 같이 제 2 센싱노드(SO2)와 비트라인을 연결하고 비트라인을 프리차지하는 시간은 전체 데이터 독출 시간에서 상당히 긴 시간을 차지한다.
따라서 본 발명은 다음과 같은 비트라인 프리차지 방법을 제시한다.
도 3은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 소자의 동작을 설명하기 위한 타이밍도이다.
도 3을 참조하면, 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 소자의 동작 방법은 비트라인 프리차지 시간 중에 일부 시간에 가변전압(VIRPWR)을 이용해서 비트라인을 프리차지하는 오버 드라이빙(Over Driving) 방식을 적용함으로써 비트라인의 프리차지 시간을 단축한다.
오버 드라이빙 방식은 비트라인을 프리차지하고자 하는 목표 전압보다 높은 전압으로 프리차지시키는 방식으로, 본 발명의 실시 예에서 상기 가변전압은 전원전압(VCC) 레벨로 입력된다.
즉, 도 3에 나타난 바와 같이 비트라인 프리차지를 시작하면 먼저 가변전압 을 전원전압(VCC) 레벨로 입력하고, 이븐 디스차지 제어신호(DISCHE)를 하이 레벨로 입력하고, 오드 디스차지 제어신호(DISCHO)를 로우 레벨로 입력한다.
이에 따라 제 1 NMOS 트랜지스터(N1)는 턴온 되고, 제 2 NMOS 트랜지스터(N2)는 턴 오프 된다. 그리고 전원전압(VCC) 레벨로 입력되는 가변전압(VIRPWR)에 의해서 이븐 비트라인은 빠르게 프리차지된다.
이때 이븐 비트라인 선택신호(SELBLE)와 오드 비트라인 선택 신호(SELBLE)는 모두 로우 레벨로 입력하여 이븐 비트라인과 오드비트라인이 제 1 센싱노드(SO1)에 연결되지 못하게 한다.
그리고 프리차지 제어신호(PRECHSO_N)에 의해 제 2 센싱노드(SO2)는 프리차지되어 있고, 센싱신호(SENSE)는 제 1 전압(V1)레벨로 인가되어 제 1 및 제 2 센싱노드(SO2)가 연결된 상태이다.
그리고 일정 시간이 지난 후에는 가변전압(VIRPWR)을 접지전압(VSS) 레벨로 변경하고, 이븐 디스차지 제어신호(DISCHE)는 로우 레벨로 변경하고, 오드 디스차지 제어신호(DISCHO)는 하이 레벨로 변경한다.
또한 상기와 같이 신호를 변경함과 동시에 이븐 비트라인 선택신호(SELBLE)를 하이 레벨로 변경한다. 상기 이븐 비트라인은 가변전압(VIRPWR)에 의해서 프리차지되기는 했으나 아직은 원하는 목표전압까지 프리차지되지 못했다. 따라서 이븐 비트라인 선택신호(SELBLE)가 하이 레벨로 변경되어 제 3 NMOS 트랜지스터(N3)가 턴온 되면 이븐 비트라인은 제 2 센싱노드(SO2)의 전압에 의해서 목표전압까지 프리차지된다.
상기의 방식에 의해서 초기에 이븐 비트라인의 전압이 빠르게 프리차지되게 하여 전체적인 비트라인 프리차지 시간은 단축된다.
도 4a 및 도 4b는 본 발명의 제 1 실시 예에 따른 비트라인 프리차지과정을 설명하기 위한 도면이다.
도 4a는 오버 드라이빙 시간동안 비트라인을 프리차하는 동안 흐르는 전류(a, b)를 표시하였다. 즉 전원전압(VCC) 레벨로 입력되는 가변전압(VIRPWR)에 따른 전류(a)에 의해서 이븐 비트라인이 빠르게 프리차지되고, 전류(b)는 제 3 NMOS 트랜지스터(N3)가 턴 오프 상태이므로 이븐 비트라인에 전달되지 못한다.
그리고 일정 시간 이후에, 가변전압(VIRPWR)은 접지전압(VSS) 레벨로 변경되어 오드 비트라인에 연결되고(d), 이븐 비트라인은 목표전압까지 제 2 센싱노드(SO2)를 통해 입력되는 전류(c)에 의해 프리차지된다.
또한, 다음과 같은 방식으로 오버 드라이빙을 이용한 비트라인 프리차지도 가능하다.
도 5a 및 도 5b는 본 발명의 제 2 실시 예에 따른 비트라인 프리차지 과정을 설명하기 위한 도면이다.
도 5a 및 도 5b를 참조하면, 비트라인 프리차지를 할 때, 가변전압(VIRPWR)은 전원전압(VCC) 레벨로 입력되고, 이븐 디스차지 제어신호(DISCHE)는 하이 레벨로 입력된다. 그리고 오드 디스차지 제어신호(DISCHO)는 로우 레벨로 입력한다.
또한 이븐 비트라인 선택신호(SELBLE)를 하이 레벨로 인가하고, 센싱신호(SENSE)는 제 1 전압(V1)레벨로 인가한다. 이에 따라 이븐 비트라인은 가변전 압(VIRPWR)과 제 2 센싱노드(SO2)의 전압에 의해 프리차지된다(e). 따라서 제 2 센싱노드(SO2)의 전압만으로 프리차지하는 것보다 프리차지되는 속도가 빠르다.
그리고 일정시간 이후에는 가변전압(VIRPWR)을 접지전압(VSS) 레벨로 변경하고 이븐 디스차지 제어신호(DISCHE)를 로우 레벨로 변경하고, 오드 디스차지 제어신호(DISCHO)를 하이 레벨로 변경한다.
오드 디스차지 제어신호(DISCHO)가 하이 레벨이 되면 제 2 NMOS 트랜지스터(N2)가 턴온 되어 선택되지 않은 오드 비트라인이 접지전압(VSS)으로 변경된다.
그리고 제 2 센싱노드(SO2)를 통한 비트라인 프리차지는 계속해서 이루어진다.
상기와 같이 본 발명의 제 1 실시 예 또는 제 2 실시 예에 의해서 비트라인이 목표전압까지 프리차지된 이후에는 다음과 같이 데이터 독출 동작이 수행된다.
또한 다른 실시 예로서 제 2 센싱노드(SO2)로 비트라인을 프리차지하는 중간에 상기 가변전압(VIRPWR)을 이용한 프리차지를 하고, 다시 제 2 센싱노드(SO2)로 비트라인 프리차지를 완료하는 방법을 사용할 수 있다.
도 6a 내지 도 6c는 비트라인 프리차지 이후의 데이터 독출과정을 설명하기 위한 도면이다.
이때, 도 6a는 이벨류에이션 과정을 설명하기 위한 도면이고, 도 6b는 센싱과정을 설명하기 도면이며, 도 6c는 디스차지 과정을 설명하기 위한 도면이다.
상기의 실시 예들에 의해 비트라인이 목표 전압까지 프리차지되면 이벨류에이션이 수행된다.
도 6a를 참조하면, 이벨류에이션을 위해서 센싱 신호(SENSE)를 로우 레벨로 변경하고, 제 2 센싱노드(SO2)의 프리차지도 중지된다. 제 2 센싱노드(SO2)의 전압은 0V로 떨어진다.
그리고 드레인 선택 트랜지스터와 소오스 선택 트랜지스터를 턴온하고, 데이터 독출을 위해서 선택된 워드라인에는 독출전압(Vread)이 인가되고, 나머지 워드라인들에는 패스전압(Vpass)이 인가된다. 그리고 이벨류에이션 시간동안 이러한 상태를 유지한다.
만약 선택된 워드라인에 연결된 메모리 셀의 문턱전압이 독출전압(Vread)보다 높다면 비트라인 전압은 변경되지 않는다. 그러나 선택된 워드라인에 연결된 메모리 셀의 문턱전압이 독출전압(Vread)보다 낮으면 비트라인 전압은 0V로 변경된다.
이벨류에이션이 완료되면, 센싱과정이 수행된다.
도 6b를 참조하면, 데이터 센싱을 위하여 센싱 신호(SENSE)를 제 2 전압(V2)레벨로 인가한다.
이벨류에이션 과정을 수행한 결과, 비트라인 전압이 프리차지 상태로 유지되어 있다면 제 5 NMOS 트랜지스터(N5)는 턴온 되고, 제 2 센싱노드(SO2)에는 비트라인의 전압이 전달되어 하이 레벨이 된다.
그러나 이벨류에이션 과정을 수행한 결과, 비트라인 전압이 디스차지되어 0V 상태라면 제 5 NMOS 트랜지스터(N5)는 턴온 되지 못하고 제 2 센싱노드(SO2)는 로우 레벨을 유지한다.
래치부(124)는 제 2 센싱노드(SO2)의 전압 레벨에 따른 데이터를 래치한다.
상기의 데이터 센싱과정이 완료되면 이븐 비트라인에 남아있는 전압을 디스차지하는 과정이 시작된다.
도 6c를 참조하면, 디스차지 과정은 가변전압(VIRPWR)을 접지전압(VSS) 레벨로 하고, 이븐 디스차지 제어신호(DISCHE)와 오드 디스차지 제어신호(DISCHO)를 하이 레벨로 하여 이븐 및 오드 비트라인이 모두 접지전압 레벨이 되도록 한다.
상기의 동작에 의해서 데이터 독출이 수행된다. 또한 불휘발성 메모리 소자는 프로그램 동작에서 데이터 독출과 유사한 과정으로 수행되는 프로그램 검증을 수행한다.
따라서 상기의 센싱노드와 가변전압을 이용하여 비트라인 프리차지 시간을 단축하면 데이터 독출 시간뿐만 아니라 프로그램 시간도 단축할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 소자이다.
도 2는 일반적인 불휘발성 메모리 소자의 데이터 독출 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 제 1 실시 예에 따른 불휘발성 메모리 소자의 동작을 설명하기 위한 타이밍도이다.
도 4a 및 도 4b는 본 발명의 제 1 실시 예에 따른 비트라인 프리차지과정을 설명하기 위한 도면이다.
도 5a 및 도 5b는 본 발명의 제 2 실시 예에 따른 비트라인 프리차지 과정을 설명하기 위한 도면이다.
도 6a 내지 도 6c는 비트라인 프리차지 이후의 데이터 독출과정을 설명하기 위한 도면이다.
*도면의 주요 부분의 간단한 설명*
100 : 불휘발성 메모리 소자 110 : 메모리 셀 어레이
120 : 페이지 버퍼

Claims (11)

  1. 하나 이상의 비트라인에 연결되며 래치부를 포함하는 페이지 버퍼들이 제공되는 단계;
    상기 페이지 버퍼에 입력되는 가변전압을 제 1 전압 레벨로 입력하고, 데이터 독출을 위해 선택된 메모리 셀이 연결되는 제 1 비트라인에 상기 가변전압을 제 1 시간동안 제공하는 제 1 프리차지 단계;
    상기 제 1 시간 이후에, 상기 가변전압이 상기 제 1 비트라인에 입력되지 않도록 차단하고, 프리차지 상태인 상기 페이지 버퍼의 센싱노드를 통해 상기 제 1 비트라인을 제 2 전압 레벨까지 프리차지하는 제 2 프리차지 단계;
    상기 프리차지된 비트라인의 전압이 상기 선택된 메모리 셀의 프로그램 상태에 따라 변경되도록 이벨류에이션(Evaluation) 하는 단계; 및
    상기 이벨류에이션을 마친 비트라인 전압을 센싱하여 상기 센싱된 비트라인 전압에 따른 데이터를 상기 페이지 버퍼의 래치부에 저장하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  2. 제 1항에 있어서,
    상기 제 1 프리차지 단계에서 데이터 독출을 위해 선택되지 않은 제 2 비트라인은 상기 가변전압 입력단과 차단하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  3. 제 2항에 있어서,
    상기 제 2 프리차지 단계에서, 상기 가변전압을 접지전압 레벨로 인가하고, 상기 제 2 비트라인에 상기 가변전압을 제공하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  4. 제 2항에 있어서,
    상기 제 1 프리차지 단계에서,
    상기 페이지 버퍼의 센싱노드는 상기 제 1 비트라인과 연결되지 않는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  5. 제 1항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 높은 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  6. 하나 이상의 비트라인에 연결되며 래치부를 포함하는 페이지 버퍼들이 제공되는 단계;
    상기 페이지 버퍼의 센싱노드를 프리차지한 후, 데이터 독출을 위해 선택된 메모리 셀이 연결되는 제 1 비트라인에 연결하여 프리차지하는 것과 동시에, 제 1 전압 레벨의 가변전압 제 1 시간동안 상기 제 1 비트라인에 제공하여 상기 제 1 비트라인을 제 2 전압 레벨로 프리차지하는 프리차지 단계;
    상기 프리차지된 비트라인의 전압이 상기 선택된 메모리 셀의 프로그램 상태에 따라 변경되도록 이벨류에이션(Evaluation) 하는 단계; 및
    상기 이벨류에이션을 마친 비트라인 전압을 센싱하여 상기 센싱된 비트라인 전압에 따른 데이터를 상기 페이지 버퍼의 래치부에 저장하는 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  7. 제 6항에 있어서,
    상기 제 1 시간은 상기 프리차지를 수행하는 시간보다 짧은 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  8. 제 6항에 있어서,
    상기 가변전압을 프리차지가 시작되면서 제공하기 시작하여 상기 제 1 시간 후에 상기 가변전압의 공급을 중단하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  9. 제 6항에 있어서,
    상기 비트라인 프리차지를 시작하고 일정시간이 지난 후 상기 가변전압을 제공하기 시작하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  10. 제 6항에 있어서,
    상기 제 1 시간 이후에 상기 가변전압을 접지전압으로 변경하여 데이터 독출 을 위해 선택되지 않은 제 2 비트라인에 제공하는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  11. 제 6항에 있어서,
    상기 제 1 전압은 상기 제 2 전압보다 높은 전압인 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
KR1020090040713A 2009-05-11 2009-05-11 불휘발성 메모리 소자의 동작 방법 KR101038861B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090040713A KR101038861B1 (ko) 2009-05-11 2009-05-11 불휘발성 메모리 소자의 동작 방법
US12/701,877 US8154948B2 (en) 2009-05-11 2010-02-08 Method of operating nonvolatile memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090040713A KR101038861B1 (ko) 2009-05-11 2009-05-11 불휘발성 메모리 소자의 동작 방법

Publications (2)

Publication Number Publication Date
KR20100121828A KR20100121828A (ko) 2010-11-19
KR101038861B1 true KR101038861B1 (ko) 2011-06-02

Family

ID=43062262

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090040713A KR101038861B1 (ko) 2009-05-11 2009-05-11 불휘발성 메모리 소자의 동작 방법

Country Status (2)

Country Link
US (1) US8154948B2 (ko)
KR (1) KR101038861B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015036998A (ja) * 2013-08-13 2015-02-23 株式会社東芝 半導体記憶装置
TWI552155B (zh) * 2014-09-23 2016-10-01 旺宏電子股份有限公司 用於快閃記憶體的感測方法及其記憶體元件
KR102293078B1 (ko) * 2015-07-06 2021-08-26 삼성전자주식회사 불휘발성 메모리 장치
KR102530071B1 (ko) * 2016-03-02 2023-05-08 삼성전자주식회사 페이지 버퍼를 포함하는 불휘발성 메모리 장치 및 그 동작방법
JP6164713B1 (ja) * 2016-08-24 2017-07-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11373695B2 (en) * 2019-12-18 2022-06-28 Micron Technology, Inc. Memory accessing with auto-precharge

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090026502A (ko) * 2007-09-10 2009-03-13 주식회사 하이닉스반도체 플래시 메모리 소자의 동작 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4004811B2 (ja) * 2002-02-06 2007-11-07 株式会社東芝 不揮発性半導体記憶装置
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
KR100528483B1 (ko) * 2004-01-02 2005-11-15 삼성전자주식회사 패스/페일 점검이 가능한 불휘발성 반도체 메모리장치
KR100680486B1 (ko) * 2005-03-30 2007-02-08 주식회사 하이닉스반도체 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090026502A (ko) * 2007-09-10 2009-03-13 주식회사 하이닉스반도체 플래시 메모리 소자의 동작 방법

Also Published As

Publication number Publication date
US20100284230A1 (en) 2010-11-11
US8154948B2 (en) 2012-04-10
KR20100121828A (ko) 2010-11-19

Similar Documents

Publication Publication Date Title
KR101119343B1 (ko) 반도체 메모리 장치의 프로그램 방법
US8503246B2 (en) Semiconductor memory device and method of operating the same
KR101036720B1 (ko) 불휘발성 메모리 소자의 동작 방법
US8179722B2 (en) Page buffer circuit and nonvolatile memory device
TWI573144B (zh) 半導體裝置及其操作方法
US8351273B2 (en) Nonvolatile memory device and method of operating the same
KR20120119322A (ko) 반도체 메모리 장치
US7336543B2 (en) Non-volatile memory device with page buffer having dual registers and methods using the same
US8174903B2 (en) Method of operating nonvolatile memory device
US8351274B2 (en) Semiconductor memory device and method of precharging the same with a first and second precharge voltage simultaneously applied to a bit line
US8208308B2 (en) Method of programming nonvolatile memory device
JP2009134856A (ja) 不揮発性メモリ素子のプログラム検証方法
US20140036599A1 (en) Semiconductor memory device and method of operating the same
KR101038861B1 (ko) 불휘발성 메모리 소자의 동작 방법
US7515476B2 (en) Non-volatile memory device and data read method and program verify method of non-volatile memory device
KR100672117B1 (ko) 플래시 메모리 소자의 순간 과전류를 줄이는 프로그램 방법
US8189394B2 (en) Page buffer circuit of nonvolatile memory device and method of operating the same
US8422325B2 (en) Precharge control circuit and integrated circuit including the same
US7782676B2 (en) Method of operating a nonvolatile memory device
KR101014968B1 (ko) 불휘발성 메모리 소자와 그 페이지 버퍼 회로
KR100898687B1 (ko) 불휘발성 메모리 장치 및 그 독출 방법
KR20120069114A (ko) 반도체 장치의 프로그램 방법
KR100881520B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법
KR20100054485A (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR20100131716A (ko) 불휘발성 메모리 소자의 데이터 독출 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 4

FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160422

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170425

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180425

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190422

Year of fee payment: 9