KR100680486B1

KR100680486B1 - 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법

Info

Publication number: KR100680486B1
Application number: KR1020050026552A
Authority: KR
Inventors: 김덕주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-03-30
Filing date: 2005-03-30
Publication date: 2007-02-08
Also published as: CN100485815C; JP2006286167A; TWI319882B; TW200634843A; KR20060104410A; US20060221695A1; CN1841563A; US7518945B2

Abstract

본 발명은 향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지 버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법에 관한 것으로, 본 발명에 따른 플래시 메모리 장치의 페이지 버퍼 회로는, 설정된 수의 비트 라인들마다 하나씩 대응하게 연결되고, Y-게이트 회로에 더 연결되며, 비트 라인 제어 신호들, 비트 라인 선택 신호들, 및 제어 신호들에 응답하여 독출 동작 또는 프로그램 동작을 동시에 실행하는 복수의 페이지 버퍼들을 포함한다. 바람직하게, 복수의 페이지 버퍼들 각각은, 상기 독출 동작시 상기 설정된 수의 비트 라인들 중 하나로부터 수신되는 독출 데이터에 대응하는 센싱 데이터를 저장하고, 그 저장된 센싱 데이터를 상기 Y-게이트 회로에 출력하고, 상기 프로그램 동작시 상기 Y-게이트 회로로부터 수신되는 프로그램 데이터를 저장하고, 그 저장된 프로그램 데이터를 상기 설정된 수의 비트 라인들 중 하나에 출력한다. 본 발명에서는 페이지 버퍼 회로에 포함된 페이지 버퍼들 각각이 설정된 수의 비트 라인들에 각각 연결되는 메모리 셀들 중 하나를 선택적으로 각각 액세스하므로, 센싱 노드들간의 커플링 캐패시턴스 성분을 감소될 수 있고, 전체 칩 사이즈가 감소될 수 있다.

페이지 버퍼, 커플링 캐패시턴스, 비트 라인 선택 회로

Description

향상된 동작 성능을 가지는 플래시 메모리 장치의 페이지 버퍼 회로 및 그 독출 및 프로그램 동작 제어 방법{Page buffer circuit of flash memory device with improved operation performance and control methods for read and program operations of the same}

도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로와 Y-게이트 회로를 나타내는 도면이다.

도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치의 페이지 버퍼 회로와 Y-게이트 회로를 나타내는 도면이다.

도 3은 도 2에 도시된 페이지 버퍼 회로의 독출 동작과 관련된 신호들의 타이밍도이다.

도 4는 도 2에 도시된 페이지 버퍼 회로의 프로그램 동작과 관련된 신호들의 타이밍도이다.

〈도면의 주요 부분에 대한 부호의 설명〉

100 : 페이지 버퍼 회로 PB1∼PBJ : 페이지 버퍼

BSC1∼BSCJ : 비트 라인 선택 회로 FS1∼FSJ : 제1 선택 회로

SS1∼SSJ : 제2 선택 회로 RGC1∼RGCJ : 레지스터 회로

SE1∼SEJ : 센싱 회로 LA1∼LAJ : 래치 회로

본 발명은 플래시 메모리 장치에 관한 것으로서, 특히, 플래시 메모리 장치의 페이지 버퍼 회로에 관한 것이다.

일반적으로, 플래시 메모리 장치는 짧은 시간 동안 대용량의 데이터를 프로그램하거나 또는 독출하기 위해 페이지 버퍼(page buffer) 회로를 포함한다. 따라서 페이지 버퍼 회로에 의해 페이지 단위로 플래시 메모리 장치의 프로그램 동작 또는 독출 동작이 실행된다. 도 1은 종래의 플래시 메모리 장치의 페이지 버퍼 회로와 Y-게이트 회로를 나타내는 도면이다. 페이지 버퍼 회로(11)는 복수의 페이지 버퍼들을 포함하고, Y-게이트 회로(12)는 복수의 Y-게이트들을 포함한다. 도 1에서는 도면의 간략화를 위해, 상기 페이지 버퍼 회로(11)의 페이지 버퍼들(20, 30)과, 상기 Y-게이트 회로(12)의 Y-게이트들(G1, G2)만이 도시되어 있다. 상기 페이지 버퍼들(20, 30)은 각각 한 쌍의 비트 라인들에 연결되어 있다. 좀 더 상세하게는, 상기 페이지 버퍼(20)는 비트 라인들(BLe1, BLo1)과 상기 Y-게이트(G1) 사이에 연결되고, 상기 페이지 버퍼(30)는 비트 라인들(BLe2, BLo2)과 상기 Y-게이트(G2) 사이에 연결된다. 상기 Y-게이트들(G1, G2)은 데이터 입출력 라인(DIOL)에 더 연결된다. 또, 상기 페이지 버퍼(20)는 비트 라인 선택 회로(21)와 레지스터 회로(22)를 포함한다. 상기 비트 라인 선택 회로(21)는 NMOS 트랜지스터들(N21∼N24)을 포함하고, 상기 레지스터 회로(22)는 프리차지 회로(P21), 센싱(sensing) 회로(23), 래치 회로(24), 스위치들(N25, N26), 및 리셋 회로(N27)를 포함한다. 상기 센싱 회로(23)는 NMOS 트랜지스터들(N28, N29)을 포함한다. 또, 상기 페이지 버퍼(30)는 비트 라인 선택 회로(31)와 레지스터 회로(32)를 포함한다. 상기 비트 라인 선택 회로(31)는 NMOS 트랜지스터들(N31∼N34)을 포함하고, 상기 레지스터 회로(32)는 프리차지 회로(P31), 센싱 회로(33), 래치 회로(34), 스위치들(N35, N36), 및 리셋 회로(N37)를 포함한다. 상기 센싱 회로(33)는 NMOS 트랜지스터들(N38, N39)을 포함한다.

독출 동작 또는 프로그램 동작시, 상기 비트 라인 선택 회로(21)는 상기 비트 라인들(BLe1, BLo1) 중 하나를 센싱 노드(SO1)에 연결한다. 또, 상기 레지스터 회로(22)는 상기 센싱 노드(SO1)에 연결된 상기 비트 라인들(BLe1, BLo1) 중 하나로부터의 독출 데이터를 센싱하여, 그 센싱 데이터를 저장한다. 또, 상기 비트 라인들(BLe1, BLo1) 중 하나에 연결된 메모리 셀에 프로그램 될 프로그램 데이터를 저장한다. 결국, 상기 센싱 노드(SO1)를 통하여 상기 독출 데이터가 상기 레지스터 회로(22)에 전달되거나 또는 상기 센싱 노드(SO1)를 통하여 상기 프로그램 데이터가 상기 비트 라인들(BLe1, BLo1) 중 하나에 전달된다. 상기 독출 동작 또는 상기 프로그램 동작시, 상기 비트 라인 선택 회로(31) 및 상기 레지스터 회로(32) 역시 상기 비트 라인 선택 회로(21) 및 상기 레지스터 회로(22)와 유사하게 동작한다. 즉, 센싱 노드(SO2)를 통하여 상기 비트 라인들(BLe2, BLo2) 중 하나로부터의 독출 데이터가 상기 레지스터 회로(32)에 전달되거나 또는 상기 비트 라인들(BLe2, BLo2) 중 하나에 연결된 메모리 셀에 프로그램 될 프로그램 데이터가 상기 센싱 노 드(SO2)를 통하여 상기 비트 라인들(BLe2, BLo2) 중 하나에 전달된다. 결과적으로, 상기 독출 동작 또는 상기 프로그램 동작시, 상기 센싱 노드들(SO1, SO2)은 독출 데이터들 또는 프로그램 데이터들에 각각 대응하는 전압 레벨로 된다. 이때, 상기 센싱 노드들(SO1, SO2) 간의 커플링(coupling) 캐패시턴스 성분(Cc)에 의해, 상기 센싱 노드들(SO1, SO2)의 전압들이 서로 영향을 받게 되어 변화될 수 있다. 그 결과, 잘못된 독출 데이터들 또는 프로그램 데이터들이 발생될 수 있는 문제점이 있다. 이러한 문제는 플래시 메모리 장치가 고집적화되어 비트 라인의 수가 증가할 경우, 더욱 심각하게 나타날 수 있다. 즉, 센싱 노드들 간의 간격이 감소할수록 센싱 노드의 전압이 이웃한 센싱 노드의 전압에 더욱 큰 영향을 미치게 된다. 또한, 상기 페이지 버퍼 회로(11)는 한 쌍의 비트 라인들마다 하나씩 연결되는 페이지 버퍼들을 포함하기 때문에, 비트 라인의 수가 증가할 때 상기 페이지 버퍼들의 수도 증가하므로, 전체 칩 사이즈가 증가되는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 설정된 수의 비트 라인들에 각각 연결되는 메모리 셀들 중 하나를 선택적으로 각각 액세스하는 페이지 버퍼들을 포함하여, 센싱 노드들간의 커플링 캐패시턴스 성분을 줄이고, 전체 칩 사이즈를 감소시킬 수 있는 플래시 메모리 장치의 페이지 버퍼를 제공하는 데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는 설정된 수의 비트 라인들에 각각 연결되는 메모리 셀들 중 하나를 선택적으로 각각 액세스하는 페이지 버퍼들을 포함하여, 센싱 노드들간의 커플링 캐패시턴스 성분을 줄이고, 전체 칩 사이즈를 감소시킬 수 있는 페이지 버퍼의 독출 동작 제어 방법을 제공하는 데 있다.

본 발명이 이루고자 하는 또 다른 기술적 과제는 설정된 수의 비트 라인들에 각각 연결되는 메모리 셀들 중 하나를 선택적으로 각각 액세스하는 페이지 버퍼들을 포함하여, 센싱 노드들간의 커플링 캐패시턴스 성분을 줄이고, 전체 칩 사이즈를 감소시킬 수 있는 페이지 버퍼의 프로그램 동작 제어방법을 제공하는 데 있다.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 플래시 메모리 장치의 페이지 버퍼 회로는, 2개보다 많은 짝수의 비트 라인들마다 하나씩 대응하여 쌍을 이루어 연결되고, Y-게이트 회로에 더 연결되며, 비트 라인 제어 신호들, 비트 라인 선택 신호들, 및 제어 신호들에 응답하여 독출 동작 또는 프로그램 동작을 동시에 실행하는 복수의 페이지 버퍼들을 포함한다. 바람직하게, 복수의 페이지 버퍼들 각각은, 상기 독출 동작시 상기 설정된 수의 비트 라인들 중 하나로부터 수신되는 독출 데이터에 대응하는 센싱 데이터를 저장하고, 그 저장된 센싱 데이터를 상기 Y-게이트 회로에 출력하고, 상기 프로그램 동작시 상기 Y-게이트 회로로부터 수신되는 프로그램 데이터를 저장하고, 그 저장된 프로그램 데이터를 상기 설정된 수의 비트 라인들 중 하나에 출력한다.

상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 페이지 버퍼의 독출 동작 제어 방법은, 설정된 수의 비트 라인들마다 하나씩 대응하게 연결되고, Y-게이트들에 각각 더 연결되는 복수의 페이지 버퍼들 각각의 비트 라인 선택 회로에 의해, 상기 설정된 수의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하는 단계; 상기 비트 라인 선택 회로에 의해, 상기 선택된 비트 라인을 제외한 나머지 비트 라인들을 상기 센싱 노드로부터 분리하고, 상기 나머지 비트 라인들에 비트 라인 바이어스 전압을 공급하는 단계; 상기 복수의 페이지 버퍼들 각각의 센싱 회로에 의해, 상기 선택된 비트 라인으로부터의 독출 데이터에 대응하는 상기 센싱 노드의 전압을 센싱하고, 그 센싱 데이터를 발생하는 단계; 상기 복수의 페이지 버퍼들 각각의 래치 회로에 의해, 상기 센싱 데이터를 래치하고, 그 반전된 데이터를 출력하는 단계; 및 입출력 제어 신호에 응답하여, 상기 복수의 페이지 버퍼들 각각의 스위치에 의해 상기 반전된 데이터를 상기 Y-게이트들 중 하나에 출력하는 단계를 포함한다.

상기한 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 페이지 버퍼의 프로그램 동작 제어 방법은, 입출력 제어 신호에 응답하여, 설정된 수의 비트 라인들마다 하나씩 대응하게 연결되고, Y-게이트들에 각각 더 연결되는 복수의 페이지 버퍼들 각각의 제1 스위치에 의해, 상기 Y-게이트들 중 하나로부터 프로그램 데이터를 수신하여 출력하는 단계; 상기 복수의 페이지 버퍼들 각각의 래치 회로에 의해, 상기 제1 스위치로부터 수신되는 상기 프로그램 데이터를 래치하는 단계; 상기 복수의 페이지 버퍼들 각각의 비트 라인 선택 회로에 의해, 상기 설정된 수의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하는 단계; 상기 비트 라인 선택 회로에 의해, 상기 선택된 비트 라인을 제외한 나머지 비트 라인들을 상기 센싱 노드로부터 분리하고, 상기 나머지 비트 라인들에 비트 라인 바이어스 전압을 공급하는 단계; 및 프로그램 제어 신호에 응답하여, 상기 복수의 페이지 버퍼들 각각의 제2 스위치에 의해, 상기 래치 회로에 래치된 상기 프로그램 데이터를 상기 센싱 노드를 통하여 상기 선택된 비트 라인에 출력하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 일실시예에 따른 플래시 메모리 장치의 페이지 버퍼 회로와 Y-게이트 회로를 나타내는 도면이다. 도 2를 참고하면, 페이지 버퍼 회로(100)는 복수의 페이지 버퍼들(PB1∼PBJ)(J는 정수)을 포함한다. 상기 복수의 페이지 버퍼들(PB1∼PBJ)은 각각 설정된 수의 비트 라인들(예를 들어, 4개의 비트 라인들)마다 하나씩 대응하게 연결되고, Y-게이트 회로(200)의 Y-게이트들(GN1∼GNJ)(J는 정수)에 각각 더 연결된다. 이를 좀 더 상세히 설명하면, 예를 들어, 상기 페이지 버퍼(PB1)가 비트 라인들(BL1∼BL4)에 연결된다. 또, 상기 복수의 페이지 버퍼들(PB1∼PBJ)은 비트 라인 제어 신호들(DISCH1∼DISCH4), 비트 라인 선택 신호들(BSL1∼BSL4)에 응답하여 독출 동작 또는 프로그램 동작을 동시에 실행한다. 바람직하게, 상기 복수의 페이지 버퍼들(PB1∼PBJ)에 입력되는 비트 라인 제어 신호들의 수와, 비트 라인 선택 신호들의 수는 상기 복수의 페이지 버퍼들(PB1∼PBJ) 각각에 연결되는 비트 라인의 수와 동일하게 설정될 수 있다. 또, 복수의 페이지 버퍼들(PB1∼ PBJ)에는 프리차지 제어 신호(PRCHb), 프로그램 제어 신호(PGM), 래치 제어 신호(LCH), 리셋 제어 신호(RST), 입출력 제어 신호(PBDIO)가 더 입력된다.

상기 복수의 페이지 버퍼들(PB1∼PBJ)은 비트 라인 선택 회로들(BSC1∼BSCJ)과 레지스터 회로들(RGC1∼RGCJ)을 각각 포함한다. 상기 복수의 페이지 버퍼들(PB1∼PBJ)의 구성 및 구체적인 동작은 서로 유사하므로, 상기 페이지 버퍼(PB1)의 구성 및 동작을 중심으로 설명하기로 한다. 상기 페이지 버퍼(PB1)는 상기 비트 라인 선택 회로(BSC1)와 상기 레지스터 회로(RGC1)를 포함한다. 상기 비트 라인 선택 회로(BSC1)는 제1 선택 회로(FS1)와 제2 선택 회로(SS1)를 포함한다. 상기 제1 선택 회로(FS1)는 제1 스위치들(NM1∼NM4)을 포함한다. 상기 제1 스위치들(NM1∼NM4)은 상기 비트 라인들(BL1∼BL4)과 비트 라인 바이어스 전압(VIRPWR) 사이에 각각 연결된다. 상기 제1 스위치들(NM1∼NM4)은 상기 비트 라인 제어 신호들(DISCH1∼DISCH4)에 각각 응답하여 턴 온 또는 오프 된다. 바람직하게, 상기 제1 스위치들(NM1∼NM4)은 NMOS 트랜지스터들로 구현될 수 있고, 상기 비트 라인 제어 신호들(DISCH1∼DISCH4)이 인에이블될 때 각각 턴 온된다. 상기 제1 스위치들(NM1∼NM4)은 턴 온 될 때, 설정된 전압(예를 들어, VCC) 레벨의 상기 비트 라인 바이어스 전압(VIRPWR)을 상기 비트 라인들(BL1∼BL4)에 각각 공급한다. 여기에서, 상기 비트 라인 제어 신호들(DISCH1∼DISCH4) 중 하나가 디세이블될 때, 나머지들은 모두 인에이블되므로, 상기 제1 스위치들(NM1∼NM4) 중 하나가 턴 오프될 때, 나머지들은 모두 턴 온된다.

또, 상기 제2 선택 회로(SS1)는 제2 스위치들(NM5∼NM8)을 포함한다. 상기 제2 스위치들(NM5∼NM8)은 상기 비트 라인들(BL1∼BL4)과 센싱 노드(S1) 사이에 각각 연결된다. 상기 제2 스위치들(NM5∼NM8)은 상기 비트 라인 선택 신호들(BSL1∼BSL4)에 각각 응답하여 턴 온 또는 오프 된다. 바람직하게, 상기 제2 스위치들(NM5∼NM8)은 NMOS 트랜지스터들로 구현될 수 있고, 상기 비트 라인 선택 신호들(BSL1∼BSL4)이 인에이블될 때 각각 턴 온된다. 상기 제2 스위치들(NM5∼NM8)은 턴 온 될 때, 상기 비트 라인들(BL1∼BL4)을 각각 상기 센싱 노드(S1)에 연결한다. 여기에서, 상기 비트 라인 선택 신호들(BSL1∼BSL4) 중 하나가 인에이블될 때, 나머지들은 모두 디세이블되므로, 상기 제2 스위치들(NM5∼NM8) 중 하나가 턴 온될 때, 나머지들은 모두 턴 오프된다.

상기 레지스터 회로(RGC1)는 프리차지 회로(PM1), 센싱 회로(SE1), 래치 회로(LA1), 제1 패스(pass) 회로(NM9), 제2 패스 회로(NM10), 및 래치 리셋 회로(NM11)를 포함한다. 상기 프리차지 회로(PM1)는 상기 프리차지 제어 신호(PRCHb)에 응답하여, 상기 센싱 노드(S1)를 상기 전압(VCC) 레벨로 프리차지한다. 상기 센싱 회로(SE1)는 상기 독출 동작시, 상기 래치 제어 신호(LCH)에 응답하여, 상기 센싱 노드(S1)에 연결된 상기 비트 라인들(BL1∼BL4) 중 하나로부터의 독출 데이터(RD1)를 센싱하고, 센싱 데이터(SQ1b)를 발생한다. 상기 래치 회로(LA1)는 상기 독출 동작시 상기 센싱 데이터(SQ1b)를 래치하고, 프로그램 동작시 프로그램 데이터(PQ1)를 래치한다.

상기 제1 패스 회로(NM9)는 상기 래치 회로(LA1)와 상기 센싱 노드(S1) 사이에 연결되고, 프로그램 동작시, 상기 프로그램 제어 신호(PGM)에 응답하여 상기 래 치 회로(LA1)로부터 수신되는 상기 프로그램 데이터(PQ1)를 상기 센싱 노드(S1)에 출력한다. 바람직하게, 상기 제1 패스 회로는 NMOS 트랜지스터로 구현될 수 있고, 상기 프로그램 제어 신호(PGM)가 인에이블될 때, 상기 프로그램 데이터(PQ1)를 상기 센싱 노드(S1)에 출력한다.

상기 제2 패스 회로(NM10)는 상기 래치 회로(LA1)와 상기 Y-게이트(GN1) 사이에 연결된다. 상기 제2 패스 회로(NM10)는 상기 독출 동작시, 상기 입출력 제어 신호(PBDIO)에 응답하여 상기 래치 회로(LA1)로부터 수신되는 상기 센싱 데이터(SQ1b)의 반전된 데이터(SQ1)를 상기 Y-게이트(GN1)에 출력한다. 또, 상기 제2 패스 회로(NM10)는 상기 프로그램 동작시, 상기 입출력 제어 신호(PBDIO)에 응답하여 상기 Y-게이트(GN1)로부터 수신되는 상기 프로그램 데이터(PQ1)를 상기 래치 회로(LA1)에 출력한다. 바람직하게, 상기 제2 패스 회로는 NMOS 트랜지스터로 구현될 수 있고, 상기 입출력 제어 신호(PBDIO)가 인에이블될 때 상기 반전된 데이터(SQ1)를 상기 Y-게이트(GN1)에 출력하거나 또는 상기 프로그램 데이터(PQ1)를 상기 래치 회로(LA1)에 출력한다. 상기 래치 리셋 회로(NM11)는 상기 리셋 제어 신호(RST)에 응답하여 상기 래치 회로(LA1)를 초기화시킨다.

상술한 것과 같이, 상기 페이지 버퍼 회로(100)가 4개의 비트 라인들마다 하나씩 각각 연결되고, 4개의 비트 라인들에 각각 연결되는 메모리 셀들 중 하나를 선택적으로 액세스할 수 있는 페이지 버퍼들을 포함한다. 따라서, 2개의 비트 라인들마다 페이지 버퍼가 하나씩 연결된 기존의 페이지 버퍼 회로에 비하여, 상기 페이지 버퍼 회로(100)의 센싱 노드의 수(즉, 커플링 캐패시턴스 성분)가 1/2로 감소 될 수 있다. 또, 상기 페이지 버퍼 회로(100)에 포함되는 페이지 버퍼들의 수도 1/2로 감소될 수 있으므로, 전체 칩 사이즈가 감소될 수 있다.

다음으로, 도 3을 참고하여, 상기 페이지 버퍼 회로(100)의 독출 동작을 좀 더 상세히 설명한다. 도 3은 도 2에 도시된 페이지 버퍼 회로의 독출 동작과 관련된 신호들의 타이밍도이다. 예를 들어, 상기 페이지 버퍼들(PB1∼PBJ)에 각각 네 개씩의 비트 라인들이 연결되고, 상기 페이지 버퍼들(PB1∼PBJ) 각각에 상기 네 개의 비트 라인들 중 제1 비트 라인(즉, BL1, BL5, BL9,...BL(K-3))으로부터의 독출 데이터가 각각 입력되는 경우를 설명한다. 도 3에 도시되지 않았지만, 초기에, 리셋 제어 신호(RST)가 설정 시간 동안 인에이블된 후 디세이블된다. 그 결과, 상기 페이지 버퍼들(PB1∼PBJ)의 래치 리셋 회로들(NM11)이 래치 회로들(LA1∼LAJ)을 초기화시킨다. 이 후, 상기 비트 라인 제어 신호(DISCH1)가 디세이블 상태로 유지되고, 상기 비트 라인 제어 신호들(DISCH2∼DISCH4)이 모두 인에이블된다. 상기 비트 라인 제어 신호(DISCH1)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 상기 제1 스위치(NM1)가 턴 오프된다. 또, 상기 비트 라인 제어 신호들(DISCH2∼DISCH4)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 상기 제1 스위치들(NM2∼NM4)이 턴 온 되어, 상기 비트 라인 바이어스 전압(VIRPWR)을 상기 비트 라인들(BL2∼BL4,...,BL(K-2)∼BLK)에 각각 연속적으로 공급한다. 그 결과, 상기 비트 라인들(BL2∼BL4,...,BL(K-2)∼BLK)이 상기 비트 라인 바이어스 전압(VIRPWR)에 의해 상기 전압(VCC) 레벨로 된다.

이 후, 상기 비트 라인 선택 신호(BSL1)가 설정 시간(T1) 동안 인에이블되 고, 상기 비트 라인 선택 신호들(BSL2∼BSL4)은 디세이블 상태로 유지된다. 따라서, 상기 비트 라인 선택 신호(BSL1)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 상기 제2 스위치(NM5)가 턴 온되어, 상기 비트 라인들(BL1, BL5, BL9,...BL(K-3))을 센싱 노드들(S1∼SJ)에 각각 연결한다. 또, 상기 비트 라인 선택 신호들(BSL2∼BSL4)에 응답하여, 상기 제2 스위치들(NM6∼NM8)이 모두 턴 오프되어, 상기 비트 라인들(BL2∼BL4,...,BL(K-2)∼BLK)을 상기 센싱 노드들(S1∼SJ)로부터 각각 분리한다.

한편, 상기 비트 라인 선택 신호(BSL1)가 인에이블될 때, 프리차지 제어 신호(PRCHb)가 설정 시간(T2) 동안 디세이블된다. 바람직하게, 상기 설정 시간(T2)이 상기 설정 시간(T1) 보다 더 길게 설정된다. 상기 프리차지 제어 신호(PRCHb)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 프리차지 회로들(PM1∼PMJ)이 상기 센싱 노드들(S1∼SJ)을 상기 전압(VCC) 레벨로 프리차지한다. 또, 상기 설정 시간(T2) 이 후, 상기 비트 라인 선택 신호(BSL1)가 다시 설정 시간(T3) 동안 인에이블된다. 그 결과, 상기 비트 라인 선택 신호(BSL1)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 상기 제2 스위치(NM5)가 다시 턴 온되어, 상기 비트 라인들(BL1, BL5, BL9,...BL(K-3))을 센싱 노드들(S1∼SJ)에 각각 연결한다. 결국, 상기 비트 라인들(BL1, BL5, BL9,...BL(K-3))로부터의 독출 데이터들(RD1∼RDJ)이 상기 센싱 노드들(S1∼SJ)에 각각 전달된다.

또, 상기 비트 라인 선택 신호(BSL1)가 상기 설정 시간(T3) 동안 인에이블될 때, 상기 래치 제어 신호(LCH)가 설정 시간(T4) 동안 인에이블된다. 상기 래치 제 어 신호(LCH)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ)의 센싱 회로들(SE1∼SEJ)이 상기 센싱 노드들(S1∼SJ)의 상기 독출 데이터들(RD1∼RDJ)을 각각 센싱하고, 센싱 데이터들(SQ1b∼SQJb)을 각각 발생한다. 상기 페이지 버퍼들(PB1∼PBJ)의 래치 회로들(LA1∼LAJ)은 상기 센싱 데이터들(SQ1b∼SQJb)을 각각 래치하고, 반전된 데이터들(SQ1∼SQJ)을 각각 출력한다. 상기 설정 시간(T3)이 경과된 후, 입출력 제어 신호(PBDIO)가 인에이블되고, 상기 입출력 제어 신호(PBDIO)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ)의 제2 패스 회로들(NM10)이 반전된 데이터들(SQ1∼SQJ)을 상기 Y-게이트들(GN1∼GNJ)에 각각 출력한다. 도 3에 도시되지 않았지만, 이 후, 게이트 제어 신호들(YS1∼YSJ)이 하나씩 순차적으로 인에이블되어, 상기 Y-게이트들(GN1∼GNJ)이 상기 반전된 데이터들(SQ1∼SQJ)을 하나씩 순차적으로 데이터 입출력 라인(IOL)에 출력한다.

다음으로, 도 4를 참고하여, 상기 페이지 버퍼 회로(100)의 프로그램 동작을 좀 더 상세히 설명한다. 도 4는 도 2에 도시된 페이지 버퍼 회로의 프로그램 동작과 관련된 신호들의 타이밍도이다. 예를 들어, 상기 페이지 버퍼들(PB1∼PBJ)에 각각 네 개씩의 비트 라인들이 연결되고, 상기 페이지 버퍼들(PB1∼PBJ)이 상기 네 개의 비트 라인들 중 제1 비트 라인(즉, BL1, BL5, BL9,...BL(K-3))에 프로그램 데이터를 각각 출력하는 경우를 설명한다. 도 4에 도시되지 않았지만, 초기에, 상기 입출력 제어 신호(PBDIO)가 인에이블되고, 상기 입출력 제어 신호(PBDIO)가 인에이블되는 동안 게이트 제어 신호들(YS1∼YSJ)이 하나씩 순차적으로 인에이블된다. 그 결과, 상기 Y-게이트들(GN1∼GNJ)이 상기 데이터 입출력 라인(IOL)을 통하여 연속 적으로 입력되는 프로그램 데이터들(PQ1∼PQJ)을 하나씩 각각 순차적으로 상기 페이지 버퍼들(PB1∼PBJ)의 상기 제2 패스 회로들(NM10)에 출력한다. 즉, 상기 Y-게이트(GN1)가 상기 프로그램 데이터(PQ1)를 상기 페이지 버퍼(PB1)의 제2 패스 회로(NM10)에 출력한 후, 상기 Y-게이트(GN2)가 상기 프로그램 데이터(PQ2)를 상기 페이지 버퍼 회로(PB2)의 제2 패스 회로에 출력한다. 이와 유사하게 상기 Y-게이트들(GN3∼GNJ)이 순차적으로 동작한다. 또, 상기 입출력 제어 신호(PBDIO)에 응답하여 상기 페이지 버퍼들(PB1∼PBJ)의 상기 제2 패스 회로들(NM10)이 하나씩 연속적으로 동작하여, 상기 Y-게이트들(GN1∼GNJ)로부터 순차적으로 수신되는 상기 프로그램 데이터들(PQ1∼PQJ)을 상기 래치 회로들(LA1∼LAJ)에 각각 출력한다. 그 결과, 상기 래치 회로들(LA1∼LAJ)이 상기 프로그램 데이터들(PQ1∼PQJ)을 각각 래치한다. 이 후, 상기 입출력 제어 신호(PBDIO)가 디세이블된다.

한편, 상기 비트 라인 바이어스 전압(VIRPWR)이 설정 시간(D1) 동안 전압(VCC) 레벨로 되고, 상기 설정 시간(D1) 이 후 그라운드 전압 레벨로 된다. 상기 비트 라인 제어 신호들(DISCH2∼DISCH4)이 설정 시간(D2) 동안 모두 인에이블된다. 또, 상기 비트 라인 제어 신호들(DISCH2∼DISCH4)이 인에이블될 때, 상기 비트 라인 제어 신호(DISCH1)가 설정 시간(D3) 동안 인에이블된 후 디세이블된다. 바람직하게, 상기 설정 시간들(D1∼D3)은 D2>D1>D3의 관계를 갖는다. 결과적으로, 상기 비트 라인 제어 신호(DISCH1)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 상기 제1 스위치(NM1)가 상기 설정 시간(D3) 동안 턴 온된 후, 턴 오프되어, 상기 설정 시간(D3) 동안 상기 제1 비트 라인들(BL1, BL5, BL9,...BL(K-3))에 상기 비트 라인 바이어스 전압(VIRPWR)이 공급된다. 또, 상기 비트 라인 제어 신호들(DISCH2∼DISCH4)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 상기 제1 스위치들(NM2∼NM4)이 상기 설정 시간(D2) 동안 턴 온 되어, 상기 비트 라인 바이어스 전압(VIRPWR)을 상기 비트 라인들(BL2∼BL4,...,BL(K-2)∼BLK)에 각각 연속적으로 공급한다. 그 결과, 상기 비트 라인들(BL2∼BL4,...,BL(K-2)∼BLK)이 상기 비트 라인 바이어스 전압(VIRPWR)에 의해 상기 설정 시간(D1) 동안 상기 전압(VCC) 레벨로 유지되고, 상기 설정 시간(D1) 이후 상기 그라운드 전압 레벨로 된다.

또, 상기 설정 시간(D3) 이 후, 상기 비트 라인 선택 신호(BSL1)가 설정 시간(D4) 동안 인에이블되고, 상기 비트 라인 선택 신호들(BSL2∼BSL4)은 디세이블 상태로 유지된다. 바람직하게, 상기 설정 시간(D4)은 상기 설정 시간(D1)보다 더 짧다. 상기 비트 라인 선택 신호(BSL1)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 상기 제2 스위치(NM5)가 턴 온되어, 상기 비트 라인들(BL1, BL5, BL9,...BL(K-3))을 센싱 노드들(S1∼SJ)에 각각 연결한다. 또, 상기 비트 라인 선택 신호들(BSL2∼BSL4)에 응답하여, 상기 제2 스위치들(NM6∼NM8)이 모두 턴 오프되어, 상기 비트 라인들(BL2∼BL4,...,BL(K-2)∼BLK)을 상기 센싱 노드들(S1∼SJ)로부터 각각 분리한다. 또, 상기 비트 라인 선택 신호(BSL1)가 인에이블될 때, 프로그램 제어 신호(PGM)가 상기 설정 시간(D4) 동안 인에이블된다. 상기 프로그램 제어 신호(PGM)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ)의 제1 패스 회로들(NM9)이 상기 래치 회로들(LA1∼LAJ)로부터 수신되는 상기 프로그램 데이터들(PQ1∼PQJ)을 상기 센싱 노드들(S1∼SJ)에 각각 출력한다. 결국, 상기 프로그램 데이터 들(PQ1∼PQJ)은 상기 센싱 노드들(S1∼SJ)에 각각 연결된 상기 비트 라인들(BL1, BL5, BL9,...BL(K-3))에 각각 입력된다. 또, 상기 설정 시간(D1) 이 후, 상기 비트 라인 제어 신호(DISCH1)가 설정 시간(D5) 동안 인에이블된다. 따라서, 상기 비트 라인 제어 신호(DISCH1)에 응답하여, 상기 페이지 버퍼들(PB1∼PBJ) 각각의 상기 제1 스위치(NM1)가 상기 설정 시간(D5) 동안 턴 온되어, 상기 비트 라인 바이어스 전압(VIRPWR)을 상기 제1 비트 라인들(BL1, BL5, BL9,...BL(K-3))에 공급한다. 상기 설정 시간(D5) 동안 상기 비트 라인 바이어스 전압(VIRPWR)이 그라운드 전압 레벨이므로, 상기 제1 비트 라인들(BL1, BL5, BL9,...BL(K-3))이 그라운드 전압으로 디스차지된다.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 페이지 버퍼 회로에 포함된 페이지 버퍼들 각각이 설정된 수의 비트 라인들에 각각 연결되는 메모리 셀들 중 하나를 선택적으로 각각 액세스하므로, 센싱 노드들간의 커플링 캐패시턴스 성분을 감소될 수 있고, 전체 칩 사이즈가 감소될 수 있다.

Claims

2개보다 많은 짝수의 비트 라인들마다 하나씩 대응하여 쌍을 이루어 연결되고, Y-게이트 회로에 더 연결되며, 비트 라인 제어 신호들, 비트 라인 선택 신호들, 및 제어 신호들에 응답하여 독출 동작 또는 프로그램 동작을 동시에 실행하는 복수의 페이지 버퍼들을 포함하고,

상기 복수의 페이지 버퍼들 각각은, 상기 독출 동작시 설정된 수의 비트 라인들 중 하나로부터 수신되는 독출 데이터에 대응하는 센싱 데이터를 저장하고, 그 저장된 센싱 데이터를 상기 Y-게이트 회로에 출력하고, 상기 프로그램 동작시 상기 Y-게이트 회로로부터 수신되는 프로그램 데이터를 저장하고, 그 저장된 프로그램 데이터를 설정된 수의 비트 라인들 중 하나에 출력하는 플래시 메모리 장치의 페이지 버퍼 회로.
제1항에 있어서,

상기 페이지 버퍼는 4개의 비트라인들과 하나씩 쌍을 이루도록 연결되는 플래시 메모리 장치의 페이지 버퍼 회로.
제1항에 있어서,

상기 비트 라인 제어 신호들의 수가 상기 복수의 페이지 버퍼들 각각에 연결되는 상기 비트 라인의 수와 동일하고,

상기 비트 라인 선택 신호들의 수도 상기 복수의 페이지 버퍼들 각각에 연결 되는 상기 비트 라인의 수와 동일한 플래시 메모리 장치의 페이지 버퍼 회로.
제1항에 있어서, 상기 복수의 페이지 버퍼들 각각은,

상기 비트 라인 제어 신호들과 비트 라인 선택 신호들에 응답하여, 상기 설정된 수의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하고, 나머지 비트 라인들을 상기 센싱 노드로부터 분리함과 동시에 상기 나머지 비트 라인들에 비트 라인 바이어스 전압을 공급하는 비트 라인 선택 회로; 및

상기 제어 신호들에 응답하여, 상기 독출 동작시 상기 센싱 노드에 연결된 비트 라인으로부터 수신되는 상기 독출 데이터를 센싱하여, 상기 센싱 데이터를 저장하고, 상기 프로그램 동작시 상기 Y-게이트 회로의 Y-게이트들 중 하나로부터 수신되는 상기 프로그램 데이터를 저장하고, 그 저장된 프로그램 데이터를 상기 센싱 노드에 연결된 비트 라인에 출력하는 레지스터 회로를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
제4항에 있어서, 상기 비트 라인 선택 회로는,

상기 비트 라인 제어 신호들에 응답하여, 상기 선택된 비트 라인들을 제외한 나머지 비트 라인들에 상기 비트 라인 바이어스 전압을 공급하는 제1 선택 회로; 및

상기 비트 라인 선택 신호들에 응답하여, 상기 선택된 비트 라인을 상기 센싱 노드에 연결하는 제2 선택 회로를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
제5항에 있어서,

상기 제1 선택 회로는, 상기 설정된 수의 비트 라인들과 상기 비트 라인 바이어스 전압 사이에 각각 연결되고, 상기 비트 라인 제어 신호들에 각각 응답하여 턴 온 또는 오프되는 제1 스위치들을 포함하고,

상기 제2 선택 회로는, 상기 비트 라인들과 상기 센싱 노드 사이에 각각 연결되고, 상기 비트 라인 선택 신호들에 각각 응답하여 턴 온 또는 오프되는 제2 스위치들을 포함하고,

상기 제1 스위치들 중 하나가 턴 오프될 때, 나머지 제1 스위치들은 모두 턴 온되고, 상기 제2 스위치들 중 하나가 턴 온될 때, 나머지 제2 스위치들은 모두 턴 오프되는 플래시 메모리 장치의 페이지 버퍼 회로.
제4항에 있어서,

상기 제어 신호들은 프리차지 제어 신호, 래치 제어 신호, 프로그램 제어 신호, 입출력 제어 신호, 및 리셋 제어 신호를 포함하고,

상기 레지스터 회로는,

상기 프리차지 제어 신호에 응답하여, 상기 센싱 노드를 설정된 전압 레벨로 프리차지하는 프리차지 회로;

상기 독출 동작시, 상기 래치 제어 신호에 응답하여, 상기 독출 데이터를 센 싱하고, 상기 센싱 데이터를 발생하는 센싱 회로;

상기 독출 동작시 상기 센싱 데이터를 래치하고, 상기 프로그램 동작시 상기 프로그램 데이터를 래치하는 래치 회로;

상기 래치 회로와 상기 센싱 노드 사이에 연결되고, 상기 프로그램 동작시, 상기 프로그램 제어 신호에 응답하여 상기 래치 회로로부터 수신되는 상기 프로그램 데이터를 상기 센싱 노드에 출력하는 제1 패스(pass) 회로;

상기 래치 회로와 상기 Y-게이트들 중 하나 사이에 연결되고, 상기 독출 동작시, 상기 입출력 제어 신호에 응답하여 상기 래치 회로로부터 수신되는 상기 센싱 데이터의 반전된 데이터를 상기 Y-게이트들 중 하나에 출력하고, 상기 프로그램 동작시, 상기 입출력 제어 신호에 응답하여 상기 프로그램 데이터를 상기 래치 회로에 출력하는 제2 패스 회로; 및

상기 리셋 제어 신호에 응답하여 상기 래치 회로를 초기화시키는 래치 리셋 회로를 포함하는 플래시 메모리 장치의 페이지 버퍼 회로.
설정된 수의 비트 라인들마다 하나씩 대응하게 연결되고, Y-게이트들에 각각 더 연결되는 복수의 페이지 버퍼들 각각의 비트 라인 선택 회로에 의해, 상기 설정된 수의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하는 단계;

상기 비트 라인 선택 회로에 의해, 상기 선택된 비트 라인을 제외한 나머지 비트 라인들을 상기 센싱 노드로부터 분리하고, 상기 나머지 비트 라인들에 비트 라인 바이어스 전압을 공급하는 단계;

상기 복수의 페이지 버퍼들 각각의 센싱 회로에 의해, 상기 선택된 비트 라인으로부터의 독출 데이터에 대응하는 상기 센싱 노드의 전압을 센싱하고, 그 센싱 데이터를 발생하는 단계;

상기 복수의 페이지 버퍼들 각각의 래치 회로에 의해, 상기 센싱 데이터를 래치하고, 그 반전된 데이터를 출력하는 단계; 및

입출력 제어 신호에 응답하여, 상기 복수의 페이지 버퍼들 각각의 스위치에 의해 상기 반전된 데이터를 상기 Y-게이트들 중 하나에 출력하는 단계를 포함하는 페이지 버퍼 회로의 독출 동작 제어 방법.
제8항에 있어서,

상기 연결 단계에 앞서서, 프리차지 제어 신호에 응답하여, 상기 복수의 페이지 버퍼들 각각의 프리차지 회로에 의해, 상기 센싱 노드를 설정된 전압 레벨로 프리차지하는 단계; 및

상기 복수의 페이지 버퍼들에 비트 라인 제어 신호들과 비트 라인 선택 신호들을 인가하는 단계를 더 포함하고,

상기 연결 단계에서, 상기 비트 라인 선택 신호들 중 인에이블되는 하나에 응답하여, 상기 비트 라인 선택 회로가 상기 설정된 수의 비트 라인들 중 하나를 상기 센싱 노드에 연결하고,

상기 공급 단계에서, 상기 비트 라인 제어 신호들 중 하나가 인에이블되고, 나머지 비트 라인 제어 신호들이 디세이블될 때, 상기 나머지 비트 라인 제어 신호들에 응답하여, 상기 비트 라인 선택 회로가 상기 나머지 비트 라인들에 상기 비트 라인 바이어스 전압을 공급하는 페이지 버퍼 회로의 독출 동작 제어 방법.
입출력 제어 신호에 응답하여, 설정된 수의 비트 라인들마다 하나씩 대응하게 연결되고, Y-게이트들에 각각 더 연결되는 복수의 페이지 버퍼들 각각의 제1 스위치에 의해, 상기 Y-게이트들 중 하나로부터 프로그램 데이터를 수신하여 출력하는 단계;

상기 복수의 페이지 버퍼들 각각의 래치 회로에 의해, 상기 제1 스위치로부터 수신되는 상기 프로그램 데이터를 래치하는 단계;

상기 복수의 페이지 버퍼들 각각의 비트 라인 선택 회로에 의해, 상기 설정된 수의 비트 라인들 중 하나를 선택하고, 그 선택된 비트 라인을 센싱 노드에 연결하는 단계;

상기 비트 라인 선택 회로에 의해, 상기 선택된 비트 라인을 제외한 나머지 비트 라인들을 상기 센싱 노드로부터 분리하고, 상기 나머지 비트 라인들에 비트 라인 바이어스 전압을 공급하는 단계; 및

프로그램 제어 신호에 응답하여, 상기 복수의 페이지 버퍼들 각각의 제2 스위치에 의해, 상기 래치 회로에 래치된 상기 프로그램 데이터를 상기 센싱 노드를 통하여 상기 선택된 비트 라인에 출력하는 단계를 포함하는 페이지 버퍼 회로의 프로그램 동작 제어 방법.
제10항에 있어서,

상기 복수의 페이지 버퍼들에 비트 라인 제어 신호들과 비트 라인 선택 신호들을 인가하는 단계를 더 포함하고,

상기 연결 단계에서, 상기 비트 라인 선택 신호들 중 인에이블되는 하나에 응답하여, 상기 비트 라인 선택 회로가 상기 설정된 수의 비트 라인들 중 하나를 상기 센싱 노드에 연결하고,

상기 공급 단계에서, 상기 비트 라인 제어 신호들 중 하나가 인에이블되고, 나머지 비트 라인 제어 신호들이 디세이블될 때, 상기 나머지 비트 라인 제어 신호들에 응답하여, 상기 비트 라인 선택 회로가 상기 나머지 비트 라인들에 상기 비트 라인 바이어스 전압을 공급하는 페이지 버퍼 회로의 프로그램 동작 제어 방법.