KR20210116082A

KR20210116082A - 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치

Info

Publication number: KR20210116082A
Application number: KR1020200032792A
Authority: KR
Inventors: 박강우; 채수열
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2020-03-17
Filing date: 2020-03-17
Publication date: 2021-09-27
Also published as: CN113409848A; US20210295927A1; US11404126B2

Abstract

본 기술은 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 페이지 버퍼는 제1 프로그램 상태 또는 제2 프로그램 상태에 대응하는 데이터를 저장하는 제1 래치 회로; 메모리 블록의 비트 라인과 연결되며, 비트 라인 프리차지 동작 시 상기 제1 래치 회로에 저장된 상기 데이터에 따라 상기 비트 라인에 제1 설정 전압 또는 제2 설정 전압을 인가하여 프리차지하는 비트 라인 제어부; 및 상기 비트 라인 제어부와 메인 감지 노드를 통해 연결되며, 프로그램 검증 동작 시 상기 메인 감지 노드의 전위 레벨에 따라 제1 검증 데이터를 센싱하는 제2 래치 회로를 포함한다.

Description

페이지 버퍼 및 이를 포함하는 반도체 메모리 장치{Page buffer and semiconductor memory device having the same}

본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.

최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 반도체 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.

반도체 메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.

반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.

불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래쉬 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래쉬 메모리는 노어 타입과 낸드 타입으로 구분된다.

본 발명의 실시 예는 프로그램 검증 시간을 감소시킬 수 있는 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치를 제공한다.

본 발명의 실시 예에 따른 페이지 버퍼는 제1 프로그램 상태 또는 제2 프로그램 상태에 대응하는 데이터를 저장하는 제1 래치 회로; 메모리 블록의 비트 라인과 연결되며, 비트 라인 프리차지 동작 시 상기 제1 래치 회로에 저장된 상기 데이터에 따라 상기 비트 라인에 제1 설정 전압 또는 제2 설정 전압을 인가하여 프리차지하는 비트 라인 제어부; 및 상기 비트 라인 제어부와 메인 감지 노드를 통해 연결되며, 프로그램 검증 동작 시 상기 메인 감지 노드의 전위 레벨에 따라 제1 검증 데이터를 센싱하는 제2 래치 회로를 포함한다.

본 발명의 실시 예에 따른 페이지 버퍼는 메모리 블록의 비트 라인과 연결되며, 제1 프로그램 상태 및 제2 프로그램 상태에 대응하는 프로그램 검증 동작 중 비트 라인 프리차지 동작 시 상기 비트 라인을 프리차지하고, 상기 프로그램 검증 동작 중 이벨류에이션 동작 시 상기 비트 라인의 전류량에 따라 메인 감지 노드 및 서브 감지 노드의 전위 레벨을 제어하는 비트 라인 제어부; 상기 메인 감지 노드와 상기 서브 감지 노드 사이에 연결되며, 상기 이벨류에이션 동작 시 제1 구간 동안 상기 메인 감지 노드와 상기 서브 감지 노드를 전기적으로 연결하고, 상기 제1 구간 후 제2 구간 동안 상기 메인 감지 노드와 상기 서브 감지 노드를 전기적으로 차단하는 감지 노드 연결부; 상기 메인 감지 노드와 연결되며, 상기 프로그램 검증 동작 시 상기 메인 감지 노드의 전위 레벨에 따라 제1 검증 데이터를 센싱하는 제1 래치 회로; 및 상기 서브 감지 노드와 연결되며, 상기 프로그램 검증 동작 시 상기 서브 감지 노드의 전위 레벨에 따라 제2 검증 데이터를 센싱하는 제2 래치 회로를 포함한다.

본 발명의 실시 예에 따른 반도체 메모리 장치는 다수의 프로그램 상태들로 프로그램된 다수의 메모리 셀들을 포함하는 메모리 셀 블록; 프로그램 전압 및 다수의 프로그램 검증 전압을 생성하기 위한 전압 생성 회로; 프로그램 전압 인가 동작 시 상기 메모리 셀 블록의 워드 라인들 중 선택된 워드 라인에 상기 프로그램 전압을 인가하고, 프로그램 검증 동작 시 상기 선택된 워드 라인에 상기 다수의 검증 전압들을 순차적으로 인가하기 위한 어드레스 디코더; 및 상기 메모리 셀 블록의 비트 라인들 각각에 연결된 페이지 버퍼들을 포함하며, 상기 페이지 버퍼들 각각은 상기 다수의 검증 전압들 중 하나의 검증 전압이 인가될 때, 상기 다수의 프로그램 상태들 중 적어도 두 개의 프로그램 상태들을 동시에 검증한다.

본 기술에 따르면, 프로그램 검증 동작 시 적어도 2개의 프로그램 상태를 함께 검증하여 프로그램 검증 동작 시간을 감소시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치에 포함된 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 6은 메모리 셀들의 소거 상태 및 다수의 프로그램 상태를 설명하기 위한 문턱 전압 분포도이다.
도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 8은 본 발명에 따른 프로그램 동작 시 선택된 워드 라인에 인가하기 위한 프로그램 전압 및 검증 전압을 설명하기 위한 전압 파형도이다.
도 9는 본 발명의 일 실시 예에 따른 도 7의 페이지 버퍼의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 10은 비트 라인의 프리차지 전압 레벨에 따라 인접한 2개의 프로그램 상태들의 셀 커런트 변화를 설명하기 위한 그래프이다.
도 11은 본 발명의 다른 실시 예에 따른 도 7의 페이지 버퍼의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 12는 본 발명의 다른 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 13은 도 12의 페이지 버퍼의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.
도 15는 도 14의 페이지 버퍼의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.
도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.

도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200), 및 호스트(Host; 1300)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리 장치(Semiconductor Memory; 100)들을 포함한다. 복수의 반도체 메모리 장치(100)들은 복수의 그룹들로 분할될 수 있다. 본 발명의 실시 예에서는 호스트(1300)가 메모리 시스템(1000)에 포함되는 것으로 도시 및 설명하였으나, 메모리 시스템(1000)이 컨트롤러(1200) 및 메모리 장치(1100)만을 포함하고, 호스트(1300)는 메모리 시스템(1000)의 외부에 배치되는 것으로 구성될 수도 있다.

도 1에서, 메모리 장치(1100)의 복수의 그룹들(GR1~GRn)은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 장치(100)는 도 2를 참조하여 후술하도록 한다.

각 그룹(GR1~GRn)은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.

본 발명의 실시 예에서 메모리 장치(1100)에 포함된 복수의 반도체 메모리 장치(100)들은 프로그램 검증 동작 시 하나의 검증 전압을 이용하여 인접한 두 개 이상의 프로그램 상태들을 함께 검증하는 멀티 검증 동작을 수행할 수 있다. 이로 인하여 프로그램 검증 동작 시간을 개선할 수 있다.

컨트롤러(1200)는 호스트(1300)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1300)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1300)로부터 수신되는 호스트 커맨드(Host_CMD)에 응답하여 메모리 장치(1100)의 리드(read), 프로그램(program), 소거(erase), 그리고 배경(background) 동작을 제어하도록 구성된다. 프로그램 동작 시 호스트(1300)는 어드레스(ADD)와 프로그램할 데이터(DATA)를 호스트 커맨드(Host_CMD)와 함께 전송하고, 리드 동작 시 어드레스(ADD)를 호스트 커맨드(Host_CMD)와 함께 전송할 수 있다. 컨트롤러(1200)는 프로그램 동작 시 프로그램 동작에 대응하는 커맨드와 프로그램할 데이터(DATA)를 메모리 장치(1100)로 전송한다. 컨트롤러(1200)는 리드 동작 시 리드 동작에 대응하는 커맨드를 메모리 장치(1100)로 전송하고, 리드된 데이터(DATA)를 메모리 장치(1100)로부터 전송받고, 전송받은 데이터(DATA)를 호스트(1300)로 전송한다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1300) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

호스트(1300)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1300)는 메모리 시스템(1000)의 프로그램 동작, 리드 동작, 소거 동작 등을 호스트 커맨드(Host_CMD)를 통해 요청할 수 있다. 호스트(1300)는 메모리 장치(1100)의 프로그램 동작을 위해 프로그램 동작 대응하는 호스트 커맨드(Host_CMD), 데이터(DATA), 어드레스(ADD)를 컨트롤러(1200)로 전송하고, 리드 동작을 위해 리드 동작에 대응하는 호스트 커맨드(Host_CMD) 및 어드레스(ADD)를 컨트롤러(1200)로 전송할 수 있다. 이때 어드레스(ADD)는 데이터의 논리 어드레스(logical addre블록)일 수 있다.

컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래쉬 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래쉬 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 2는 도 1의 메모리 장치에 포함된 반도체 메모리 장치를 설명하기 위한 도면이다.

본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 도 1의 컨트롤러(1200)로부터 프로그램 동작에 대응하는 커맨드(CMD)를 수신할 경우 선택된 워드 라인과 연결된 메모리 셀들에 대한 프로그램 전압 인가 동작 및 프로그램 검증 동작을 수행하며, 프로그램 검증 동작 시 선택된 워드 라인에 하나의 검증 전압이 인가된 상태에서 적어도 두 개의 프로그램 상태들을 함께 검증할 수 있다.

도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 리드 동작을 수행하는 주변 회로(160)로 정의될 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드 라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드 라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 복수의 페이지로 구성될 수 있다.

메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 스트링을 포함한다. 복수의 메모리 스트링 각각은 비트 라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 또한 복수의 메모리 스트링 각각은 소스 선택 트랜지스터와 메모리 셀들 사이 및 드레인 선택 트랜지스터와 메모리 셀들 사이에 각각 패스 트랜지스터를 포함할 수 있으며, 메모리 셀들 사이에 파이프 게이트 트랜지스터를 더 포함할 수 있다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.

어드레스 디코더(120)는 워드 라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 생성되는 어드레스 디코더 제어 신호들(AD_signals)에 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.

어드레스 디코더(120)는 프로그램 동작 중 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm), 패스 전압(Vpass), 및 복수의 검증 전압들(Vverify)을 포함하는 복수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 복수의 메모리 셀들에 인가할 수 있다.

어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.

프로그램 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드 라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.

어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.

읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 전압 인가 동작 이전에 도 1의 컨트롤러(1200)로부터 수신된 프로그램할 데이터(DATA)를 임시 저장한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 전압 인가 동작 시 임시 저장된 데이터(DATA)에 따라 비트 라인들(BL1 내지 BLm)의 전위 레벨을 제어한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 검증 동작 시 임시 저장된 데이터에 따라 대응하는 비트 라인을 설정 레벨로 프리차지하고, 비트 라인의 셀 커런트를 센싱하여 프로그램 검증 동작을 수행한다. 또한 복수의 페이지 버퍼들(PB1~PBm) 각각은 프로그램 검증 동작 시 임시 저장된 데이터에 따라 비트 라인의 이벨류에이션 시간을 설정하고, 설정된 이벨류에이션 시간 동안 비트 라인과 페이지 버퍼 내의 감지 노드를 이벨류에이션시켜 프로그램 검증 동작을 수행한다. 복수의 페이지 버퍼들(PB1~PBm)의 상세한 설명은 후술하도록 한다.

읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.

예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.

제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들어 제어 로직(140)은 프로그램 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 회로 제어 신호들(VG_signals)을 생성하여 출력한다.

전압 생성 회로(150)는 프로그램 동작 시 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass), 복수의 검증 전압들(Vverify)을 생성하여 어드레스 디코더(120)로 출력한다.

도 3은 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.

도 3을 참조하면, 3차원으로 구성된 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 복수의 메모리 셀들을 포함할 수 있다. 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구성은 후술하는 도 4 및 도 5를 통해 구체적으로 설명한다.

도 4는 도 3에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.

도 5는 도 4에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.

도 4 및 도 5를 참조하면, 각 메모리 스트링(ST)은 비트 라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 연결된 메모리 스트링(ST)을 예를 들어 설명하면 다음과 같다.

메모리 스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 서로 다른 비트 라인들(BL1~BLm)에 연결된 서로 다른 메모리 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(SST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.

메모리 셀들(F1~Fn)의 게이트들은 워드 라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.

드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 메모리 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 메모리 스트링들(ST)은 비선택될 수 있다.

동일한 워드 라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트 라인(BL1) 내지 제m 비트 라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드 라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다. 예를 들면, 제1 워드 라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 이룰 수 있다. 제1 워드 라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다. 따라서, 제1 드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드 라인(WL1)이 선택된 워드 라인인 경우, 제1 워드 라인(WL1)에 연결된 복수의 페이지들(PG) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 페이지가 선택된 페이지가 된다. 제1 워드 라인(WL1)에 공통으로 연결되지만, 비선택된 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들은 비선택된 페이지들이 된다.

도면에서는 하나의 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 반도체 메모리 장치에 따라 하나의 스트링(ST) 내에 복수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~Fn) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성을 개선하기 위해 사용될 수 있다. 다만, 더미 셀들은 본 실시 예에서는 중요한 구성이 아니므로 구체적인 설명은 생략하도록 한다.

도 6은 메모리 셀들의 소거 상태 및 다수의 프로그램 상태를 설명하기 위한 문턱 전압 분포도이다.

메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)일 수 있다. 본 발명의 실시 예에서는 쿼드 레벨 셀(QLC)의 프로그램 동작을 일예로 설명하도록 한다.

하나의 페이지에 포함된 복수의 메모리 셀들은 프로그램 동작이 수행되어 소거 상태(E) 및 다수의 프로그램 상태(PV1 내지 PV15)에 대응하는 문턱 전압을 가지도록 프로그램될 수 있다. 소거 상태(E) 및 다수의 프로그램 상태(PV1 내지 PV15)는 다수의 검증 전압(V_PV1 내지 V_PV15)들에 의해 인접한 프로그램 상태들과 구분될 수 있다. 예를 들어 제1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 문턱 전압 분포는 검증 전압(V_PV1)와 같거나 높고 검증 전압(V_PV2) 보다 낮으며, 제2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 문턱 전압 분포는 검증 전압(V_PV2)와 같거나 높고 검증 전압(V_PV3) 보다 낮다.

도 7은 본 발명의 일 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.

도 2에 도시된 다수의 페이지 버퍼들(PB1 내지 PBm)은 서로 유사한 구조로 구성될 수 있으며, 본 발명의 실시 예에서는 설명의 편의를 위해 페이지 버퍼(PB1)의 구조를 일예로 설명하도록 한다.

페이지 버퍼(PB1)는 비트 라인 제어부(131), 비트 라인 디스차지부(132) 및 다수의 래치 회로들(S_LATCH, F_LATCH, D_LATCH, M_LATCH)을 포함하여 구성될 수 있다.

비트 라인 제어부(131)는 프로그램 동작 중 프로그램 전압 인가 동작 시 대응하는 비트 라인(BL1)의 전위 레벨을 프로그램 금지 전압(예를 들어 V_DD) 또는 프로그램 허용 전압(예를 들어 V_SS)으로 제어한다. 비트 라인 제어부(131)는 프로그램 동작 중 프로그램 검증 동작 시 래치(F_LATCH)에 저장된 데이터에 따라 대응하는 비트 라인(BL1)의 전위 레벨을 제1 설정 레벨 또는 제2 설정 레벨로 프리차지한다. 제1 설정 레벨 및 상기 제2 설정 레벨은 접지 전원(V_SS) 보다 높고, 전원 전압(V_DD) 보다 낮은 전위 레벨이다. 이 후, 비트 라인 제어부(131)는 이벨류에이션 구간동안 비트 라인(BL1)과 메인 감지 노드(SO)를 전기적으로 연결하여 비트 라인(BL1)의 전류 변화량에 따라 메인 감지 노드(SO)의 전위 레벨이 제어되도록 한다.

비트 라인 제어부(131)는 다수의 NMOS 트랜지스터(N1 내지 N7) 및 다수의 PMOS 트랜지스터(P1 및 P2)를 포함하여 구성될 수 있다.

NMOS 트랜지스터(N1)는 비트 라인(BL1)과 노드(ND1) 사이에 연결되며, 페이지 버퍼 선택 신호(PBSEL)에 응답하여 턴온되어 비트 라인(BL1)과 노드(ND1)를 전기적으로 연결한다.

NMOS 트랜지스터(N2)는 노드(ND1)과 제1 공통 노드(CSO1) 사이에 연결되며, 제1 페이지 버퍼 센싱 신호(PB_SEBSE1)에 응답하여 턴온되어 노드(ND1)과 제1 공통 노드(CSO1)를 전기적으로 연결한다.

NMOS 트랜지스터(N3) 및 NMOS 트랜지스터(N4)는 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1) 사이에 병렬 연결된다. NMOS 트랜지스터(N3)는 제2 페이지 버퍼 센싱 신호(PB_SEBSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성하고, NMOS 트랜지스터(N4)는 래치 회로(F_LATCH)의 노드(QF) 전위에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성한다. 제2 페이지 버퍼 센싱 신호(PB_SEBSE2)가 하이 레벨일 때의 전위 레벨은 제1 페이지 버퍼 센싱 신호(PB_SEBSE1)가 하이 레벨일 때의 전위 레벨 보다 낮다. 또한 노드(QF) 전위가 하이 레벨일 때의 전위 레벨은 제2 페이지 버퍼 센싱 신호(PB_SEBSE2)가 하이 레벨일 때의 전위 레벨보다 높다.

PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)는 전원 전압(V_DD) 단자와 메인 감지 노드(SO) 사이에 직렬 연결되며, 각각 래치 회로(S_LATCH)의 노드(QS)와 프리차지 신호(SA_PRECH_N)에 응답하여 턴온된다.

NMOS 트랜지스터(N5)는 PMOS 트랜지스터(P1)와 PMOS 트랜지스터(P2) 사이의 노드와 제2 공통 노드(CSO2) 사이에 연결되고, 제어 신호(SA_CSOC)에 응답하여 턴온되어 PMOS 트랜지스터(P1)를 통해 공급된 전원 전압(V_DD)을 제2 공통 노드(CSO2)에 공급한다.

NMOS 트랜지스터(N6)는 메인 감지 노드(SO)와 제2 공통 노드(CSO2) 사이에 연결되고 전송 신호(TRANSO)에 응답하여 턴온되어 메인 감지 노드(SO)와 제2 공통 노드(CSO2)를 전기적으로 연결한다.

NMOS 트랜지스터(N7)는 제2 공통 노드(CSO2)와 래치 회로(S_LATCH)의 노드(ND2) 사이에 연결되고, 디스차지 신호(SA_DISCH)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 노드(ND2)를 전기적으로 연결한다.

비트 라인 제어부(131)는 프로그램 검증 동작 중 비트 라인 프리차지 동작 시 노드(QS) 및 노드(QF)에 따라 비트 라인(BL1)을 제1 설정 레벨 또는 제1 설정 레벨보다 높은 제2 설정 레벨로 프리차지할 수 있다.

예를 들어, 노드(QS) 및 노드(QF)의 전위 레벨이 로우 레벨일 경우, PMOS 트랜지스터(P1)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, NMOS 트랜지스터(N5)는 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N5의 문턱 전압) 레벨로 차지된다. NMOS 트랜지스터(N3)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1) 사이에 전류 패스가 형성되고, 제1 공통 노드(CSO1)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨 - Vth(N3의 문턱 전압) 레벨로 차지된다. 또한, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)가 각각 페이지 버퍼 선택 신호(PBSEL) 및 제1 페이지 버퍼 센싱 신호(PB_SENSE1)에 응답하여 턴온되어 제1 공통 노드(CSO1)의 전위 레벨이 비트 라인(BL1)에 전달된다. 이때, 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨이 제1 페이지 버퍼 센싱 신호(PB_SENSE1)의 전위 레벨보다 낮으므로, 제1 공통 노드(CSO1)의 전위 레벨은 클램핑(clamping) 동작 없이 비트 라인(BL1)에 전달된다. 따라서, 비트 라인(BL1)은 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨 - Vth(N3의 문턱 전압) 레벨(제1 설정 레벨)로 프리차지된다.

반면, 노드(QS)의 전위 레벨이 로우 레벨이고 노드(QF)의 전위 레벨이 하이 레벨일 경우, PMOS 트랜지스터(P1)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, NMOS 트랜지스터(N5)는 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N5의 문턱 전압) 레벨로 차지된다.

NMOS 트랜지스터(N3)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1) 사이에 전류 패스가 형성되고, NMOS 트랜지스터(N4)는 노드(QF)의 전위 레벨에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1) 사이에 전류 패스가 형성된다. 이때, NMOS 트랜지스터(N4)의 게이트에 인가되는 노드(QF)의 전위 레벨이 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨보다 높으므로, 제2 공통 노드(CSO2)의 전위 레벨은 클램핑(clamping) 동작 없이 제1 공통 노드(CSO1)에 전달된다. 따라서, 제1 공통 노드(CSO1)는 V_DD-Vth(N5의 문턱 전압) 레벨로 차지된다. 또한, NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)가 각각 페이지 버퍼 선택 신호(PBSEL) 및 제1 페이지 버퍼 센싱 신호(PB_SENSE1)에 응답하여 턴온되어 비트 라인(BL1)은 프리차지되며, NMOS 트랜지스터(N2)에 의해 클램핑 동작이 발생되어 비트 라인(BL1)은 제1 페이지 버퍼 센싱 신호(PB_SENSE1)의 전위 레벨 - Vth(N2의 문턱 전압) 레벨(제2 설정 레벨)로 프리차지된다.

비트 라인 디스차지부(132)는 비트 라인 제어부(131)의 노드(ND1)에 연결되어 비트 라인(BL1)의 전위 레벨을 디스차지한다.

비트 라인 디스차지부(132)는 노드(ND1)와 접지 전원(V_SS) 단자 사이에 연결된 NMOS 트랜지스터(N28)를 포함하여 구성될 수 있으며, NMOS 트랜지스터(N28)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 턴온되어 노드(ND1)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

래치 회로(S_LATCH)는 다수의 NMOS 트랜지스터(N8 내지 N12) 및 인버터들(IV1 및 IV2)을 포함하여 구성될 수 있다.

인버터들(IV1 및 IV2)은 노드(QS)와 노드(QS_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N8) 및 NMOS 트랜지스터(N9)는 메인 감지 노드(SO)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N8)는 전송 신호(TRANS)에 응답하여 턴온되고, NMOS 트랜지스터(N9)는 노드(QS)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N10)는 노드(QS)와 노드(ND3) 사이에 연결되어 리셋 신호(SRST)에 응답하여 턴온되어 노드(QS)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N11)는 노드(QS_N)와 노드(ND3) 사이에 연결되어 셋 신호(SSET)에 응답하여 턴온되어 노드(QS_N)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N12)는 노드(ND3)와 접지 전원(V_SS) 단자 사이에 연결되며, 메인 감지 노드(SO)의 전위에 따라 턴온되어 노드(ND3)와 접지 전원(V_SS) 단자를 전기적으로 연결한다. 예를 들어 메인 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 리셋 신호(SRST)가 하이 레벨로 NMOS 트랜지스터(N10)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로우 레벨(접지 전원 레벨: 0) 및 하이 레벨(전원 전압 레벨; 1)로 초기화된다. 또한, 메인 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 셋 신호(SSET)가 하이 레벨로 NMOS 트랜지스터(N11)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 하이 레벨(1) 및 로우 레벨(0)로 설정된다.

래치 회로(F_LATCH)는 다수의 NMOS 트랜지스터(N13 내지 N17) 및 인버터들(IV3 및 IV4)을 포함하여 구성될 수 있다.

인버터들(IV3 및 IV4)은 노드(QF)와 노드(QF_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N13) 및 NMOS 트랜지스터(N14)는 메인 감지 노드(SO)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N13)는 전송 신호(TRANF)에 응답하여 턴온되고, NMOS 트랜지스터(N14)는 노드(QF)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N15)는 노드(QF)와 노드(ND4) 사이에 연결되어 리셋 신호(FRST)에 응답하여 턴온되어 노드(QF)와 노드(ND4)를 전기적으로 연결한다. NMOS 트랜지스터(N16)는 노드(QF_N)와 노드(ND4) 사이에 연결되어 셋 신호(FSET)에 응답하여 턴온되어 노드(QF_N)와 노드(ND4)를 전기적으로 연결한다. NMOS 트랜지스터(N17)는 노드(ND4)와 접지 전원(V_SS) 단자 사이에 연결되며, 메인 감지 노드(SO)의 전위에 따라 턴온되어 노드(ND4)와 접지 전원(V_SS) 단자를 전기적으로 연결한다. 예를 들어 메인 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 리셋 신호(FRST)가 하이 레벨로 NMOS 트랜지스터(N15)에 인가될 경우, 노드(QF) 및 노드(QF_N)는 각각 로우 레벨(0) 및 하이 레벨(1)로 초기화된다. 또한, 메인 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 셋 신호(FSET)가 하이 레벨로 NMOS 트랜지스터(N17)에 인가될 경우, 노드(QF) 및 노드(QF_N)는 각각 하이 레벨(1) 및 로우 레벨(0)로 설정된다.

래치 회로(D_LATCH)는 다수의 NMOS 트랜지스터(N18 내지 N22) 및 인버터들(IV5 및 IV6)을 포함하여 구성될 수 있다.

인버터들(IV5 및 IV6)은 노드(QD)와 노드(QD_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N18) 및 NMOS 트랜지스터(N19)는 메인 감지 노드(SO)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N18)는 전송 신호(TRAND)에 응답하여 턴온되고 NMOS 트랜지스터(N19)는 노드(QD)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N20)는 노드(QD)와 노드(ND5) 사이에 연결되어 리셋 신호(DRST)에 응답하여 턴온되어 노드(QD)와 노드(ND5)를 전기적으로 연결한다. NMOS 트랜지스터(N21)는 노드(QD_N)와 노드(ND5) 사이에 연결되어 셋 신호(DSET)에 응답하여 턴온되어 노드(QD_N)와 노드(ND5)를 전기적으로 연결한다. NMOS 트랜지스터(N22)는 노드(ND5)와 접지 전원(V_SS) 단자 사이에 연결되며, 메인 감지 노드(SO)의 전위에 따라 턴온되어 노드(ND5)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

예를 들어 프로그램 검증 동작 시 하이 레벨의 셋 신호(DSET)를 인가하여 NMOS 트랜지스터(N21)를 턴온시키면, 비트 라인(BL1)의 전류 량에 따라 전위 레벨이 유지 또는 변화된 메인 감지 노드(SO)의 전위 레벨에 따라 NMOS 트랜지스터(N22)가 턴온 또는 턴오프되어 검증 데이터가 래치 회로(D_LATCH)에 저장될 수 있다.

래치 회로(M_LATCH)는 다수의 NMOS 트랜지스터(N23 내지 N27) 및 인버터들(IV7 및 IV8)을 포함하여 구성될 수 있다.

인버터들(IV7 및 IV8)은 노드(QM)와 노드(QM_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N23) 및 NMOS 트랜지스터(N24)는 메인 감지 노드(SO)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N23)는 전송 신호(TRANM)에 응답하여 턴온되고 NMOS 트랜지스터(N24)는 노드(QM)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N25)는 노드(QM)와 노드(ND6) 사이에 연결되어 리셋 신호(MRST)에 응답하여 턴온되어 노드(QM)와 노드(ND6)를 전기적으로 연결한다. NMOS 트랜지스터(N26)는 노드(QM_N)와 노드(ND6) 사이에 연결되어 셋 신호(MSET)에 응답하여 턴온되어 노드(QM_N)와 노드(ND6)를 전기적으로 연결한다. NMOS 트랜지스터(N27)는 노드(ND6)와 접지 전원(V_SS) 단자 사이에 연결되며, 메인 감지 노드(SO)의 전위에 따라 턴온되어 노드(ND6)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

예를 들어 프로그램 검증 동작 시 하이 레벨의 셋 신호(MSET)를 인가하여 NMOS 트랜지스터(N26)를 턴온시키면, 비트 라인(BL1)의 전류 량에 따라 전위 레벨이 유지 또는 변화된 메인 감지 노드(SO)의 전위 레벨에 따라 NMOS 트랜지스터(N27)가 턴온 또는 턴오프되어 검증 데이터가 래치 회로(M_LATCH)에 저장될 수 있다.

도 8은 본 발명에 따른 프로그램 동작 시 선택된 워드 라인에 인가하기 위한 프로그램 전압 및 검증 전압을 설명하기 위한 전압 파형도이다.

도 8을 참조하면, 본 발명에 따른 프로그램 동작 시 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하여 프로그램 전압 인가 동작을 수행한다. 이때, 비 선택된 워드 라인들에는 패스 전압을 인가한다.

이 후, 선택된 워드 라인에 복수의 검증 전압(V_PV2, V_PV4, V_PV6, V_PV8, V_PV10, V_PV12, V_PV14, V_PV15)을 순차적으로 인가하여 복수의 프로그램 상태들(도 6의 PV1 내지 PV15)에 대한 프로그램 검증 동작을 수행한다. 프로그램 검증 동작 시 하나의 검증 전압을 이용하여 서로 인접한 적어도 두 개의 프로그램 상태들에 대한 검증 동작을 동시에 수행할 수 있다. 예를 들어 선택된 워드 라인에 검증 전압(V_PV2)을 인가하여 제1 프로그램 상태(PV1) 및 제2 프로그램 상태(PV2)에 대한 검증 동작을 함께 수행한다. 또한, 선택된 워드 라인에 검증 전압(V_PV4)을 인가하여 제3 프로그램 상태(PV3) 및 제4 프로그램 상태(PV4)에 대한 검증 동작을 함께 수행하고, 선택된 워드 라인에 검증 전압(V_PV6)을 인가하여 제5 프로그램 상태(PV5) 및 제6 프로그램 상태(PV6)에 대한 검증 동작을 함께 수행한다. 또한, 선택된 워드 라인에 검증 전압(V_PV8)을 인가하여 제7 프로그램 상태(PV7) 및 제8 프로그램 상태(PV8)에 대한 검증 동작을 함께 수행하고, 선택된 워드 라인에 검증 전압(V_PV10)을 인가하여 제9 프로그램 상태(PV9) 및 제10 프로그램 상태(PV10)에 대한 검증 동작을 함께 수행한다. 또한, 선택된 워드 라인에 검증 전압(V_PV12)을 인가하여 제11 프로그램 상태(PV11) 및 제12 프로그램 상태(PV12)에 대한 검증 동작을 함께 수행하고, 선택된 워드 라인에 검증 전압(V_PV14)을 인가하여 제13 프로그램 상태(PV13) 및 제14 프로그램 상태(PV14)에 대한 검증 동작을 함께 수행한다. 마지막으로 선택된 워드 라인에 검증 전압(V_PV15)을 인가하여 제15 프로그램 상태(PV15)에 대한 검증 동작을 수행한다.

하나의 검증 전압을 이용하여 다수의 프로그램 상태에 대한 검증 동작을 함께 수행할 시, 페이지 버퍼들(도 2의 PB1 내지 PBm)은 프로그램 동작 시 임시 저장되는 프로그램할 데이터에 따라 대응하는 비트 라인을 제1 설정 레벨 또는 제2 설정 레벨로 프리차지한 후 프로그램 검증 동작을 수행할 수 있다. 예를 들어, 선택된 워드 라인에 검증 전압(V_PV2)을 인가하여 제1 프로그램 상태(PV1) 및 제2 프로그램 상태(PV2)에 대한 검증 동작을 함께 수행할 때, 제1 프로그램 상태(PV1)에 대응하는 데이터를 저장한 페이지 버퍼는 대응하는 비트 라인을 제1 설정 레벨로 프리차지하여 프로그램 검증 동작을 수행하고, 제2 프로그램 상태(PV2)에 대응하는 데이터를 저장한 페이지 버퍼는 대응하는 비트 라인을 제1 설정 레벨보다 높은 제2 설정 레벨로 프리차지하여 프로그램 검증 동작을 수행할 수 있다.

도 9는 본 발명의 일 실시 예에 따른 도 7의 페이지 버퍼의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.

도 7 및 도 9를 참조하여 본 발명의 일 실시 예에 따른 페이지 버퍼의 프로그램 검증 동작을 설명하면 다음과 같다.

본 발명의 실시 예에서는 선택된 워드 라인에 검증 전압(V_PV2)을 인가하여 제1 프로그램 상태(PV1) 및 제2 프로그램 상태(PV2)를 각각 검증하는 방법을 일예로 설명하도록 한다.

다수의 페이지 버퍼들 중 페이지 버퍼(PB1)가 제1 프로그램 상태(PV1)에 대응하는 프로그램할 데이터가 저장된 경우, 페이지 버퍼(PB1)의 래치 회로(S_LATCH)의 노드(QS) 및 래치 회로(F_LATCH)의 노드(QF)는 로우 레벨로 설정한다.

비트 라인 프리차지 구간(BLPRECH)에서, PMOS 트랜지스터(P1)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, PMOS 트랜지스터(P2)는 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴온되어 메인 감지 노드(SO)가 전원 전압(V_DD) 레벨로 프리차지된다. NMOS 트랜지스터(N5)는 하이 레벨의 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N5의 문턱 전압) 레벨로 차지된다. NMOS 트랜지스터(N3)는 A 레벨의 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성하여 제1 공통 노드(CSO1)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위(A)-Vth(N3의 문턱 전압)로 차지된다. 이로 인하여 비트 라인(BL1)은 제1 설정 레벨(PB_SENSE2-Vth)로 프리차지된다.

선택된 워드 라인에 검증 전압(V_PV2)을 인가하면, 비트 라인(BL1)과 연결된 메모리 셀들 중 선택된 워드 라인과 연결된 메모리 셀은 문턱 전압이 검증 전압(V_PV1) 보다 높으면 턴온되고, 문턱 전압이 검증 전압(V_PV1) 보다 낮으면 턴오프된다. 즉, 메모리 셀의 문턱 전압에 따라 비트 라인(BL1)을 흐르는 전류량이 변화하게 된다.

이 후, 이벨류에이션 구간(tEVAL)에서 프리차지 신호(SA_PRECH_N)가 하이 레벨로 천이하여 메인 감지 노드(SO)에 인가되는 전원 전압(V_DD)이 차단되고, 전송 신호(TRANSO)에 응답하여 메인 감지 노드(SO)와 제2 공통 노드(CSO2)는 전기적으로 연결되며, 메인 감지 노드(SO)는 비트 라인(BL1)의 전류량에 따라 전위 레벨이 변화하게 된다.

이벨류에이션 구간(tEVAL)이 종료되면, 전송 신호(TRANSO)가 로우 레벨로 천이하여 NMOS 트랜지스터(N6)가 턴오프되고, 메인 감지 노드(SO)와 비트 라인(BL1)이 전기적으로 차단된다. 래치 회로(M_LATCH)의 NMOS 트랜지스터(N27)는 메인 감지 노드(SO)의 전위 레벨에 따라 턴온 또는 턴오프되고, 이 후 NMOS 트랜지스터(N26)에 하이 레벨의 셋 신호(MSET)가 인가되어 노드(QM_N)가 하이 레벨을 유지하거나, 로우 레벨로 천이되어 검증 데이터를 저장할 수 있다.

다수의 페이지 버퍼들 중 페이지 버퍼(PB1)가 제2 프로그램 상태(PV2)에 대응하는 프로그램할 데이터가 저장된 경우, 페이지 버퍼(PB1)의 래치 회로(S_LATCH)의 노드(QS)는 로우 레벨로 설정하고, 래치 회로(F_LATCH)의 노드(QF)는 하이 레벨로 설정한다.

비트 라인 프리차지 구간(BLPRECH)에서, PMOS 트랜지스터(P1)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, PMOS 트랜지스터(P2)는 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴온되어 메인 감지 노드(SO)가 전원 전압(V_DD) 레벨로 프리차지된다. NMOS 트랜지스터(N5)는 하이 레벨의 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N5의 문턱 전압) 레벨로 차지된다. NMOS 트랜지스터(N3)는 A 레벨의 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성하고, NMOS 트랜지스터(N4)는 노드(QF)의 전위 레벨에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성한다. 이때, NMOS 트랜지스터(N4)의 게이트에 인가되는 노드(QF)의 전위 레벨이 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨보다 높으므로, 제2 공통 노드(CSO2)의 전위 레벨은 클램핑(clamping) 동작 없이 제1 공통 노드(CSO1)에 전달된다. 따라서, 제1 공통 노드(CSO1)는 V_DD-Vth(N5의 문턱 전압) 레벨로 차지된다. 또한, NMOS 트랜지스터(N2)는 A 보다 높은 B 레벨의 제1 페이지 버퍼 센싱 신호(PB_SENSE1)에 응답하여 턴온되어 비트 라인(BL1)은 프리차지되며, NMOS 트랜지스터(N2)에 의해 클램핑 동작이 발생되어 비트 라인(BL1)은 제2 설정 레벨(PB_SENSE1-Vth)로 프리차지된다.

선택된 워드 라인에 검증 전압(V_PV2)을 인가하면, 비트 라인(BL1)과 연결된 메모리 셀들 중 선택된 워드 라인과 연결된 메모리 셀은 문턱 전압이 검증 전압(V_PV2) 보다 높으면 턴온되고, 문턱 전압이 검증 전압(V_PV2) 보다 낮으면 턴오프된다. 즉, 메모리 셀의 문턱 전압에 따라 비트 라인(BL1)을 흐르는 전류량이 변화하게 된다.

상술한 프로그램 검증 동작에서는 검증 전압(V_PV2)을 이용하여 제1 프로그램 상태(PV1) 및 제2 프로그램 상태(PV2)에 대한 프로그램 검증 동작을 수행하는 방법을 설명하였으며, 제1 프로그램 상태(PV1) 및 제2 프로그램 상태(PV2)에 대한 프로그램 검증 동작 이 후, 검증 전압(V_PV4)을 이용한 프로그램 검증 동작 내지 검증 전압(V_PV15)을 이용한 프로그램 검증 동작을 순차적으로 수행하여 제3 프로그램 상태(PV3) 내지 제15 프로그램 상태(PV15)에 대한 프로그램 검증 동작을 수행한다.

	하위 프로그램 상태	상위 프로그램 상태	나머지 프로그램 상태들
QS	0(로우 레벨)	0(로우 레벨)	1(하이 레벨)
QF	0(로우 레벨)	1(하이 레벨)	0(로우 레벨)
CSO2	V_DD-Vth	V_DD-Vth	GND(VSS)
CSO1	PB_SENSE2 - Vth	V_DD-Vth	GND(VSS)
BL	PB_SENSE2 - Vth	PB_SENSE1 - Vth	GND(VSS)

표 1은 하나의 검증 전압을 이용한 프로그램 검증 동작 시 래치 회로들의 노드(QS, QF)의 설정 상태 및 제1 및 제2 공통 노드들(CSO1, CSO2) 및 비트 라인(BL)의 프리차지 레벨을 나타내는 표이다.

표 1에서 하위 프로그램 상태 및 상위 프로그램 상태는 하나의 검증 전압을 이용하여 프로그램 검증하는 두 개의 프로그램 상태들 중 문턱 전압 분포가 낮은 하위 프로그램 상태 및 문턱 전압 분포가 높은 상위 프로그램 상태를 나타낸다.

예를 들어 검증 전압(V_PV2)을 이용한 프로그램 검증 동작 시 하위 프로그램 상태는 제1 프로그램 상태(PV1), 상위 프로그램 상태는 제2 프로그램 상태(PV2), 나머지 프로그램 상태들은 제3 프로그램 상태 내지 제15 프로그램 상태(PV3 내지 PV15)들이다.

상술한 바와 같이 본원 발명의 일 실시 예에 따르면, 프로그램하려는 메모리 셀들의 프로그램 상태에 따라 프로그램 검증 동작 시 비트 라인 프리차지 레벨을 조절하면 하나의 검증 전압을 이용하여 적어도 두 개 이상의 프로그램 상태들에 대한 검증 동작을 수행할 수 있다. 이로 인하여 프로그램 검증 동작 시간을 개선할 수 있다.

또한 상술한 실시 예에서는 비트 라인 프리차지 레벨을 2개의 레벨로 조절하는 것을 일예로 설명하였으나, 비트 라인 프리차지 레벨을 3개 이상의 레벨로 조절하여 하나의 검증 전압을 이용하여 3개 이상의 프로그램 상태들에 대한 검증 동작을 수행할 수 있다. 이를 위해 도 7의 제2 공통 노드(CSO2)와 NMOS 트랜지스터(N3) 사이에 병렬 연결되는 두 개의 NMOS 트랜지스터를 추가 구성하고, 두 개의 NMOS 트랜지스터가 각각 노드(QF) 및 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨보다 낮은 전위 레벨을 가지는 페이지 버퍼 센싱 신호에 응답하여 동작하도록 구성할 수 있다.

도 10은 비트 라인의 프리차지 전압 레벨에 따라 인접한 2개의 프로그램 상태들의 셀 커런트 변화를 설명하기 위한 그래프이다.

도 10을 참조하면, 비트 라인을 상대적으로 높은 레벨로 프리차지한 경우(@High VBL), 워드 라인에 검증 전압(V_PV2)을 인가하면 제2 프로그램 상태에 대응하는 메모리 셀(PV2 Cell)은 기준 전류(I-trip)를 기준으로 프로그램 완료된 셀과 프로그램이 완료되지 않은 셀로 구분 가능하다.

비트 라인을 상대적으로 낮은 레벨로 프리차지한 경우(@Low VBL), 워드 라인에 검증 전압(V_PV2)을 인가하여 제1 프로그램 상태에 대응하는 메모리 셀(PV1 Cell)은 기준 전류(I-trip)를 기준으로 프로그램 완료된 셀과 프로그램이 완료되지 않은 셀로 구분 가능하다.

즉, 제1 프로그램 상태에 대응하는 메모리 셀(PV1 Cell)의 프로그램 검증 동작 시 비트 라인을 상대적으로 낮게 프리차지한 상태에서 검증 전압(V_PV2)을 워드 라인에 인가하여 프로그램 검증 동작을 수행할 경우, 비트 라인을 상대적으로 높게 프리차지하고 워드 라인에 검증 전압(V_PV1)을 인가하여 프로그램 검증 동작을 수행한 것과 같이 기준 전류(I-trip)를 기준으로 프로그램 완료된 셀과 프로그램이 완료되지 않은 셀로 구분 가능하다.

도 11은 본 발명의 다른 실시 예에 따른 도 7의 페이지 버퍼의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.

도 7 및 도 11을 참조하여 본 발명의 다른 실시 예에 따른 페이지 버퍼의 프로그램 검증 동작을 설명하면 다음과 같다.

비트 라인 프리차지 구간(BLPRECH)에서, PMOS 트랜지스터(P1)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, PMOS 트랜지스터(P2)는 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴온되어 메인 감지 노드(SO)가 전원 전압(V_DD) 레벨로 프리차지된다. NMOS 트랜지스터(N5)는 하이 레벨의 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N5의 문턱 전압) 레벨로 차지된다.

노드(QF)가 로우 레벨로 설정된 경우, NMOS 트랜지스터(N3)는 A 레벨의 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성하여 제1 공통 노드(CSO1)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위(A)-Vth(N3의 문턱 전압)로 차지된다. 이로 인하여 비트 라인(BL1)은 제1 설정 레벨(PB_SENSE2-Vth)로 프리차지된다.

노드(QF)가 하이 레벨로 설정된 경우, NMOS 트랜지스터(N3)는 A 레벨의 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성하고, NMOS 트랜지스터(N4)는 노드(QF)의 전위 레벨에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성한다. 이때, NMOS 트랜지스터(N4)의 게이트에 인가되는 노드(QF)의 전위 레벨이 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨보다 높으므로, 제2 공통 노드(CSO2)의 전위 레벨은 클램핑(clamping) 동작 없이 제1 공통 노드(CSO1)에 전달된다. 따라서, 제1 공통 노드(CSO1)는 V_DD-Vth(N5의 문턱 전압) 레벨로 차지된다. 또한, NMOS 트랜지스터(N2)는 A 보다 높은 B 레벨의 제1 페이지 버퍼 센싱 신호(PB_SENSE1)에 응답하여 턴온되어 비트 라인(BL1)은 프리차지되며, NMOS 트랜지스터(N2)에 의해 클램핑 동작이 발생되어 비트 라인(BL1)은 제2 설정 레벨(PB_SENSE1-Vth)로 프리차지된다.

이 후, 제1 프로그램 상태(PV1)에 대응하는 이벨류에이션 구간(tEVAL_LOWER)에서, 프리차지 신호(SA_PRECH_N)가 하이 레벨로 천이하여 메인 감지 노드(SO)에 인가되는 전원 전압(V_DD)이 차단되고, 전송 신호(TRANSO)에 응답하여 메인 감지 노드(SO)와 제2 공통 노드(CSO2)는 전기적으로 연결되며, 메인 감지 노드(SO)는 비트 라인(BL1)의 전류량에 따라 전위 레벨이 변화하게 된다.

제1 프로그램 상태(PV1)에 대응하는 이벨류에이션 구간(tEVAL_LOWER)이 종료되면, 전송 신호(TRANSO)가 로우 레벨로 천이하여 NMOS 트랜지스터(N6)가 턴오프되고, 메인 감지 노드(SO)와 비트 라인(BL1)이 전기적으로 차단된다. 래치 회로(M_LATCH)의 NMOS 트랜지스터(N27)는 메인 감지 노드(SO)의 전위 레벨에 따라 턴온 또는 턴오프되고, 이 후 NMOS 트랜지스터(N26)에 하이 레벨의 셋 신호(MSET)가 인가되어 노드(QM_N)가 하이 레벨을 유지하거나, 로우 레벨로 천이되어 제1 프로그램 상태에 대응하는 검증 데이터를 저장할 수 있다.

이 후, 감지 노드 리커버리 구간(tSORECOV)에서, PMOS 트랜지스터(P1)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, PMOS 트랜지스터(P2)는 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴온되어 메인 감지 노드(SO)가 전원 전압(V_DD) 레벨로 프리차지된다.

이 후, 제2 프로그램 상태(PV2)에 대응하는 이벨류에이션 구간(tEVAL_HIGHER)에서, 프리차지 신호(SA_PRECH_N)가 하이 레벨로 천이하여 메인 감지 노드(SO)에 인가되는 전원 전압(V_DD)이 차단되고, 전송 신호(TRANSO)에 응답하여 메인 감지 노드(SO)와 제2 공통 노드(CSO2)는 전기적으로 연결되며, 메인 감지 노드(SO)는 비트 라인(BL1)의 전류량에 따라 전위 레벨이 변화하게 된다. 이벨류에이션 구간(tEVAL_HIGHER)은 이벨류에이션 구간(tEVAL_LOWER) 보다 길게 설정하는 것이 바람직하다. 예를 들어, 하나의 검증 전압으로 프로그램 검증하려는 복수의 프로그램 상태들 중 문턱 전압 분포가 상대적으로 낮은 프로그램 상태에 대응하는 이벨류에이션 구간을 상대적으로 짧게 설정하고, 문턱 전압 분포가 상대적으로 높은 프로그램 상태에 대응하는 이벨류에이션 구간을 상대적으로 길게 설정할 수 있다.

제2 프로그램 상태(PV2)에 대응하는 이벨류에이션 구간(tEVAL_HIGHER)이 종료되면, 전송 신호(TRANSO)가 로우 레벨로 천이하여 NMOS 트랜지스터(N6)가 턴오프되고, 메인 감지 노드(SO)와 비트 라인(BL1)이 전기적으로 차단된다. 래치 회로(D_LATCH)의 NMOS 트랜지스터(N22)는 메인 감지 노드(SO)의 전위 레벨에 따라 턴온 또는 턴오프되고, 이 후 NMOS 트랜지스터(N21)에 하이 레벨의 셋 신호(DSET)가 인가되어 노드(QD_N)가 하이 레벨을 유지하거나, 로우 레벨로 천이되어 제2 프로그램 상태에 대응하는 검증 데이터를 저장할 수 있다.

상술한 바와 같이 본원 발명의 다른 실시 예에 따르면 프로그램 검증 동작 시 프로그램 상태에 따라 비트 라인을 서로 상이한 프리차지 레벨로 프리차지하고, 비트 라인의 전류량을 감지 노드의 전위 레벨에 반영시키는 이벨류에이션 구간을 프로그램 상태에 따라 분리시킨다. 즉, 문턱 전압 분포가 낮은 프로그램 상태의 프로그램 검증 동작 시 이벨류에이션 구간을 상대적으로 짧게 설정하고, 문턱 전압 분포가 낮은 프로그램 상태의 프로그램 검증 동작 시 이벨류에이션 구간을 상대적으로 길게 설정하여 인접한 프로그램 상태들 간의 셀 커런트 차이를 개선하여 프로그램 검증 동작의 정확성을 더욱 개선할 수 있다.

도 12는 본 발명의 다른 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.

페이지 버퍼(PB1)는 비트 라인 제어부(131), 비트 라인 디스차지부(132), 감지 노드 연결부(133) 및 다수의 래치 회로들(S_LATCH, D_LATCH, M_LATCH)을 포함하여 구성될 수 있다.

비트 라인 제어부(131)는 프로그램 동작 중 프로그램 전압 인가 동작 시 래치 회로(S_LATCH)에 저장된 프로그램할 데이터에 따라 대응하는 비트 라인(BL1)의 전위 레벨을 프로그램 금지 전압(예를 들어 V_DD) 또는 프로그램 허용 전압(예를 들어 V_SS)으로 제어한다. 이 후, 비트 라인 제어부(131)는 이벨류에이션 구간동안 비트 라인(BL1)과 제2 감지 노드(SO2)를 전기적으로 연결하여 비트 라인(BL1)의 전류 변화량에 따라 제2 감지 노드(SO2) 및 제2 감지 노드(S02)와 연결된 제1 감지 노드(SO1)의 전위 레벨이 제어되도록 한다. 제2 감지 노드(SO2)는 메인 감지 노드로 지칭할 수 있으며, 제1 감지 노드(SO1)는 서브 감지 노드로 지칭할 수 있다.

비트 라인 제어부(131)는 다수의 NMOS 트랜지스터(N31 내지 N35) 및 다수의 PMOS 트랜지스터(P11 및 P12)를 포함하여 구성될 수 있다.

NMOS 트랜지스터(N31)는 비트 라인(BL1)과 노드(ND1) 사이에 연결되며, 페이지 버퍼 선택 신호(PBSEL)에 응답하여 턴온되어 비트 라인(BL1)과 노드(ND1)를 전기적으로 연결한다.

NMOS 트랜지스터(N32)는 노드(ND1)과 공통 노드(CSO) 사이에 연결되며, 페이지 버퍼 센싱 신호(PB_SEBSE)에 응답하여 턴온되어 노드(ND1)과 공통 노드(CSO1)를 전기적으로 연결한다.

PMOS 트랜지스터(P11) 및 PMOS 트랜지스터(P12)는 전원 전압(V_DD) 단자와 제2 감지 노드(SO2) 사이에 직렬 연결되며, 각각 래치 회로(S_LATCH)의 노드(QS)와 프리차지 신호(SA_PRECH_N)에 응답하여 턴온된다.

NMOS 트랜지스터(N35)는 PMOS 트랜지스터(P11)와 PMOS 트랜지스터(P12) 사이의 노드와 공통 노드(CSO) 사이에 연결되고, 제어 신호(SA_CSOC)에 응답하여 턴온되어 PMOS 트랜지스터(P11)를 통해 공급된 전원 전압(V_DD)을 공통 노드(CSO)에 공급한다.

NMOS 트랜지스터(N33)는 제2 감지 노드(SO2)와 공통 노드(CSO) 사이에 연결되고, 제2 전송 신호(TRANSO2)에 응답하여 턴온되어 제2 감지 노드(SO2)와 공통 노드(CSO)를 전기적으로 연결한다.

NMOS 트랜지스터(N34)는 공통 노드(CSO)와 래치 회로(S_LATCH)의 노드(ND2) 사이에 연결되고, 디스차지 신호(SA_DISCH)에 응답하여 턴온되어 공통 노드(CSO)와 노드(ND2)를 전기적으로 연결한다.

비트 라인 디스차지부(132)는 노드(ND1)와 접지 전원(V_SS) 단자 사이에 연결된 NMOS 트랜지스터(NM1)를 포함하여 구성될 수 있으며, NMOS 트랜지스터(NM1)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 턴온되어 노드(ND1)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

래치 회로(S_LATCH)는 다수의 NMOS 트랜지스터(N36 내지 N40) 및 인버터들(IV11 및 IV12)을 포함하여 구성될 수 있다.

인버터들(IV11 및 IV12)은 노드(QS)와 노드(QS_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N36) 및 NMOS 트랜지스터(N37)는 제2 감지 노드(SO2)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N36)는 전송 신호(TRANS)에 응답하여 턴온되고, NMOS 트랜지스터(N37)는 노드(QS)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N38)는 노드(QS)와 노드(ND3) 사이에 연결되어 리셋 신호(SRST)에 응답하여 턴온되어 노드(QS)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N39)는 노드(QS_N)와 노드(ND3) 사이에 연결되어 셋 신호(SSET)에 응답하여 턴온되어 노드(QS_N)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N40)는 노드(ND3)와 접지 전원(V_SS) 단자 사이에 연결되며, 제2 감지 노드(SO2)의 전위에 따라 턴온되어 노드(ND3)와 접지 전원(V_SS) 단자를 전기적으로 연결한다. 예를 들어 메인 감지 노드(SO)가 하이 레벨로 프리차지된 상태에서, 리셋 신호(SRST)가 하이 레벨로 NMOS 트랜지스터(N10)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로우 레벨(0) 및 하이 레벨(1)로 초기화된다. 또한, 제2 감지 노드(SO2)가 하이 레벨로 프리차지된 상태에서, 셋 신호(SSET)가 하이 레벨로 NMOS 트랜지스터(N39)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 하이 레벨(1) 및 로우 레벨(0)로 설정된다.

래치 회로(D_LATCH)는 프로그램 검증 동작 시 상대적으로 긴 이벨류에이션 구간동안 이벨류에이션 동작이 수행되는 제2 감지 노드(SO2)의 전위에 기초하여 검증 데이터를 센싱한다. 예를 들어 래치 회로(D_LATCH)는 하나의 프로그램 검증 전압을 이용하여 적어도 두 개의 프로그램 상태들에 대한 프로그램 검증 동작을 수행하는 동작에서 상대적으로 문턱 전압 분포가 높은 프로그램 상태에 대한 검증 데이터를 센싱한다.

래치 회로(D_LATCH)는 다수의 NMOS 트랜지스터(N41 내지 N45) 및 인버터들(IV13 및 IV14)을 포함하여 구성될 수 있다.

인버터들(IV13 및 IV14)은 노드(QD)와 노드(QD_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N41) 및 NMOS 트랜지스터(N42)는 제2 감지 노드(SO2)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N41)는 전송 신호(TRAND)에 응답하여 턴온되고 NMOS 트랜지스터(N42)는 노드(QD)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N43)는 노드(QD)와 노드(ND4) 사이에 연결되어 리셋 신호(DRST)에 응답하여 턴온되어 노드(QD)와 노드(ND4)를 전기적으로 연결한다. NMOS 트랜지스터(N44)는 노드(QD_N)와 노드(ND4) 사이에 연결되어 셋 신호(DSET)에 응답하여 턴온되어 노드(QD_N)와 노드(ND4)를 전기적으로 연결한다. NMOS 트랜지스터(N45)는 노드(ND4)와 접지 전원(V_SS) 단자 사이에 연결되며, 제2 감지 노드(SO2)의 전위에 따라 턴온되어 노드(ND5)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

예를 들어 프로그램 검증 동작 시 하이 레벨의 셋 신호(DSET)를 인가하여 NMOS 트랜지스터(N44)를 턴온시키면, 비트 라인(BL1)의 전류 량에 따라 전위 레벨이 유지 또는 변화된 제2 감지 노드(SO2)의 전위 레벨에 따라 NMOS 트랜지스터(N45)가 턴온 또는 턴오프되어 검증 데이터가 래치 회로(D_LATCH)에 저장될 수 있다.

래치 회로(M_LATCH)는 프로그램 검증 동작 시 상대적으로 짧은 이벨류에이션 구간동안 이벨류에이션 동작이 수행되는 제1 감지 노드(SO1)의 전위에 기초하여 검증 데이터를 센싱한다. 예를 들어 래치 회로(M_LATCH)는 하나의 프로그램 검증 전압을 이용하여 적어도 두 개의 프로그램 상태들에 대한 프로그램 검증 동작을 수행하는 동작에서 상대적으로 문턱 전압 분포가 낮은 프로그램 상태에 대한 검증 데이터를 센싱한다.

래치 회로(M_LATCH)는 다수의 NMOS 트랜지스터(N46 내지 N50) 및 인버터들(IV15 및 IV16)을 포함하여 구성될 수 있다.

인버터들(IV15 및 IV16)은 노드(QM)와 노드(QM_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N46) 및 NMOS 트랜지스터(N47)는 제1 감지 노드(SO1)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N46)는 전송 신호(TRANM)에 응답하여 턴온되고 NMOS 트랜지스터(N47)는 노드(QM)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N48)는 노드(QM)와 노드(ND5) 사이에 연결되어 리셋 신호(MRST)에 응답하여 턴온되어 노드(QM)와 노드(ND5)를 전기적으로 연결한다. NMOS 트랜지스터(N49)는 노드(QM_N)와 노드(ND5) 사이에 연결되어 셋 신호(MSET)에 응답하여 턴온되어 노드(QM_N)와 노드(ND5)를 전기적으로 연결한다. NMOS 트랜지스터(N27)는 노드(ND6)와 접지 전원(V_SS) 단자 사이에 연결되며, 제1 감지 노드(SO1)의 전위에 따라 턴온되어 노드(ND5)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

예를 들어 프로그램 검증 동작 시 하이 레벨의 셋 신호(MSET)를 인가하여 NMOS 트랜지스터(N49)를 턴온시키면, 비트 라인(BL1)의 전류 량에 따라 전위 레벨이 유지 또는 변화된 제1 감지 노드(SO1)의 전위 레벨에 따라 NMOS 트랜지스터(N50)가 턴온 또는 턴오프되어 검증 데이터가 래치 회로(M_LATCH)에 저장될 수 있다.

감지 노드 연결부(133)는 제1 감지 노드(SO1)와 제2 감지 노드(SO2) 사이에 연결된다. 감지 노드 연결부(133)는 제1 전송 신호(TRANSO1) 및 제1 반전 전송 신호(TRANSO1_N)에 응답하여 제1 감지 노드(SO1)와 제2 감지 노드(SO2)를 전기적으로 연결하거나 차단하는 패스 트랜지스터(PT)를 포함하여 구성될 수 있다.

감지 노드 연결부(133)는 제1 이벨류에이션 구간 동안 제1 감지 노드(SO1)와 제2 감지 노드(SO2)를 전기적으로 연결하여 비트 라인(BL1)의 전류량에 따라 제1 감지 노드(SO1)와 제2 감지 노드(SO2)의 전위 레벨이 조절되도록 이벨류에이션 동작을 수행하고, 이 후 설정 시간 동안 제1 감지 노드(SO1)와 제2 감지 노드(SO2)를 전기적으로 차단한 상태에서 비트 라인(BL1)의 전류량에 따라 제2 감지 노드(SO2)의 전위 레벨이 조절되도록 이벨류에이션 동작을 수행한다. 이로 인하여 제1 감지 노드(SO1)는 제1 이벨류에이션 구간 동안 이벨류에이션 동작이 수행되고, 제2 감지 노드(SO2)는 제1 이벨류에이션 구간보다 긴 제2 이벨류에이션 구간 동안 이벨류에이션 동작이 수행될 수 있다.

이로 인하여 하나의 프로그램 검증 전압을 이용하여 적어도 두 개의 프로그램 상태들에 대한 프로그램 검증 동작을 수행하는 동작에서 제1 감지 노드(SO1)는 상대적으로 문턱 전압 분포가 낮은 프로그램 상태에 따른 검증 데이터가 반영되고, 제2 감지 노드(SO2)는 상대적으로 문턱 전압 분포가 높은 프로그램 상태에 따른 검증 데이터가 반영될 수 있다.

도 13은 도 12의 페이지 버퍼의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.

도 12 및 도 13을 참조하여 페이지 버퍼의 프로그램 검증 동작을 설명하면 다음과 같다.

프로그램 검증 동작 시 페이지 버퍼(PB1)의 래치 회로(S_LATCH)의 노드(QS)는 로우 레벨로 설정한다.

비트 라인 프리차지 구간(BLPRECH)에서, PMOS 트랜지스터(P21)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, PMOS 트랜지스터(P22)는 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴온되어 제2 감지 노드(SO2)에 전원 전압(V_DD)을 인가한다. 이때, 감지 노드 연결부(133)는 제1 전송 신호(TRANSO1) 및 제1 반전 전송 신호(TRANSO1_N)에 응답하여 제1 감지 노드(SO1)와 제2 감지 노드(SO2)를 전기적으로 연결하며, 이에 따라 제1 감지 노드(SO1)와 제2 감지 노드(SO2)는 전원 전압(V_DD) 레벨로 프리차지된다.

또한, NMOS 트랜지스터(N35)는 제어 신호(SA_CSOC)에 응답하여 턴온되고, NMOS 트랜지스터(N32) 및 NMOS 트랜지스터(N31)는 각각 페이지 버퍼 센싱 신호(PB_SENSE)및 비트 라인 선택 신호(PBSEL)에 응답하여 턴온되어 비트 라인(BL1)을 프리차지한다.

이 후, PMOS 트랜지스터(P22)는 하이 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴오프되고, 제2 감지 노드(SO2)에 인가되던 전원 전압(V_DD)을 차단한다. 제1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램 검증 동작을 위한 제1 이벨류에이션 구간(tEVAL PV1) 동안 감지 노드 연결부(133)는 제1 전송 신호(TRANSO1) 및 제1 반전 전송 신호(TRANSO1_N)에 응답하여 제1 감지 노드(SO1)와 제2 감지 노드(SO2)를 전기적으로 연결하며, 이로 인하여 제1 감지 노드(SO1)와 제2 감지 노드(SO2)는 제1 이벨류에이션 구간(tEVAL PV1) 동안 함께 이벨류에이션 동작이 수행된다. 이로 인하여 제1 감지 노드(SO1) 및 제2 감지 노드(SO2)는 제1 이벨류에이션 구간(tEVAL PV1) 동안 대응하는 비트 라인에 연결된 메모리 셀의 문턱 전압 값에 따라 전위 레벨이 프리차지 레벨을 유지하거나 하강하게 된다.

제1 이벨류에이션 구간(tEVAL PV1)이 종료되면, 감지 노드 연결부(133)는 제1 전송 신호(TRANSO1) 및 제1 반전 전송 신호(TRANSO1_N)에 응답하여 제1 감지 노드(SO1)와 제2 감지 노드(SO2)를 전기적으로 차단한다. 이로 인하여 제2 감지 노드(SO2) 만이 비트 라인(BL1)과 전기적으로 연결되어 이벨류에이션 동작이 계속적으로 수행된다. 이로 인하여 제2 감지 노드(SO2)는 제2 프로그램 상태(PV2)에 대응하는 메모리 셀들의 프로그램 검증 동작을 위한 제2 이벨류에이션 구간(tEVAL PV2) 동안 대응하는 비트 라인에 연결된 메모리 셀의 문턱 전압 값에 따라 전위 레벨이 프리차지 레벨을 유지하거나 하강될 수 있다. 즉, 제2 감지 노드(SO2)는 제1 이벨류에이션 구간(tEVAL PV1) 보다 긴 제2 이벨류에이션 구간(tEVAL PV1) 동안 이벨류에이션 동작이 수행되면, 이에 따라 전위 레벨의 하강 폭이 제1 감지 노드(SO1) 보다 클 수 있다. 즉, 제2 감지 노드(SO2)의 전위 레벨이 제1 감지 노드(SO1) 보다 더 낮을 레벨로 이벨류에이션될 수 있다.

제2 이벨류에이션 구간(tEVAL PV2)이 종료되면, 제2 전송 신호(TRANSO2)에 응답하여 NMOS 트랜지스터(N33)가 턴오프되어 제2 감지 노드(SO2)와 공통 노드(CSO)가 차단된다.

래치 회로(M_LATCH)의 NMOS 트랜지스터(N50)는 제1 감지 노드(SO1)의 전위 레벨에 따라 턴온 또는 턴오프되고, 이 후 NMOS 트랜지스터(N49)에 하이 레벨의 셋 신호(MSET)가 인가되어 노드(QM_N)가 하이 레벨을 유지하거나, 로우 레벨로 천이되어 제1 프로그램 상태(PV1)에 대응하는 검증 데이터를 저장할 수 있다.

래치 회로(D_LATCH)의 NMOS 트랜지스터(N45)는 제2 감지 노드(SO2)의 전위 레벨에 따라 턴온 또는 턴오프되고, 이 후 NMOS 트랜지스터(N44)에 하이 레벨의 셋 신호(DSET)가 인가되어 노드(QD_N)가 하이 레벨을 유지하거나, 로우 레벨로 천이되어 제2 프로그램 상태(PV2)에 대응하는 검증 데이터를 저장할 수 있다.

상술한 바와 같이 본원 발명의 다른 실시 예에 따른 페이지 버퍼는 프로그램 검증 동작 시 하나의 프로그램 검증 전압이 인가되는 동안 적어도 두 개의 프로그램 상태에 대한 센싱 동작을 함께 수행할 수 있으며, 프로그램 상태들 각각에 대응하는 감지 노드들을 서로 전기적으로 분리하고, 감지 노드들을 서로 상이한 이벨류에이션 구간동안 이벨류에이션 동작을 수행하되, 이벨류에이션 구간이 서로 중복되어 동작 시간을 감소시킬 수 있다.

또한 상술한 실시 예에서는 제1 감지 노드와 제2 감지 노드를 전기적으로 분리함으로써, 하나의 프로그램 검증 전압이 인가되는 동안 두 개의 프로그램 상태에 대한 센싱 동작을 함께 수행하는 것을 일예로 설명하였으나, 감지 노드를 적어도 3개로 분리함으로써, 3개 이상의 프로그램 상태들에 대한 검증 동작을 수행할 수 있다

도 14는 본 발명의 또 다른 실시 예에 따른 페이지 버퍼를 설명하기 위한 도면이다.

도 14에 도시된 페이지 버퍼(PB1)은 앞서 설명한 도 7의 페이지 버퍼(PB1)와 도 12의 페이지 버퍼(PB1)의 구조를 서로 결합한 구조일 수 있다.

도 14를 참조하면, 페이지 버퍼(PB1)는 비트 라인 제어부(131), 비트 라인 디스차지부(132), 감지 노드 연결부(133) 및 다수의 래치 회로들(S_LATCH, F_LATCH, D_LATCH, M_LATCH)을 포함하여 구성될 수 있다.

비트 라인 제어부(131)는 프로그램 동작 중 프로그램 전압 인가 동작 시 대응하는 비트 라인(BL1)의 전위 레벨을 프로그램 금지 전압(예를 들어 V_DD) 또는 프로그램 허용 전압(예를 들어 V_SS)으로 제어한다. 비트 라인 제어부(131)는 프로그램 동작 중 프로그램 검증 동작 시 래치(F_LATCH)에 저장된 데이터에 따라 대응하는 비트 라인(BL1)의 전위 레벨을 제1 설정 레벨 또는 제2 설정 레벨로 프리차지한다. 이 후, 비트 라인 제어부(131)는 제1 및 제2 이벨류에이션 구간 동안 비트 라인(BL1)과 제2 감지 노드(SO2)를 전기적으로 연결하여 비트 라인(BL1)의 전류 변화량에 따라 제1 감지 노드(SO1) 및 제2 감지 노드(SO2)의 전위 레벨이 제어되도록 한다. 제2 감지 노드(SO2)는 메인 감지 노드로 지칭할 수 있으며, 제1 감지 노드(SO1)는 서브 감지 노드로 지칭할 수 있다.

비트 라인 제어부(131)는 다수의 NMOS 트랜지스터(N51 내지 N57) 및 다수의 PMOS 트랜지스터(P31 및 P32)를 포함하여 구성될 수 있다.

NMOS 트랜지스터(N51)는 비트 라인(BL1)과 노드(ND1) 사이에 연결되며, 페이지 버퍼 선택 신호(PBSEL)에 응답하여 턴온되어 비트 라인(BL1)과 노드(ND1)를 전기적으로 연결한다.

NMOS 트랜지스터(N52)는 노드(ND1)과 제1 공통 노드(CSO1) 사이에 연결되며, 제1 페이지 버퍼 센싱 신호(PB_SEBSE1)에 응답하여 턴온되어 노드(ND1)과 제1 공통 노드(CSO1)를 전기적으로 연결한다.

NMOS 트랜지스터(N53) 및 NMOS 트랜지스터(N54)는 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1) 사이에 병렬 연결된다. NMOS 트랜지스터(N53)는 제2 페이지 버퍼 센싱 신호(PB_SEBSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성하고, NMOS 트랜지스터(N54)는 래치 회로(F_LATCH)의 노드(QF) 전위에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성한다. 제2 페이지 버퍼 센싱 신호(PB_SEBSE2)가 하이 레벨일 때의 전위 레벨은 제1 페이지 버퍼 센싱 신호(PB_SEBSE1)가 하이 레벨일 때의 전위 레벨 보다 낮다. 또한 노드(QF) 전위가 하이 레벨일 때의 전위 레벨은 제2 페이지 버퍼 센싱 신호(PB_SEBSE2)가 하이 레벨일 때의 전위 레벨보다 높다.

PMOS 트랜지스터(P31) 및 PMOS 트랜지스터(P32)는 전원 전압(V_DD) 단자와 제2 감지 노드(SO2) 사이에 직렬 연결되며, 각각 래치 회로(S_LATCH)의 노드(QS)와 프리차지 신호(SA_PRECH_N)에 응답하여 턴온된다.

NMOS 트랜지스터(N55)는 PMOS 트랜지스터(P31)와 PMOS 트랜지스터(P32) 사이의 노드와 제2 공통 노드(CSO2) 사이에 연결되고, 제어 신호(SA_CSOC)에 응답하여 턴온되어 PMOS 트랜지스터(P31)를 통해 공급된 전원 전압(V_DD)을 제2 공통 노드(CSO2)에 공급한다.

NMOS 트랜지스터(N56)는 제2 감지 노드(SO2)와 제2 공통 노드(CSO2) 사이에 연결되고 제2 전송 신호(TRANSO2)에 응답하여 턴온되어 제2 감지 노드(SO2)와 제2 공통 노드(CSO2)를 전기적으로 연결한다.

NMOS 트랜지스터(N57)는 제2 공통 노드(CSO2)와 래치 회로(S_LATCH)의 노드(ND2) 사이에 연결되고, 디스차지 신호(SA_DISCH)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 노드(ND2)를 전기적으로 연결한다.

예를 들어, 노드(QS) 및 노드(QF)의 전위 레벨이 로우 레벨일 경우, PMOS 트랜지스터(P31)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, NMOS 트랜지스터(N55)는 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N55의 문턱 전압) 레벨로 차지된다. NMOS 트랜지스터(N53)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1) 사이에 전류 패스가 형성되고, 제1 공통 노드(CSO1)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨 - Vth(N53의 문턱 전압) 레벨로 차지된다. 또한, NMOS 트랜지스터(N51) 및 NMOS 트랜지스터(N52)가 각각 페이지 버퍼 선택 신호(PBSEL) 및 제1 페이지 버퍼 센싱 신호(PB_SENSE1)에 응답하여 턴온되어 제1 공통 노드(CSO1)의 전위 레벨이 비트 라인(BL1)에 전달된다. 이때, 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨이 제1 페이지 버퍼 센싱 신호(PB_SENSE1)의 전위 레벨보다 낮으므로, 제1 공통 노드(CSO1)의 전위 레벨은 클램핑(clamping) 동작 없이 비트 라인(BL1)에 전달된다. 따라서, 비트 라인(BL1)은 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨 - Vth(N53의 문턱 전압) 레벨(제1 설정 레벨)로 프리차지된다.

반면, 노드(QS)의 전위 레벨이 로우 레벨이고 노드(QF)의 전위 레벨이 하이 레벨일 경우, PMOS 트랜지스터(P31)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, NMOS 트랜지스터(N55)는 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N55의 문턱 전압) 레벨로 차지된다.

NMOS 트랜지스터(N53)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1) 사이에 전류 패스가 형성되고, NMOS 트랜지스터(N54)는 노드(QF)의 전위 레벨에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1) 사이에 전류 패스가 형성된다. 이때, NMOS 트랜지스터(N54)의 게이트에 인가되는 노드(QF)의 전위 레벨이 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨보다 높으므로, 제2 공통 노드(CSO2)의 전위 레벨은 클램핑(clamping) 동작 없이 제1 공통 노드(CSO1)에 전달된다. 따라서, 제1 공통 노드(CSO1)는 V_DD-Vth(N55의 문턱 전압) 레벨로 차지된다. 또한, NMOS 트랜지스터(N51) 및 NMOS 트랜지스터(N52)가 각각 페이지 버퍼 선택 신호(PBSEL) 및 제1 페이지 버퍼 센싱 신호(PB_SENSE1)에 응답하여 턴온되어 비트 라인(BL1)은 프리차지되며, NMOS 트랜지스터(N52)에 의해 클램핑 동작이 발생되어 비트 라인(BL1)은 제1 페이지 버퍼 센싱 신호(PB_SENSE1)의 전위 레벨 - Vth(N52의 문턱 전압) 레벨(제2 설정 레벨)로 프리차지된다.

비트 라인 디스차지부(132)는 노드(ND1)와 접지 전원(V_SS) 단자 사이에 연결된 NMOS 트랜지스터(N58)를 포함하여 구성될 수 있으며, NMOS 트랜지스터(N58)는 비트 라인 디스차지 신호(BL_DIS)에 응답하여 턴온되어 노드(ND1)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

래치 회로(S_LATCH)는 다수의 NMOS 트랜지스터(N59 내지 N63) 및 인버터들(IV21 및 IV22)을 포함하여 구성될 수 있다.

인버터들(IV21 및 IV22)은 노드(QS)와 노드(QS_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N59 및 NMOS 트랜지스터(N60)는 제2 감지 노드(SO2)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N59)는 전송 신호(TRANS)에 응답하여 턴온되고, NMOS 트랜지스터(N60)는 노드(QS)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N61)는 노드(QS)와 노드(ND3) 사이에 연결되어 리셋 신호(SRST)에 응답하여 턴온되어 노드(QS)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N62)는 노드(QS_N)와 노드(ND3) 사이에 연결되어 셋 신호(SSET)에 응답하여 턴온되어 노드(QS_N)와 노드(ND3)를 전기적으로 연결한다. NMOS 트랜지스터(N63)는 노드(ND3)와 접지 전원(V_SS) 단자 사이에 연결되며, 제2 감지 노드(SO2)의 전위에 따라 턴온되어 노드(ND3)와 접지 전원(V_SS) 단자를 전기적으로 연결한다. 예를 들어 제2 감지 노드(SO2)가 하이 레벨로 프리차지된 상태에서, 리셋 신호(SRST)가 하이 레벨로 NMOS 트랜지스터(N61)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 로우 레벨(0) 및 하이 레벨(1)로 초기화된다. 또한, 제2 감지 노드(SO2)가 하이 레벨로 프리차지된 상태에서, 셋 신호(SSET)가 하이 레벨로 NMOS 트랜지스터(N62)에 인가될 경우, 노드(QS) 및 노드(QS_N)는 각각 하이 레벨(1) 및 로우 레벨(0)로 설정된다.

래치 회로(F_LATCH)는 다수의 NMOS 트랜지스터(N64 내지 N68) 및 인버터들(IV23 및 IV24)을 포함하여 구성될 수 있다.

인버터들(IV23 및 IV24)은 노드(QF)와 노드(QF_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N64) 및 NMOS 트랜지스터(N65)는 제2 감지 노드(SO2)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N64)는 전송 신호(TRANF)에 응답하여 턴온되고, NMOS 트랜지스터(N65)는 노드(QF)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N66)는 노드(QF)와 노드(ND4) 사이에 연결되어 리셋 신호(FRST)에 응답하여 턴온되어 노드(QF)와 노드(ND4)를 전기적으로 연결한다. NMOS 트랜지스터(N67)는 노드(QF_N)와 노드(ND4) 사이에 연결되어 셋 신호(FSET)에 응답하여 턴온되어 노드(QF_N)와 노드(ND4)를 전기적으로 연결한다. NMOS 트랜지스터(N68)는 노드(ND4)와 접지 전원(V_SS) 단자 사이에 연결되며, 제2 감지 노드(SO2)의 전위에 따라 턴온되어 노드(ND4)와 접지 전원(V_SS) 단자를 전기적으로 연결한다. 예를 들어 제2 감지 노드(SO2)가 하이 레벨로 프리차지된 상태에서, 리셋 신호(FRST)가 하이 레벨로 NMOS 트랜지스터(N66)에 인가될 경우, 노드(QF) 및 노드(QF_N)는 각각 로우 레벨(0) 및 하이 레벨(1)로 초기화된다. 또한, 제2 감지 노드(SO2)가 하이 레벨로 프리차지된 상태에서, 셋 신호(FSET)가 하이 레벨로 NMOS 트랜지스터(N68)에 인가될 경우, 노드(QF) 및 노드(QF_N)는 각각 하이 레벨(1) 및 로우 레벨(0)로 설정된다.

래치 회로(D_LATCH)는 다수의 NMOS 트랜지스터(N69 내지 N73) 및 인버터들(IV25 및 IV26)을 포함하여 구성될 수 있다.

인버터들(IV25 및 IV26)은 노드(QD)와 노드(QD_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N69) 및 NMOS 트랜지스터(N70)는 제2 감지 노드(SO2)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N69)는 전송 신호(TRAND)에 응답하여 턴온되고, NMOS 트랜지스터(N70)는 노드(QD)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N71)는 노드(QD)와 노드(ND5) 사이에 연결되어 리셋 신호(DRST)에 응답하여 턴온되어 노드(QD)와 노드(ND5)를 전기적으로 연결한다. NMOS 트랜지스터(N72)는 노드(QD_N)와 노드(ND5) 사이에 연결되어 셋 신호(DSET)에 응답하여 턴온되어 노드(QD_N)와 노드(ND5)를 전기적으로 연결한다. NMOS 트랜지스터(N73)는 노드(ND5)와 접지 전원(V_SS) 단자 사이에 연결되며, 제2 감지 노드(SO2)의 전위에 따라 턴온되어 노드(ND5)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

예를 들어 프로그램 검증 동작 시 하이 레벨의 셋 신호(DSET)를 인가하여 NMOS 트랜지스터(N72)를 턴온시키면, 비트 라인(BL1)의 전류 량에 따라 전위 레벨이 유지 또는 변화된 제2 감지 노드(SO2)의 전위 레벨에 따라 NMOS 트랜지스터(N73)가 턴온 또는 턴오프되어 제2 감지 노드(SO2)에 이벨류에이션된 검증 데이터가 래치 회로(D_LATCH)에 저장될 수 있다.

래치 회로(M_LATCH)는 다수의 NMOS 트랜지스터(N74 내지 N78) 및 인버터들(IV27 및 IV28)을 포함하여 구성될 수 있다.

인버터들(IV27 및 IV28)은 노드(QM)와 노드(QM_N) 사이에 역방향 병렬 연결된다.

NMOS 트랜지스터(N74) 및 NMOS 트랜지스터(N75)는 제1 감지 노드(SO1)와 접지 전원(V_SS) 단자 사이에 직렬 연결되며, NMOS 트랜지스터(N74)는 전송 신호(TRANM)에 응답하여 턴온되고, NMOS 트랜지스터(N75)는 노드(QM)의 전위 레벨에 따라 턴온 또는 턴오프된다.

NMOS 트랜지스터(N76)는 노드(QM)와 노드(ND6) 사이에 연결되어 리셋 신호(MRST)에 응답하여 턴온되어 노드(QM)와 노드(ND6)를 전기적으로 연결한다. NMOS 트랜지스터(N77)는 노드(QM_N)와 노드(ND6) 사이에 연결되어 셋 신호(MSET)에 응답하여 턴온되어 노드(QM_N)와 노드(ND6)를 전기적으로 연결한다. NMOS 트랜지스터(N78)는 노드(ND6)와 접지 전원(V_SS) 단자 사이에 연결되며, 제1 감지 노드(SO1)의 전위에 따라 턴온되어 노드(ND6)와 접지 전원(V_SS) 단자를 전기적으로 연결한다.

예를 들어 프로그램 검증 동작 시 하이 레벨의 셋 신호(MSET)를 인가하여 NMOS 트랜지스터(N77)를 턴온시키면, 비트 라인(BL1)의 전류 량에 따라 전위 레벨이 유지 또는 변화된 제1 감지 노드(SO1)의 전위 레벨에 따라 NMOS 트랜지스터(N78)가 턴온 또는 턴오프되어 제1 감지 노드(SO1)에 이벨류에이션된 검증 데이터가 래치 회로(M_LATCH)에 저장될 수 있다.

도 15는 도 14의 페이지 버퍼의 프로그램 검증 동작을 설명하기 위한 신호들의 파형도이다.

도 14 및 도 15를 참조하여 본 발명의 다른 실시 예에 따른 페이지 버퍼의 프로그램 검증 동작을 설명하면 다음과 같다.

비트 라인 프리차지 구간(BLPRECH)에서, PMOS 트랜지스터(P31)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, PMOS 트랜지스터(P32)는 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴온되어 제1 및 제2 감지 노드(SO1, SO2)가 전원 전압(V_DD) 레벨로 프리차지된다. NMOS 트랜지스터(N55)는 하이 레벨의 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N55의 문턱 전압) 레벨로 차지된다. NMOS 트랜지스터(N53)는 A 레벨의 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성하여 제1 공통 노드(CSO1)는 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위(A)-Vth(N53의 문턱 전압)로 차지된다. 이로 인하여 비트 라인(BL1)은 제1 설정 레벨(PB_SENSE2-Vth)로 프리차지된다.

이 후, 이벨류에이션 구간(tEVAL) 중 제1 이벨류에이션 구간(tEVAL PV1)에서 PMOS 트랜지스터(P32)는 하이 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴오프되고, 제2 감지 노드(SO2)에 인가되던 전원 전압(V_DD)을 차단한다. 제1 프로그램 상태(PV1)에 대응하는 메모리 셀들의 프로그램 검증 동작을 위한 제1 이벨류에이션 구간(tEVAL PV1) 동안 감지 노드 연결부(133)는 제1 전송 신호(TRANSO1) 및 제1 반전 전송 신호(TRANSO1_N)에 응답하여 제1 감지 노드(SO1)와 제2 감지 노드(SO2)를 전기적으로 연결하며, 이로 인하여 제1 감지 노드(SO1)와 제2 감지 노드(SO2)는 제1 이벨류에이션 구간(tEVAL PV1) 동안 함께 이벨류에이션 동작이 수행된다. 이로 인하여 제1 감지 노드(SO1) 및 제2 감지 노드(SO2)는 제1 이벨류에이션 구간(tEVAL PV1) 동안 대응하는 비트 라인에 연결된 메모리 셀의 문턱 전압 값에 따라 전위 레벨이 프리차지 레벨을 유지하거나 하강하게 된다.

제2 이벨류에이션 구간(tEVAL PV2)이 종료되면, 제2 전송 신호(TRANSO2)에 응답하여 NMOS 트랜지스터(N33)가 턴오프되어 제2 감지 노드(SO2)와 제2 공통 노드(CSO2)가 차단된다.

래치 회로(M_LATCH)의 NMOS 트랜지스터(N78)는 제1 감지 노드(SO1)의 전위 레벨에 따라 턴온 또는 턴오프되고, 이 후 NMOS 트랜지스터(N77)에 하이 레벨의 셋 신호(MSET)가 인가되어 노드(QM_N)가 하이 레벨을 유지하거나, 로우 레벨로 천이되어 제1 프로그램 상태(PV1)에 대응하는 검증 데이터를 저장할 수 있다.

래치 회로(D_LATCH)의 NMOS 트랜지스터(N73)는 제2 감지 노드(SO2)의 전위 레벨에 따라 턴온 또는 턴오프되고, 이 후 NMOS 트랜지스터(N72)에 하이 레벨의 셋 신호(DSET)가 인가되어 노드(QD_N)가 하이 레벨을 유지하거나, 로우 레벨로 천이되어 제2 프로그램 상태(PV2)에 대응하는 검증 데이터를 저장할 수 있다.

본 실시 예에서는 페이지 버퍼(PB1)가 제1 프로그램 상태(PV1)에 대응하는 프로그램할 데이터가 저장된 경우의 프로그램 검증 동작이므로, 래치 회로(M_LATCH)에 의해 센싱된 검증 데이터를 이용하여 검증 동작을 수행한다.

비트 라인 프리차지 구간(BLPRECH)에서, PMOS 트랜지스터(P31)는 노드(QS)의 전위 레벨에 응답하여 턴온되고, PMOS 트랜지스터(P32)는 로우 레벨의 프리차지 신호(SA_PRECH_N)에 응답하여 턴온되어 제1 및 제2 감지 노드(SO1, SO2)가 전원 전압(V_DD) 레벨로 프리차지된다. NMOS 트랜지스터(N55)는 하이 레벨의 제어 신호(SA_CSOC)에 응답하여 턴온되어 제2 공통 노드(CSO2)는 V_DD-Vth(N55의 문턱 전압) 레벨로 차지된다. NMOS 트랜지스터(N53)는 A 레벨의 제2 페이지 버퍼 센싱 신호(PB_SENSE2)에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성하고, NMOS 트랜지스터(N54)는 노드(QF)의 전위 레벨에 응답하여 턴온되어 제2 공통 노드(CSO2)와 제1 공통 노드(CSO1)를 연결하는 전류 패스를 형성한다. 이때, NMOS 트랜지스터(N54)의 게이트에 인가되는 노드(QF)의 전위 레벨이 제2 페이지 버퍼 센싱 신호(PB_SENSE2)의 전위 레벨보다 높으므로, 제2 공통 노드(CSO2)의 전위 레벨은 클램핑(clamping) 동작 없이 제1 공통 노드(CSO1)에 전달된다. 따라서, 제1 공통 노드(CSO1)는 V_DD-Vth(N55의 문턱 전압) 레벨로 차지된다. 또한, NMOS 트랜지스터(N52)는 A 보다 높은 B 레벨의 제1 페이지 버퍼 센싱 신호(PB_SENSE1)에 응답하여 턴온되어 비트 라인(BL1)은 프리차지되며, NMOS 트랜지스터(N52)에 의해 클램핑 동작이 발생되어 비트 라인(BL1)은 제2 설정 레벨(PB_SENSE1-Vth)로 프리차지된다.

본 실시 예에서는 페이지 버퍼(PB1)가 제2 프로그램 상태(PV2)에 대응하는 프로그램할 데이터가 저장된 경우의 프로그램 검증 동작이므로, 래치 회로(D_LATCH)에 의해 센싱된 검증 데이터를 이용하여 검증 동작을 수행한다.

표 2는 하나의 검증 전압을 이용한 프로그램 검증 동작 시 래치 회로들의 노드(QS, QF)의 설정 상태 및 제1 및 제2 공통 노드들(CSO1, CSO2) 및 비트 라인(BL)의 프리차지 레벨을 나타내는 표이다.

표 2에서 하위 프로그램 상태 및 상위 프로그램 상태는 하나의 검증 전압을 이용하여 프로그램 검증하는 두 개의 프로그램 상태들 중 문턱 전압 분포가 낮은 하위 프로그램 상태 및 문턱 전압 분포가 높은 상위 프로그램 상태를 나타낸다.예를 들어 검증 전압(V_PV2)을 이용한 프로그램 검증 동작 시 하위 프로그램 상태는 제1 프로그램 상태(PV1), 상위 프로그램 상태는 제2 프로그램 상태(PV2), 나머지 프로그램 상태들은 제3 프로그램 상태 내지 제15 프로그램 상태(PV3 내지 PV15)들이다.

상술한 바와 같이 본원 발명의 다른 실시 예에 따르면 프로그램 검증 동작 시 프로그램 상태에 따라 비트 라인을 서로 상이한 프리차지 레벨로 프리차지하고, 비트 라인의 전류량을 감지 노드의 전위 레벨에 반영시키는 이벨류에이션 구간을 프로그램 상태에 따라 분리시킨다. 즉, 문턱 전압 분포가 낮은 프로그램 상태의 프로그램 검증 동작 시 이벨류에이션 구간을 상대적으로 짧게 설정하고, 문턱 전압 분포가 낮은 프로그램 상태의 프로그램 검증 동작 시 이벨류에이션 구간을 상대적으로 길게 설정하여 인접한 프로그램 상태들 간의 셀 커런트 차이를 개선하여 프로그램 검증 동작의 정확성을 더욱 개선할 수 있다. 또한 프로그램 상태들 각각에 대응하는 감지 노드들을 서로 전기적으로 분리하고, 감지 노드들을 서로 상이한 이벨류에이션 구간동안 이벨류에이션 동작을 수행하되, 이벨류에이션 구간이 서로 중복되어 동작 시간을 감소시킬 수 있다.

도 16은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 16을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.

메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.

무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.

실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.

도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 17을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.

프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.

프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.

도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 18을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.

메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.

메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.

실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.

도 19는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.

도 19를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.

메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.

카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.

메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.

100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
160 : 주변 회로
131 : 비트 라인 제어부
132 : 비트 라인 디스차지부
133 : 감지 노드 연결 제어부
S-LATCH, F_LATCH, D-LATCH, M_LATCH : 래치 회로

Claims

제1 프로그램 상태 또는 제2 프로그램 상태에 대응하는 데이터를 저장하는 제1 래치 회로;
메모리 블록의 비트 라인과 연결되며, 프로그램 검증 동작 중 비트 라인 프리차지 동작 시 상기 제1 래치 회로에 저장된 상기 데이터에 따라 상기 비트 라인에 제1 설정 전압 또는 제2 설정 전압을 인가하여 프리차지하는 비트 라인 제어부; 및
상기 비트 라인 제어부와 메인 감지 노드를 통해 연결되며, 상기 프로그램 검증 동작 시 상기 메인 감지 노드의 전위 레벨에 따라 제1 검증 데이터를 센싱하는 제2 래치 회로를 포함하는 페이지 버퍼.
제 1 항에 있어서,
상기 제1 프로그램 상태와 상기 제2 프로그램 상태는 다수의 프로그램 상태들 중 문턱 전압 분포가 서로 인접한 프로그램 상태들인 페이지 버퍼.
제 2 항에 있어서,
상기 비트 라인 제어부는 상기 제1 래치 회로에 저장된 상기 데이터가 상기 제1 프로그램 상태에 대응할 경우, 상기 비트 라인을 상기 제1 설정 전압으로 프리차지하고,
상기 제1 래치 회로에 저장된 상기 데이터가 상기 제2 프로그램 상태에 대응할 경우, 상기 비트 라인을 상기 제1 설정 전압보다 전위 레벨이 높은 상기 제2 설정 전압으로 프리차지하는 페이지 버퍼.
제 3 항에 있어서,
상기 제1 프로그램 상태는 상기 제2 프로그램 상태보다 상기 문턱 전압 분포가 낮은 페이지 버퍼.
제 3 항에 있어서,
상기 비트 라인 제어부는
상기 비트 라인과 제1 공통 노드 사이에 연결되며, 제1 페이지 버퍼 센싱 신호에 응답하여 상기 비트 라인과 상기 제1 공통 노드를 연결하기 위한 제1 트랜지스터;
상기 제1 공통 노드와 제2 공통 노드 사이에 연결되며, 제2 페이지 버퍼 센싱 신호에 응답하여 상기 제1 공통 노드와 상기 제2 공통 노드를 연결하여 제1 전류 패스를 형성하는 제2 트랜지스터;
상기 제1 공통 노드와 상기 제2 공통 노드 사이에 연결되며, 상기 제1 래치 회로의 제1 노드 전위에 응답하여 상기 제1 공통 노드와 상기 제2 공통 노드를 연결하여 제2 전류 패스를 형성하는 제3 트랜지스터; 및
상기 제2 공통 노드에 연결되며, 제어 신호에 응답하여 상기 제2 공통 노드에 전원 전압을 인가하기 위한 제4 트랜지스터를 포함하는 페이지 버퍼.
제 5 항에 있어서,
상기 비트 라인 프리차지 동작 시 상기 제1 페이지 버퍼 센싱 신호는 제1 레벨로 활성화되고, 상기 제2 페이지 버퍼 센싱 신호는 제2 레벨로 활성화되며,
상기 제2 레벨은 상기 제1 레벨보다 전위 레벨이 낮은 페이지 버퍼.
제 6 항에 있어서,
상기 제1 래치 회로는 상기 제1 프로그램 상태에 대응하는 상기 데이터가 저장된 경우 상기 제1 노드 전위는 제3 레벨로 설정되고, 상기 제2 프로그램 상태에 대응하는 상기 데이터가 저장된 경우 상기 제1 노드 전위는 제4 레벨로 설정되며,
상기 제3 레벨은 접지 전원 레벨이고, 상기 제4 레벨은 전원 전압 레벨인 페이지 버퍼.
제 7 항에 있어서,
상기 제4 레벨은 상기 제2 레벨보다 높은 페이지 버퍼.
제 5 항에 있어서,
상기 비트 라인 제어부는 상기 제2 공통 노드와 상기 메인 감지 노드 사이에 연결되며, 전송 신호에 응답하여 상기 제2 공통 노드와 상기 메인 감지 노드를 전기적으로 연결하는 제5 트랜지스터를 더 포함하며,
상기 제5 트랜지스터는 상기 비트 라인 프리차지 동작 후 이벨류에이션 동작에서, 상기 제2 공통 노드와 상기 메인 감지 노드를 연결하여 상기 비트 라인의 전류량에 따라 상기 메인 감지 노드의 전위 레벨을 제어시키는 이벨류에이션 동작을 수행하는 페이지 버퍼.
제 1 항에 있어서,
상기 메인 감지 노드와 서브 감지 노드 사이에 연결된 감지 노드 연결부; 및
상기 서브 감지 노드와 연결되며, 상기 프로그램 검증 동작 시 상기 서브 감지 노드의 전위 레벨에 따라 제2 검증 데이터를 센싱하는 제3 래치 회로를 더 포함하는 페이지 버퍼.
제 10 항에 있어서,
상기 제1 검증 데이터는 상기 제2 프로그램 상태에 대한 프로그램 검증 결과에 대응하며,
상기 제2 검증 데이터는 상기 제1 프로그램 상태에 대한 프로그램 검증 결과에 대응하는 페이지 버퍼.
제 10 항에 있어서,
상기 비트 라인 프리차지 동작 후 상기 메인 감지 노드 및 상기 서브 감지 노드는 상기 비트 라인 제어부를 통해 이벨류에이션 동작을 수행하며,
상기 감지 노드 연결부는 상기 이벨류에이션 동작 시 제1 구간 동안 상기 메인 감지 노드와 상기 서브 감지 노드를 전기적으로 연결하고,
상기 제1 구간 이 후, 상기 제2 구간 동안 상기 메인 감지 노드와 상기 서브 감지 노드를 전기적으로 차단하는 페이지 버퍼.
제 12 항에 있어서,
상기 메인 감지 노드는 상기 제1 구간 및 상기 제2 구간 동안 상기 이벨류에이션 동작이 수행되고,
상기 서브 감지 노드는 상기 제1 구간 동안 상기 이벨류에이션 동작이 수행되는 페이지 버퍼.
제 13 항에 있어서,
상기 메인 감지 노드는 상기 제2 프로그램 상태에 대응하는 상기 이벨류에이션 동작이 수행되고,
상기 서브 감지 노드는 상기 제1 프로그램 상태에 대응하는 상기 이벨류에이션 동작이 수행되는 페이지 버퍼.
메모리 블록의 비트 라인과 연결되며, 제1 프로그램 상태 및 제2 프로그램 상태에 대응하는 프로그램 검증 동작 중 비트 라인 프리차지 동작 시 상기 비트 라인을 프리차지하고, 상기 프로그램 검증 동작 중 이벨류에이션 동작 시 상기 비트 라인의 전류량에 따라 메인 감지 노드 및 서브 감지 노드의 전위 레벨을 제어하는 비트 라인 제어부;
상기 메인 감지 노드와 상기 서브 감지 노드 사이에 연결되며, 상기 이벨류에이션 동작 시 제1 구간 동안 상기 메인 감지 노드와 상기 서브 감지 노드를 전기적으로 연결하고, 상기 제1 구간 후 제2 구간 동안 상기 메인 감지 노드와 상기 서브 감지 노드를 전기적으로 차단하는 감지 노드 연결부;
상기 메인 감지 노드와 연결되며, 상기 프로그램 검증 동작 시 상기 메인 감지 노드의 전위 레벨에 따라 제1 검증 데이터를 센싱하는 제1 래치 회로; 및
상기 서브 감지 노드와 연결되며, 상기 프로그램 검증 동작 시 상기 서브 감지 노드의 전위 레벨에 따라 제2 검증 데이터를 센싱하는 제2 래치 회로를 포함하는 페이지 버퍼.
제 15 항에 있어서,
상기 메인 감지 노드는 상기 제1 구간 및 상기 제2 구간 동안 상기 이벨류에이션 동작이 수행되고,
상기 서브 감지 노드는 상기 제1 구간 동안 상기 이벨류에이션 동작이 수행되는 페이지 버퍼.
제 16 항에 있어서,
상기 메인 감지 노드는 상기 제2 프로그램 상태에 대응하는 상기 이벨류에이션 동작이 수행되고, 상기 서브 감지 노드는 상기 제1 프로그램 상태에 대응하는 상기 이벨류에이션 동작이 수행되는 페이지 버퍼.
제 15 항에 있어서,
상기 제1 프로그램 상태와 상기 제2 프로그램 상태는 다수의 프로그램 상태들 중 문턱 전압 분포가 서로 인접한 프로그램 상태들이며,
상기 제1 프로그램 상태는 상기 제2 프로그램 상태보다 상기 문턱 전압 분포가 낮은 페이지 버퍼.
제 15 항에 있어서,
상기 제1 프로그램 상태 또는 상기 제2 프로그램 상태에 대응하는 데이터를 저장하는 제3 래치 회로를 더 포함하는 페이지 버퍼.
제 19 항에 있어서,
상기 비트 라인 제어부는 상기 비트 라인 프리차지 동작 시 상기 제3 래치 회로에 저장된 상기 데이터에 따라 상기 비트 라인에 제1 설정 전압 또는 제2 설정 전압을 인가하여 프리차지하는 페이지 버퍼.
제 20 항에 있어서,
상기 비트 라인 제어부는 상기 제3 래치 회로에 저장된 상기 데이터가 상기 제1 프로그램 상태에 대응할 경우, 상기 비트 라인을 상기 제1 설정 전압으로 프리차지하고,
상기 제3 래치 회로에 저장된 상기 데이터가 상기 제2 프로그램 상태에 대응할 경우, 상기 비트 라인을 상기 제1 설정 전압보다 전위 레벨이 높은 상기 제2 설정 전압으로 프리차지하는 페이지 버퍼.
제 21 항에 있어서,
상기 비트 라인 제어부는
상기 비트 라인과 제1 공통 노드 사이에 연결되며, 제1 페이지 버퍼 센싱 신호에 응답하여 상기 비트 라인과 상기 제1 공통 노드를 연결하기 위한 제1 트랜지스터;
상기 제1 공통 노드와 제2 공통 노드 사이에 연결되며, 제2 페이지 버퍼 센싱 신호에 응답하여 상기 제1 공통 노드와 상기 제2 공통 노드를 연결하여 제1 전류 패스를 형성하는 제2 트랜지스터;
상기 제1 공통 노드와 상기 제2 공통 노드 사이에 연결되며, 상기 제1 래치 회로의 제1 노드 전위에 응답하여 상기 제1 공통 노드와 상기 제2 공통 노드를 연결하여 제2 전류 패스를 형성하는 제3 트랜지스터; 및
상기 제2 공통 노드에 연결되며, 제어 신호에 응답하여 상기 제2 공통 노드에 전원 전압을 인가하기 위한 제4 트랜지스터를 포함하는 페이지 버퍼.
제 22 항에 있어서,
상기 비트 라인 프리차지 동작 시 상기 제1 페이지 버퍼 센싱 신호는 제1 레벨로 활성화되고, 상기 제2 페이지 버퍼 센싱 신호는 제2 레벨로 활성화되며,
상기 제2 레벨은 상기 제1 레벨보다 전위 레벨이 낮은 페이지 버퍼.
제 23 항에 있어서,
상기 제3 래치 회로는 상기 제1 프로그램 상태에 대응하는 상기 데이터가 저장된 경우 상기 제1 노드 전위는 제3 레벨로 설정되고, 상기 제2 프로그램 상태에 대응하는 상기 데이터가 저장된 경우 상기 제1 노드 전위는 제4 레벨로 설정되며,
상기 제3 레벨은 접지 전원 레벨이고, 상기 제4 레벨은 전원 전압 레벨인 페이지 버퍼.
제 26 항에 있어서,
상기 제4 레벨은 상기 제2 레벨보다 높은 페이지 버퍼.
제 22 항에 있어서,
상기 비트 라인 제어부는 상기 제2 공통 노드와 상기 메인 감지 노드 사이에 연결되며, 전송 신호에 응답하여 상기 제2 공통 노드와 상기 메인 감지 노드를 전기적으로 연결하는 제5 트랜지스터를 더 포함하며,
상기 제5 트랜지스터는 상기 비트 라인 프리차지 동작 후 상기 이벨류에이션 동작에서, 상기 제2 공통 노드와 상기 메인 감지 노드를 연결하여 상기 비트 라인의 전류량에 따라 상기 메인 감지 노드의 전위 레벨을 제어시키는 상기 이벨류에이션 동작을 수행하는 페이지 버퍼.
제 15 항에 있어서,
상기 제1 검증 데이터는 상기 제2 프로그램 상태에 대한 프로그램 검증 결과에 대응하며,
상기 제2 검증 데이터는 상기 제1 프로그램 상태에 대한 프로그램 검증 결과에 대응하는 페이지 버퍼.
다수의 프로그램 상태들로 프로그램된 다수의 메모리 셀들을 포함하는 메모리 셀 블록;
프로그램 전압 및 다수의 프로그램 검증 전압을 생성하기 위한 전압 생성 회로;
프로그램 전압 인가 동작 시 상기 메모리 셀 블록의 워드 라인들 중 선택된 워드 라인에 상기 프로그램 전압을 인가하고, 프로그램 검증 동작 시 상기 선택된 워드 라인에 상기 다수의 검증 전압들을 순차적으로 인가하기 위한 어드레스 디코더;
상기 메모리 셀 블록의 비트 라인들 각각에 연결된 페이지 버퍼들을 포함하며,
상기 페이지 버퍼들 각각은 상기 다수의 검증 전압들 중 하나의 검증 전압이 인가될 때, 상기 다수의 프로그램 상태들 중 적어도 두 개의 프로그램 상태들을 동시에 검증하는 반도체 메모리 장치.
제 28 항에 있어서,
상기 페이지 버퍼들 중 상기 적어도 두 개의 프로그램 상태들 중 제1 프로그램 상태에 대한 상기 프로그램 검증 동작을 수행하는 제1 페이지 버퍼들은 대응하는 비트 라인들을 제1 설정 전압으로 프리차지하고,
상기 페이지 버퍼들 중 상기 적어도 두 개의 프로그램 상태들 중 제2 프로그램 상태에 대한 상기 프로그램 검증 동작을 수행하는 제2 페이지 버퍼들은 대응하는 비트 라인들을 제2 설정 전압으로 프리차지하는 반도체 메모리 장치.
제 29 항에 있어서,
상기 제1 프로그램 상태 및 상기 제2 프로그램 상태는 문턱 전압 분포가 서로 인접한 프로그램 상태들이며,
상기 제1 프로그램 상태는 상기 제2 프로그램 상태보다 상기 문턱 전압 분포가 낮은 반도체 메모리 장치.
제 30 항에 있어서,
상기 제1 설정 레벨은 상기 제2 설정 레벨보다 낮은 반도체 메모리 장치.
제 29 항에 있어서,
상기 페이지 버퍼들 각각은 상기 프로그램 검증 동작 중 이벨류에이션 동작 시 상기 제1 프로그램 상태에 대응하는 제1 이벨류에이션 동작 및 제2 프로그램 상태에 대응하는 제2 이벨류에이션 동작을 수행하며,
상기 제1 이벨류에이션 동작은 제1 구간 동안 수행되고, 상기 제2 이벨류에이션 동작은 상기 제1 구간 및 제2 구간 동안 수행되는 반도체 메모리 장치.
제 32 항에 있어서,
상기 제1 이벨류에이션 동작 및 상기 제2 이벨류에이션 동작은 상기 제1 구간에서 중첩되는 반도체 메모리 장치.