KR20220045458A - 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치 - Google Patents

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최훈
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Abstract

본 기술은 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 페이지 버퍼는 메모리 셀 어레이의 비트라인과 감지 노드를 연결하기 위한 비트라인 선택부; 상기 감지 노드의 전위를 제1 레벨로 프리차지하기 위한 프리차지부; 및 상기 감지 노드의 전위가 상기 제1 레벨에서 제2 레벨까지 하향되는 시점을 검출하여 데이터를 센싱하는 래치부를 포함한다.

Description

페이지 버퍼 및 이를 포함하는 반도체 메모리 장치{Page buffer and semiconductor memory device having the same}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같이 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatle memory device)와 불휘발성 메모리장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 리드 동작시 워드라인에 하나의 리드 전압을 인가한 상태에서 복수의 프로그램 상태들에 대한 리드 동작을 수행할 수 있는 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 페이지 버퍼는 메모리 셀 어레이의 비트라인과 감지 노드를 연결하기 위한 비트라인 선택부; 상기 감지 노드의 전위를 제1 레벨로 프리차지하기 위한 프리차지부; 및 상기 감지 노드의 전위가 상기 제1 레벨에서 제2 레벨까지 하향되는 시점을 검출하여 데이터를 센싱하는 래치부를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 다수의 메모리 셀들을 포함하는 메모리 블록; 리드 동작 시 상기 메모리 블록의 워드라인들에 인가하기 위한 하나의 리드 전압을 생성하는 전압 생성 회로; 및 상기 메모리 블록의 비트라인들과 연결되며, 상기 리드 동작 시 상기 메모리 셀들의 셀 커런트에 기초한 감지 노드의 전위 레벨을 일정 시간 단위로 센싱하여 데이터를 래치하는 읽기 및 쓰기 회로를 포함한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 다수의 메모리 셀들을 포함하는 메모리 블록; 리드 동작 시 상기 메모리 블록의 워드라인들에 인가하기 위한 하나의 리드 전압을 생성하는 전압 생성 회로; 및 상기 메모리 블록의 비트라인과 연결되며, 상기 리드 동작 시 상기 비트라인과 연결되는 감지 노드를 제1 레벨로 프리차지하고, 상기 비트라인과 연결된 상기 다수의 메모리 셀들 중 선택된 메모리 셀의 프로그램 상태에 따라 상기 감지 노드가 상기 제1 레벨에서 제2 레벨까지 하향되는 시간을 검출하여 데이터를 래치하는 페이지 버퍼를 포함한다.
본 기술에 따르면, 리드 동작 시 워드라인에 하나의 리드 전압을 인가한 상태에서 복수의 프로그램 상태들에 대한 리드 동작을 수행할 수 있으며, 이에 따라 리드 동작 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치에 포함된 반도체 메모리 장치를 설명하기 위한 도면이다.
도 3은 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 4는 도 3에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 6은 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 7은 소거 상태 및 복수의 프로그램 상태들과 리드 전압을 설명하기 위한 문턱 전압 분포도이다.
도 8은 소거 상태 및 복수의 프로그램 상태들의 셀 커런트를 설명하기 위한 그래프이다.
도 9는 도 6의 래치부의 제1 실시 예를 설명하기 위한 도면이다.
도 10은 제어신호 생성부의 제1 실시 예를 설명하기 위한 도면이다.
도 11은 도 9에 도시된 래치부의 동작을 설명하기 위한 신호들의 파형도이다.
도 12는 도 9에 도시된 래치부에서 출력되는 데이터 값을 설명하기 위한 도면이다.
도 13은 도 6의 래치부의 제2 실시 예를 설명하기 위한 도면이다.
도 14는 제어신호 생성부의 제2 실시 예를 설명하기 위한 도면이다.
도 15는 도 13에 도시된 래치부의 동작을 설명하기 위한 신호들의 파형도이다.
도 16은 도 14에 도시된 래치부에서 출력되는 데이터 값을 설명하기 위한 도면이다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200), 및 호스트(Host; 1300)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리 장치(Semiconductor Memory; 100)들을 포함한다. 복수의 반도체 메모리 장치(100)들은 복수의 그룹들로 분할될 수 있다. 본 발명의 실시 예에서는 호스트(1300)가 메모리 시스템(1000)에 포함되는 것으로 도시 및 설명하였으나, 메모리 시스템(1000)이 컨트롤러(1200) 및 메모리 장치(1100)만을 포함하고, 호스트(1300)는 메모리 시스템(1000)의 외부에 배치되는 것으로 구성될 수도 있다.
도 1에서, 메모리 장치(1100)의 복수의 그룹들(GR1~GRn)은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 장치(100)는 도 2를 참조하여 후술하도록 한다.
각 그룹(GR1~GRn)은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHn)을 통해 메모리 장치(1100)의 복수의 반도체 메모리 장치(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(1300)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1300)로부터의 요청에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1300)로부터 수신되는 호스트 커맨드(Host_CMD)에 응답하여 메모리 장치(1100)의 리드(read), 프로그램(program), 소거(erase), 그리고 배경(background) 동작을 제어하도록 구성된다. 프로그램 동작 시 호스트(1300)는 어드레스(ADD)와 프로그램할 데이터(DATA)를 호스트 커맨드(Host_CMD)와 함께 전송하고, 리드 동작 시 어드레스(ADD)를 호스트 커맨드(Host_CMD)와 함께 전송할 수 있다. 컨트롤러(1200)는 프로그램 동작 시 프로그램 동작에 대응하는 커맨드와 프로그램할 데이터(DATA)를 메모리 장치(1100)로 전송한다. 컨트롤러(1200)는 리드 동작 시 리드 동작에 대응하는 커맨드를 메모리 장치(1100)로 전송하고, 리드된 데이터(DATA)를 메모리 장치(1100)로부터 전송받고, 전송받은 데이터(DATA)를 호스트(1300)로 전송한다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1300) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
호스트(1300)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1300)는 메모리 시스템(1000)의 프로그램 동작, 리드 동작, 소거 동작 등을 호스트 커맨드(Host_CMD)를 통해 요청할 수 있다. 호스트(1300)는 메모리 장치(1100)의 프로그램 동작을 위해 프로그램 동작 대응하는 호스트 커맨드(Host_CMD), 데이터(DATA), 어드레스(ADD)를 컨트롤러(1200)로 전송하고, 리드 동작을 위해 리드 동작에 대응하는 호스트 커맨드(Host_CMD) 및 어드레스(ADD)를 컨트롤러(1200)로 전송할 수 있다. 이때 어드레스(ADD)는 데이터의 논리 어드레스(logical address)일 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 메모리 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래쉬 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래쉬 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 메모리 장치에 포함된 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140), 그리고 전압 생성 회로(150)를 포함한다. 어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성 회로(150)는 메모리 셀 어레이(110)에 대한 리드 동작을 수행하는 주변 회로(160)로 정의될 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WL)을 통해 어드레스 디코더(120)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 하나의 워드라인에 연결된 복수의 메모리 셀들을 하나의 페이지로 정의할 수 있다. 즉 메모리 셀 어레이(110)는 복수의 페이지로 구성될 수 있다.
메모리 셀 어레이(110)의 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 스트링을 포함한다. 복수의 메모리 스트링 각각은 비트라인과 소스 라인 사이에 직렬 연결된 드레인 선택 트랜지스터, 복수의 메모리 셀들, 및 소스 선택 트랜지스터를 포함한다. 또한 복수의 메모리 스트링 각각은 소스 선택 트랜지스터와 메모리 셀들 사이 및 드레인 선택 트랜지스터와 메모리 셀들 사이에 각각 패스 트랜지스터를 포함할 수 있으며, 메모리 셀들 사이에 파이프 게이트 트랜지스터를 더 포함할 수 있다. 메모리 셀 어레이(110)의 상세한 설명은 후술하도록 한다.
복수의 메모리 셀들 각각은 멀티 레벨 셀(MLC: Multi Level Cell), 또는 트리플 레벨 셀(TLC: Triple Level Cell), 또는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell)과 같이 복수의 데이터 비트를 저장할 수 있다.
어드레스 디코더(120)는 워드라인들(WL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)에서 생성되는 어드레스 디코더 제어 신호들(AD_signals)에 동작하도록 구성된다. 어드레스 디코더(120)는 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스(ADDR)를 수신한다.
어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 프로그램 전압(Vpgm), 리드 전압(Vread), 패스 전압(Vpass), 및 검증 전압(Vverify)을 포함하는 복수의 동작 전압들을 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하고 디코딩된 행 어드레스에 따라 메모리 셀 어레이(110)의 복수의 메모리 셀들에 인가할 수 있다.
어드레스 디코더(120)는 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(130)에 전송한다.
프로그램 동작 또는 리드 동작시 수신되는 어드레스(ADDR)는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 복수의 페이지 버퍼들(PB1~PBm)을 포함한다. 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 복수의 페이지 버퍼들(PB1~PBm)은 리드 동작 또는 검증 동작 시 비트라인들(BL1 내지 BLm)과 연결된 메모리 셀들의 프로그램 상태를 센싱하는 데이터 센싱 동작을 수행할 수 있다. 데이터 센싱 동작 시 복수의 페이지 버퍼들(PB1~PBm) 각각은 대응하는 비트라인과 연결된 선택된 메모리 셀의 셀 전류에 기초하여 데이터를 래치할 수 있다. 일 예로, 복수의 페이지 버퍼들(PB1~PBm) 각각은 대응하는 비트라인과 연결된 선택된 메모리 셀의 셀 전류에 기초하여 제1 레벨로 프리차지된 감지 노드가 제2 레벨로 하향되는 시간을 체크하고, 체크된 시간에 대응하는 데이터 값을 래치한다. 예를 들어, 복수의 페이지 버퍼들(PB1~PBm) 각각은 복수의 설정된 시점에서마다 감지 노드의 전위 레벨에 대응하는 데이터를 래치할 수 있다. 이때, 선택된 메모리 셀과 연결된 워드라인에는 하나의 리드 전압이 인가된다.
읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들(PB_signals)에 응답하여 동작한다.
예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성 회로(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 커맨드(CMD)를 수신한다. 제어 로직(140)은 커맨드(CMD)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 예를 들어 제어 로직(140)은 프로그램 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 회로 제어 신호들(VG_signals)을 생성하여 출력한다. 또한 제어 로직(140)은 리드 동작에 대응하는 커맨드(CMD)를 수신하고, 수신된 커맨드(CMD)에 응답하여 어드레스 디코더(120)를 제어하기 위한 어드레스 디코더 제어 신호들(AD_signals), 읽기 및 쓰기 회로(130)를 제어하기 위한 페이지 버퍼 제어 신호들(PB_signals), 전압 생성 회로(150)를 제어하기 위한 전압 생성 회로 제어 신호들(VG_signals)을 생성하여 출력한다.
전압 생성 회로(150)는 프로그램 동작 시 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)의 제어에 따라 프로그램 전압(Vpgm), 패스 전압(Vpass), 검증 전압(Vverify)을 생성하여 어드레스 디코더(120)로 출력한다. 또한, 전압 생성 회로(150)는 리드 동작 시 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)의 제어에 따라 하나의 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 어드레스 디코더(120)로 출력한다.
본 발명의 실시 예에 따른 전압 생성 회로(150)는 복수의 데이터 비트가 저장된 메모리 셀들에 대한 리드 동작 시 하나의 리드 전압을 생성할 수 있다.
도 3은 3차원으로 구성된 메모리 블록들을 설명하기 위한 도면이다.
도 3을 참조하면, 3차원으로 구성된 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 복수의 메모리 셀들을 포함할 수 있다. 제1 내지 제z 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록의 구성은 후술하는 도 4 및 도 5를 통해 구체적으로 설명한다.
도 4는 도 3에 도시된 어느 하나의 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 5는 도 4에 도시된 메모리 스트링들을 설명하기 위한 회로도이다.
도 4 및 도 5를 참조하면, 각 메모리 스트링(ST)은 비트라인(BL1~BLm)과 소스 라인(source line; SL) 사이에 연결될 수 있다. 제1 비트라인(BL1)과 소스 라인(SL) 사이에 연결된 메모리 스트링(ST)을 예를 들어 설명하면 다음과 같다.
메모리 스트링(ST)은 소스 라인(SL)과 제1 비트라인(BL1) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(source select transistor; SST), 메모리 셀들(F1~Fn; n은 양의 정수) 및 드레인 선택 트랜지스터(drain select transistor; DST)를 포함할 수 있다. 서로 다른 비트라인들(BL1~BLm)에 연결된 서로 다른 메모리 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있고 제2 소스 선택 라인(SSL1)에 연결될 수 있다. 일예로 소스 선택 트랜지스터들(SST) 중 서로 제2 방향(Y)으로 인접한 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 소스 선택 트랜지스터들(SST)이 순차적으로 배열된다고 가정하면, 첫 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 두 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 소스 선택 라인(SSL0)에 연결될 수 있다. 또한 세 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들과 네 번째 소스 선택 트랜지스터(SST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제2 소스 선택 라인(SSL1)에 연결될 수 있다.
메모리 셀들(F1~Fn)의 게이트들은 워드라인들(WL1~WLn)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 내지 제4 드레인 선택 라인들(DSL0 내지 DSL3) 중 어느 하나에 연결될 수 있다.
드레인 선택 트랜지스터들(DST) 중에서 제1 방향(X)으로 배열된 트랜지스터들의 게이트들은 동일한 드레인 선택 라인(예를 들어 DSL0)에 공통으로 연결되지만, 제2 방향(Y)으로 배열된 트랜지스터들은 서로 다른 드레인 선택 라인들(DSL1~DSL3)에 연결될 수 있다. 예를 들면, 제2 방향(Y)을 따라 드레인 선택 트랜지스터들(DST)이 순차적으로 배열된다고 가정하면, 첫 번째 드레인 선택 트랜지스터(DST)로부터 제1 방향(X)으로 배열되고 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 제1 드레인 선택 라인(DSL0)에 연결될 수 있다. 제1 드레인 선택 라인(DSL0)에 연결된 드레인 선택 트랜지스터들(DST)로부터 제2 방향(Y)으로 배열된 드레인 선택 트랜지스터들(DST)은 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 순차적으로 연결될 수 있다. 따라서, 선택된 메모리 블록 내에서는 선택된 드레인 선택 라인에 연결된 메모리 스트링들(ST)이 선택될 수 있고, 나머지 비선택된 드레인 선택 라인들에 연결된 메모리 스트링들(ST)은 비선택될 수 있다.
동일한 워드라인에 연결된 메모리 셀들은 하나의 페이지(page; PG)를 이룰 수 있다. 여기서, 페이지는 물리적인(physical) 페이지를 의미한다. 예를 들면, 제1 비트라인(BL1) 내지 제m 비트라인(BLm)에 연결된 스트링들(ST) 중, 서로 동일한 워드라인에서 제1 방향(X)으로 연결된 메모리 셀들의 그룹을 페이지(PG)라 한다. 예를 들면, 제1 워드라인(WL1)에 연결된 제1 메모리 셀들(F1) 중에서 제1 방향(X)을 따라 배열된 메모리 셀들이 하나의 페이지(PG)를 이룰 수 있다. 제1 워드라인(WL1)에 공통으로 연결된 제1 메모리 셀들(F1) 중에서 제2 방향(Y)으로 배열된 셀들은 서로 다른 페이지로 구분될 수 있다. 따라서, 제1 드레인 선택 라인(DSL0)이 선택된 드레인 선택 라인이고 제1 워드라인(WL1)이 선택된 워드라인인 경우, 제1 워드라인(WL1)에 연결된 복수의 페이지들(PG) 중에서 제1 드레인 선택 라인(DSL0)에 연결된 페이지가 선택된 페이지가 된다. 제1 워드라인(WL1)에 공통으로 연결되지만, 비선택된 제2 내지 제4 드레인 선택 라인들(DSL1~DSL3)에 연결된 페이지들은 비선택된 페이지들이 된다.
도면에서는 하나의 스트링(ST) 내에 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST)가 각각 하나씩 포함되는 것으로 도시되었으나, 반도체 메모리 장치에 따라 하나의 스트링(ST) 내에 복수의 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 또한, 메모리 장치에 따라 소스 선택 트랜지스터(SST), 메모리 셀들(F1~Fn) 및 드레인 선택 트랜지스터(DST) 사이에 더미 셀들(dummy cells)이 포함될 수도 있다. 더미 셀들은 일반 메모리 셀들(F1~Fn) 처럼 사용자 데이터를 저장하지 않으나, 각 스트링(ST)의 전기적 특성을 개선하기 위해 사용될 수 있다. 다만, 더미 셀들은 본 실시 예에서는 중요한 구성이 아니므로 구체적인 설명은 생략하도록 한다.
도 6은 도 2의 페이지 버퍼를 설명하기 위한 도면이다.
도 6에서는 도 2에 도시된 복수의 페이지 버퍼들(PB1 내지 PBm)은 서로 유사하게 구성될 수 있으며, 도 6에서는 설명의 편의를 위해 페이지 버퍼(PB1)를 설명하도록 한다.
도 6을 참조하면, 페이지 버퍼(PB1)는 비트라인 선택부(131), 센싱부(132), 프리차지부(133), 래치부(134), 데이터 출력부(135)를 포함하여 구성될 수 있다.
비트라인 선택부(131)는 대응하는 비트라인(BL1)과 센싱부(132) 사이에 연결되며, 리드 동작시 대응하는 비트라인(BL1)과 센싱부(132)를 전기적으로 연결한다.
센싱부(132)는 비트라인 선택부(131)와 감지 노드(SO) 사이에 연결된다. 센싱부(132)는 리드 동작시 비트라인 선택부(131)를 통해 연결된 비트라인(BL1)과 감지 노드(SO)를 연결하고, 비트라인(BL1)의 전류량에 기초하여 감지 노드(SO)를 이벨류에이션(evaluation)시킨다. 예를 들어, 센싱부(132)는 비트라인(BL1)의 전류량에 기초하여 제1 레벨로 프리차지된 감지 노드(SO)의 전위를 제2 레벨로 하향시키되, 비트라인(BL1)의 전류량의 높을수록 제2 레벨로 하향되는 시간이 감소한다. 즉, 리드 동작 시 감지 노드(SO)는 비트라인(BL1)과 연결된 선택된 메모리 셀의 셀 커런트에 기초하여 제1 레벨에서 제2 레벨로 하향된다. 또한 감지 노드(SO)는 선택된 메모리 셀의 셀 커런트 양이 클수록 제1 레벨에서 제2 레벨까지 하향되는 시간이 짧아지고, 셀 커런트 양이 작을수록 제1 레벨에서 제2 레벨까지 하향되는 시간이 길어진다.
프리차지부(133)는 감지 노드(SO)와 연결되며, 리드 동작 시 센싱부(132) 및 비트라인 선택부(131)를 통해 비트라인(BL1)을 설정 레벨로 프리차지하고, 감지 노드(SO)를 제1 레벨로 프리차지한다.
래치부(134)는 감지 노드(SO)와 연결되며, 일정 시간마다 감지 노드(SO)의 전위 레벨을 센싱하여 데이터를 래치한다.
데이터 출력부(135)는 래치부(134)의 출력단들(Q<m;1>)과 페이지 버퍼(PB1)의 출력단인 비트아웃 라인(BITOUT) 사이에 연결되며, 래치부(134)에 래치된 데이터를 전송받아 비트아웃 라인(BITOUT)으로 출력한다.
도 7은 소거 상태 및 복수의 프로그램 상태들과 리드 전압을 설명하기 위한 문턱 전압 분포도이다.
도 8은 소거 상태 및 복수의 프로그램 상태들의 셀 커런트를 설명하기 위한 그래프이다.
본 발명의 실시 예에서는 도 5에 도시된 복수의 메모리 셀들(F1 내지 Fn)이 MLC인 경우를 일예로 설명한다.
도 7 및 도 8을 참조하면, 도 5에 도시된 복수의 메모리 셀들(F1 내지 Fn)은 소거 상태(E) 및 복수의 프로그램 상태들(PV1 내지 PV3)로 프로그램된다. 소거 상태(E) 및 복수의 프로그램 상태들(PV1 내지 PV3)은 서로 상이한 문턱 전압 분포를 가지며, 도 7과 같이 프로그램 상태(PV1)의 문턱 전압 분포는 소거 상태(E)의 문턱 전압보다 높고, 프로그램 상태(PV2)의 문턱 전압 분포는 프로그램 상태(PV1)의 문턱 전압보다 높다. 또한, 프로그램 상태(PV3)의 문턱 전압 분포는 프로그램 상태(PV2)의 문턱 전압보다 높다.
리드 동작 시 복수의 메모리 셀들(F1 내지 Fn)의 워드라인에 리드 전압(Vread)이 인가될 경우, 소거 상태(E) 및 프로그램 상태(PV1, PV2)에 대응하는 메모리 셀들은 턴온되고 프로그램 상태(PV3)에 대응하는 메모리 셀들은 턴오프된다. 이때, 도 8과 같이 복수의 메모리 셀들(F1 내지 Fn)은 워드라인에 리드 전압(Vread)이 인가될 경우, 대응하는 소거 상태(E) 및 복수의 프로그램 상태들(PV1 내지 PV3)에 따라 셀 커런트 량이 변화된다. 예를 들어, 소거 상태(E)에 대응하는 메모리 셀들의 셀 커런트가 가장 크고, 프로그램 상태(PV3)에 대응하는 메모리 셀들의 셀 커런트가 가장 작다. 또한, 프로그램 상태(PV1)에 대응하는 메모리 셀들의 셀 커런트는 소거 상태(E)에 대응하는 메모리 셀들의 셀 커런트 보다 작고 프로그램 상태(PV2)에 대응하는 메모리 셀들의 셀 커런트보다 크다. 프로그램 상태(PV2)에 대응하는 메모리 셀들의 셀 커런트는 프로그램 상태(PV1)에 대응하는 메모리 셀들의 셀 커런트 보다 작고 프로그램 상태(PV3)에 대응하는 메모리 셀들의 셀 커런트보다 크다.
상술한 바와 같이 소거 상태(E) 및 복수의 프로그램 상태들(PV1 내지 PV3)로 프로그램된 복수의 메모리 셀들(F1 내지 Fn)은 워드라인에 동일한 리드 전압(Vread)이 인가될 경우, 프로그램된 소거 상태(E) 및 복수의 프로그램 상태들(PV1 내지 PV3)에 따라 셀 커런트가 상이하다. 이에 따라, 리드 동작 시 선택된 메모리 셀들과 연결된 비트라인들과 페이지 버퍼 내의 감지 노드를 전기적으로 연결하면, 선택된 메모리 셀들의 셀 커런트에 기초하여 제1 레벨로 프리차지된 감지 노드의 전위가 제2 레벨까지 하향되는 시간이 변화된다. 예를 들어 셀 커런트가 클수록 감지 노드의 전위가 제1 레벨에서 제2 레벨까지 하향되는 시간이 짧아지고, 셀 커런트가 작을수록 감지 노드의 전위가 제1 레벨에서 제2 레벨까지 하향되는 시간이 길어진다.
도 9는 도 6의 래치부의 제1 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 래치부(134)는 복수의 래치단(134A 내지 134D)를 포함하여 구성될 수 있다. 래치부(134)에 포함되는 복수의 래치단(134A 내지 134D)들의 개수는 도 2의 메모리 셀 어레이(110)에 포함된 메모리 셀들에 저장 가능한 데이터 비트 수에 따라 조절할 수 있다. 예를 들어 메모리 셀들이 MLC일 경우 래치부(134)는 3개의 래치단을 포함하고, 메모리 셀들이 TLC일 경우 래치부(134)는 7개의 래치단을 포함할 수 있다. 또한, 메모리 셀들이 QLC일 경우 래치부(134)는 15개의 래치단을 포함할 수 있다.
래치단(134A)은 제1 트랜지스터(T1), 제1 인버터(IV1), 제2 인버터(IV2), 및 제2 트랜지스터(T2)를 포함하여 구성될 수 있다.
제1 트랜지스터(T1)는 감지 노드(SO)와 제1 노드(ND1) 사이에 연결되며, 제1 래치 신호(PLS1)에 응답하여 턴온 또는 턴오프된다. 제1 인버터(IV1) 및 제2 인버터(IV2)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 역방향 병렬 연결된다. 즉, 제1 인버터(IV1) 및 제2 인버터(IV2)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 래치로 구성된다. 제2 트랜지스터(T2)는 제2 노드(ND2)와 출력단(Q<1>) 사이에 연결되며, 데이터 출력 신호(DO)에 응답하여 턴온 또는 턴오프된다.
제1 트랜지스터(T1)는 제1 래치 신호(PLS1)에 응답하여 감지 노드(SO)의 전위에 대응하는 제1 데이터(D1)를 제1 노드(ND1)로 전송한다. 제1 인버터(IV1) 및 제 인버터(IV2)는 제1 데이터(D1)를 수신하여 래치하고, 제1 데이터(D1)를 반전시켜 제2 트랜지스터(T2)로 전송한다. 제2 트랜지스터(T2)는 데이터 출력 신호(DO)에 응답하여 반전된 제1 데이터를 출력단(Q<1>)으로 출력한다.
예를 들어, 감지 노드(SO)가 프리차지 레벨인 제1 레벨일 경우 제1 트랜지스터(T1)는 제1 래치 신호(PLS1)에 응답하여 제1 레벨의 전위를 갖는 제1 데이터(D1)를 제1 노드(ND1)로 전송한다. 제1 인버터(IV1) 및 제 인버터(IV2)는 제1 레벨의 전위를 갖는 제1 데이터(D1)를 수신하여 제1 노드(ND1)는 로직 하이 레벨로 제어하고 제2 노드(ND2)는 로직 로우 레벨로 제어한다. 제2 트랜지스터(T2)는 데이터 출력 신호(DO)에 응답하여 로직 로우 레벨의 반전된 제1 데이터를 출력단(Q<1>)으로 출력한다.
예를 들어, 감지 노드(SO)가 제2 레벨로 디스차지된 경우 제1 트랜지스터(T1)는 제1 래치 신호(PLS1)에 응답하여 제2 레벨의 전위를 갖는 제1 데이터(D1)를 제1 노드(ND1)로 전송한다. 제1 인버터(IV1) 및 제 인버터(IV2)는 제2 레벨의 전위를 갖는 제1 데이터(D1)를 수신하여 제1 노드(ND1)는 로직 로우 레벨로 제어하고 제2 노드(ND2)는 로직 하이 레벨로 제어한다. 제2 트랜지스터(T2)는 데이터 출력 신호(DO)에 응답하여 로직 하이 레벨의 반전된 제1 데이터를 출력단(Q<1>)으로 출력한다.
래치단(134B)은 제3 트랜지스터(T3), 제3 인버터(IV3), 제4 인버터(IV4), 및 제4 트랜지스터(T4)를 포함하여 구성될 수 있다.
제3 트랜지스터(T3)는 감지 노드(SO)와 제3 노드(ND3) 사이에 연결되며, 제2 래치 신호(PLS2)에 응답하여 턴온 또는 턴오프된다. 제3 인버터(IV3) 및 제4 인버터(IV4)는 제3 노드(ND3)와 제4 노드(ND4) 사이에 역방향 병렬 연결된다. 즉, 제3 인버터(IV3) 및 제4 인버터(IV4)는 제3 노드(ND3)와 제4 노드(ND4) 사이에 래치로 구성된다. 제4 트랜지스터(T4)는 제4 노드(ND4)와 출력단(Q<2>) 사이에 연결되며, 데이터 출력 신호(DO)에 응답하여 턴온 또는 턴오프된다.
래치단(134B)의 동작은 래치단(134A)와 유사하므로, 이에 대한 자세한 설명은 생략하도록 한다.
래치단(134C)은 제5 트랜지스터(T5), 제5 인버터(IV5), 제6 인버터(IV6), 및 제6 트랜지스터(T6)를 포함하여 구성될 수 있다.
제5 트랜지스터(T5)는 감지 노드(SO)와 제5 노드(ND5) 사이에 연결되며, 제3 래치 신호(PLS3)에 응답하여 턴온 또는 턴오프된다. 제5 인버터(IV5) 및 제6 인버터(IV6)는 제5 노드(ND5)와 제6 노드(ND6) 사이에 역방향 병렬 연결된다. 즉, 제5 인버터(IV5) 및 제6 인버터(IV6)는 제5 노드(ND5)와 제6 노드(ND6) 사이에 래치로 구성된다. 제6 트랜지스터(T6)는 제6 노드(ND6)와 출력단(Q<3>) 사이에 연결되며, 데이터 출력 신호(DO)에 응답하여 턴온 또는 턴오프된다.
래치단(134C)의 동작은 래치단(134A)와 유사하므로, 이에 대한 자세한 설명은 생략하도록 한다.
래치단(134D)은 제7 트랜지스터(T7), 제7 인버터(IV7), 제8 인버터(IV8), 및 제8 트랜지스터(T8)를 포함하여 구성될 수 있다.
제7 트랜지스터(T7)는 감지 노드(SO)와 제7 노드(ND7) 사이에 연결되며, 제m 래치 신호(PLSm)에 응답하여 턴온 또는 턴오프된다. 제7 인버터(IV7) 및 제8 인버터(IV8)는 제7 노드(ND7)와 제8 노드(ND8) 사이에 역방향 병렬 연결된다. 즉, 제7 인버터(IV7) 및 제8 인버터(IV8)는 제7 노드(ND7)와 제8 노드(ND8) 사이에 래치로 구성된다. 제8 트랜지스터(T8)는 제8 노드(ND8)와 출력단(Q<m>) 사이에 연결되며, 데이터 출력 신호(DO)에 응답하여 턴온 또는 턴오프된다.
래치단(134D)의 동작은 래치단(134A)와 유사하므로, 이에 대한 자세한 설명은 생략하도록 한다.
도 10은 제어신호 생성부의 제1 실시 예를 설명하기 위한 도면이다.
제어신호 생성부(141)는 일정한 주기로 토글되는 클럭 신호(CLK)에 응답하여 제1 내지 제m 래치 신호들(PLS1 내지 PLSm)을 생성하여 출력한다. 제1 내지 제m 래치 신호들(PLS1 내지 PLSm) 각각은 일정 시간 동안 활성화되는 활성화 구간을 가진다. 제1 내지 제m 래치 신호들(PLS1 내지 PLSm)은 순차적으로 활성화된다.
제어신호 생성부(141)는 클럭 신호(CLK)에 응답하여 제1 내지 제m 래치 신호들(PLS1 내지 PLSm) 중 마지막으로 활성화되는 래치 신호, 즉, 제m 래치 신호(PLSm)가 활성화된 후 일정시간 동안 활성화되는 데이터 출력 신호(DO)를 생성하여 출력할 수 있다.
제어신호 생성부(141)는 도 2의 제어 로직(140)에 포함되어 구성될 수 있다.
도 11은 도 9에 도시된 래치부의 동작을 설명하기 위한 신호들의 파형도이다.
도 12는 도 9에 도시된 래치부에서 출력되는 데이터 값을 설명하기 위한 도면이다.
도 2 내지 도 12를 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 선택된 하나의 워드라인에 연결된 메모리 셀들은 소거 상태(E) 및 복수의 프로그램 상태(PV1 내지 PV3)로 프로그램되는 MLC이고, 도 9의 래치부(134)는 3개의 래치단(예를 들어 134A, 134B, 134C)을 포함하는 것을 일예로 설명하도록 한다.
리드 동작 시, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)의 제어에 따라 하나의 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 어드레스 디코더(120)로 출력한다. 어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 리드 전압(Vread)을 선택된 메모리 블록(예를 들어 BLK1)의 선택된 워드라인(예를 들어 WL1)에 인가한다. 어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 패스 전압(Vpass)을 선택된 메모리 블록(예를 들어 BLK1)의 비선택된 워드라인들(예를 들어 WL2~WLn)에 인가한다.
전압 생성 회로(150)에서 생성되는 리드 전압(Vread)은 도 7과 같이 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3) 중 상대적으로 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)의 문턱 전압보다 낮고, 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)와 인접한 프로그램 상태(PV2)의 문턱 전압보다 높을 수 있다. 예를 들어, 리드 전압(Vread)은 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3) 중 상대적으로 가장 문턱 전압 분포가 높은 두 개의 프로그램 상태들(PV2 및 PV3)의 중간 전압 값일 수 있다. 좀 더 상세하게는 리드 전압(Vread)은 프로그램 상태(PV2)에 대응하는 메모리 셀들 중 가장 많은 메모리 셀들이 갖는 문턱 전압 값과 프로그램 상태(PV3)에 대응하는 메모리 셀들 중 가장 많은 메모리 셀들이 갖는 문턱 전압 값의 중간 전압 값일 수 있다.
다른 실시 예로써, 리드 전압(Vread)은 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3) 중 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)의 문턱 전압보다 높은 전압일 수 있다.
읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 선택된 워드라인(WL1)에 연결된 메모리 셀들(F1)의 프로그램 상태를 센싱한다.
복수의 페이지 버퍼들(PB1~PBm)은 서로 유사한 방식으로 센싱 동작을 수행하므로, 페이지 버퍼(PB1)가 대응하는 비트라인(BL1)에 연결된 메모리 셀의 프로그램 상태를 센싱하는 동작을 일예로 설명하면 다음과 같다.
프리차지부(133)는 센싱부(132) 및 비트라인 선택부(131)를 통해 비트라인(BL1)을 프리차지레벨로 프리차지한다. 또한, 프리차지부(133)는 감지 노드(SO)를 제1 레벨(VH)로 프리차지한다.
선택된 워드라인(WL1)에 리드 전압(Vread)이 인가되면, 비트라인(BL1)과 연결된 메모리 셀(F1)의 프로그램 상태에 따라 비트라인(BL1)을 흐르는 셀 커런트가 발생한다. 예를 들어, 메모리 셀(F1)이 소거 상태(E)일 경우 셀 커런트가 가장 크고, 메모리 셀(F1)이 프로그램 상태(PV3)일 경우 셀 커런트가 가장 작을 수 있다.
비트라인 선택부(131) 및 센싱부(132)는 비트라인(BL1)과 감지 노드(SO)를 전기적으로 연결하고, 메모리 셀(F1)의 셀 커런트에 기초하여 감지 노드(SO)를 이벨류에이션시킨다. 즉, 메모리 셀(F1)의 프로그램 상태에 대응하는 셀 커런트가 비트라인(BL1)에 흐르게 된다. 비트라인(BL1)과 연결된 감지 노드(SO)는 셀 커런트에 기초하여 제1 레벨(VH)에서 제2 레벨(VL)로 하향하되, 셀 커런트의 크기에 따라 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간이 조절된다. 결과적으로, 메모리 셀의 프로그램 상태에 따라 감지 노드(SO)의 전위가 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간이 조절된다.
예를 들어, 선택된 메모리 셀(F1)이 문턱 전압 분포가 가장 낮은 소거 상태(E)인 경우, 비트라인(BL1)의 셀 커런트는 가장 크며, 감지 노드(SO)의 전위가 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간이 가장 짧다. 예를 들어 선택된 메모리 셀(F1)이 소거 상태(E)인 경우, 감지 노드(SO)의 전위는 제1 구간 내에서 제2 레벨(VL)로 디스차지된다.
예를 들어, 선택된 메모리 셀(F1)이 문턱 전압 분포가 소거 상태(E) 보다 높은 프로그램 상태(PV1)인 경우, 비트라인(BL1)의 셀 커런트는 소거 상태(E)에 대응하는 셀 커런트보다 작으며, 감지 노드(SO)의 전위가 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간은 소거 상태(E)에 대응되는 시간보다 길다. 예를 들어 선택된 메모리 셀(F1)이 프로그램 상태(P1)인 경우, 감지 노드(SO)의 전위는 제2 구간 내에서 제2 레벨(VL)로 디스차지된다.
예를 들어, 선택된 메모리 셀(F1)이 문턱 전압 분포가 프로그램 상태(PV1) 보다 높은 프로그램 상태(PV2)인 경우, 비트라인(BL1)의 셀 커런트는 프로그램 상태(PV1)에 대응하는 셀 커런트보다 작으며, 감지 노드(SO)의 전위가 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간은 프로그램 상태(PV1)에 대응되는 시간보다 길다. 예를 들어 선택된 메모리 셀(F1)이 프로그램 상태(P2)인 경우, 감지 노드(SO)의 전위는 제3 구간 내에서 제2 레벨(VL)로 디스차지된다.
예를 들어, 선택된 메모리 셀(F1)이 문턱 전압 분포가 가장 높은 프로그램 상태(PV3)일 경우, 비트라인(BL1)의 셀 커런트는 가장 작다.
제어신호 생성부(141)는 일정한 주기로 토글되는 클럭 신호(CLK)에 응답하여 제1 내지 제3 래치 신호들(PLS1 내지 PLS3)을 생성하여 출력한다. 제1 내지 제3 래치 신호들(PLS1 내지 PLS3) 각각은 일정시간 동안 활성화되는 활성화 구간을 가진다. 제1 내지 제3 래치 신호들(PLS1 내지 PLS3)은 순차적으로 활성화된다.
예를 들어, 제1 래치 신호(PLS1)는 소거 상태(E)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점부터 프로그램 상태(PV1)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향되기 이전의 시점 내에서 일정 시간 활성화된다. 예를 들어, 제1 래치 신호(PLS1)는 제1 구간 내에서 일정 시간 활성화된다.
예를 들어, 제2 래치 신호(PLS2)는 프로그램 상태(PV1)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점부터 프로그램 상태(PV2)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향되기 이전의 시점 내에서 일정 시간 활성화된다. 예를 들어, 제2 래치 신호(PLS2)는 제2 구간 내에서 일정 시간 활성화된다.
예를 들어, 제3 래치 신호(PLS3)는 프로그램 상태(PV2)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점 후에 일정 시간 활성화된다. 예를 들어, 제3 래치 신호(PLS3)는 제3 구간 내에서 일정 시간 활성화된다.
래치부(134)의 복수의 래치단(134A 내지 134C) 각각은 대응하는 제1 내지 제3 래치 신호들(PLS1 내지 PLS3)에 응답하여 데이터를 순차적으로 래치한다.
예를 들어, 래치단(134A)은 제1 래치 신호(PLS1)에 응답하여 소거 상태(E)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점부터 프로그램 상태(PV1)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향되기 이전의 시점 내에서 감지 노드(SO)의 전위에 대응하는 제1 데이터(D1)를 래치한다. 즉, 래치단(134A)은 제1 구간 내에서 감지 노드(SO)의 전위에 대응하는 제1 데이터(D1)를 래치한다.
예를 들어, 래치단(134B)은 제2 래치 신호(PLS2)에 응답하여 프로그램 상태(PV1)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점부터 프로그램 상태(PV2)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향되기 이전의 시점 내에서 감지 노드(SO)의 전위에 대응하는 제2 데이터(D2)를 래치한다. 즉, 래치단(134B)은 제2 구간 내에서 감지 노드(SO)의 전위에 대응하는 제2 데이터(D2)를 래치한다.
예를 들어, 래치단(134C)은 제3 래치 신호(PLS3)에 응답하여 프로그램 상태(PV2)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점 이 후에 감지 노드(SO)의 전위에 대응하는 제3 데이터(D3)를 래치한다. 즉, 래치단(134C)은 제3 구간 내에서 감지 노드(SO)의 전위에 대응하는 제3 데이터(D3)를 래치한다.
래치부(134)의 복수의 래치단(134A 내지 134C) 각각은 데이터 출력 신호(DO)에 응답하여 래치된 데이터를 출력단(Q<3;1>)로 출력한다.
예를 들어, 비트라인(BL1)에 연결된 선택된 메모리 셀(F1)이 소거 상태(E)일 경우, 제1 구간 내지 제3 구간에서 감지 노드(SO)는 제2 레벨(VL)로 하향된 상태이며, 이에 따라 복수의 래치단(134A, 134B, 134C)들은 로직 로우 레벨의 제1 내지 제3 데이터(D1 내지 D3)를 래치하고, 로직 하이 레벨로 반전된 제1 내지 제3 데이터를 출력단들(Q<3;1>)로 출력한다. 즉, 출력단들(Q<3;1>) 각각은 로직 하이 레벨에 대응하는 "1" 데이터를 출력한다.
예를 들어, 비트라인(BL1)에 연결된 선택된 메모리 셀(F1)이 프로그램 상태(PV1)일 경우, 제1 구간에서 감지 노드(SO)는 제2 레벨(VL)에 도달하지 못한 상태이고, 제2 및 제3 구간에서 감지 노드(SO)는 제2 레벨(VL)로 하향된 상태이다. 이에 따라 래치단(134A)은 로직 하이 레벨의 제1 데이터(D1)를 래치하고, 래치단들(134B, 134C)은 로직 로우 레벨의 제2 및 제3 데이터(D2, D3)를 래치한다. 이에 따라, 출력단(Q<1>)은 로직 로우 레벨에 대응하는 "0" 데이터를 출력하고, 출력단들(Q<2> 및 Q<3>)은 로직 하이 레벨에 대응하는 "1" 데이터를 출력한다.
예를 들어, 비트라인(BL1)에 연결된 선택된 메모리 셀(F1)이 프로그램 상태(PV2)일 경우, 제1 구간 및 제2 구간에서 감지 노드(SO)는 제2 레벨(VL)에 도달하지 못한 상태이고, 제3 구간에서 감지 노드(SO)는 제2 레벨(VL)로 하향된 상태이다. 이에 따라 래치단들(134A 및 134B) 각각은 로직 하이 레벨의 제1 데이터(D1) 및 제2 데이터(D2)를 래치하고, 래치단(134C)은 로직 로우 레벨의 제3 데이터(D3)를 래치한다. 이에 따라, 출력단들(Q<1>, Q<2>) 각각은 로직 로우 레벨에 대응하는 "0" 데이터를 출력하고, 출력단(Q<3>)은 로직 하이 레벨에 대응하는 "1" 데이터를 출력한다.
예를 들어, 비트라인(BL1)에 연결된 선택된 메모리 셀(F1)이 프로그램 상태(PV3)일 경우, 제1 구간 내지 제3 구간에서 감지 노드(SO)는 제2 레벨(VL)로 하향되지 못한 상태이며, 이에 따라 복수의 래치단(134A, 134B, 134C)들은 로직 하이 레벨의 제1 내지 제3 데이터(D1 내지 D3)를 래치하고, 로직 로우 레벨로 반전된 제1 내지 제3 데이터를 출력단들(Q<3;1>)로 출력한다. 즉, 출력단들(Q<3;1>) 각각은 로직 로우 레벨에 대응하는 "0" 데이터를 출력한다.
데이터 출력부(135)는 출력단들(Q<3;1>)으로부터 데이터를 수신하고, 수신된 데이터에 기초하여 MSB 데이터 및 LSB 데이터를 비트 리드 데이터(DATA)로 하여 비트아웃 라인(BITOUT)으로 출력한다.
상술한 바와 같이 본 발명의 실시 예에 따르면, 복수의 데이터 비트가 저장된 메모리 셀들의 리드 동작 시 하나의 리드 전압이 워드라인에 인가된 상태에서 감지 노드(SO)가 제2 레벨까지 하향되는 시점을 센싱하여 메모리 셀들의 프로그램 상태를 센싱할 수 있다. 이에 따라 리드 동작의 동작 속도를 개선할 수 있으며, 복수의 리드 전압 대신 하나의 리드 전압만을 사용함으로써 리드 전압을 생성하는 회로의 면적을 감소시킬 수 있다.
상술한 실시 예에서는 선택된 워드라인에 인가되는 리드 전압(Vread)이 도 7과 같이 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3) 중 상대적으로 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)의 문턱 전압보다 낮고, 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)와 인접한 프로그램 상태(PV2)의 문턱 전압보다 높은 전압인 실시 예를 설명하였다.
다른 실시 예로써, 리드 전압(Vread)은 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3) 중 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)의 문턱 전압보다 높은 전압일 수 있다. 다른 실시 예에 따른 리드 동작 시, 선택된 워드라인에 프로그램 상태(PV3)의 문턱 전압보다 높은 리드 전압(Vread)이 인가되면, 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3)로 프로그램된 메모리 셀들에 대응하는 비트라인들은 서로 상이한 셀 커런트량을 가진다. 이에 따라, 메모리 셀의 프로그램 상태에 따라 감지 노드(SO)의 전위 레벨이 제1 레벨에서 제2 레벨까지 하향되는 시간이 변화된다. 래치부(134)는 설정된 복수의 시점에서 감지 노드(SO)의 전위 레벨에 대응하는 데이터를 래치하여 메모리 셀의 프로그램 상태를 센싱할 수 있다.
도 13은 도 6의 래치부의 제2 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 래치부(134)는 복수의 래치단(134E 내지 134H)를 포함하여 구성될 수 있다. 래치부(134)에 포함되는 복수의 래치단(134E 내지 134H)들의 개수는 도 2의 메모리 셀 어레이(110)에 포함된 메모리 셀들에 저장 가능한 데이터 비트 수에 따라 조절할 수 있다. 예를 들어 메모리 셀들이 MLC일 경우 래치부(134)는 3개의 래치단을 포함하고, 메모리 셀들이 TLC일 경우 래치부(134)는 7개의 래치단을 포함할 수 있다. 또한, 메모리 셀들이 QLC일 경우 래치부(134)는 15개의 래치단을 포함할 수 있다.
복수의 래치단들(134E 내지 134H) 각각은 D 플립 플랍으로 구성될 수 있다.
래치단(134E)은 토글하는 래치 신호(PLS)의 라이징 엣지에 응답하여 감지 노드(SO)의 전위 레벨에 대응하는 데이터를 래치하고, 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<1>)으로 출력한다.
래치단(134F)은 토글하는 래치 신호(PLS)의 라이징 엣지에 응답하여 출력단(Q<1>)으로부터 수신되는 데이터를 래치하고, 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<2>)으로 출력한다.
래치단(134G)은 토글하는 래치 신호(PLS)의 라이징 엣지에 응답하여 출력단(Q<2>)으로부터 수신되는 데이터를 래치하고, 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<3>)으로 출력한다.
래치단(134H)은 토글하는 래치 신호(PLS)의 라이징 엣지에 응답하여 출력단(Q<m-1>)으로부터 수신되는 데이터를 래치하고, 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<m>)으로 출력한다.
예를 들어, 래치단(134E)은 래치 신호(PLS)의 첫 번째 라이징 엣지에 응답하여 감지 노드(SO)의 전위에 대응하는 데이터를 래치하고, 래치 신호(PLS)의 첫 번째 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<1>)으로 출력한다.
래치단(134E)은 래치 신호(PLS)의 두 번째 라이징 엣지에 응답하여 감지 노드(SO)의 전위에 대응하는 새로운 데이터를 래치하고, 래치단(134F)은 래치 신호(PLS)의 두 번째 라이징 엣지에 응답하여 출력단(Q<1>)으로부터 수신되는 데이터를 래치한다. 즉, 래치단(134F)은 두 번째 라이징 엣지에 응답하여 래치단(134E)으로부터 출력된 데이터를 래치한다. 래치단(134E)은 래치 신호(PLS)의 두 번째 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<1>)으로 출력하고, 래치단(134F)은 래치 신호(PLS)의 두 번째 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<2>)으로 출력한다.
래치단(134E)은 래치 신호(PLS)의 세 번째 라이징 엣지에 응답하여 감지 노드(SO)의 전위에 대응하는 새로운 데이터를 래치하고, 래치단(134F)은 래치 신호(PLS)의 세 번째 라이징 엣지에 응답하여 출력단(Q<1>)으로부터 수신되는 데이터를 래치하고, 래치단(134G)은 래치 신호(PLS)의 세 번째 라이징 엣지에 응답하여 출력단(Q<2>)으로부터 수신되는 데이터를 래치한다. 래치단(134E)은 래치 신호(PLS)의 세 번째 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<1>)으로 출력하고, 래치단(134F)은 래치 신호(PLS)의 세 번째 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<2>)으로 출력하고, 래치단(134G)은 래치 신호(PLS)의 세 번째 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<3>)으로 출력한다.
상술한 바와 같이 래치부(134)의 복수의 래치단(134E 내지 134H)은 래치 신호(PLS)가 토글 할 때마다 감지 노드(SO)의 전위에 대응하는 데이터를 래치하고, 래치 신호(PLS)의 이전 토글 시 래치된 데이터를 다음 래치단으로 전송시킨다.
도 14는 제어신호 생성부의 제2 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 제어신호 생성부(142)는 토글되는 클럭 신호(CLK)에 응답하여 복수 회 토글되는 래치 신호(PLS)를 생성하여 출력한다. 제어신호 생성부(142)는 도 2의 제어 로직(140)에 포함되어 구성될 수 있다.
래치 신호(PLS)가 로우 레벨에서 하이 레벨로 천이되는 라이징 에지들의 타이밍 및 하이 레벨에서 로우 레벨로 천이되는 폴링 에지들의 타이밍은 소거 상태 및 복수의 프로그램 상태들 각각에 대응하는 셀 커런트 양에 기초하여 설정될 수 있다.
도 15는 도 13에 도시된 래치부의 동작을 설명하기 위한 신호들의 파형도이다.
도 16은 도 14에 도시된 래치부에서 출력되는 데이터 값을 설명하기 위한 도면이다.
도 2 내지 도 8, 도 13 내지 도 16을 참조하여 본 발명의 실시 예에 따른 반도체 메모리 장치의 리드 동작을 설명하면 다음과 같다.
본 발명의 실시 예에서는 선택된 하나의 워드라인에 연결된 메모리 셀들은 소거 상태(E) 및 복수의 프로그램 상태(PV1 내지 PV3)로 프로그램되는 MLC이고, 도 13의 래치부(134)는 3개의 래치단(예를 들어 134E, 134F, 134G)를 포함하는 것을 일예로 설명하도록 한다.
리드 동작 시, 전압 생성 회로(150)는 제어 로직(140)에서 출력되는 전압 생성 회로 제어 신호들(VG_signals)의 제어에 따라 하나의 리드 전압(Vread) 및 패스 전압(Vpass)을 생성하여 어드레스 디코더(120)로 출력한다. 어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 리드 전압(Vread)을 선택된 메모리 블록(예를 들어 BLK1)의 선택된 워드라인(예를 들어 WL1)에 인가한다. 어드레스 디코더(120)는 전압 생성 회로(150)에서 생성된 패스 전압(Vpass)을 선택된 메모리 블록(예를 들어 BLK1)의 비선택된 워드라인들(예를 들어 WL2~WLn)에 인가한다.
전압 생성 회로(150)에서 생성되는 리드 전압(Vread)은 도 7과 같이 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3) 중 상대적으로 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)의 문턱 전압보다 낮고, 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)와 인접한 프로그램 상태(PV2)의 문턱 전압보다 높을 수 있다. 예를 들어, 리드 전압(Vread)은 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3) 중 상대적으로 가장 문턱 전압 분포가 높은 두 개의 프로그램 상태들(PV2 및 PV3)의 중간 전압 값일 수 있다. 좀 더 상세하게는 리드 전압(Vread)은 프로그램 상태(PV2)에 대응하는 메모리 셀들 중 가장 많은 메모리 셀들이 갖는 문턱 전압 값과 프로그램 상태(PV3)에 대응하는 메모리 셀들 중 가장 많은 메모리 셀들이 갖는 문턱 전압 값의 중간 전압 값일 수 있다.
다른 실시 예로써, 리드 전압(Vread)은 소거 상태(E) 및 다수의 프로그램 상태들(PV1 내지 PV3) 중 가장 문턱 전압 분포가 높은 프로그램 상태(PV3)의 문턱 전압보다 높은 전압일 수 있다.
읽기 및 쓰기 회로(130)의 복수의 페이지 버퍼들(PB1~PBm)은 비트라인들(BL1 내지 BLm)을 통해 선택된 워드라인(WL1)에 연결된 메모리 셀들(F1)의 프로그램 상태를 센싱한다.
복수의 페이지 버퍼들(PB1~PBm)은 서로 유사한 방식으로 센싱 동작을 수행하므로, 페이지 버퍼(PB1)가 대응하는 비트라인(BL1)에 연결된 메모리 셀의 프로그램 상태를 센싱하는 동작을 일예로 설명하면 다음과 같다.
프리차지부(133)는 센싱부(132) 및 비트라인 선택부(131)를 통해 비트라인(BL1)을 프리차지레벨로 프리차지한다. 또한, 프리차지부(133)는 감지 노드(SO)를 제1 레벨(VH)로 프리차지한다.
선택된 워드라인(WL1)에 리드 전압(Vread)이 인가되면, 비트라인(BL1)과 연결된 메모리 셀(F1)의 프로그램 상태에 따라 비트라인(BL1)을 흐르는 셀 커런트가 발생한다. 예를 들어, 메모리 셀(F1)이 소거 상태(E)일 경우 셀 커런트가 가장 크고, 메모리 셀(F1)이 프로그램 상태(PV3)일 경우 셀 커런트가 가장 작을 수 있다.
비트라인 선택부(131) 및 센싱부(132)는 비트라인(BL1)과 감지 노드(SO)를 전기적으로 연결하고, 메모리 셀(F1)의 셀 커런트에 기초하여 감지 노드(SO)를 이벨류에이션시킨다. 즉, 메모리 셀(F1)의 프로그램 상태에 대응하는 셀 커런트가 비트라인(BL1)에 흐르게 된다. 비트라인(BL1)과 연결된 감지 노드(SO)는 셀 커런트에 기초하여 제1 레벨(VH)에서 제2 레벨(VL)로 하향하되, 셀 커런트의 크기에 따라 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간이 조절된다. 결과적으로, 메모리 셀의 프로그램 상태에 따라 감지 노드(SO)의 전위가 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간이 조절된다.
예를 들어, 선택된 메모리 셀(F1)이 문턱 전압 분포가 가장 낮은 소거 상태(E)인 경우, 비트라인(BL1)의 셀 커런트는 가장 크며, 감지 노드(SO)의 전위가 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간이 가장 짧다. 예를 들어 선택된 메모리 셀(F1)이 소거 상태(E)인 경우, 감지 노드(SO)의 전위는 제1 구간 내에서 제2 레벨(VL)로 디스차지된다.
예를 들어, 선택된 메모리 셀(F1)이 문턱 전압 분포가 소거 상태(E) 보다 높은 프로그램 상태(PV1)인 경우, 비트라인(BL1)의 셀 커런트는 소거 상태(E)에 대응되는 셀 커런트보다 작으며, 감지 노드(SO)의 전위가 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간은 소거 상태(E)에 대응되는 시간보다 길다. 예를 들어 선택된 메모리 셀(F1)이 프로그램 상태(P1)인 경우, 감지 노드(SO)의 전위는 제2 구간 내에서 제2 레벨(VL)로 디스차지된다.
예를 들어, 선택된 메모리 셀(F1)이 문턱 전압 분포가 프로그램 상태(PV1) 보다 높은 프로그램 상태(PV2)인 경우, 비트라인(BL1)의 셀 커런트는 프로그램 상태(PV1)에 대응되는 셀 커런트보다 작으며, 감지 노드(SO)의 전위가 제1 레벨(VH)에서 제2 레벨(VL)까지 하향되는 시간은 프로그램 상태(PV1)에 대응되는 시간보다 길다. 예를 들어 선택된 메모리 셀(F1)이 프로그램 상태(P2)인 경우, 감지 노드(SO)의 전위는 제3 구간 내에서 제2 레벨(VL)로 디스차지된다.
예를 들어, 선택된 메모리 셀(F1)이 문턱 전압 분포가 가장 높은 프로그램 상태(PV3)일 경우, 비트라인(BL1)의 셀 커런트는 가장 작다.
제어신호 생성부(142)는 일정한 주기로 토글되는 클럭 신호(CLK)에 응답하여 복수 회 토글하는 래치 신호(PLS)를 생성하여 출력한다.
예를 들어, 래치 신호(PLS)의 첫 번째 토글 구간은 소거 상태(E)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점부터 프로그램 상태(PV1)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향되기 이전의 시점인 제1 구간 내에 포함될 수 있다. 즉, 제1 구간 내에 래치 신호(PLS)의 첫 번째 라이징 에지 및 폴링 에지가 포함될 수 있다.
예를 들어, 래치 신호(PLS)의 두 번째 토글 구간은 프로그램 상태(PV1)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점부터 프로그램 상태(PV2)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향되기 이전의 시점인 제2 구간 내에 포함될 수 있다. 즉, 제2 구간 내에 래치 신호(PLS)의 두 번째 라이징 에지 및 폴링 에지가 포함될 수 있다.
예를 들어, 래치 신호(PLS)의 세 번째 토글 구간은 프로그램 상태(PV2)의 메모리 셀에 의해 감지 노드(SO)의 전위 레벨이 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점 후인 제3 구간 내에 포함될 수 있다. 즉, 제3 구간 내에 래치 신호(PLS)의 세 번째 라이징 에지 및 폴링 에지가 포함될 수 있다.
래치 신호(PLS)의 라이징 에지들 및 폴링 에지들의 타이밍은 소거 상태(E) 및 복수의 프로그램 상태들(PV1 내지 PV3) 각각에 대응하는 셀 커런트에 기초하여 설정될 수 있다. 좀 더 상세하게는 소거 상태 및 복수의 프로그램 상태들 각각에 대응하는 셀 커런트에 따라 도 6의 감지 노드가 프리차지 레벨인 제1 레벨(VH)에서 제2 레벨(VL)로 하향된 시점에 따라 래치 신호(PLS)의 라이징 에지들의 타이밍 및 폴링 에지들의 타이밍을 설정할 수 있다.
래치부(134)의 복수의 래치단(134E 내지 134G) 각각은 래치 신호(PLS)에 응답하여 데이터를 래치한다.
예를 들어, 래치 신호(PLS)가 첫 번째 토글하는 제1 구간에서, 래치단(134E)은 래치 신호(PLS)의 라이징 엣지에 응답하여 감지 노드(SO)의 전위에 대응하는 데이터를 래치한다. 일예로, 메모리 셀(F1)이 소거 상태(E)일 경우, 래치단(134E)은 제2 레벨(LV)로 하향된 감지 노드(SO)의 전위에 대응하는 "0" 데이터를 래치한다. 래치단(134E)은 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 "0" 데이터를 출력단(Q<1>)으로 출력한다. 일예로, 메모리 셀(F1)이 프로그램 상태들(PV1, PV2, PV3) 중 어느 하나일 경우, 래치단(134E)은 제2 레벨(LV)보다 높은 감지 노드(SO)의 전위에 대응하는 "1" 데이터를 래치한다. 래치단(134E)은 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 "1" 데이터를 출력단(Q<1>)으로 출력한다.
래치 신호(PLS)가 두 번째 토글하는 제2 구간에서, 래치단(134F)은 래치 신호(PLS)의 라이징 엣지에 응답하여 래치단(134E)에서 출력된 데이터를 수신하여 래치하고, 래치단(134E)은 감지 노드(SO)의 전위에 대응하는 데이터를 래치한다. 일예로, 메모리 셀(F1)이 소거 상태(E) 또는 프로그램 상태(PV1)일 경우, 래치단(134E)은 제2 레벨(LV)로 하향된 감지 노드(SO)의 전위에 대응하는 "0" 데이터를 래치한다. 일예로, 메모리 셀(F1)이 프로그램 상태들(PV2, PV3) 중 어느 하나일 경우, 래치단(134E)은 제2 레벨(LV)보다 높은 감지 노드(SO)의 전위에 대응하는 "1" 데이터를 래치한다.
래치단(134E)은 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<1>)으로 출력한다. 래치단(134F)은 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<2>)으로 출력한다.
래치 신호(PLS)가 세 번째 토글하는 제3 구간에서, 래치단(134G)은 래치 신호(PLS)의 라이징 엣지에 응답하여 래치단(134F)에서 출력된 데이터를 수신하여 래치하고, 래치단(134F)은 래치 신호(PLS)의 라이징 엣지에 응답하여 래치단(134E)에서 출력된 데이터를 수신하여 래치하고, 래치단(134E)은 감지 노드(SO)의 전위에 대응하는 데이터를 래치한다. 일예로, 메모리 셀(F1)이 소거 상태(E) 또는 프로그램 상태(PV1) 또는 프로그램 상태(PV2)일 경우, 래치단(134E)은 제2 레벨(LV)로 하향된 감지 노드(SO)의 전위에 대응하는 "0" 데이터를 래치한다. 일예로, 메모리 셀(F1)이 프로그램 상태(PV3)일 경우, 래치단(134E)은 제2 레벨(LV)보다 높은 감지 노드(SO)의 전위에 대응하는 "1" 데이터를 래치한다.
래치단(134E)은 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<1>)으로 출력한다. 래치단(134F)은 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<2>)으로 출력한다. 래치단(134G)은 래치 신호(PLS)의 폴링 엣지에 응답하여 래치된 데이터를 출력단(Q<3>)으로 출력한다.
데이터 출력부(135)는 출력단들(Q<3;1>)으로부터 데이터를 수신하고, 수신된 데이터에 기초하여 MSB 데이터 및 LSB 데이터를 비트 리드 데이터(DATA)로 하여 비트아웃 라인(BITOUT)으로 출력한다.
상술한 바와 같이 본 발명의 실시 예에 따르면, 복수의 데이터 비트가 저장된 메모리 셀들의 리드 동작 시 하나의 리드 전압이 워드라인에 인가된 상태에서 감지 노드(SO)가 제2 레벨까지 하향되는 시점을 센싱하여 메모리 셀들의 프로그램 상태를 센싱할 수 있다. 이에 따라 리드 동작의 동작 속도를 개선할 수 있으며, 복수의 리드 전압 대신 하나의 리드 전압만을 사용함으로써 리드 전압을 생성하는 회로의 면적을 감소시킬 수 있다.
도 17은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 18은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 19는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
도 20은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
100 : 반도체 메모리 장치
110 : 메모리 셀 어레이
120 : 어드레스 디코더
130 : 읽기 및 쓰기 회로
140 : 제어 로직
150 : 전압 생성 회로
131 : 비트라인 선택부
132 : 센싱부
133 : 프리차지부
134 : 래치부
135 : 데이터 출력부

Claims (20)

  1. 메모리 셀 어레이의 비트라인과 감지 노드를 연결하기 위한 비트라인 선택부;
    상기 감지 노드의 전위를 제1 레벨로 프리차지하기 위한 프리차지부; 및
    상기 감지 노드의 전위가 상기 제1 레벨에서 제2 레벨까지 하향되는 시간을 검출하여 데이터를 센싱하는 래치부를 포함하는 페이지 버퍼.
  2. 제 1 항에 있어서,
    상기 래치부의 복수의 출력단으로부터 출력되는 데이터들을 수신하여 외부로 출력하기 위한 데이터 출력부를 더 포함하는 페이지 버퍼.
  3. 제 1 항에 있어서,
    상기 래치부는 복수의 래치단들을 포함하며,
    상기 복수의 래치단들 각각은 순차적으로 활성화되는 복수의 래치 신호들 중 어느 하나에 응답하여 상기 감지 노드의 전위에 대응하는 데이터를 래치하는 페이지 버퍼.
  4. 제 3 항에 있어서,
    상기 복수의 래치단들 각각은
    상기 감지 노드와 제1 노드 사이에 연결되며 상기 복수의 래치 신호들 중 어느 하나에 응답하여 턴온되는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결된 래치; 및
    상기 제2 노드와 출력단 사이에 연결되며 데이터 출력 신호에 응답하여 턴온되는 제2 트랜지스터를 포함하는 페이지 버퍼.
  5. 제 1 항에 있어서,
    상기 래치부는 복수의 래치단들을 포함하며,
    상기 복수의 래치단들 각각은 복수 회 토글되는 래치 신호에 응답하여 상기 감지 노드의 전위에 대응하는 데이터를 래치하는 페이지 버퍼.
  6. 제 5 항에 있어서,
    상기 래치부는 상기 래치 신호의 라이징 엣지에 응답하여 상기 감지 노드의 전위에 대응하는 데이터를 래치하고, 상기 래치 신호의 폴링 엣지에 응답하여 상기 래치된 데이터를 제1 출력단으로 출력하는 제1 래치단;
    상기 래치 신호의 상기 라이징 엣지에 응답하여 상기 제1 출력단으로부터 수신되는 상기 데이터를 래치하고, 상기 폴링 엣지에 응답하여 상기 래치된 데이터를 제2 출력단으로 출력하는 제2 래치단; 및
    상기 래치 신호의 상기 라이징 엣지에 응답하여 상기 제2 출력단으로부터 수신되는 상기 데이터를 래치하고, 상기 폴링 엣지에 응답하여 상기 래치된 데이터를 제3 출력단으로 출력하는 제3 래치단을 포함하는 페이지 버퍼.
  7. 제 6 항에 있어서,
    상기 복수의 래치단들 각각은 D 플립 플랍으로 구성되는 페이지 버퍼.
  8. 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 다수의 메모리 셀들을 포함하는 메모리 블록;
    리드 동작 시 상기 메모리 블록의 워드라인들에 인가하기 위한 하나의 리드 전압을 생성하는 전압 생성 회로; 및
    상기 메모리 블록의 비트라인들과 연결되며, 상기 리드 동작 시 상기 메모리 셀들의 셀 커런트에 기초한 감지 노드의 전위 레벨을 일정 시간 단위로 센싱하여 데이터를 래치하는 읽기 및 쓰기 회로를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 리드 동작 시 상기 다수의 메모리 셀들은 상기 하나의 리드 전압이 인가된 상태에서 상기 소거 상태 및 상기 복수의 프로그램 상태들에 기초하여 상기 셀 커런트가 변화되는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 리드 전압은 상기 소거 상태 및 상기 복수의 프로그램 상태들 중 문턱 전압 분포가 가장 높은 프로그램 상태의 문턱 전압보다 낮은 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 리드 전압은 상기 소거 상태 및 상기 복수의 프로그램 상태들 중 상대적으로 가장 문턱 전압 분포가 높은 두 개의 프로그램 상태들의 중간 전압 값인 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 리드 전압은 상기 두 개의 프로그램 상태들 중 제1 프로그램 상태에 대응하는 메모리 셀들 중 가장 많은 메모리 셀들이 갖는 제1 문턱 전압 값과 상기 두 개의 프로그램 상태들 중 제2 프로그램 상태에 대응하는 메모리 셀들 중 가장 많은 메모리 셀들이 갖는 제2 문턱 전압 값의 중간 전압 값인 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 읽기 및 쓰기 회로는 상기 비트라인들 각각에 연결된 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들 각각은 상기 비트라인들 중 어느 하나와 상기 감지 노드를 연결하기 위한 비트라인 선택부;
    상기 감지 노드의 전위를 제1 레벨로 프리차지하기 위한 프리차지부; 및
    상기 감지 노드의 전위가 상기 제1 레벨에서 제2 레벨까지 하향되는 시간을 검출하여 상기 데이터를 래치하는 래치부를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 복수의 페이지 버퍼들 각각은 상기 래치부의 복수의 출력단으로부터 출력되는 데이터들을 수신하여 외부로 출력하기 위한 데이터 출력부를 더 포함하는 반도체 메모리 장치.
  15. 제 13 항에 있어서,
    상기 래치부는 복수의 래치단들을 포함하며,
    상기 복수의 래치단들 각각은 순차적으로 활성화되는 복수의 래치 신호들 중 어느 하나에 응답하여 상기 감지 노드의 전위에 대응하는 데이터를 래치하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 복수의 래치단들 각각은
    상기 감지 노드와 제1 노드 사이에 연결되며 상기 복수의 래치 신호들 중 어느 하나에 응답하여 턴온되는 제1 트랜지스터;
    상기 제1 노드와 제2 노드 사이에 연결된 래치; 및
    상기 제2 노드와 출력단 사이에 연결되며 데이터 출력 신호에 응답하여 턴온되는 제2 트랜지스터를 포함하는 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 래치부는 복수의 래치단들을 포함하며,
    상기 복수의 래치단들 각각은 복수 회 토글되는 래치 신호에 응답하여 상기 감지 노드의 전위에 대응하는 데이터를 래치하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 래치부는 상기 래치 신호의 라이징 엣지에 응답하여 상기 감지 노드의 전위에 대응하는 데이터를 래치하고, 상기 래치 신호의 폴링 엣지에 응답하여 상기 래치된 데이터를 제1 출력단으로 출력하는 제1 래치단;
    상기 래치 신호의 상기 라이징 엣지에 응답하여 상기 제1 출력단으로부터 수신되는 상기 데이터를 래치하고, 상기 폴링 엣지에 응답하여 상기 래치된 데이터를 제2 출력단으로 출력하는 제2 래치단; 및
    상기 래치 신호의 상기 라이징 엣지에 응답하여 상기 제2 출력단으로부터 수신되는 상기 데이터를 래치하고, 상기 폴링 엣지에 응답하여 상기 래치된 데이터를 제3 출력단으로 출력하는 제3 래치단을 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 복수의 래치단들 각각은 D 플립 플랍으로 구성되는 반도체 메모리 장치.
  20. 소거 상태 및 복수의 프로그램 상태들로 프로그램되는 다수의 메모리 셀들을 포함하는 메모리 블록;
    리드 동작 시 상기 메모리 블록의 워드라인들에 인가하기 위한 하나의 리드 전압을 생성하는 전압 생성 회로; 및
    상기 메모리 블록의 비트라인과 연결되며, 상기 리드 동작 시 상기 비트라인과 연결되는 감지 노드를 제1 레벨로 프리차지하고, 상기 비트라인과 연결된 상기 다수의 메모리 셀들 중 선택된 메모리 셀의 프로그램 상태에 따라 상기 감지 노드가 상기 제1 레벨에서 제2 레벨까지 하향되는 시간을 검출하여 데이터를 래치하는 페이지 버퍼를 포함하는 반도체 메모리 장치.
KR1020200128216A 2020-10-05 2020-10-05 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치 KR20220045458A (ko)

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KR100865820B1 (ko) 2007-06-28 2008-10-28 주식회사 하이닉스반도체 메모리 소자 및 독출 방법
KR101046805B1 (ko) * 2009-06-12 2011-07-05 주식회사 하이닉스반도체 불휘발성 메모리 소자의 페이지 버퍼 및 이의 프로그램 검증 방법
KR101124332B1 (ko) * 2010-07-02 2012-03-19 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 설정정보 처리방법
KR101139133B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR101809202B1 (ko) 2012-01-31 2017-12-14 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102248835B1 (ko) * 2014-09-29 2021-05-10 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
KR102396117B1 (ko) * 2015-10-27 2022-05-10 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
KR102620805B1 (ko) * 2016-09-22 2024-01-04 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102662026B1 (ko) * 2016-09-30 2024-05-03 삼성전자주식회사 트립 전압의 변화를 보상하는 메모리 장치 및 그것의 읽기 방법
JP6370444B1 (ja) * 2017-06-20 2018-08-08 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR102441551B1 (ko) * 2018-01-30 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
KR102470726B1 (ko) * 2018-03-14 2022-11-25 삼성전자주식회사 비휘발성 메모리 장치
KR102624620B1 (ko) * 2018-11-02 2024-01-15 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

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