KR101809202B1 - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 비트 라인 및 워드 라인에 연결되는 메모리 셀, 상기 비트 라인에 전기적으로 연결되어 상기 메모리 셀에 저장된 데이터를 센싱하는 페이지 버퍼, 그리고 읽기 동작시, 현재 온도에 따라 상기 비트 라인 또는 상기 비트 라인에 연결되는 센싱 노드의 디벨럽 시간을 가변하도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함한다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NON-VOLATILE MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 온도에 따라 읽기 파라미터를 조정하는 불휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등(이하, '호스트'라 함)과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근 들어, 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 메모리 장치들이 보편화되고 있다.
본 발명의 목적은 다양한 온도 대역에서 발생하는 메모리 셀들의 특성 변화를 보상하여 높은 데이터 신뢰성을 제공하는 불휘발성 메모리 장치를 제공하는 데 있다.
상기의 과제를 이루기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치는, 비트 라인 및 워드 라인에 연결되는 메모리 셀, 상기 비트 라인에 전기적으로 연결되어 상기 메모리 셀에 저장된 데이터를 센싱하는 페이지 버퍼, 그리고 읽기 동작시, 현재 온도에 따라 상기 비트 라인 또는 상기 비트 라인에 연결되는 센싱 노드의 디벨럽 시간을 가변하도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함한다.
상기 과제를 이루기 위한 본 발명의 실시 예에 따른 채널이 기판에 수직 방향으로 형성되는 3차원 낸드 스트링을 포함하는 불휘발성 메모리 장치의 읽기 방법은, 현재 온도를 검출하는 단계, 상기 현재 온도에 따라 비트 라인의 디벨럽 시간을 결정하는 단계, 그리고 상기 결정된 디벨럽 시간에 따라 선택된 메모리 셀을 센싱하는 단계를 포함한다.
상기의 과제를 이루기 위한 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치는, 비트 라인에 직렬로 연결되는 복수의 메모리 셀들, 상기 비트 라인에 연결되어 상기 메모리 셀을 센싱하는 페이지 버퍼, 상기 복수의 메모리 셀들 각각의 워드 라인에 선택 읽기 전압 또는 비선택 읽기 전압(Vread)을 제공하는 전압 발생기, 그리고 읽기 동작시, 현재 온도에 따라 상기 메모리 셀들의 채널 전류를 조정하도록 상기 페이지 버퍼 또는 상기 전압 발생기를 제어하는 제어 로직을 포함한다.
본 발명에 따르면, 현재 온도에 따라 디벨럽 시간을 포함하는 파라미터를 조정하여 고신뢰도의 데이터를 제공하는 불휘발성 메모리 장치를 구현할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 제어 로직을 좀더 구체적으로 보여주는 블록도이다.
도 3은 본 발명의 효과를 보여주는 다이어그램이다.
도 4는 본 발명의 실시 예에 따른 센싱 방법을 보여주는 타이밍도들이다.
도 5는 본 발명의 일 실시 예에 따른 페이지 버퍼를 보여주는 회로도이다.
도 6 및 도 7은 도 5의 페이지 버퍼에서 센싱 동작을 보여주는 파형도들이다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다.
도 9는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다.
도 10은 도 9의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 예시적으로 보여주는 사시도이다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 메모리 카드를 예시적으로 보여주는 블록도이다.
도 15는 본 발명에 따른 플래시 메모리 장치 및 그것을 포함하는 컴퓨팅 시스템의 개략적인 구성을 보여주는 도면이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼 회로(130), 입출력 버퍼(140), 제어 로직(150)을 포함한다.
셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BLs)을 통해서 페이지 버퍼 회로(130)에 연결된다. 셀 어레이(110)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 셀 스트링들 각각의 채널은 수직 또는 수평 방향으로 형성될 수 있다. 예를 들면, 셀 어레이(110)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다. 그리고 셀 스트링은 기판에 대해 수직 방향으로 형성될 수 있다. 이러한 셀 구조를 이하에서는 3차원 구조 또는 수직 구조라 칭하기로 한다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 동작 모드에 대응하는 전압을 전달한다. 프로그램 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다. 행 디코더(120)는 읽기 동작시, 현재 온도(Curr_Temp)에 따라 조정된 검증 전압(Vvfy) 및 선택 읽기 전압(Vrd)을 제공할 수 있다.
페이지 버퍼 회로(130)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼 회로(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼 회로(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해서 감지한다. 페이지 버퍼 회로(130)는 감지된 데이터를 래치하여 입출력 버퍼(140)로 전달한다. 페이지 버퍼 회로(130)는 비트 라인들(BLs) 각각에 대응하는 복수의 페이지 버퍼들을 포함한다. 그리고 각각의 페이지 버퍼들은 제어 로직(150)의 제어에 따라 비트 라인에 대한 디벨럽 시간(Develop time)을 조정할 수 있다.
입출력 버퍼(140)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼 회로(130)에 전달한다. 입출력 버퍼(140)는 읽기 동작시에 페이지 버퍼 회로(130)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(140)는 입력되는 어드레스 또는 명령어를 제어 로직(150)이나 행 디코더(120)에 전달할 수 있다.
제어 로직(150)은 입출력 버퍼(140)로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼 회로(130) 및 행 디코더(120)를 제어한다. 제어 로직(150)은 명령어에 따라 선택된 메모리 셀에 대한 프로그램, 읽기, 그리고 소거 동작을 수행하도록 페이지 버퍼 회로(130) 및 행 디코더(120)를 제어할 수 있다. 특히, 제어 로직(150)은 읽기 동작시 현재 온도(Curr_Temp)를 참조하여 페이지 버퍼 회로(130)를 제어할 수 있다. 읽기 동작시, 제어 로직(150)은 현재 온도(Curr_Temp)에 따라 비트 라인에 대한 센싱 타이밍을 조정할 수 있다. 좀더 구체적으로는, 제어 로직(150)은 현재 온도(Curr_Temp)에 따라 비트 라인에 대한 디벨럽 시간(Develop time)을 다양한 길이로 제어할 수 있다. 더불어, 제어 로직(150)은 현재 온도(Curr_Temp)에 따라 조정된 DC 레벨을 설정할 수 있다. 예를 들면, 제어 로직(150)은 현재 온도(Curr_Temp)에 따라 읽기 전압(Vrd)이나 검증 전압(Vvfy)을 조정하도록 전압 발생기(미도시됨)를 제어할 수 있다.
현재 온도(Curr_Temp)는 불휘발성 메모리 장치(100)의 내부 또는 외부에 구비되는 온도 센서(Temperature sensor)를 통해서 실시간으로 제공받을 수 있다.
상술한 불휘발성 메모리 장치(100)는 온도에 따라 변화하는 메모리 셀의 채널 전류를 보상하는 제어 동작을 수행할 수 있다. 즉, 불휘발성 메모리 장치(100)는 읽기 동작시 온도에 따라 변화하는 채널 전류를 보상하기 위한 파라미터 설정을 수행한다. 특히, 불휘발성 메모리 장치(100)는 현재 온도(Curr_Temp)에 대응하는 비트 라인들의 디벨럽 시간(Develop time)을 조정할 수 있다. 불휘발성 메모리 장치(100)는 온도가 낮아질수록 디벨럽 시간(Develop time)을 증가시켜 온도의 변화에 대응하는 채널 전류의 감소를 보상할 수 있다.
도 2는 도 1의 제어 로직을 좀더 구체적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 제어 로직(150)은 파라미터 선택기(151)와 타이밍 컨트롤러(153)를 포함한다.
셀 어레이(110, 도 1 참조)에는 복수의 셀 스트링들을 포함한다. 그리고 하나의 비트 라인(BLi)에는 복수의 셀 스트링들 연결될 것이다. 예시적으로 비트 라인(BLi)에 연결된 하나의 셀 스트링(111)을 기준으로 본 발명의 이점이 설명될 것이다. 페이지 버퍼(131)는 비트 라인(BLi)을 통해서 선택된 메모리 셀에 대한 센싱 동작을 수행한다. 여기서, 셀 스트링(111)은 기판에 대해 수직의 채널을 갖는 수직 구조 셀 스트링일 수 있다. 수직 구조의 셀 스트링의 채널은 단결정 실리콘 대신 폴리 실리콘(Poly silicon)층으로 형성된다. 폴리 실리콘으로 채널이 형성된 셀 스트링의 경우, 온도가 낮아지면 채널 전류가 감소하게 된다. 따라서, 센싱 동작시에 감소된 채널 전류로 인하여 문턱 전압이 높게 측정될 수 있다.
제어 로직(150)은 읽기 동작시 페이지 버퍼(131)가 비트 라인(BLi)에 대한 센싱 동작을 수행하도록 제어한다. 특히, 제어 로직(150)은 현재 온도(Curr_Temp)를 참조하여 페이지 버퍼(131)의 비트 라인에 대한 디벨럽 시간(Develop time)을 조정할 수 있다. 제어 로직(150)은 이러한 동작을 위하여 파라미터 선택기(151)와 타이밍 컨트롤러(153)를 포함한다.
파라미터 선택기(151)는 현재 온도(Curr_Temp)에 대응하는 불휘발성 메모리 장치(100)의 동작 파라미터들을 선택할 수 있다. 파라미터 선택기(151)는 온도의 레벨에 따라 다양한 동작 파라미터 셋들을 저장할 수 있다. 예를 들면, 파라미터 선택기(151)는 룩업 테이블 방식으로 파라미터 셋들을 관리할 수 있다. 파라미터 선택기(151)는 입력되는 현재 온도(Curr_Temp)에 대응하는 파라미터 셋을 선택하여 타이밍 컨트롤러(153)에 제공할 수 있다. 파라미터 선택기(151)는 현재 온도(Curr_Temp)와 기준 온도를 참조하여 상술한 파라미터 셋들을 선택할 수도 있다.
타이밍 컨트롤러(153)는 파라미터 선택기(151)로부터 제공되는 파라미터 셋에 따라 페이지 버퍼(131)를 제어할 수 있다. 타이밍 컨트롤러(153)는 페이지 버퍼(131)가 선택된 메모리 셀을 센싱할 때, 비트 라인(BLi)에 대한 프리차지, 디벨럽, 래치 시점을 제어할 수 있다. 특히, 본 발명의 타이밍 컨트롤러(153)는 비트 라인에 대한 디벨럽 시간을 파라미터 선택기(151)로부터 제공되는 파라미터 셋을 참조하여 조정할 수 있다. 더욱 상세하게는, 타이밍 컨트롤러(153)는 온도가 낮아질수록 더 긴 디벨럽 시간을 제공할 것이다.
이상의 구조를 통해서 본 발명의 불휘발성 메모리 장치(100)는 온도에 따라 가변되는 비트 라인의 디벨럽 시간(Develop time)을 제어할 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(100)는 동일한 바이어스 조건에서 온도에 따라 달라지는 셀 전류로 인한 문제를 해결할 수 있다.
도 3은 본 발명의 효과를 보여주는 다이어그램이다. 도 3을 참조하면, 하나의 메모리 셀에 2-비트가 저장되는 메모리 셀의 문턱 전압 분포가 도시되어 있다. 2-비트 멀티 레벨 셀에서 데이터 상태는 소거 상태(E0)와 프로그램 상태들(P1, P2, P3)을 포함한다. 여기서, 문턱 전압 산포들(E0, P1, P2, P3) 각각에 대응하는 2-비트 데이터의 대응 관계는 예시에 지나지 않는다. 메모리 장치의 설계 방식에 따라 상태들(E0, P1, P2, P3)과 그에 대응하는 2-비트 데이터는 다양하게 변경될 수 있다. 또한, 설명의 편의를 위해서 2-비트 MLC를 예시적으로 도시되어 있으나, 3-비트, 4-비트 MLC에서도 본 발명과 동일한 기술적 특징이 적용될 수 있음은 자명하다.
최초 고온(High Temperature)에서 검증 전압들(V1, V2, V3)에 의해서 프로그램된 메모리 셀들의 문턱 전압 산포는 점선으로 도시된 산포들(P1_w, P2_w, P3_w)이다. 그리고 최초에 산포들(P1_w, P2_w, P3_w)로 프로그램된 메모리 셀들을 저온에서 센싱했을 경우에 산포들(P1_r0, P2_r0, P3_r0)로 측정될 수 있다. 동일한 메모리 셀에 대해서 저온에서 측정된 문턱 전압은 셀 전류의 감소로 인해서 상대적으로 높은 것으로 측정될 것이다. 이러한 현상은, 폴리 실리콘층을 채널로 사용하는 수직 구조 메모리에서는 온도가 감소할수록 셀 전류가 감소하기 때문이다.
특히, 워드 라인 층들이 기판의 수직방향으로 적층되는 3차원 불휘발성 메모리에서 셀 스트링의 채널은 폴리 실리콘으로 형성된다. 폴리 실리콘을 채널로 갖는 메모리 셀들은 저온에서 센싱했을 경우에 프로그램 당시의 산포폭보다 넓어지는 특징을 가진다. 예를 들면, 프로그램 당시 스테이트(P1)에 대응하는 메모리 셀들의 문턱 전압 산포(P1_w)의 산포폭(ΔV1a)라 가정하자. 그러면, 동일한 메모리 셀들에 대해서 저온에서 센싱된 문턱 전압 산포(P1_r0)의 산포폭(ΔV1c)는 산포폭(ΔV1a)보다 증가한다. 이러한 메모리 셀들의 특성은 스테이트들(P2, P3)에서도 유사하게 나타난다. 폴리 실리콘으로 형성된 메모리 셀들의 온도 특성에 따라, 읽기 전압의 조정과 같은 방식으로는 데이터 무결성(Data Integrity)을 제공하기에는 한계가 있다.
결국, 폴리 실리콘을 채널로 가지는 메모리 셀들에 있어서 온도에 따라 변화하는 산포폭의 문제는 본 발명의 디벨럽 시간(Develop Time)의 제어를 통해서 보상될 수 있다. 도시된 바와 같이 저온에서 디벨럽 시간(Develop Time)을 증가시키면, 메모리 셀들은 산포들(P1_r1, P2_r1, P3_r1)의 문턱 전압으로 관측될 수 있다. 검증 전압(V1)에 의하여 스테이트(P1)으로 프로그램된 메모리 셀들은 디벨럽 시간을 증가시켜 센싱하면, 산포폭(ΔV1b)를 가지는 문턱 전압 산포(P1_r1)으로 측정될 것이다. 문턱 전압 산포(P1_r1)의 산포폭(ΔV1b)은 프로그램 당시의 산포폭(ΔV1a)와 동일 또는 유사하다. 이러한 관계는 스테이트들(P2, P3)로 프로그램된 메모리 셀들에 대해서도 유사하게 나타난다. 따라서, 읽기 전압의 조정과 같은 수단으로 해결될 수 없는 온도에 따른 문턱 전압 산포의 변화를 본 발명의 디벨럽 시간의 제어를 통해서 보상할 수 있음을 알 수 있다.
본 발명의 실시 예에 따르면, 폴리 실리콘 채널을 포함하는 메모리 셀의 온도에 따른 채널 전류의 크기 문제를 디벨럽 시간의 제어를 통해서 보상할 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(100)의 구성을 통해서 읽기 에러를 줄일 수 있고 데이터 무결성을 높일 수 있을 것이다.
도 4는 본 발명의 일 실시 예에 따른 센싱 방법을 보여주는 타이밍도들이다. 도 4를 참조하면, (a)에는 고온(High Temperature)에서의 센싱 절차를, (b)에서는 저온(Low Temperature)에서의 센싱 절차를 보여준다.
(a)를 참조하면, 현재 온도(Curr_Temp)가 프로그램 시점의 온도와 동일하거나 기준 온도 이상의 고온 조건(High Temperature)에서 메모리 셀에 저장된 데이터를 센싱하기 위한 절차가 도시되어 있다. 이러한 조건에서 메모리 셀의 데이터를 센싱하기 위한 절차는 크게 비트 라인(Bit Line)의 프리차지 단계(BL PRCH), 디벨럽 단계(Develop), 그리고 래치 단계(Latch)로 구분될 수 있다.
프리차지 단계에서, 센싱을 위해서 선택된 모든 비트 라인들은 프리차지 시간(tPRE) 동안 프리차지 전압으로 충전된다. 프리차지 동작은 선택된 메모리 셀의 온-오프 상태를 고속으로 감지하기 위한 센싱 방법이다. 선택된 메모리 셀의 온-오프 여부가 프리차지된 비트 라인 또는 센싱 노드의 전압 변화를 통해서 감지되기 때문에 고속으로 센싱이 가능하다.
이어서, 프리차지된 비트 라인들의 전압이 메모리 셀의 프로그램 여부에 따라 디벨럽 시간(tDEV_H) 동안 변화한다. 만일, 메모리 셀이 온 상태라면, 비트 라인에 프리차지된 전하들이 메모리 셀의 채널을 경유하여 공통 소스 라인(CSL) 측으로 유출(음전하의 경우는 반대)될 것이다. 따라서, 비트 라인의 전위는 낮아질 것이다. 반대로, 센싱되는 메모리 셀이 오프 상태라면, 비트 라인에 프리차지된 전하들은 메모리 셀의 채널을 통해서 공통 소스 라인(CSL)으로 빠져나갈 수 없다. 따라서, 상대적으로 비트 라인의 전위 강하는 미미하게 될 것이다.
그리고, 래치 시간(tLAT) 동안에 비트 라인의 전위 변화가 감지되고, 전위 변화에 대응하는 데이터가 페이지 버퍼의 센스 래치에 저장된다.
여기서, 프로그램 당시의 온도 조건과 동일하거나 유사한 조건에서는 디벨럽 단계에서 정의되는 디벨럽 시간(tDEV_H)은 최초 불휘발성 메모리 장치에서 설정된 디폴트값과 크게 차이가 없다. 왜냐하면, 고온 조건에서는 채널 전류의 감소로 인한 문턱 전압의 이동을 고려하지 않아도 되기 때문이다.
(b)를 참조하면, 현재 온도(Curr_Temp)가 프로그램 시점의 온도에 비하여 온도가 낮거나, 기준 온도보다 낮은 저온 조건(Low Temperature)에서 메모리 셀에 저장된 데이터를 센싱하기 위한 절차가 도시되어 있다. 선택된 메모리 셀의 데이터를 센싱하기 위한 절차는 크게 비트 라인(Bit Line)의 프리차지 단계(BL PRCH), 디벨럽 단계(Develop), 그리고 래치 단계(Latch)로 구분될 수 있다.
프리차지 단계에서, 센싱을 위해서 선택된 모든 비트 라인들은 프리차지 시간(tPRE) 동안 프리차지 전압으로 충전된다. 프리차지 동작에서, 선택된 비트 라인들은 프리차지 전압을 공급받아 특정 레벨의 프리차지 전압으로 충전될 것이다.
이어서, 프리차지된 비트 라인들의 전압이 메모리 셀의 프로그램 여부에 따라 디벨럽 시간(tDEV_L) 동안 변화한다. 만일, 메모리 셀이 온 상태라면, 비트 라인에 프리차지된 전하들이 셀의 채널을 경유하여 공통 소스 라인(CSL) 측으로 유출(음전하의 경우는 반대)될 것이다. 따라서, 비트 라인의 전위는 낮아질 것이다. 반대로, 센싱되는 메모리 셀이 오프 상태라면, 비트 라인에 프리차지된 전하들은 메모리 셀의 채널을 통해서 공통 소스 라인(CSL)으로 빠져나갈 수 없다. 따라서, 상대적으로 비트 라인의 전위 강하는 미미하게 될 것이다.
여기서, 디벨럽 시간(tDEV_L)은 고온에서의 디벨럽 시간(tDEV_H)보다 상대적으로 길다. 이러한 저온에서의 디벨럽 시간(tDEV_L) 조건에 의하여, 저온에서 감소하는 채널 전류에 의해서 야기되는 문제들이 해결될 수 있다. 그리고, 래치 시간(tLAT) 동안에 비트 라인의 전위 변화가 감지되고, 전위 변화에 대응하는 데이터가 페이지 버퍼(130)의 센스 래치에 저장된다.
여기서, 프로그램 당시의 온도보다 낮은 저온 조건에서의 디벨럽 시간(tDEV_L)은 고온에서의 디벨럽 시간(tDEV_H)보다 상대적으로 길다. 따라서, 길어지는 디벨럽 시간(tDEV_L)에 의해서, 저온에서 상대적으로 감소하는 채널 전류의 영향을 보상할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 페이지 버퍼를 보여주는 회로도이다. 도 5를 참조하면, 본 발명에 따른 페이지 버퍼(131)는 4개의 래치들(LTCH_S, LTCH_M, LTCH_L, LTCH_C)을 포함할 수 있다.
각 래치들(LTCH_S, LTCH_M, LTCH_L, LTCH_C)은 감지 노드(SO)를 통해 서로 연결된다. 각 래치들(LTCH_S, LTCH_M, LTCH_L, LTCH_C)은 감지 노드(SO)를 통해 비트 라인(BLi)과 연결될 수 있다. 여기서, 래치들(LTCH_S, LTCH_M, LTCH_L)에 로드되는 데이터에 따라 멀티 비트 데이터가 비트 라인(BLi)을 통해서 메모리 셀에 저장될 수 있다. 하지만, 본 발명에서는 메모리 셀에 저장된 데이터의 센싱 동작에만 관심이 있다. 따라서, 페이지 버퍼(131)에서 비트 라인(BLi)의 프리차지(Precharge)와 디벨럽(Develop), 그리고 래치가 어떻게 이루어지는지에 대해서 설명하기로 한다.
먼저, 프리차지(Precharge)를 위해서 PMOS 트랜지스터들(PM1, PM2)과 NMOS 트랜지스터(NM1, HNM1)들이 턴온된다. PMOS 트랜지스터들(PM1, PM2)이 턴온되기 위해서 로드 신호(LORD)와 셋업 신호(BLSETUP)는 0V 또는 접지 전압(VSS) 레벨로 천이된다. 그러면, 센싱 노드(SO)는 소정의 전압 레벨까지 충전될 것이다. 그리고 센싱 노드와 연결된 비트 라인(BLi)도 소정의 전압 레벨로 충전될 것이다. 비트 라인(BLi)의 프리차지는 셋업 신호(BLSETUP)가 하이 레벨로 천이하고, PMOS 트랜지스터들(PM1, PM2)이 턴오프 될 때까지 진행된다.
셋업 신호(BLSETUP)가 하이 레벨로 천이하고, PMOS 트랜지스터들(PM1, PM2)이 턴오프되면, 비트 라인(BLi)에 대한 디벨럽(Develop)이 시작된다. NMOS 트랜지스터들(NM1, HNM1)이 여전히 턴온 상태를 유지하고 있기 때문에, 선택된 메모리 셀의 온-오프 여부에 따라 비트 라인에 충전된 전하가 공통 소스 라인(CSL)으로 빠지거나 유지될 수 있다. 특히, 디벨럽 단계에서, 클램프 신호(BLCLAMP)의 레벨이 프리차지 단계에서 제공되는 전압보다 낮은 제 2 클램프 전압이 제공됨에 따라, 센싱 노드(SO)의 전위는 일정 레벨 이상으로 유지될 것이다. 그 이후에 래치 단계에 접어들면, 레지스터(LTCH_S)에 의해서 센싱 노드(SO)의 레벨이 검출되고, 데이터로 래치될 것이다.
본 발명의 실시 예에 따르면, PMOS 트랜지스터들(PM1, PM2)이 턴오프된 이후, NMOS 트랜지스터(NM1)가 턴오프 되는 구간이 디벨럽 시간(tDEV)에 대응한다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)에서는 현재 온도를 검출하여 디벨럽 시간(tDEV)을 제어할 수 있다. 예를 들면, 불휘발성 메모리 장치(100)는 기준 온도보다 높은 고온에서는 제 1 디벨럽 시간(tDEV_H)을 제공하고, 기준 온도보다 낮은 환경에서는 고온에서보다 긴 제 2 디벨럽 시간(tDEV_L)을 제공할 수 있다. 또는 다양한 현재 온도 레벨들에 대해서 더욱 세분화된 디벨럽 시간(tDEV)을 제공할 수도 있다.
도 6 및 도 7은 도 5의 페이지 버퍼(131)에서의 센싱 동작을 보여주는 파형도들이다. 도 6은 통상의 비트 라인을 통한 센싱 모드로, 도 7은 고속 센싱 모드로 페이지 버퍼(131)를 구동하는 실시 예들을 보여준다.
먼저, 도 5 내지 도 6을 참조하여 비트 라인을 센싱하는 통상의 센싱 모드(Conventional Sensing Mode)에서의 페이지 버퍼(131) 동작을 살펴보기로 한다. 센싱이 진행되는 동안에 선택 워드 라인이나 비선택 워드 라인들에는 선택 읽기 전압(R1, R2, R3) 또는 비선택 읽기 전압(Vread)이 제공된다. 셋업 신호(BLSETUP)는 센싱 동작 동안 PMOS 트랜지스터(PM2)를 턴오프시키기 위하여 0V 또는 접지 전압(VSS)으로 제공될 것이다. 그리고 래치들(LTCH_S, LTCH_M, LTCH_L, LTCH_C)에 대한 설정 및 페이지 버퍼(131)에 대한 초기화가 T2 시점까지 수행된다.
초기화가 완료되고, T2 시점부터 비트 라인에 대한 프리차지가 시작된다. 비트 라인의 프리차지를 위해서 NMOS 트랜지스터(HNM1)가 턴온되도록 제어 신호(BLSLT)는 전원 전압(VDD)보다 높은 레벨(VDD+Vshutoff)로 제공될 것이다. 그리고 센싱이 진행되는 동안 NMOS 트랜지스터(NM2)는 턴오프되도록 제어 신호(SHLD)는 0V 또는 접지 레벨(VSS)로 제공될 것이다. 그리고 PMOS 트랜지스터들(PM1)을 턴온시키기 위하여 로드 신호(LORD) 0V 또는 접지 신호(VSS) 레벨로 천이한다. 이어서, NMOS 트랜지스터(NM1)를 통해서 비트 라인(BLi)에 전압을 제공하기 위하여 완만한 기울기의 상승 레벨로 제어 신호(BLSHF)가 제공된다.
비트 라인의 프리차지가 완료되고, T3 시점부터 비트 라인의 디벨럽(Develop)이 시작된다. 이때, 프리차지 시간(tPRE) 동안 접지 레벨로 설정된 접지 선택 라인(GSL)은 비선택 읽기 전압(Vread)을 제공받는다. 그리고, 비트 라인(BLi)과 센싱 노드(SO)를 차단하기 위해 제어 신호(BLSHF)는 0V로 천이하고, NMOS 트랜지스터(NM1)는 차단된다. NMOS 트랜지스터(NM1)가 차단 상태를 유지하는 시점 T3 내지 시점 T4 사이의 구간이 비트 라인의 디벨럽 시간(tDEV)에 해당한다.
비트 라인의 디벨럽 시간(tDEV)이 종료되고, 센싱 노드 디벨럽(SO Develop) 동작이 이어진다. 이때, 비트 라인(BLi)의 디벨럽 결과를 센싱 노드(SO)에 반영하기 위하여 NMOS 트랜지스터(NM1)가 미약하게 턴온될 것이다. NMOS 트랜지스터(NM1)를 턴온시키기 위해 제어 신호(BLSHF)는 프리차지 구간에서보다 낮은 약 1.3V로 제공될 수 있다.
센싱 노드 디벨럽(SO Develop)이 완료되고, T5 시점에서 리셋 신호(RST_S)의 활성화가 이루어지고, 센싱 노드의 전압 레벨에 따라 센싱 래치(LTCH_S)가 대응하는 논리값으로 전환된다.
이상에서는 비트 라인(BL)의 디벨럽 결과를 센싱 노드(SO)로 덤핑하여 센싱하는 일반적인 센싱 방식이 타이밍도를 통해서 설명되었다. 여기서, 비트 라인의 디벨럽 시간(tDEV)은 센싱 노드(SO)와 비트 라인(BLi)이 전기적으로 분리되는 구간(T3~T4)에 해당한다. 따라서, 제어 로직(150, 도 2 참조)은 현재 온도(Curr_Temp)를 참조하여 로드 신호(LORD)의 활성화 및 제어 신호(BLSHF)가 0V를 유지하는 디벨럽 시간(tDEV)의 길이를 조정할 수 있다. 즉, 현재 온도가 낮아질수록 디벨럽 시간(tDEV)의 길이를 증가하도록 로드 신호(LORD) 및 제어 신호(BLSHF)가 설정될 수 있다.
도 7은 고속 센싱 모드로 페이지 버퍼(131)를 구동하는 경우의 동작을 보여주는 타이밍도이다. 도 7을 참조하면, 고속 센싱 모드에서는 비트 라인(BLi)의 디벨럽 동작과 센싱 노드(SO)로의 디벨럽 결과를 덤핑하는 동작이 구분되지 않고 수행된다.
센싱이 진행되는 동안에 선택 워드 라인이나 비선택 워드 라인들에는 선택 읽기 전압(R1, R2, R3) 또는 비선택 읽기 전압(Vread)이 제공된다. 셋업 신호(BLSETUP)는 센싱 동작 동안 PMOS 트랜지스터(PM2)를 턴오프시키기 위하여 0V 또는 접지 전압(VSS)으로 제공될 것이다. 그리고 래치들(LTCH_S, LTCH_M, LTCH_L, LTCH_C)에 대한 설정 및 페이지 버퍼(131)에 대한 초기화가 T2 시점까지 수행된다.
초기화가 완료되고, t2 시점부터 비트 라인에 대한 제 1 프리차지 구간이 시작된다. 비트 라인의 프리차지를 위해서 NMOS 트랜지스터(HNM1)가 턴온되도록 제어 신호(BLSLT)는 전원 전압(VDD)보다 높은 레벨(VDD+Vshutoff)로 제공될 것이다. 그리고 센싱이 진행되는 동안 NMOS 트랜지스터(NM2)는 턴오프되도록 제어 신호(SHLD)는 0V 또는 접지 레벨(VSS)로 제공될 것이다. NMOS 트랜지스터(NM1)를 통해서 비트 라인(BLi)에 전압을 제공하기 위하여 완만한 기울기의 상승 레벨로 제어 신호(BLSHF)가 제공된다. 그리고 셋업 신호(BLSETUP)가 0V 또는 접지 전압으로 천이하면서, PMOS 트랜지스터(PM2)가 턴온된다. 또한, NMOS 트랜지스터(NM3)가 턴온되도록 클램프 신호(BLCLAMP) 신호가 제어 신호(BLSHF)보다 소정의 레벨(약 0.1V) 높은 전압으로 제공될 것이다.
t3 시점에는 제어 신호(BLSHF)가 제 1 프리차지 구간(BL Precharge 1)에 비해 낮은 레벨로 제공되는 제 2 프리차지 구간(BL Precharge 2)이 시작된다. 그리고 t4 시점부터는 센싱 노드 디벨럽 구간이 시작된다. t4 시점에는 셋업 신호(BLSETUP)가 전원 전압(VDD) 레벨로 복귀하여, PMOS 트랜지스터(PM2)가 턴오프된다. 이후에, 제어 신호(BLSHF)와 클램프 신호(BLCLAMP)가 0V 또는 접지 전압(VSS) 레벨로 천이한다. 그리고 t5 시점에서 센싱 노드에 대한 래치 동작이 수행될 것이다.
고속 센싱 모드에서, 페이지 버퍼(131)의 PMOS 트랜지스터(PM2)가 턴오프되는 t4 시점에서 NMOS 트랜지스터(NM1)가 차단되는 시점까지가 디벨럽 시간(tDEV)으로 정의될 수 있다. 따라서, 제어 로직(150, 도 2 참조)은 현재 온도(Curr_Temp)를 참조하여 셋업 신호(BLSETUP)가 비활성화되는 시점부터 제어 신호(BLSHF)가 0V를 로 천이되는 시점까지의 디벨럽 시간(tDEV) 길이를 조정할 수 있다.
도 8은 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 읽기 방법을 보여주는 순서도이다. 도 8을 참조하여, 현재 온도(Curr_Temp)에 따른 비트 라인 디벨럽 시간(tDEV)을 제어하는 본 발명의 읽기 방법이 개시될 것이다.
단계 S110에서, 불휘발성 메모리 장치(100)는 외부로부터 읽기 명령어를 수신한다. 불휘발성 메모리 장치(100)는 제공된 읽기 명령어 시퀀스를 디코딩하여 센싱한 메모리 셀들을 선택할 것이다.
단계 S120에서, 불휘발성 메모리 장치(100)는 읽기 명령에 응답하여 현재의 온도를 검출한다. 현재 온도(Curr_Temp)는 불휘발성 메모리 장치(100)의 내부 또는 외부에 구비되는 온도 센서(Temperature sensor)를 통해서 실시간으로 제공받을 수 있다. 현재 온도(Curr_Temp)가 기준 온도 이상인 고온으로 판단되면, 절차는 단계 S130으로 이동한다. 반면, 현재 온도(Curr_Temp)가 기준 온도보다 낮은 것으로 판단되면, 절차는 단계 S140으로 이동한다.
단계 S130에서, 불휘발성 메모리 장치(100)는 센싱 바이어스 조건을 디폴트 파라미터로 설정한다. 즉, 불휘발성 메모리 장치(100)는 고온 환경에서 디벨럽 시간(예를 들면, tDEV_H)의 조정없이 선택된 메모리 셀들을 센싱한다.
단계 S140에서, 불휘발성 메모리 장치(100)는 저온에서 발생하는 채널 전류 감소를 보상하기 위해 증가된 디벨럽 시간(예를 들면, tDEV_L)으로 센싱 동작을 수행하도록 바이어스 조건을 조정한다.
단계 S150에서, 페이지 버퍼(131)는 설정된 센싱 바이어스 조건으로 비트 라인들을 프리차지한다. 비트 라인에 대한 프리차지 동작의 구체적인 예시는 앞서 설명된 도 5의 회로도에서 설명하였다. 즉, 센싱 노드(SO)와 연결되는 비트 라인(BLi)에 프리차지 전압을 제공하여 소정의 전압 레벨로 충전한다.
단계 S160에서, 충전된 비트 라인과 센싱 노드(SO)가 디벨럽 시간 동안 연결 상태를 유지하게 될 것이다. 그러면 프리차지된 비트 라인의 전압이 메모리 셀의 문턱 전압에 따라 디벨럽 시간(tDEV_L, 또는 tDEV_H) 동안 변화한다. 만일, 메모리 셀이 온 상태라면, 비트 라인에 프리차지된 전하들이 셀의 채널을 경유하여 공통 소스 라인(CSL) 측으로 유출(음전하의 경우는 반대)될 것이다. 따라서, 비트 라인의 전위는 낮아질 것이다. 반대로, 센싱되는 메모리 셀이 오프 상태라면, 비트 라인에 프리차지된 전하들은 메모리 셀의 채널을 통해서 공통 소스 라인(CSL)으로 빠져나갈 수 없다. 따라서, 상대적으로 비트 라인의 전위 강하는 미미하게 될 것이다.
단계 S170에서, 디벨럽 시간(tDEV_L, 또는 tDEV_H)이 종료되면, 비트 라인(BLi)과 센싱 노드(SO)는 전기적으로 차단된다. 그리고 센싱 노드(SO)의 레벨이 감지 래치(LTCH_S)에 데이터로 저장될 것이다. 감지 래치(LTCH_S)에 저장된 데이터가 입출력 버퍼(I/O Buffer, 140)로 출력된다. 입출력 버퍼(140)는 전달된 데이터를 불휘발성 메모리 장치(100)의 외부로 출력할 것이다.
이상의 불휘발성 메모리 장치(100)의 읽기 방법에 따르면, 현재 온도(Curr_Temp)에 따라 센싱 동작시의 디벨럽 시간이 조정될 수 있다. 따라서, 온도에 따라 변화하는 메모리 셀의 채널 전류에 의한 문턱 전압의 변경을 보상할 수 있다.
도 9는 도 1의 메모리 셀 어레이(110)를 보여주는 블록도이다. 도 9를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는, 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 각 메모리 블록(BLK)은 제 3 방향(z)을 따라 신장된 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다.
각각의 낸드형 셀 스트링들은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKz)은 도 3을 참조하여 더 상세하게 설명된다.
도 10은 도 9의 메모리 블록들(BLK1~BLKz) 중 하나(BLKi)를 예시적으로 보여주는 사시도이다. 도 10을 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제 1 방향(x)을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 3 방향(z)을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 제 3 방향(z)을 따라 특정 거리만큼 이격되어 형성될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, 제 2 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 제 3 방향(z)을 따라 제공되는 마지막 절연 물질(112)의 제 3 방향(z) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 2 방향(y)을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제 1 방향(x)으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.
제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(321)이 각각 제공된다. 예시적으로, 드레인들(321)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(321)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(321)은 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(321)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인들(321)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인들(321)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.
드레인들(321) 상에, 제 3 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(321)과 연결된다. 예시적으로, 드레인들(321) 및 제 3 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.
도 11은 본 발명의 다른 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 11을 참조하면, 불휘발성 메모리 장치(200)는 셀 어레이(210), 행 디코더(220), 페이지 버퍼 회로(230), 입출력 버퍼(240), 제어 로직(250), 그리고 전압 발생기(260)를 포함한다.
셀 어레이(210)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(220)에 연결된다. 셀 어레이(210)는 비트 라인들(BL0~BLn-1)을 통해서 페이지 버퍼 회로(230)에 연결된다. 셀 어레이(210)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 각각의 셀 스트링들은 수직 또는 수평 방향으로 채널을 형성할 수 있다. 셀 어레이(210)에는 복수의 워드 라인들이 수직 방향으로 적층될 수 있다.
행 디코더(220)는 어드레스(ADD)에 응답하여 셀 어레이(210)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(220)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 행 디코더(220)는 선택된 메모리 블록의 워드 라인에 동작 모드에 대응하는 전압을 전달한다. 프로그램 동작시 행 디코더(220)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시 행 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다.
페이지 버퍼 회로(230)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼 회로(230)는 셀 어레이(210)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼 회로(230)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼 회로(230)는 감지된 데이터를 래치하여 입출력 버퍼(240)로 전달한다. 페이지 버퍼 회로(230)는 각각의 비트 라인에 대응하는 복수의 페이지 버퍼들을 포함한다. 그리고 각각의 페이지 버퍼들은 제어 로직(250)의 제어에 따라 비트 라인에 대한 디벨럽 시간(Develop time)을 조정할 수 있다.
입출력 버퍼(240)는 프로그램 동작시에 입력받는 쓰기 데이터를 페이지 버퍼 회로(230)에 전달한다. 입출력 버퍼(240)는 읽기 동작시에 페이지 버퍼 회로(230)로부터 제공되는 읽기 데이터를 외부로 출력한다. 입출력 버퍼(240)는 입력되는 어드레스 또는 명령어를 제어 로직(250)이나 행 디코더(220)에 전달한다.
제어 로직(250)은 입출력 버퍼(240)로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼 회로(230) 및 전압 발생기(260)를 제어한다. 제어 로직(250)은 읽기 동작시 현재 온도(Curr_Temp)를 참조하여 페이지 버퍼 회로(230) 및 전압 발생기(260)를 제어한다. 읽기 동작시, 제어 로직(250)은 현재 온도(Curr_Temp)에 따라 비선택 읽기 전압(Vread)의 레벨을 조정할 수 있다. 제어 로직(250)은 읽기 동작시 현재 온도(Curr_Temp)에 따라 비선택 워드 라인에 제공되는 비선택 읽기 전압(Vread)의 레벨을 다양하게 조정할 수 있다. 결국, 비선택 읽기 전압(Vread)의 레벨 조정에 의해서 메모리 셀의 채널 전류의 크기가 조정될 수 있다.
전압 발생기(260)는 제어 로직(250)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압들과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 발생한다. 각각의 워드 라인들로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다.
전압 발생기(260)는 읽기 동작 및 프로그램 동작시에 선택 라인들(SSL, GSL)에 제공되는 선택 라인 전압(VSSL, VGSL)을 생성할 수 있다. 전압 발생기(260)는 제어 로직(250)의 제어에 따라 비선택 읽기 전압(Vread)의 레벨을 온도에 따라 조정할 수 있다. 즉, 전압 발생기(260)는 채널 전류가 감소하는 저온에서는 증가된 비선택 읽기 전압(Vread)을 제공하여 채널 전류의 감소 영향을 보상할 수 있다. 게다가, 전압 발생기(260)는 적어도 2개 레벨 이상의 비선택 읽기 전압(Vread)을 생성하여 워드 라인들에 복수 레벨의 비선택 읽기 전압을 제공할 수도 있을 것이다.
상술한 불휘발성 메모리 장치(200)는 현재 온도(Curr_Temp)에 따라 비선택 읽기 전압(Vread)을 조정할 수 있다. 따라서, 불휘발성 메모리 장치(200)는 온도가 낮아질수록 높은 비선택 읽기 전압(Vread)을 제공하여 채널 전류의 감소를 보상할 수 있다.
도 12는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 12를 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 불휘발성 메모리 장치(1230)는 현재 온도(Curr_Temp)에 따라서 비트 라인 또는 센싱 노드의 디벨럽 시간(tDEV)을 조정할 수 있다. 따라서, 불휘발성 메모리 장치(1230)는 온도의 변화에 따라 채널 전류의 크기 변화로 인한 문제를 해결하여 고신뢰도의 데이터를 제공할 수 있다.
저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치는 실질적으로 도 1에서 설명된 것과 동일하게 구성될 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 메모리 시스템(2000)을 예시적으로 보여주는 블록도이다. 도 15를 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200)와 플래시 메모리(2100)를 포함할 수 있다.
플래시 메모리(2100)는 도 1의 불휘발성 메모리 장치(100)와 실질적으로 동일하게 구성될 수 있다. 플래시 메모리(2100)는 현재 온도(Curr_Temp)에 따라서 비트 라인 또는 센싱 노드의 디벨럽 시간(tDEV)을 조정할 수 있다. 따라서, 플래시 메모리(2100)는 온도의 변화에 따라 채널 전류의 크기 변화로 인한 문제를 해결하여 고신뢰도의 데이터를 제공할 수 있다.
메모리 컨트롤러(2200)는 플래시 메모리(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 플래시 메모리(2100)와 인터페이싱 할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(2000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
본 발명에 따른 메모리 시스템(2000)는, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 데이터 저장 장치(3000)를 예시적으로 보여주는 블록도이다. 도 14를 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 플래시 메모리(3100)와 플래시 컨트롤러(3200)를 포함할 수 있다. 플래시 컨트롤러(3200)는 데이터 저장 장치(3000) 외부로부터 수신된 제어 신호들에 기초하여 플래시 메모리(3100)를 제어할 수 있다.
또한, 플래시 메모리(3100)의 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다. 플래시 메모리(3100)는 현재 온도(Curr_Temp)에 따라서 비트 라인 또는 센싱 노드의 디벨럽 시간(tDEV)을 조정할 수 있다. 따라서, 플래시 메모리(3100)는 온도의 변화에 따라 채널 전류의 크기 변화로 인한 문제를 해결하여 고신뢰도의 데이터를 제공할 수 있다.
플래시 컨트롤러(3200)는 외부와 플래시 메모리(3100) 사이에서 인터페이싱을 제공한다. 본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 장치, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 개인 컴퓨터 등과 같은 사용자 장치를 사용하기 위한 산업 표준을 만족하는 카드를 구성할 수 있다.
도 15는 본 발명에 따른 플래시 메모리 장치(4100) 및 그것을 포함하는 컴퓨팅 시스템(4000)의 개략적인 구성을 보여주는 도면이다. 도 15를 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 플래시 메모리 장치(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 15에 도시된 플래시 메모리 장치(4100)는 구성은 도 1에 도시된 플래시 메모리(100)와 실질적으로 동일하며, 본 발명의 플래시 메모리는 어레이들이 다층으로 적층된 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 및 3차원 플래시 구조 중 어느 하나로 구성될 수 있다.
플래시 메모리 장치(4100)는 올-비트 라인 구조로 형성되는 셀 어레이를 포함할 것이다. 그리고, 부분 페이지 읽기 모드를 추가적으로 수행할 수 있다. 부분 페이지 읽기 모드에서, 플래시 메모리 장치(4100)는 비선택된 비트 라인을 접지시키고, 선택된 비트 라인에 대해서는 파인 센싱만을 수행하도록 구성될 수 있다. 플래시 메모리 장치(4100)는 현재 온도(Curr_Temp)에 따라서 비트 라인 또는 센싱 노드의 디벨럽 시간(tDEV)을 조정할 수 있다. 따라서, 플래시 메모리 장치(4100)는 온도의 변화에 따라 채널 전류의 크기 변화로 인한 문제를 해결하여 고신뢰도의 데이터를 제공할 수 있다.
본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(4700)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다. 메모리 컨트롤러(4200)와 플래시 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
110, 210 : 셀 어레이 120, 220 : 행 디코더
130, 230 : 페이지 버퍼 회로 140, 240 : 입출력 버퍼
150, 250 : 제어 로직 260 : 전압 발생기
1100 : 호스트 1200 : SSD
1210 : SSD 컨트롤러 1220 : 버퍼 메모리
1230 : 불휘발성 메모리 장치 2100 : 플래시 메모리
2200 : 메모리 컨트롤러 2210 : CPU
2220 : 호스트 인터페이스 2230 : SRAM
2240 : ECC 2260 : 메모리 인터페이스
3100 : 플래시 메모리 3200 : 플래시 인터페이스
4100 : 플래시 메모리 장치 4200 : 메모리 컨트롤러
4300 : 모뎀 4400 : 시스템 버스
4500 : 마이크로 프로세서 4600 : 유저 인터페이스
4700 : 배터리

Claims (10)

  1. 비트 라인 및 워드 라인에 연결되는 메모리 셀;
    상기 비트 라인에 전기적으로 연결되어 상기 메모리 셀에 저장된 데이터를 센싱하는 페이지 버퍼; 그리고
    읽기 동작시, 현재 온도에 따라 상기 비트 라인 또는 상기 비트 라인에 연결되는 센싱 노드의 디벨럽 시간을 가변하도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함하되,
    상기 제어 로직은 상기 현재 온도가 기준 온도 이상인 경우에는 제 1 디벨럽 시간으로, 상기 현재 온도가 상기 기준 온도보다 낮은 경우에는 상기 제 1 디벨럽 시간보다 긴 제 2 디벨럽 시간으로 상기 메모리 셀을 센싱하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메모리 셀은 채널이 기판에 수직 방향으로 형성되는 3차원 낸드 스트링에 포함되는 불휘발성 메모리 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 디벨럽 시간은, 프리차지된 상기 비트 라인과 상기 센싱 노드가 전기적으로 일시 차단되는 시간에 대응하는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 디벨럽 시간은, 상기 비트 라인을 프리차지하기 위한 셋업 트랜지스터가 턴오프된 시점부터 상기 비트 라인과 상기 센싱 노드를 연결하기 위한 트랜지스터가 턴오프되는 시점까지의 시간에 대응하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 페이지 버퍼는 상기 디벨럽 시간 동안 상기 센싱 노드를 소정의 레벨로 클램핑하기 위한 클램프 트랜지스터를 더 포함하는 불휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    상기 현재 온도에 따라 상기 워드 라인에 제공되는 읽기 전압을 조정하여 제공하는 전압 발생기를 더 포함하는 불휘발성 메모리 장치.
  8. 채널이 기판에 수직 방향으로 형성되는 3차원 낸드 스트링을 포함하는 불휘발성 메모리 장치의 읽기 방법에 있어서:
    현재 온도를 검출하는 단계;
    상기 현재 온도에 따라 메모리 셀을 센싱하기 위한 디벨럽 시간을 결정하는 단계; 그리고
    상기 결정된 디벨럽 시간에 따라 선택된 메모리 셀을 센싱하는 단계를 포함하되,
    상기 결정하는 단계에서, 상기 디벨럽 시간은 상기 현재 온도가 기준 온도 이상인 경우에는 제 1 디벨럽 시간으로, 상기 현재 온도가 상기 기준 온도보다 낮은 경우에는 상기 제 1 디벨럽 시간보다 긴 제 2 디벨럽 시간으로 결정되는 읽기 방법.
  9. 삭제
  10. 비트 라인에 직렬로 연결되는 복수의 메모리 셀들;
    상기 비트 라인에 연결되어 선택된 메모리 셀을 센싱하는 페이지 버퍼;
    상기 복수의 메모리 셀들 각각의 워드 라인에 선택 읽기 전압 또는 비선택 읽기 전압(Vread)을 제공하는 전압 발생기; 그리고
    읽기 동작시, 현재 온도에 따라 상기 메모리 셀들의 채널 전류를 조정하도록 상기 페이지 버퍼 또는 상기 전압 발생기를 제어하는 제어 로직을 포함하되,
    상기 제어 로직은 상기 현재 온도가 기준 온도 이상인 경우에는 제 1 디벨럽 시간동안, 상기 현재 온도가 상기 기준 온도보다 낮은 경우에는 상기 제 1 디벨럽 시간보다 긴 제 2 디벨럽 시간 동안 상기 비트 라인과 상기 페이지 버퍼의 센싱 노드를 전기적으로 차단하는 불휘발성 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688440B2 (en) 2020-10-05 2023-06-27 SK Hynix Inc. Page buffer and semiconductor memory device having the same

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102083496B1 (ko) * 2012-11-21 2020-03-02 삼성전자 주식회사 리드 동작 시 온도 보상된 워드 라인 전압을 인가하는 반도체 메모리 장치 및 그 방법
KR102111579B1 (ko) * 2013-06-21 2020-05-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
JP2015036998A (ja) * 2013-08-13 2015-02-23 株式会社東芝 半導体記憶装置
KR20150096292A (ko) * 2014-02-12 2015-08-24 에스케이하이닉스 주식회사 내부 전압 생성 회로
US20150279472A1 (en) * 2014-03-26 2015-10-01 Intel Corporation Temperature compensation via modulation of bit line voltage during sensing
KR102198855B1 (ko) 2014-04-24 2021-01-05 삼성전자 주식회사 메모리 시스템 및 상기 메모리 시스템의 동작 방법
US9940193B2 (en) 2014-06-06 2018-04-10 Micron Technology, Inc. Chunk definition for partial-page read
KR102264207B1 (ko) * 2014-08-27 2021-06-14 삼성전자주식회사 프리차지 제어 신호 발생기 및 그를 구비한 반도체 메모리 장치
JP2016054017A (ja) * 2014-09-04 2016-04-14 株式会社東芝 半導体記憶装置
KR102242561B1 (ko) * 2014-10-02 2021-04-20 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
KR20160073868A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US9653156B2 (en) * 2015-02-20 2017-05-16 Kabushiki Kaisha Toshiba Memory controller, nonvolatile semiconductor memory device and memory system
KR20170006977A (ko) * 2015-07-10 2017-01-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR102377453B1 (ko) * 2015-11-05 2022-03-23 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
KR102435027B1 (ko) 2015-11-09 2022-08-23 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
US9837146B2 (en) * 2016-01-08 2017-12-05 Sandisk Technologies Llc Memory system temperature management
US9972383B2 (en) * 2016-03-08 2018-05-15 Macronix International Co., Ltd. Reading memory cells
US10127988B2 (en) * 2016-08-26 2018-11-13 Micron Technology, Inc. Temperature compensation in memory sensing
KR102662764B1 (ko) * 2016-11-17 2024-05-02 삼성전자주식회사 페이지 버퍼, 이를 포함하는 메모리 장치 및 이의 독출 방법
KR102663814B1 (ko) 2017-02-06 2024-05-07 삼성전자주식회사 비휘발성 메모리 장치
JP2018147543A (ja) * 2017-03-09 2018-09-20 東芝メモリ株式会社 不揮発性半導体記憶装置
KR102219290B1 (ko) * 2017-03-22 2021-02-23 삼성전자 주식회사 비휘발성 메모리 장치
KR102347183B1 (ko) 2017-04-11 2022-01-04 삼성전자주식회사 비휘발성 메모리 장치
KR102336661B1 (ko) * 2017-09-25 2021-12-07 삼성전자 주식회사 비휘발성 메모리 장치 및 그것의 센싱 방법
KR102441551B1 (ko) * 2018-01-30 2022-09-08 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US10741257B1 (en) 2019-06-26 2020-08-11 Sandisk Technologies Llc Dynamic bit line voltage and sensing time enhanced read for data recovery
KR20220027550A (ko) * 2020-08-27 2022-03-08 삼성전자주식회사 온도 보상을 수행하는 메모리 장치 및 그 동작방법
KR20220109766A (ko) 2021-01-29 2022-08-05 삼성전자주식회사 페이지 버퍼를 통해 감지되는 데이터의 신뢰성을 향상시키기 위한 불휘발성 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927782B1 (ko) * 2008-05-20 2009-11-20 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출/검증 기준전압 공급부

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3954245B2 (ja) 1999-07-22 2007-08-08 株式会社東芝 電圧発生回路
EP1271549B1 (en) 2001-06-26 2005-02-02 Freescale Semiconductor, Inc. Eeprom circuit, voltage reference circuit and method for providing a low temperature-coefficient voltage reference
JP2003217287A (ja) 2002-01-21 2003-07-31 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP4746326B2 (ja) 2005-01-13 2011-08-10 株式会社東芝 不揮発性半導体記憶装置
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
KR100933797B1 (ko) 2005-12-29 2009-12-24 주식회사 하이닉스반도체 반도체 메모리 소자의 승압전압 레벨 감지기
KR100842996B1 (ko) 2006-02-06 2008-07-01 주식회사 하이닉스반도체 온도에 따라 선택적으로 변경되는 워드 라인 전압을발생하는 워드 라인 전압 발생기와, 이를 포함하는 플래시메모리 장치 및 그 워드 라인 전압 발생 방법
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7755946B2 (en) 2008-09-19 2010-07-13 Sandisk Corporation Data state-based temperature compensation during sensing in non-volatile memory
KR101504340B1 (ko) * 2008-11-04 2015-03-20 삼성전자주식회사 온도 보상 기능을 가지는 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
JP2010262696A (ja) 2009-04-30 2010-11-18 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
KR101662821B1 (ko) * 2010-06-16 2016-10-05 삼성전자주식회사 멀티-페이지 프로그램 방법, 그것을 이용한 불 휘발성 메모리 장치, 그리고 그것을 포함한 데이터 저장 시스템
KR101200125B1 (ko) * 2010-12-20 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR101844963B1 (ko) * 2011-03-07 2018-04-04 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 동작 방법
US8611157B2 (en) * 2011-12-22 2013-12-17 Sandisk Technologies Inc. Program temperature dependent read
US8576651B2 (en) * 2012-01-20 2013-11-05 Sandisk 3D Llc Temperature compensation of conductive bridge memory arrays

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100927782B1 (ko) * 2008-05-20 2009-11-20 주식회사 하이닉스반도체 불휘발성 메모리 장치의 독출/검증 기준전압 공급부

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11688440B2 (en) 2020-10-05 2023-06-27 SK Hynix Inc. Page buffer and semiconductor memory device having the same

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Publication number Publication date
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US20130194872A1 (en) 2013-08-01
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