KR20220027550A - 온도 보상을 수행하는 메모리 장치 및 그 동작방법 - Google Patents

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Abstract

온도 보상을 수행하는 메모리 장치 및 그 동작방법이 개시된다. 본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 복수의 비트라인들을 통해 상기 메모리 셀 어레이에 연결되고, 각각의 비트라인에 연결된 페이지 버퍼를 포함하며, 데이터 독출을 위한 프리차지 구간에서 상기 비트라인들에 대한 프리차지 동작을 수행하는 페이지 버퍼 회로 및 검출된 온도에 따라 상기 페이지 버퍼 회로의 프리차지 동작을 다르게 제어하는 제어 로직을 구비하고, 상기 프리차지 구간은 상기 비트라인을 오버 드라이브하는 제1 구간과 상기 비트라인을 상기 제1 구간 보다 낮은 전압으로 드라이브하는 제2 구간을 포함하고, 상기 검출된 온도가 제1 온도인 경우의 상기 제1 구간은, 상기 검출된 온도가 상기 제1 온도보다 높은 제2 온도인 경우에서의 상기 제1 구간보다 짧게 설정되는 것을 특징으로 한다.

Description

온도 보상을 수행하는 메모리 장치 및 그 동작방법{Memory device performing temperature compensation and Operating method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 온도 보상을 수행하는 메모리 장치 및 그 동작방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다. 메모리 장치는 메모리 셀들에 데이터를 저장하거나 메모리 셀들로부터 데이터를 출력하기 위해 메모리 셀들의 라인들(예컨대, 비트라인들)에 연결된 페이지 버퍼를 포함할 수 있고, 페이지 버퍼는 트랜지스터와 같은 반도체 소자들을 가질 수 있다. 메모리 장치의 온도 변화에 따라 페이지 버퍼의 동작 특성이 변동될 수 있고, 이로 인해 데이터의 기록 및/또는 독출 과정에서 동작 오류가 발생되거나 데이터의 신뢰성이 저하될 수 있는 문제가 있다.
본 개시의 기술적 사상은, 온도 변화에 대한 보상을 적용하여 페이지 버퍼를 구동함으로써, 동작 오류를 감소시키고 데이터 독출 속도를 향상할 수 있는 메모리 장치 및 그 동작방법을 제공한다.
본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이와, 복수의 비트라인들을 통해 상기 메모리 셀 어레이에 연결되고, 각각의 비트라인에 연결된 페이지 버퍼를 포함하며, 데이터 독출을 위한 프리차지 구간에서 상기 비트라인들에 대한 프리차지 동작을 수행하는 페이지 버퍼 회로 및 검출된 온도에 따라 상기 페이지 버퍼 회로의 프리차지 동작을 다르게 제어하는 제어 로직을 구비하고, 상기 프리차지 구간은 상기 비트라인을 오버 드라이브하는 제1 구간과 상기 비트라인을 상기 제1 구간 보다 낮은 전압으로 드라이브하는 제2 구간을 포함하고, 상기 검출된 온도가 제1 온도인 경우의 상기 제1 구간은, 상기 검출된 온도가 상기 제1 온도보다 높은 제2 온도인 경우에서의 상기 제1 구간보다 짧게 설정되는 것을 특징으로 한다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이 및 복수의 비트라인들을 통해 상기 메모리 셀 어레이에 연결되고, 각각의 비트라인에 연결된 페이지 버퍼를 포함하며, 데이터 독출을 위한 프리차지 구간에서 상기 비트라인들에 대한 프리차지 동작을 수행하는 페이지 버퍼 회로를 구비하고, 각각의 페이지 버퍼는 센싱 노드와 상기 비트라인 사이의 전기적 연결을 제어하는 셧오프 트랜지스터를 포함하고, 상기 셧오프 트랜지스터의 게이트로 비트라인 셧오프 신호가 제공되며, 상기 프리차지 구간은 오버 드라이브를 수행하는 초기의 제1 구간과 그 이후의 제2 구간을 포함하고, 상기 메모리 장치의 온도가 상대적으로 저온인 경우에서 상기 제1 구간과 상기 제2 구간 사이에서의 상기 비트라인 셧오프 신호의 전압 변동량에 상응하는 제1 오프셋은, 상기 온도가 상대적으로 고온인 경우에서 상기 제1 구간과 상기 제2 구간 사이에서의 상기 비트라인 셧오프 신호의 전압 변동량에 상응하는 제2 오프셋 보다 작은 것을 특징으로 한다.
또한, 본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 셀들 및 제1 메탈 패드를 포함하는 메모리 셀 영역 및 제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드를 통해 상기 메모리 셀 영역에 수직으로 연결되는 주변 회로 영역을 포함하고, 상기 주변 회로 영역은, 복수의 비트라인들을 통해 상기 메모리 셀들에 연결되고, 각각의 비트라인에 연결된 페이지 버퍼를 포함하며, 데이터 독출을 위한 프리차지 구간에서 상기 비트라인들에 대한 프리차지 동작을 수행하는 페이지 버퍼 회로 및 온도에 따라 상기 페이지 버퍼 회로의 프리차지 동작을 다르게 제어하는 제어 로직을 구비하고, 상기 프리차지 구간은 오버 드라이브를 수행하는 초기의 제1 구간과 그 이후의 제2 구간을 포함하고, 상기 메모리 장치의 온도가 상대적으로 저온인 경우에서 상기 제1 구간과 상기 제2 구간 사이에서의 상기 비트라인 셧오프 신호의 전압 변동량에 상응하는 제1 오프셋은, 상기 온도가 상대적으로 고온인 경우에서 상기 제1 구간과 상기 제2 구간 사이에서의 상기 비트라인 셧오프 신호의 전압 변동량에 상응하는 제2 오프셋 보다 작은 것을 특징으로 한다.
본 개시의 기술적 사상의 온도 보상을 수행하는 메모리 장치 및 그 동작방법에 따르면, 온도에 따라 비트라인의 프리차지 동작을 제어하는 각종 파라미터들을 다르게 조절함으로써, 프리차지 동작에 소요되는 시간을 감소시킬 수 있을 뿐 아니라 데이터 신뢰성을 향상할 수 있는 효과가 있다.
또한, 본 개시의 기술적 사상의 온도 보상을 수행하는 메모리 장치 및 그 동작방법에 따르면, 메모리 장치의 다양한 모드들에서 온도 보상을 위한 최적의 파라미터들을 제공함으로써, 다양한 모드들에 걸쳐 최적의 독출 환경을 제공하고 이를 통해 메모리 장치의 성능을 향상할 수 있는 효과가 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치의 구조를 개략적으로 나타내는 도면이다.
도 3은 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이를 예시적으로 나타내는 도면이다.
도 4는 본 개시의 일 실시예에 따라, 도 3의 메모리 블록을 나타내는 사시도이다.
도 5는 본 개시의 일 실시예에 따른 페이지 버퍼의 일 구현 예를 나타내는 회로도이다.
도 6은 온도에 따른 셀 전류의 변화 및 센싱 기준 전류의 변동 예를 나타내는 그래프이다.
도 7은 일반적인 셧오프 트랜지스터의 특성을 나타내는 그래프이다.
도 8은 본 발명의 예시적인 실시예에 따른 프리차지 구간에서의 비트라인 제어 예를 나타내는 그래프이다.
도 9는 본 발명의 실시예가 적용되지 않은 경우와 적용된 경우에서의 독출 성능을 비교한 예를 나타내는 도면이다.
도 10은 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 11은 본 개시의 예시적인 실시예에 따라 페이지 버퍼를 구동하는 메모리 장치의 일 구현 예를 나타내는 블록도이다.
도 12는 프리차지 구간에서 제1 구간 및 제2 구간을 조절하는 일 예를 나타내는 파형도이다.
도 13은 본 발명의 예시적인 실시예에 따른 페이지 버퍼의 구체 구현 예를 나타내는 회로도이다.
도 14는 도 13에 도시된 페이지 버퍼로 제공되는 각종 제어 신호들의 파형의 일 예를 나타내는 도면이다.
도 15는 본 개시의 예시적인 실시예에 따른 메모리 장치 및 그 동작 예를 나타내는 도면이다.
도 16 및 도 17은 본 개시의 다른 예시적인 실시예에 따른 메모리 장치 및 그 동작 예를 나타내는 도면이다.
도 18은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 주변 회로(200)를 포함할 수 있고, 주변 회로(200)는 페이지 버퍼 회로(210), 제어 로직(220), 전압 생성기(230) 및 로우 디코더(240)를 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(200)는 데이터 입출력 회로 또는 입출력 인터페이스 등을 더 포함할 수 있다. 또한, 주변 회로(200)는 컬럼 로직, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더 등을 더 포함할 수 있다.
메모리 셀 어레이(100)는 비트라인(BL)들을 통해 페이지 버퍼 회로(210)에 연결될 수 있고, 워드라인(WL)들, 스트링 선택 라인(SSL)들 및 그라운드 선택 라인(GSL)들을 통해 로우 디코더(240)에 연결될 수 있다. 메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함할 수 있고, 예를 들어, 메모리 셀들은 플래시 메모리 셀들일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드(NAND) 플래시 메모리 셀들인 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 복수의 메모리 셀들은 ReRAM(resistive RAM), PRAM(phase change RAM), FRAM (Ferroelectric RAM) 또는 MRAM(magnetic RAM)과 같은 저항성 메모리 셀들일 수 있다.
일 실시예에서, 메모리 셀 어레이(100)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 3 및 4를 참조하여 상술하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드라인들 및/또는 비트라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 그러나, 본 발명은 이에 한정되지 않으며, 일부 실시예에서, 메모리 셀 어레이(100)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다.
제어 로직(220)은 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(100)에 데이터를 기록 또는 프로그램, 메모리 셀 어레이(100)로부터 데이터를 독출, 또는 메모리 셀 어레이(100)에 저장된 데이터를 소거하기 위한 각종 제어 신호, 예를 들어, 전압 제어 신호(CTRL_vol), 로우 어드레스(X-ADDR) 및 칼럼 어드레스(Y-ADDR)를 출력할 수 있다. 이로써, 제어 로직(220)은 메모리 장치(10) 내의 각종 동작을 전반적으로 제어할 수 있다.
전압 생성기(230)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(100)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성기(230)는 워드라인 전압, 예를 들어, 프로그램 전압, 독출 전압, 패스 전압, 소거 검증 전압 또는 프로그램 검증 전압 등을 생성할 수 있다. 또한, 전압 생성기(230)는 전압 제어 신호(CTRL_vol)를 기초로 하여 스트링 선택 라인 전압 및 그라운드 선택 라인 전압을 더 생성할 수 있다. 또한, 전압 생성기(230)는, 본 발명의 예시적인 실시예들에 따라 페이지 버퍼 회로(210)를 구동 또는 제어하기 위한 하나 이상의 전압들을 생성할 수 있다.
로우 디코더(240)는 로우 어드레스(X-ADDR)에 응답하여, 복수의 메모리 블록들 중 하나를 선택할 수 있고, 선택된 메모리 블록의 워드라인(WL)들 중 하나를 선택할 수 있고, 복수의 스트링 선택 라인(SSL)들 중 하나를 선택할 수 있다. 페이지 버퍼 회로(210)는 칼럼 어드레스(Y-ADDR)에 응답하여 비트라인(BL)들 중 일부 비트라인을 선택할 수 있다. 구체적으로, 페이지 버퍼 회로(210)는 동작 모드에 따라 기입 드라이버 또는 감지 증폭기로서 동작할 수 있다.
페이지 버퍼 회로(210)는 복수의 비트라인(BL)들에 연결되는 복수의 페이지 버퍼(PB)들을 포함할 수 있다. 페이지 버퍼(PB)들 각각은 복수의 비트라인(BL)들 중 대응하는 비트라인(BL)과 연결될 수 있다. 페이지 버퍼 회로(210)는 메모리 셀 어레이(100)로부터 독출된 데이터를 임시 저장하거나 또는 메모리 셀 어레이(100)에 기록될 데이터를 임시 저장할 수 있다. 예를 들면, 페이지 버퍼(PB)들 각각은 하나 이상의 래치들을 포함할 수 있다. 래치들은 데이터를 임시 저장할 수 있다
일 구현 예로서, 페이지 버퍼(PB)들 각각은 데이터를 임시 저장하기 위한 동작과 관련된 하나 이상의 트랜지스터들과 하나 이상의 래치들을 포함할 수 있다. 예컨대, 페이지 버퍼(PB)들 각각은 하나 이상의 트랜지스터들의 스위칭 동작에 기반하여 비트라인(BL)에 대한 프리차지 동작을 수행할 수 있으며, 또한 센싱 노드(미도시)와 비트라인(BL)이 전기적으로 연결됨에 따라 상기 센싱 노드를 통해 데이터를 센싱할 수 있다. 또한, 트랜지스터들의 스위칭 동작에 기반하여 어느 하나의 래치에 저장된 데이터는 다른 래치로 이동될 수 있고, 기록될 데이터가 비트라인(BL)을 통해 메모리 셀 어레이(100)로 제공되거나, 독출된 데이터가 비트라인(BL)을 통해 메모리 장치(10)의 외부로 제공될 수 있다.
일 구현 예로서, 페이지 버퍼(PB)들 각각은 프리차지 동작을 제어하기 위한 하나 이상의 트랜지스터들을 포함할 수 있고, 메모리 장치(10) 또는 메모리 장치(10)가 채용된 시스템의 온도에 따라 트랜지스터들의 특성이 달라질 수 있다. 일 예로서 페이지 버퍼(PB)들 각각은 비트라인(BL)과 센싱 노드를 전기적으로 연결하는 셧오프(shut-off) 트랜지스터를 포함할 수 있으며, 상기 셧오프 트랜지스터는 게이트로 인가되는 비트라인 셧오프 신호(BLSHF)에 의해 제어될 수 있다. 메모리 장치(10) 또는 메모리 장치(10)가 채용된 시스템의 온도의 변화에 따라 셧오프 트랜지스터를 통해 흐르는 전류의 레벨이 변동될 수 있다. 예컨대, 셧오프 트랜지스터는 포화(Saturation) 영역에서 동작할 수 있고, 이 경우 온도가 낮아짐에 따라 셧오프 트랜지스터를 통해 흐르는 전류의 레벨은 증가될 수 있다. 반면에, 메모리 셀 어레이(100)에 포함되는 CTF(Charge Trap Flash) 기반의 수직 구조 NAND(VNAND) 셀은 온도가 낮아질수록 셀 전류가 감소할 수 있다.
한편, 프리차지 동작에 소요되는 시간을 감소하기 위해 비트라인(BL)에 대한 오버 드라이브가 적용될 수 있으며, 일 예로서 프리차지 구간은 비트라인 셧오프 신호(BLSHF)를 상대적으로 높은 레벨로 인가하여 오버 드라이빙을 수행하는 제1 구간과, 비트라인 셧오프 신호(BLSHF)를 상대적으로 낮은 레벨로 인가 및 유지하여 비트라인(BL)을 타겟 레벨로 바이어싱하는 제2 구간을 포함할 수 있다. 이 때, 낮은 온도에서 셀 전류가 감소하는 특성을 보상하기 위해, 제1 구간에서 오버 드라이브를 수행함에 있어서, 낮은 온도에서의 비트라인 셧오프 신호(BLSHF)의 레벨은 높은 온도의 경우에 비해 큰 값으로 설정될 수 있다.
본 발명의 예시적인 실시예에 따라, 메모리 장치(10)에는 온도를 감지하기 위한 온도 센서(미도시)가 구비되고, 제어 로직(220)은 온도 정보(Temp)에 기초하여 본 발명의 실시예들에 따른 데이터 독출 동작이 수행될 수 있도록 주변 회로(200)의 적어도 하나의 구성 요소들을 제어하기 내부 제어신호들(미도시)을 생성할 수 있다. 일 예로서, 온도 보상 제어기(221)는 온도에 따라 페이지 버퍼 회로(210) 내의 각종 회로들을 다르게 제어하거나 상기한 제1 구간 및 제2 구간의 시간을 다르게 설정하기 위한 제어 정보를 포함할 수 있고, 제어 로직(220)은 온도 보상 제어기(221)의 제어 정보를 기초로 비트라인(BL)에 대한 프리차지 동작 및/또는 데이터 센싱 동작을 제어할 수 있다.
일 구현 예에 따라, 프리차지 동작의 제1 구간 및 제2 구간에서 비트라인 셧오프 신호(BLSHF)의 레벨이 설정될 수 있으며, 온도 변화에 따라 제1 구간 및 제2 구간에서의 비트라인 셧오프 신호(BLSHF)의 레벨 차이(또는, BLSHF 레벨(vBLSHF) 오프셋)가 다르게 설정될 수 있다. 일 예로서 온도가 낮아질수록 vBLSHF 오프셋이 작게 설정될 수 있다. 예컨대, 온도가 낮은 경우에 제1 구간에서 비트라인(BL)이 오버 프리차지되는 정도가 감소될 수 있도록, 제1 구간에서의 비트라인 셧오프 신호(BLSHF)의 레벨과 제2 구간에서의 비트라인 셧오프 신호(BLSHF)의 레벨의 차이가 상대적으로 작게 설정될 수 있다. 반면에, 온도가 높은 경우에는 비트라인(BL)에 대한 오버 드라이빙에 의한 영향이 상대적으로 작고, 이에 따라 온도가 높을수록 vBLSHF 오프셋은 저온에 비해 상대적으로 크게 설정될 수 있다.
또한, 온도에 따라 프리차지 구간 내에서 제1 구간의 시간이 다르게 설정될 수 있으며, 일 예로서 온도가 낮을 수록 프리차지 구간 내에서 제1 구간은 상대적으로 짧은 반면에, 온도가 높을 수록 프리차지 구간 내에서 제1 구간은 상대적으로 길게 설정될 수 있다. 또는, 예시적인 실시예에 따라, 제2 구간은 온도 변화에 대응하여 동일한 시간을 갖도록 설정될 수 있으며, 이 경우 온도가 낮을 수록 프리차지 구간의 전체 시간은 감소될 수 있다. 또는, 다양한 실시예들에 따라, 온도 변화에 따라 데이터 센싱 구간의 시간이 다르게 설정될 수 있고, 일 예로서 온도가 낮을 수록 데이터 센싱 구간의 시간이 길게 설정될 수 있다. 이에 따라, 데이터 독출을 위한 전체 시간 구간이 온도가 고온일 때와 저온일 때 실질적으로 동일하거나 또는 유사한 시간을 가질 수 있을 것이다.
상기와 같은 본 발명의 예시적인 실시예에 따르면, 제1 구간 및 제2 구간 별로 비트라인 셧오프 신호(BLSHF)의 레벨과 제1/제2 구간의 시간에 관련한 온도 보상을 차등적으로 적용하고, 이를 통해 페이지 버퍼 회로(210)가 온도 변화에 대응하여 최적으로 구동되도록 함으로써 에러 비율(error ratio)을 낮게 유지시킬 수 있다. 예컨대, 전술한 바와 같이 셧-오프 트랜지스터는 온도가 낮아질수록 전류 레벨이 상승할 수 있고, 이 경우 제1 구간에서 비트라인(BL)이 오버 프리차지됨에 따라 비트라인(BL)을 타겟 레벨로 바이어싱하기 위한 제2 구간이 길어지는 문제가 발생될 수 있는데, 본 발명의 예시적인 실시예에 따르면 온도에 따라 vBLSHF 오프셋을 다르게 조절하거나 제1 구간의 시간을 다르게 조절함으로써 상기와 같은 문제를 개선할 수 있다. 즉, 제1 구간에서 페이지 버퍼(PB)에 구비되는 트랜지스터(예컨대, 셧오프 트랜지스터)의 특성을 고려한 온도 보상을 수행함으로써, 비트라인(BL)을 타겟 레벨로 바이어싱하기 위한 제2 구간이 불필요하게 길어지는 것을 방지할 수 있으며, 이에 따라 데이터 독출에 소요되는 전체 시간을 감소시킬 수 있으므로 독출 성능을 향상할 수 있다.
한편, 도 1에 도시된 실시예에서의 메모리 장치(10)는 스토리지 장치로 지칭될 수 있다. 예컨대, 스토리지 장치는 컴퓨터, 스마트 폰, 스마트 패드 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 솔리드 스테이트 드라이브(SSD, Solid State Drive), 메모리 카드 등과 같이 반도체 메모리, 특히 불휘발성 메모리 장치에 데이터를 저장하는 장치일 수 있다. 도 1에는 도시되지 않았으나, 스토리지 장치는 메모리 장치(10)를 제어하는 컨트롤러를 더 구비할 수 있고, 컨트롤러는 호스트 장치로부터의 요청에 따라 메모리 장치(10)에 대한 데이터 저장 및 독출 동작을 제어할 수 있고, 일 예로서 전술한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)는 컨트롤러가 메모리 장치(10)로 제공할 수 있을 것이다.
도 2는 본 개시의 일 실시예에 따라, 도 1의 메모리 장치(10)의 구조를 개략적으로 나타내는 도면이다. 도 2에서는 메모리 장치(10)의 구현 예로서 COP(Cell Over Periphery) 구조가 예시되나, 본 발명의 실시예들은 이에 국한될 필요가 없이 다양한 구조들을 통해 메모리 장치(10)가 구현될 수도 있을 것이다.
도 2를 참조하면, 메모리 장치(10)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2)에 대해 수직 방향(VD)으로 적층될 수 있다. 구체적으로, 제2 반도체 층(L2)은 제1 반도체 층(L1)에 대해 수직 방향(VD)으로 하부에 배치될 수 있고, 이에 따라, 제2 반도체 층(L2)은 기판에 가깝게 배치될 수 있다.
일 실시예에서, 도 1의 메모리 셀 어레이(100)는 제1 반도체 층(L1)에 형성될 수 있고, 도 1의 주변 회로(200)는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(10)는 메모리 셀 어레이(100)가 주변 회로(200)의 상부에 배치된 구조, 즉 COP 구조를 가질 수 있다. COP 구조는 수평 방향 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(10)의 집적도를 향상시킬 수 있다.
일 실시예에서, 제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터들 및 트랜지스터들을 배선하기 위한 메탈 패턴들(예를 들어, 도 9의 제1 및 제3 하부 메탈 층들(LM0, LM2))을 형성함으로써 제2 반도체 층(L2)에 주변 회로(200)를 형성할 수 있다. 제2 반도체 층(L2)에 주변 회로(200)가 형성된 후, 메모리 셀 어레이(100)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(100)의 워드 라인들(WL) 및 비트 라인들(BL)과 제2 반도체 층(L2)에 형성된 주변 회로(200)를 전기적으로 연결하기 위한 메탈 패턴들이 형성될 수 있다. 예를 들어, 비트 라인들(BL)은 제1 수평 방향(HD1)으로 연장되고, 워드 라인들(WL)은 제2 수평 방향(HD2)으로 연장될 수 있다.
도 3은 본 개시의 일 실시예에 따라, 도 1의 메모리 셀 어레이(100)를 예시적으로 나타내는 도면이다.
도 3을 참조하면, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK0 ~ BLKi)을 포함할 수 있고, i는 양의 정수일 수 있다. 복수의 메모리 블록들(BLK0 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK0 ~ BLKi) 중 각각은 수직 방향(VD)을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 이때, 복수의 낸드 스트링들은 제1 및 제2 수평 방향(HD1, HD2)을 따라 특정 거리만큼 이격되어 제공될 수 있다. 복수의 메모리 블록들(BLK0 ~ BLKi)은 로우 디코더(도 1의 240)에 의해 선택될 수 있다. 예를 들면, 로우 디코더(240)는 복수의 메모리 블록들(BLK0 ~ BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 4는 본 개시의 일 실시예에 따라, 도 3의 메모리 블록(BLKa)을 나타내는 사시도이다.
도 4를 참조하면, 메모리 블록(BLKa)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제2 수평 방향(HD2)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제2 수평 방향(HD2)을 따라 신장되는 복수의 절연막들(IL)이 수직 방향(VD)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 수직 방향(VD)을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 수평 방향(HD1)을 따라 순차적으로 배치되며, 수직 방향(VD)을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL0 ~ WL7)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제1 수평 방향(HD1)으로 신장되고 제2 수평 방향(HD2)을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 ~ BL3)이 제공된다.
도 5는 본 개시의 일 실시예에 따른 페이지 버퍼의 일 구현 예를 나타내는 회로도이다.
도 5를 참조하면, 페이지 버퍼(PB)는 캐시 래치부(CLU) 및 데이터 래치부(DLU)를 포함할 수 있다. 캐시 래치부(CLU)는 캐시 래치(CL)를 포함할 수 있다. 예를 들면, 캐시 래치(CL)는 메모리 셀에 기록될 데이터(DATA)를 저장할 수 있다. 또한, 캐시 래치(CL)는 데이터 래치(DL)로부터 전송된 데이터(DATA)를 저장할 수 있다. 캐시 래치(CL)는 결합 센싱 노드(SOC)에 연결될 수 있다. 캐시 래치(CL)는 캐시 래치 노드(SOC)를 통해 데이터(DATA)를 송수신할 수 있으며, 도 5에서는 캐시 래치부(CLU)에 하나의 캐시 래치(CL)가 도시되었으나 두 개 이상의 캐시 래치(CL)들을 포함할 수도 있다. 캐시 래치 노드(SOC)는 패스 트랜지스터(T_P)를 통해 센싱 노드(SO)와 연결될 수 있다.
패스 트랜지스터(T_P)는 패스 신호(SO_PASS)에 따라 턴 온 또는 턴 오프 될 수 있다. 패스 트랜지스터(T_P)가 턴 온 되는 경우, 캐시 래치(CL) 및 데이터 래치(DL) 사이에서 데이터(DATA)가 전송될 수 있다. 예를 들면, 데이터 래치(DL)는 센싱 노드(SO)에 연결되고 캐시 래치(CL)로부터 전송된 데이터(DATA)를 저장할 수 있다. 또한, 데이터 래치(DL)는 메모리 셀로부터 독출된 데이터(DATA)를 저장할 수 있으며, 데이터(DATA)를 캐시 래치(CL)로 전송할 수 있다. 도 5에서는 데이터 래치부(DLU)에 하나의 데이터 래치(DL)가 도시되었으나, 두 개 이상의 데이터 래치(DL)들을 포함할 수도 있다.
센싱 노드(SO)는 메모리 장치(10)의 독출, 기록 또는 소거 동작 동안에 프리차지 될 수 있다. 예를 들면, 센싱 노드(SO)는 셋업 트랜지스터(T_STP)를 통해 내부 공급 전압(IVC)에 따라 프리차지 될 수 있다. 셋업 트랜지스터(T_STP)는 비트라인 셋업 신호(BLSETUP)에 따라 턴 온 또는 턴 오프 될 수 있다. 셋업 트랜지스터(T_STP)는 P 타입 트랜지스터일 수 있다. 하지만, 셋업 트랜지스터(T_STP)의 타입은 이것에 한정되지 않는다. 예를 들면, 센싱 노드(SO)는 셧오프 트랜지스터(T_SHF)를 통해 비트라인(BL)과 연결될 수 있다. 셧오프 트랜지스터(T_SHF)는 비트라인 셧오프 신호(BLSHF)에 따라 턴 온 또는 턴 오프 될 수 있다. 셧오프 트랜지스터(T_SHF)는 N 타입 트랜지스터일 수 있다. 하지만, 셧오프 트랜지스터(T_SHF)의 타입은 이것에 한정되지 않는다.
전술한 실시예에 따라, 온도 변화에 대응하여 페이지 버퍼(PB)가 다르게 제어될 수 있으며, 일 동작 예로서 프리차지 동작의 제1 구간 및 제2 구간에서 셧오프 트랜지스터(T_SHF)가 다르게 제어될 수 있다. 예컨대, 온도 변화에 따라 비트라인 셧오프 신호(BLSHF)의 오프셋(vBLSHF 오프셋)이 다르게 제어될 수 있으며, 온도가 낮을수록 vBLSHF 오프셋이 고온에 비해 작게 설정될 수 있다. 또한, 제1 구간 및 제2 구간 중 적어도 하나의 구간이 온도에 따라 다르게 조절될 수 있으며, 일 예로서 온도가 낮을수록 오버 드라이브를 수행하는 제1 구간이 상대적으로 짧게 설정될 수 있다.
도 6은 온도에 따른 셀 전류의 변화 및 센싱 기준 전류의 변동 예를 나타내는 그래프이다.
도 5 및 도 6의 (a)를 참조하면, CTF 기반의 수직 구조 NAND(VNAND) 셀은 온도가 낮아질수록 셀 전류(Id)가 감소한다. 메모리 셀들은 도 6에 도시된 바와 같은 전압(Vg)-셀 전류(Id) 특성을 가질 수 있고, 인접 셀들의 프로그램 상태에 따라 셀 전류(Id)의 변화량(기울기)이 크거나, 또는 점선으로 도시된 바와 같이 변화량이 상대적으로 완만할 수 있다. 즉, 특정한 센싱 기준 전류(iCell)를 기준으로 데이터를 판별할 때, 인접 셀의 프로그램 상태에 따라 셀 전류(Id)의 레벨이 변동될 수 있고, 이는 문턱전압의 산포폭이 증가하는 결과를 낳게 된다.
도 6의 (a)에 도시된 바와 같이, 고온에서 셀들을 독출하는 경우에는 특정한 센싱 기준 전류(iCell)를 기준으로 데이터를 판별할 때 그 산포폭이 상대적으로 작다. 반면에, 비트라인 셧오프 신호의 레벨(vBLSHF)을 증가시키지 않고 저온에서 셀들을 독출하는 경우에는, 점선으로 도시된 바와 같이 인접 셀들의 프로그램 상태에 따라 셀 전류(Id)의 레벨이 크게 변동되고, 이는 문턱전압의 산포폭이 상대적으로 증가하는 결과를 낳게 됨으로서 데이터 센싱의 정확도를 저하시키는 요인이 된다. 이에 따라, 온도에 따른 셀 전류(Id) 변화에 의한 산포폭 증가를 개선하기 위해서는, 온도가 낮아질수록 비트라인 셧오프 신호의 레벨(vBLSHF)을 증가시킬 필요가 있고, 도 6의 (a)에서는 셧오프 신호의 레벨(vBLSHF)이 증가된 경우에 문턱전압의 산포폭이 감소되는 예가 도시된다.
한편, 도 6의 (b)에는 저온에서 비트라인 셧오프 신호(BLSHF)의 레벨을 증가시킨 상태에서, 데이터 센싱 구간의 시간(tSODEV)을 증가시킴으로써 센싱 기준 전류(iCell)를 감소하는 예가 도시된다. 전술한 바와 같이, 프로그램된 셀들은 인접 셀의 문턱전압 분포에 의해서 서로 다른 셀 전류(Id) 특성을 갖게 된다. 도 6의 (b)에 도시된 바와 같이, 저온에서 데이터를 독출하는 경우, 고온인 경우에 비하여 상대적으로 작은 센싱 기준 전류(iCell)를 기준으로 데이터를 판별할 때 문턱 전압의 산포폭이 감소할 수 있다. 특정한 커패시턴스 값 및 전압(Vg)이 셀에 적용되는 경우, 셀의 특성 상 셀 전류(Id)는 시간에 따라 감소하는 특성을 가질 수 있고, 이에 따라 데이터 센싱 구간의 시간(tSODEV)을 증가시킴으로써 데이터 판별을 위한 센싱 기준 전류(iCell)의 레벨을 낮출 수 있다. 즉, 온도 변화에 따른 산포폭 증가로 인한 문제를 개선하기 위해서는, 온도가 낮아질수록 데이터 센싱 구간의 시간(tSODEV)을 증가시키고 센싱 기준 전류(iCell)를 가변하여 설정할 필요가 있다.
도 7은 일반적인 셧오프 트랜지스터의 특성을 나타내는 그래프이고, 도 8은 본 발명의 예시적인 실시예에 따른 프리차지 구간에서의 비트라인 제어 예를 나타내는 그래프이다.
도 5 내지 도 7을 참조하면, 셧오프 트랜지스터(T_SHF)는 셀과는 달리 온도가 감소할수록 전류 레벨이 증가하는 특성을 가질 수 있다. 비트라인(BL)을 프리차지하는 구간은 제1 구간과 제2 구간을 포함하고, 제1 구간과 제2 구간에서 셧오프 트랜지스터(T_SHF)는 다르게 제어될 수 있으며, 초기 구간에 해당하는 제1 구간은 비트라인(BL)을 일정 시간 동안 타겟 레벨에 대비하여 높은 바이어스로 오버 드라이브함으로써 프리차지 구간의 전체 시간을 감소시킬 수 있다. 이 경우, 셧오프 트랜지스터(T_SHF)는 전류(Id)-전압(Vg) 커브 상에서 포화(Saturation) 영역에서 동작하게 되는데, 이 구간에서는 전류(Id) 레벨이 온도가 낮아질수록 증가하는 특성을 갖는다.
상기와 같은 특성에 따라, 만약 고온에서와 저온에서 vBLSHF 오프셋을 동일하게 설정하여 비트라인(BL)을 프리차지하는 경우에는(또는, 저온의 경우 제1 구간에서 BLSHF 전압 레벨을 크게 상승시키는 경우에는), 비트라인(BL)이 오버 프리차지됨에 따라 산포가 우측으로 쉬프트되고 이는 산포폭 증가에 따른 특성 열화를 낳게 된다. 본 발명의 일 실시예에서는, 비트라인(BL)의 타겟 레벨과 무관하게 오버 드라이브를 수행하는 제1 구간에서는 페이지 버퍼 내의 트랜지스터의 특성을 기초로 온도 보상을 수행할 수 있고, 이에 따라 상기와 같은 산포의 쉬프트에 따른 열화를 방지하는 방안이 제시된다.
도 5 내지 도 8을 참조하면, 도 8에서는 프리차지 구간에서의 비트라인 셧오프 신호(BLSHF)의 레벨과 제1 구간 및 제2 구간의 시간이 예시된다. 또한, 도 8에서는 저온 및 고온에서의 비트라인 셧오프 신호(BLSHF)의 레벨의 변동 예가 도시된다.
이하의 실시예들에서, 고온과 저온을 구분하는 기준은 다양하게 설정될 수 있다. 일 예로서, 온도의 변화에 따라 본 발명에서 설명되는 다양한 파라미터 값(일 예로, 전압 레벨, 시간 구간 등)은 아날로그 적으로 변동될 수 있으며, 온도 변화에 따라 상기 파라미터 값이 이에 대응하여 변동될 수 있다. 또는, 다양한 실시예들에 따라 온도에 관련된 소정의 기준값이 설정되고, 검출된 온도가 상기 기준값보다 큰 경우에는 고온으로 판단되고, 상기 기준값보다 작은 경우에는 저온으로 판단될 수 있으며, 기준값과의 비교에 따라 파라미터 값이 변동될 수 있다. 일 예로서, 메모리 장치의 정상 온도 범위를 -40도 ~ 105도로 가정하면, 상기 40도 ~ 105도 사이에서 메모리 셀의 특성(또는, 독출 동작의 특성)이 상대적으로 크게 변동하는 임의의 온도 또는 임의의 온도 범위를 기준 값으로 설정하고, 상기 기준값에 따라 고온과 저온이 판단될 수 있을 것이다.
또는, 두 개 이상의 기준값들이 설정되는 경우에는 온도가 적어도 3 개의 범위들로 판단될 수 있으며, 이에 따라 본 발명의 실시예들에서 전압 레벨 및/또는 시간 구간에 관련된 조절 동작은 다수의 단계들로 조절될 수도 있을 것이다. 이외에도, 다른 다양한 기준들에 따라 메모리 장치가 저온에서 동작하는 지, 고온에서 동작하는 지가 판단될 수 있으며, 본 발명의 실시예들은 온도 판단과 관련하여 특정한 방식에 한정될 필요는 없을 것이다.
저온(CT)인 경우, 프리차지 구간의 제1 구간(tPRE_1)에서 비트라인 셧오프 신호(BLSHF)는 제1 레벨(VL_1)까지 증가한 후 상기 제1 레벨(VL_1)을 유지할 수 있다. 이후, 프리차지 구간의 제2 구간(tPRE_2)으로 진입함에 따라 비트라인 셧오프 신호(BLSHF)의 레벨은 제2 레벨(VL_2)로 낮아지고, 제2 구간(tPRE_2) 동안 제2 레벨(VL_2)이 유지될 수 있다. 저온(CT)인 경우에서 vBLSHF 오프셋(VL_1 - VL_2, ΔV1)은 제1 값을 가질 수 있다.
고온(HT)인 경우, 프리차지 구간의 제1 구간(tPRE_1)에서 비트라인 셧오프 신호(BLSHF)는 제3 레벨(VH_1)까지 증가한 후 상기 제3 레벨(VH_1)을 유지할 수 있다. 이후, 프리차지 구간의 제2 구간(tPRE_2)으로 진입함에 따라 비트라인 셧오프 신호(BLSHF)의 레벨은 제4 레벨(VH_2)로 낮아지고, 제2 구간(tPRE_2) 동안 제4 레벨(VH_2)이 유지될 수 있다. 고온(HT)인 경우에서 vBLSHF 오프셋(VH_1 - VH_2, ΔV2)은 제2 값을 가질 수 있으며, 제2 값은 제1 값에 비해 클 수 있다.
한편, 도 8에 도시된 바와 같이, 메모리 장치가 저온(CT)인 경우 제1 구간(tPRE_1)은 메모리 장치가 고온(HT)인 경우에서의 제1 구간(tPRE_1) 보다 짧을 수 있다. 또한, 예시적인 실시예에 따라, 메모리 장치가 저온(CT)인 경우의 제2 구간(tPRE_2)과 고온(HT)인 경우의 제2 구간(tPRE_2)은 실질적으로 동일 또는 유사할 수 있다. 이에 따라, 메모리 장치가 저온(CT)인 경우 프리차지 구간의 전체 시간은 고온인 경우에 비해 짧을 수 있다. 또한, 전술한 바에 따라 저온(CT)인 경우에서 데이터 센싱 구간(tSODEV)은 고온(HT)인 경우에 비해 길게 설정될 수 있다. 예시적인 실시예에서, 저온(CT)인 경우 데이터 센싱 구간(tSODEV)이 상대적으로 길게 설정될 수 있고, 이에 따라 저온(CT)과 고온(HT)인 경우에서 데이터 독출에 소요되는 전체 시간은 실질적으로 동일 또는 유사할 수 있다.
상기와 같은 본 발명의 예시적인 실시예에 따라, 저온(CT)에서 비트라인(BL)이 오버 프리차지되는 정도가 감소될 수 있고, 이에 따라 저온(CT)에서 제2 구간(tPRE_2)의 시간이 과도하게 증가되는 것이 방지될 수 있다. 또한, 예시적인 실시예에서, 저온(CT)과 고온(HT)인 경우에서 제2 구간(tPRE_2)의 시간은 동일하게 설정될 수 있는데, 저온(CT)에서 제2 구간(tPRE_2)을 길게 설정할 필요성이 감소될 수 있으므로, 고온(HT)에서도 제2 구간(tPRE_2)이 불필요하게 길어지는 것을 방지할 수 있다.
한편, 도 8에서는 vBLSHF 오프셋과 제1 구간(tPRE_1)의 시간이 함께 적용되는 예가 도시되었으나 본 발명의 실시예는 이에 국한될 필요가 없다. 예컨대, 예시적인 실시예들에서, 온도 변화에 따라 vBLSHF 오프셋만이 조절될 수도 있으며, 또는 온도 변화에 따라 제1 구간(tPRE_1)의 시간만이 조절되도록 메모리 장치가 구현될 수도 있을 것이다.
도 9는 본 발명의 실시예가 적용되지 않은 경우와 적용된 경우에서의 독출 성능을 비교한 예를 나타내는 도면이다.
도 9의 (a)에서는 고온(HT)과 저온(CT)인 경우에서 vBLSHF 오프셋이 예시되며, 본 발명의 실시예가 적용되지 않은 경우(점선으로 도시된 레벨)에 비해 저온(CT)의 제1 구간(tPRE_1)에서 비트라인 셧오프 신호(BLSHF)의 레벨이 감소되고, 이에 따라 저온(CT)에서의 vBLSHF 오프셋(ΔV1)은 고온(HT)에서의 vBLSHF 오프셋(ΔV2)에 비해 작게 설정될 수 있다.
또한, 도 9의 (b)에서는 고온(HT)과 저온(CT)인 경우에서 제1 구간(tPRE_1), 제2 구간(tPRE_2) 및 데이터 센싱 구간(tSODEV)을 나타낸다. 본 발명의 실시예가 적용되지 않은 경우에는 점선으로 도시된 바와 같이 저온(CT)에서의 제1 구간(tPRE_1)과 고온(HT)에서의 제1 구간(tPRE_1)이 동일한 시간을 가질 수 있으나, 본 발명의 실시예에 따르면 저온(CT)에서의 제1 구간(tPRE_1)이 고온(HT)에서의 제1 구간(tPRE_1) 보다 짧게 설정될 수 있다. 또한, 본 발명의 실시예가 적용되지 않은 경우에 비해, 본 발명의 실시예에 따르면 저온(CT) 및 고온(HT)의 경우에서 제2 구간(tPRE_2)이 모두 짧게 설정될 수 있다. 또한, 예시적인 실시예에서, 저온(CT)에서 데이터 센싱 구간(tSODEV)은 고온(HT)의 경우에 비해 길게 설정될 수 있다.
도 10은 본 발명의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 10을 참조하면, 메모리 장치는 호스트(또는, 메모리 컨트롤러)로부터 수신된 독출 요청에 응답하여 데이터 독출 동작을 수행할 수 있으며(S11), 전술한 실시예들에 따라 프리차지 구간은 초기 비트라인을 오버 드라이브하는 제1 구간과, 그 이후의 제2 구간을 포함할 수 있다.
메모리 장치는 이전에 설정된 상태에 따라 데이터 독출 동작을 수행할 수 있고, 내부의 온도 센서 또는 외부로부터 제공된 온도 정보에 따라 온도가 상승하였는지 또는 하강하였는지를 판단할 수 있다(S12). 판단 결과, 온도가 하강한 것으로 판단된 경우, 프리차지 구간의 제1 구간에서 페이지 버퍼 내의 트랜지스터(일 예로, 셧오프 트랜지스터)의 게이트로 인가되는 비트라인 셧오프 신호(BLSHF)의 레벨을 제1 레벨(Lev 1)로 상승시키고 이를 유지할 수 있다(S13). 반면에, 온도가 상승한 것으로 판단된 경우, 프리차지 구간의 제1 구간에서 비트라인 셧오프 신호(BLSHF)의 레벨을 제2 레벨(Lev 2)로 상승시키고 이를 유지할 수 있다(S16). 이전에 설정된 제1 구간에서의 비트라인 셧오프 신호(BLSHF)의 레벨을 기준 레벨(Lev 0)로 정의할 때, 제1 레벨(Lev 1)은 기준 레벨(Lev 0) 보다 클 수 있고, 제2 레벨(Lev 2)은 기준 레벨(Lev 0) 보다 작을 수 있다.
한편, 온도의 변화에 따라 제1 구간의 시간이 다르게 설정될 수 있고, 온도가 하강한 경우 제1 구간의 경과 시간이 설정된 제1 시간(T1) 이상인지가 판단될 수 있다(S14). 경과 시간이 제1 시간(T1) 미만인 경우에는 제1 구간이 유지되고, 반면에 제1 구간의 경과 시간이 설정된 제1 시간(T1) 이상인 경우에는 제1 오프셋(ΔV1)을 적용하여 비트라인 셧오프 신호(BLSHF)의 레벨을 감소시킬 수 있다(S15). 일 예로, 이전에 설정된 제1 구간의 시간을 기준 시간(T0)으로 정의할 때, 상기 제1 시간(T1)은 기준 시간(T0) 보다 짧을 수 있다. 또한, 이전에 설정된 vBLSHF 오프셋을 기준 오프셋(ΔV0)으로 정의할 때, 제1 오프셋(ΔV1)은 기준 오프셋(ΔV0) 보다 작을 수 있다.
한편, 온도가 상승한 경우, 제1 구간의 경과 시간이 설정된 제2 시간(T2) 이상인지가 판단될 수 있다(S17). 제2 시간(T2)은 기준 시간(T0) 보다 길게 설정될 수 있으며, 경과 시간이 제2 시간(T2) 미만인 경우에는 제1 구간이 유지되고, 반면에 제1 구간의 경과 시간이 설정된 제2 시간(T2) 이상인 경우에는 제2 오프셋(ΔV2)을 적용하여 비트라인 셧오프 신호(BLSHF)의 레벨을 감소시킬 수 있다(S18). 또한, 제2 오프셋(ΔV2)은 기준 오프셋(ΔV0) 보다 클 수 있다.
상기한 바와 같이 비트라인 셧오프 신호(BLSHF)의 레벨이 감소되고 메모리 장치는 프리차지 구간의 제2 구간으로 진입할 수 있다(S19). 예시적인 실시예에 따라, 온도의 변화와 무관하게 제2 구간의 시간은 동일하게 설정될 수 있고, 이에 따라 제2 구간의 경과 시간이 설정된 제3 시간(T3) 이상인지가 판단될 수 있다(S20). 경과 시간이 제3 시간(T3) 미만인 경우에는 제2 구간이 유지되고, 반면에 제2 구간의 경과 시간이 설정된 제3 시간(T3) 이상인 경우에는 프리차지 동작이 종료됨에 따라 데이터 센싱 구간으로 진입하고(S21), 상기 비트라인에 연결된 일 노드(예컨대, 센싱 노드)의 레벨을 센싱함으로써 데이터가 센싱될 수 있다(S22).
상기한 실시예에서는 온도의 변화와 무관하게 제2 구간의 시간이 서로 동일하게 설정되는 예가 도시되었으나, 본 발명의 실시예들은 이에 국한될 필요가 없으며, 온도가 낮을수록 제1 구간의 시간이 상대적으로 짧으므로 온도가 낮은 경우에 제2 구간을 고온에 비해 다소 길게 설정할 수도 있을 것이다.
도 11은 본 개시의 예시적인 실시예에 따른 메모리 장치의 일 구현 예를 나타내는 블록도이다. 도 11에 도시된 각종 제어 정보 및 설정 정보들은 하나의 구현 예에 불과한 것으로서, 전술한 실시예들을 구현함에 있어서 다른 다양한 방식에 따라 메모리 장치가 동작하여도 무방할 것이다.
도 11을 참조하면, 메모리 장치(300)는 다수의 비트라인들(BL0 ~ BL[N-1])에 연결된 페이지 버퍼(310), 스케줄러(320), 클록 생성기(OSC, 330), 온도 센서(340) 및 전압 생성기(350)를 포함할 수 있다. 예시적인 실시예에 따라, 페이지 버퍼(310)에서 비트라인 선택 신호(BLSLT) 및 비트라인 셧오프 신호(BLSHF)를 수신하는 트랜지스터들이 간략하게 도시된다. 또한, 스케줄러(320)는 데이터 독출을 위한 다양한 동작들을 스케줄링하는 기능을 수행하고, 일 예로서 전술한 실시예에서 제어 로직에 구비되는 구성일 수 있다. 또한, 전압 생성기(350)는 비트라인 셧오프 신호(BLSHF)를 생성할 수 있고, 도 11에 명시되지는 않았으나 비트라인 선택 신호(BLSLT) 또한 전압 생성기(350)에서 생성될 수도 있을 것이다.
온도 센서(340)는 온도를 검출한 결과에 따른 온도 정보(ZTC, NTC)를 생성할 수 있으며, 온도 정보(ZTC)는 온도와 무관하게 일정한 레벨을 가질 수 있고, 온도 정보(NTC)는 온도에 따라서 그 레벨이 선형적으로 변동하는 신호일 수 있다. 스케줄러(320)는 제1 구간(tPRE1)과 데이터 센싱 구간(tSODEV)을 나타내는 정보를 클록 생성기(OSC, 330)로 제공할 수 있으며, 클록 생성기(OSC, 330)는 온도에 따라 제1 구간(tPRE1)에서의 클록 신호(CLK)의 주기를 가변할 수 있으며, 또한 데이터 센싱 구간(tSODEV)에서의 클록 신호(CLK)의 주기를 가변할 수 있다. 예컨대, 클록 생성기(OSC, 330)는 온도 정보(ZTC, NTC)와 주기 정보(Info_T(tPRE1), Info_T(tSODEV))를 기초로 클록 신호(CLK)의 주기를 가변할 수 있다. 일 구현 예로서, 주기 정보(Info_T(tPRE1), Info_T(tSODEV))는 온도 변화에 따라 주기의 조절 양을 나타내는 계수 정보를 포함할 수 있다.
한편, 스케줄러(320)는 제1 구간(tPRE1), 제2 구간(tPRE2)을 설정할 수 있으며, 일 예로서 설정 정보(Set_T(tPRE1), Set_T(tPRE2))와 클록 신호(CLK)를 기초로 제1 구간(tPRE1), 제2 구간(tPRE2)을 설정할 수 있다. 일 예로, 설정 정보(Set_T(tPRE1), Set_T(tPRE2))는 제1 구간(tPRE1) 및 제2 구간(tPRE2) 각각에서의 카운팅 정보를 포함할 수 있고, 클록 신호(CLK)를 소정의 횟수만큼 카운팅한 구간을 제1 구간(tPRE1) 및 제2 구간(tPRE2)으로서 설정할 수 있다. 상기한 바에 따라, 온도의 변화에 따라 제1 구간(tPRE1)에서 클록 신호(CLK)의 주기가 변동될 수 있고, 클록 신호(CLK)의 주기에 따라 온도 변화에 대응하여 제1 구간(tPRE1)의 시간이 변동될 수 있다. 도 11에는 도시되지 않았으나, 스케줄러(320)는 데이터 센싱 구간(tSODEV)에 관련된 설정 정보를 더 수신할 수 있고, 상기 클록 신호(CLK)와 설정 정보를 기초로 데이터 센싱 구간의 시간을 설정할 수도 있을 것이다.
한편, 전압 생성기(350)는 각종 제어 정보를 기초로 비트라인 셧오프 신호(BLSHF)를 생성할 수 있고, 온도 및 구간에 따라 비트라인 셧오프 신호(BLSHF)의 레벨을 변동할 수 있다. 일 예로서, 전압 설정 정보(Set_V(tPRE1), Set_V(tPRE2))는 제1 구간(tPRE1) 및 제2 구간(tPRE2)에서의 비트라인 셧오프 신호(BLSHF)의 레벨을 설정하기 위한 정보를 포함할 수 있고, 전압 조절 정보(Info_V(tPRE1), Info_V(tPRE2))는 온도 변화에 따라 각각의 구간에서 전압 레벨을 어느 정도 변동시킬 것인지를 나타내는 계수 정보를 포함할 수 있다. 전압 생성기(350)는 전압 설정 정보(Set_V(tPRE1), Set_V(tPRE2))를 기초로 생성되는 비트라인 셧오프 신호(BLSHF)에 대해, 온도 정보(ZTC, NTC)와 전압 조절 정보(Info_V(tPRE1), Info_V(tPRE2))를 기초로 전술한 실시예들에 따라 각 구간에서 전압 레벨을 조절할 수 있다.
도 12는 프리차지 구간에서 제1 구간 및 제2 구간을 조절하는 일 예를 나타내는 파형도이다.
도 12를 참조하면, 고온(HT)과 저온(CT)에서 클록 신호(CLK)의 주기가 다르게 설정되는 예가 도시되고, 저온(CT)에서 클록 신호(CLK)의 주기가 상대적으로 짧게 설정되는 예가 도시된다. 스케줄러(320)는 소정의 설정된 카운팅 값에 따라 제1 구간(tPRE1)을 설정할 수 있고, 저온(CT)에서 클록 신호(CLK)의 주기가 상대적으로 짧으므로 저온(CT)에서 제1 구간(tPRE1)이 상대적으로 짧은 예가 도시된다. 또한, 전압 생성기(350)의 동작에 따라 저온(CT)에서의 vBLSHF 오프셋(ΔV1)이 고온(HT)에서의 vBLSHF 오프셋(ΔV2)에 비해 상대적으로 작도록 비트라인 셧오프 신호(BLSHF)를 생성할 수 있다.
도 13은 본 발명의 예시적인 실시예에 따른 페이지 버퍼의 구체 구현 예를 나타내는 회로도이며, 도 14는 도 13에 도시된 페이지 버퍼로 제공되는 각종 제어 신호들의 파형의 일 예를 나타내는 도면이다.
도 13에서는 페이지 버퍼(PB)의 데이터 래치부가 도시되며, 일 예로서 페이지 버퍼(PB)는 비트라인(BL)에 연결되고 비트라인 선택 신호(BLSLT)에 의해 구동되는 비트라인 선택 트랜지스터(T_SLT)를 포함할 수 있다. 비트라인 선택 트랜지스터(T_SLT)는 고전압 트랜지스터로 구현될 수 있다.
한편, 페이지 버퍼(PB)는 하나 이상의 래치들로서, 센싱 노드(SO)에 연결되는 센싱 래치(SL), 포스 래치(FL), 상위 비트 래치(ML) 및 하위 비트 래치(LL)를 더 포함할 수 있으며, 또한 센싱 노드(SO)와 상기 래치들 사이에 배치되어 다양한 제어 신호들(SOGND, MON_F, MON_M, MON_L)에 응답하여 동작하는 트랜지스터들을 더 포함할 수 있다. 또한, 페이지 버퍼(PB)는 비트라인 클램핑 제어 신호(BLCLAMP)에 기초하여 비트라인(BL) 또는 센싱 노드(SO)에 대한 프리차지 동작을 제어할 수 있는 프리차지 회로(PC)를 더 포함할 수 있고, 비트라인 셋업 신호(BLSETUP)에 의해 구동되는 셋업 트랜지스터(T_STP)를 더 포함할 수 있다. 래치들은 다양한 정보들을 저장할 수 있고, 일 예로서 센싱 래치(SL)는 독출 또는 프로그램 검증(verify) 동작 시, 메모리 셀에 저장된 데이터 또는 메모리 셀의 문턱 전압의 센싱 결과를 저장할 수 있다. 또한, 포스 래치(FL)는 프로그램 동작 시 문턱 전압 산포를 개선하기 위해 활용될 수 있다. 또한, 상위 비트 래치(ML), 하위 비트 래치(LL), 및 캐시 래치(미도시)는 프로그램 동작 시 외부에서 입력된 데이터를 저장하기 위해 활용될 수 있다.
한편, 페이지 버퍼(PB)는 다른 하나 이상의 트랜지스터들을 더 포함할 수 있다. 일 예로서, 페이지 버퍼(PB)는 비트라인 선택 트랜지스터(T_SLT)와 센싱 노드(SO) 사이에 직렬로 연결된 비트라인 셧오프 트랜지스터(T_SHF)와 비트라인 연결 제어 트랜지스터(T_BLK)를 더 포함할 수 있다. 또한, 페이지 버퍼(PB)는 로드 신호(LOAD)에 의해 구동되는 프리차지 트랜지스터(PM)를 더 포함할 수 있다. 또한, 예시적인 실시예에서, 페이지 버퍼(PB)는 패스 제어 신호(SO_PASS)에 응답하여 캐시 래치부의 캐시 래치 노드(SOC) 와의 연결을 제어하는 트랜지스터를 더 포함할 수도 있다.
도 13에 도시된 페이지 버퍼(PB)의 일 동작 예를 도 14를 참조하여 설명하면 다음과 같다.
페이지 버퍼(PB)에 구비되는 하나 이상의 트랜지스터들을 제어하기 위한 신호에 대해, 본 발명의 예시적인 실시예가 적용됨으로써 온도 변화에 따라 그 레벨이 조절될 수 있다. 예컨대, 도 13에 도시된 바와 같이 비트라인 셧오프 신호(BLSHF)는 제1 구간(tPRE1) 및 제2 구간(tPRE2)에서 소정의 오프셋을 가지며 그 레벨이 변동할 수 있으며, 온도가 낮을수록 비트라인 셧오프 신호(BLSHF)의 오프셋은 작게 설정될 수 있다.
한편, 프리차지 구간(tPRE1, tPRE2) 및 데이터 센싱 구간(tSODEV)에서 비트라인 셋업 신호(BLSETUP)와 비트라인 연결 제어 신호(CLBLK)는 도 14에 도시된 파형을 가질 수 있으며, 셋업 트랜지스터(T_STP)는 데이터 센싱 구간(tSODEV)이 시작되기 직전에 일부 구간동안 턴 온될 수 있고, 비트라인 연결 제어 트랜지스터(T_BLK)가 턴 온될 수 있다. 또한, 셋업 트랜지스터(T_STP)가 다시 턴 오프됨에 따라 데이터 센싱 구간(tSODEV)이 시작될 수 있다.
한편, 도 14에 도시된 예에서, 전술한 비트라인 셧오프 신호(BLSHF)와 함께, 적어도 하나의 다른 신호로서 비트라인 클램핑 제어 신호(BLCLAMP) 및 비트라인 연결 제어 신호(CLBLK)에 대해서도 본 발명의 실시예들에 따른 온도 보상이 적용될 수 있다. 예컨대, 도 14에 도시된 바와 같이 상기 신호들의 레벨은 vBLSHF ≤ vBLCLAMP ≤ vCLBLK 의 관계를 가질 수 있으며, 온도 보상이 적용됨에 따라 비트라인 클램핑 제어 신호(BLCLAMP) 및 비트라인 연결 제어 신호(CLBLK)는 온도에 따라 그 레벨이 다를 수 있다. 또한, 온도 변화에 따라 그 보상 량이 다르게 조절될 수 있고, 일 예로서 온도 변화에 따라 비트라인 클램핑 제어 신호(BLCLAMP) 및 비트라인 연결 제어 신호(CLBLK) 각각에 대해 오프셋, 프리차지 동작시의 제1/제2 구간들이 다르게 조절될 수 있을 것이다.
한편, 프리차지 동작에서 비트라인 클램핑 제어 신호(BLCLAMP)의 레벨은 일정하게 유지될 수 있다. 또는, 도 14에 도시된 바와 같이, 비트라인 클램핑 제어 신호(BLCLAMP)의 레벨 또한 제1 구간(tPRE1) 및 제2 구간(tPRE2)에서 소정의 오프셋을 가질 수 있으며, 본 발명의 실시예가 적용됨에 따라 온도가 낮을수록 비트라인 클램핑 제어 신호(BLCLAMP)의 오프셋은 작게 설정될 수도 있을 것이다.
도 15는 본 개시의 예시적인 실시예에 따른 메모리 장치 및 그 동작 예를 나타내는 도면이다. 도 15에서는 온도 검출이 메모리 장치 외부에서 수행되는 예가 도시된다.
도 15를 참조하면, 메모리 시스템(400)은 메모리 컨트롤러(410)와 메모리 장치(420)를 포함할 수 있고, 메모리 장치(420)는 전술한 실시예들에서 설명된 메모리 장치가 적용될 수 있다. 메모리 컨트롤러(410)는 온도 센서(411) 및 온도 코드 생성기(412)를 포함할 수 있고, 메모리 장치(420)는 메모리 셀 어레이(421), 페이지 버퍼 회로(422) 및 제어 로직(423)을 포함할 수 있다. 또한, 제어 로직(423)은 온도 보상 제어기(423_1)를 포함할 수 있고, 메모리 컨트롤러(410)와 메모리 장치(420) 사이에서 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 송수신될 수 있다. 또한, 메모리 컨트롤러(410)는 커맨드(CMD)의 일 예로서 독출 커맨드(RD)를 메모리 장치(420)로 제공할 수 있고, 메모리 장치(420)는 전술한 실시예들에 따른 프리차지 동작 및 데이터 센싱 동작을 기초로 데이터(DATA)를 독출할 수 있다.
메모리 컨트롤러(410) 내에 온도 센서(411)가 온도를 검출하고 이를 디지털 코드로 변환하여 온도 코드 정보(CODE_T)를 메모리 장치(420)로 제공할 수 있다. 예시적인 실시예에 따라, 온도 코드 생성기(412)는 온도가 일정 기준 이상으로 변동하는 경우에 온도 코드 정보(CODE_T)를 생성하여 제공할 수 있으며, 이와 관련하여 기준 정보(Ref_T)를 포함할 수 있다. 예컨대, 이전에 제공된 온도 코드 정보(CODE_T)에 상응하는 온도와 현재 검출된 온도 차이가 상기한 기준 정보(Ref_T) 이상인 경우에 온도 코드 정보(CODE_T)가 메모리 장치(420)로 제공될 수 있다. 제어 로직(423)은 온도 보상 제어기(423_1)에 설정된 각종 정보 ?? 온도 코드 정보(CODE_T)를 기초로 내부 제어신호(Ctrl_I)를 생성하여 페이지 버퍼 회로(422)로 제공할 수 있다.
한편, 예시적인 실시예에 따라, 프리차지 동작 및 데이터 센싱 동작은 데이터 독출 과정에서 수행되므로, 메모리 컨트롤러(410)는 독출 커맨드(RD)를 메모리 장치(420)로 제공하는 경우에 온도 코드 정보(CODE_T)를 함께 제공할 수도 있을 것이다.
상기와 같은 예시적인 실시예에 따르면, 온도 센서와 이에 따른 바이어스 가변 회로가 메모리 장치(420) 내에서 제거될 수 있고, 이에 따라 메모리 장치(420) 의 주현 회로 면적 감소 효과를 기대할 수 있다.
도 16 및 도 17은 본 개시의 다른 예시적인 실시예에 따른 메모리 장치 및 그 동작 예를 나타내는 도면이다. 도 16 및 도 17에서는 데이터 독출 모드에 따른 온도 보상 예가 설명된다.
메모리 장치(500)는 메모리 셀 어레이(510), 페이지 버퍼 회로(520) 및 제어 로직(530)을 포함할 수 있으며, 제어 로직(530)은 온도 보상 제어기(531)를 포함할 수 있다. 일 구현 예에 따라, 메모리 셀 어레이(510)는 16KB 의 페이지(page)사이즈에 해당하는 메모리 셀들을 포함할 수 있으며, 독출 모드에 따라 16KB 독출 모드, 8KB 독출 모드 및 4KB 독출 모드 등 다양한 모드들에서 동작할 수 있다. 만약, 메모리 장치(500)가 4KB 독출 모드에서 동작하는 경우, 인접하는 4 개의 비트라인(BL)들 중 하나의 비트라인(BL)이 선택되어 데이터가 독출될 수 있다. 제어 로직(530)은 선택된 독출 모드에 따라 데이터를 독출함과 함께, 전술한 실시예들에서 설명된 독출 동작을 위한 내부 제어신호(Ctrl_I)를 페이지 버퍼 회로(520)로 제공할 수 있다.
4KB 독출 모드나 8KB 독출 모드의 경우 하나 이상의 인접한 비트라인(BL)이 접지 상태인 반면에, 16KB 독출 모드에서는 인접한 비트라인(BL)이 동시에 프리차지가 수행되기 때문에, 인접한 비트라인(BL)의 바이어싱 레벨에 따라서 비트라인(BL) 커플링 양이 달라지게 되고, 프리차지에 소요되는 시간이 달라질 수 있다. 이에 따라, 독출 모드를 기초로 제1 구간 및 제2 구간에서 비트라인 셧오프 신호(BLSHF)의 레벨이 다르게 제어될 수 있으며, 또한 본 발명의 예시적인 실시예에 따라 비트라인 셧오프 신호(BLSHF)에 대한 온도 보상이 독출 모드 각각에 대해 적용될 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 온도 보상은 독출 모드 별로 서로 다르게 적용되도록 제어 동작이 수행될 수 있으며, 일 예로서 16KB 독출 모드에서의 온도 보상과 4KB 독출 모드 및 8KB 독출 모드에서의 온도 보상은 다르게 적용될 수 있다.
도 17은 도 16에 도시된 메모리 장치(500)의 일 동작 예를 나타낸다. 도 17에서는 설명의 편의상 4KB 독출 모드와 16KB 독출 모드의 경우만이 예시되며, 8KB 독출 모드에 적용되는 보상 량은, 상기 4KB 독출 모드에서의 보상 량과 상기 16KB 독출 모드에서의 보상 량 사이의 값을 가질 수 있을 것이다.
도 17을 참조하면, 4KB 독출 모드에서 인접한 접지 상태의 비트라인(BL)에 기인하는 커패시턴스 값이 증가하게 되고, 다른 독출 모드에 비해 오버 드라이브 양이 크게 설정될 수 있다. 이에 따라, 동일한 온도(예컨대, 고온(HT)인 것으로 가정함)인 경우에서, 제1 구간에서 4KB 독출 모드의 경우 비트라인 셧오프 신호의 레벨(vBLSHF)이 크게 상승하는 반면에, 16KB 독출 모드의 경우 비트라인 셧오프 신호의 레벨(vBLSHF)은 상대적으로 작게 상승할 수 있다. 또한, 온도가 동일한 경우, 제2 구간에서 비트라인 셧오프 신호의 레벨(vBLSHF)은 4KB 독출 모드와 16KB 독출 모드에서 동일한 값으로 낮아질 수 있다. 이에 따라, 4KB 독출 모드에서 vBLSHF 오프셋은 16KB 독출 모드에 비해 크게 설정될 수 있다. 또한, 일 실시예에서, 4KB 독출 모드에서 제1 구간은 16KB 독출 모드에서의 제1 구간에 비해 짧게 설정되는 예가 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없이 독출 모드들에 대해 제1 구간이 동일한 시간으로 설정될 수도 있을 것이다.
한편, 본 발명의 예시적인 실시예에 따라 다양한 독출 모드들에 대해 온도 보상이 적용될 수 있다. 일 예로서, 16KB 독출 모드의 경우, 온도가 낮아짐에 따라 제1 구간에서의 비트라인 셧오프 신호의 레벨(vBLSHF)이 고온에 비해 더 크게 상승하며, 제2 구간에서 소정의 vBLSHF 오프셋에 따라 비트라인 셧오프 신호의 레벨(vBLSHF)이 감소될 수 있다. 이 때, 저온의 경우에서 vBLSHF 오프셋은 고온의 경우에 비해 작을 수 있으며, 또한 저온의 경우에서의 제1 구간은 고온의 경우의 제1 구간에 비해 짧게 설정될 수 있다.
또한, 4KB 독출 모드의 경우도 상기한 바와 유사하게, 저온의 경우에서 vBLSHF 오프셋은 고온의 경우에 비해 작게 설정될 수 있으며, 또한 저온의 경우에서의 제1 구간은 고온의 경우의 제1 구간에 비해 짧게 설정될 수 있다.
4KB 독출 모드, 8KB 독출 모드 및 16KB 독출 모드 각각에서 본 발명의 실시예가 적용이 가능함에 따라, 각각의 모드에서 저온에서의 vBLSHF 오프셋은 고온에서의 vBLSHF 오프셋보다 작도록 온도 보상이 수행될 수 있다. 또한, 임의의 온도에서 상대적으로 작은 사이즈의 독출 모드에서의 vBLSHF 오프셋은 상대적으로 큰 사이즈의 독출 모드에서의 vBLSHF 오프셋보다 크게 설정될 수 있으며, 일 예로서 도 17에 도시된 바와 같이 동일한 온도에서 4KB 독출 모드에서의 vBLSHF 오프셋은 16KB 독출 모드에서의 vBLSHF 오프셋에 비해 크게 설정될 수 있다.
한편, 16KB 독출 모드에서의 비트라인 바이어싱 레벨(BL Biasing Level)은 선택된 워드라인 바이어스(WL Bias)와 해당 비트라인(BL)에 연결된 셀의 문턱전압의 대소관계에 따라서 달라질 수 있으며, 일 실시예에 따라 선택 워드라인 바이어스에 따라서 전술한 제1 구간(tPRE1)의 시간과 vBLSHF 오프셋에 대한 온도 보상량이 달리 설정될 수도 있을 것이다.
도 18은 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(600)에 적용한 예를 나타내는 블록도이다.
도 18을 참조하면, SSD 시스템(600)은 호스트(610) 및 SSD(620)를 포함할 수 있다. SSD(620)는 신호 커넥터를 통해 호스트(610)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(620)는 SSD 컨트롤러(621), 보조 전원 장치(622) 및 메모리 장치들(623_1 ~ 623_n)을 포함할 수 있다. 메모리 장치들(623_1 ~ 623_n)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(620)는 도 1 내지 도 17을 참조하여 상술된 실시예들을 이용하여 구현될 수 있다. 즉, SSD(620)에 구비되는 메모리 장치들(623_1 ~ 623_n) 각각은 프리차지 구간 내의 제1 구간과 제2 구간에 대한 설정, 그리고 vBLSHF 오프셋 등 다양한 요소들에 대해 온도 보상을 적용할 수 있을 것이다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 19를 참조하면, 메모리 장치(900)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다. 도 1 내지 도 18에 예시된 실시예들은 메모리 장치(900)에 구현될 수 있고, 예를 들어, 도 1 내지 도 18을 참조하여 상술된 페이지 버퍼 회로는 주변 회로 영역(PERI)에 배치될 수 있다.
메모리 장치(900)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(710), 층간 절연층(715), 제1 기판(710)에 형성되는 복수의 회로 소자들(720a, 720b, 720c), 복수의 회로 소자들(720a, 720b, 720c) 각각과 연결되는 제1 메탈층(730a, 730b, 730c), 제1 메탈층(730a, 730b, 730c) 상에 형성되는 제2 메탈층(740a, 740b, 740c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(730a, 730b, 730c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(740a, 740b, 740c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(730a, 730b, 730c)과 제2 메탈층(740a, 740b, 740c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(740a, 740b, 740c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(740a, 740b, 740c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(740a, 740b, 740c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(715)은 복수의 회로 소자들(720a, 720b, 720c), 제1 메탈층(730a, 730b, 730c), 및 제2 메탈층(740a, 740b, 740c)을 커버하도록 제1 기판(710) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(771b, 772b)과 상부 본딩 메탈(871b, 872b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 제2 메탈 패드들이라고 지칭할 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(810)과 공통 소스 라인(820)을 포함할 수 있다. 제2 기판(810) 상에는, 제2 기판(810)의 상면에 수직하는 방향(VD)을 따라 복수의 워드라인들(831-838; 830)이 적층될 수 있다. 워드라인들(830)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(830)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(810)의 상면에 수직하는 방향으로 연장되어 워드라인들(830), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(850c) 및 제2 메탈층(860c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(850c)은 비트라인 컨택일 수 있고, 제2 메탈층(860c)은 비트라인일 수 있다. 일 실시예에서, 비트라인은 제2 기판(810)의 상면에 평행한 제1 수평 방향(HD1)을 따라 연장될 수 있다.
도 19에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(893)를 제공하는 회로 소자들(720c)과 전기적으로 연결될 수 있다. 일 예로서, 비트라인은 주변 회로 영역(PERI)에서 상부 본딩 메탈(871c, 872c)과 연결되며, 상부 본딩 메탈(871c, 872c)은 페이지 버퍼(893)의 회로 소자들(720c)에 연결되는 하부 본딩 메탈(771c, 772c)과 연결될 수 있다. 본 발명의 예시적인 실시예에서, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)은 프리차지 동작 및 데이터 센싱에 관련된 적어도 하나의 트랜지스터를 포함할 수 있고, 상기 적어도 하나의 트랜지스터는 셧오프 트랜지스터를 포함할 수 있으며, 상기 셧오프 트랜지스터로 제공되는 비트라인 셧오프 신호(BLSHF)는 전술한 실시예들에 따른 vBLSHF 오프셋을 가질 수 있다. 또한, 페이지 버퍼(893)에 포함되는 회로 소자들(720c)의 제어에 기반하여, 상부 본딩 메탈(871c, 872c) 및/또는 하부 본딩 메탈(771c, 772c)을 통해 비트라인에 대한 프리차지 동작이 수행될 수 있고, 저온의 경우 전술한 제1 구간에서 비트라인이 오버 프리차지되는 정도가 감소될 수 있도록, 제1 구간에서의 비트라인 셧오프 신호(BLSHF)의 레벨과 제2 구간에서의 비트라인 셧오프 신호(BLSHF)의 레벨의 차이에 상응하는 vBLSHF 오프셋이 고온의 경우에 비해 상대적으로 작게 설정될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(830)은 제2 기판(810)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(841-847; 840)와 연결될 수 있다. 워드라인들(830)과 셀 컨택 플러그들(840)은, 제2 수평 방향을 따라 워드라인들(830) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(830)에 연결되는 셀 컨택 플러그들(840)의 상부에는 제1 메탈층(850b)과 제2 메탈층(860b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(840)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(840)은 주변 회로 영역(PERI)에서 로우 디코더(894)를 제공하는 회로 소자들(720b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압은, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(893)를 제공하는 회로 소자들(720c)의 동작 전압이 로우 디코더(894)를 제공하는 회로 소자들(720b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(880)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(880)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(820)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(880) 상부에는 제1 메탈층(850a)과 제2 메탈층(860a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(880), 제1 메탈층(850a), 및 제2 메탈층(860a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(705, 805)이 배치될 수 있다. 도 19를 참조하면, 제1 기판(710)의 하부에는 제1 기판(710)의 하면을 덮는 하부 절연막(701) 이 형성될 수 있으며, 하부 절연막(701) 상에 제1 입출력 패드(705)가 형성될 수 있다. 제1 입출력 패드(705)는 제1 입출력 컨택 플러그(703)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결되며, 하부 절연막(701)에 의해 제1 기판(710)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(703)와 제1 기판(710) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(703)와 제1 기판(710)을 전기적으로 분리할 수 있다.
도 19를 참조하면, 제2 기판(810)의 상부에는 제2 기판(810)의 상면을 덮는 상부 절연막(801)이 형성될 수 있으며, 상부 절연막(801) 상에 제2 입출력 패드(805)가 배치될 수 있다. 제2 입출력 패드(805)는 제2 입출력 컨택 플러그(803)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(720a, 720b, 720c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(803)가 배치되는 영역에는 제2 기판(810) 및 공통 소스 라인(820) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(805)는 제3 방향(Z축 방향)에서 워드라인들(830)과 오버랩되지 않을 수 있다. 도 19를 참조하면, 제2 입출력 컨택 플러그(803)는 제2 기판(810)의 상면에 평행한 방향에서 제2 기판(810)과 분리되며, 셀 영역(CELL)의 층간 절연층(815)을 관통하여 제2 입출력 패드(805)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(705)와 제2 입출력 패드(805)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(900)는 제1 기판(710)의 상부에 배치되는 제1 입출력 패드(705)만을 포함하거나, 또는 제2 기판(810)의 상부에 배치되는 제2 입출력 패드(805)만을 포함할 수 있다. 또는, 메모리 장치(900)가 제1 입출력 패드(705)와 제2 입출력 패드(805)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(900)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(872a)과 동일한 형태의 하부 메탈 패턴(773a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(773a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(740b) 상에는 하부 본딩 메탈(771b, 772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(771b, 772b)은 셀 영역(CELL)의 상부 본딩 메탈(871b, 872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(752)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(752)과 동일한 형태의 상부 메탈 패턴(892)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(892) 상에는 콘택을 형성하지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 비트라인들을 통해 상기 메모리 셀 어레이에 연결되고, 각각의 비트라인에 연결된 페이지 버퍼를 포함하며, 데이터 독출을 위한 프리차지 구간에서 상기 비트라인들에 대한 프리차지 동작을 수행하는 페이지 버퍼 회로; 및
    검출된 온도에 따라 상기 페이지 버퍼 회로의 프리차지 동작을 다르게 제어하는 제어 로직;을 구비하고,
    상기 프리차지 구간은 상기 비트라인을 오버 드라이브하는 제1 구간과 상기 비트라인을 상기 제1 구간 보다 낮은 전압으로 드라이브하는 제2 구간을 포함하고, 상기 검출된 온도가 제1 온도인 경우의 상기 제1 구간은, 상기 검출된 온도가 상기 제1 온도보다 높은 제2 온도인 경우에서의 상기 제1 구간보다 짧게 설정되는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼는 센싱 노드와 상기 비트라인 사이의 전기적 연결을 제어하는 셧오프 트랜지스터를 포함하고, 상기 셧오프 트랜지스터의 게이트로 비트라인 셧오프 신호가 제공되며,
    상기 제1 온도에서 상기 비트라인 셧오프 신호는 상기 제1 구간에서 제1 레벨로 상승하고, 상기 제2 온도에서 상기 비트라인 셧오프 신호는 상기 제1 구간에서 제2 레벨로 상승하며,
    상기 제1 레벨은 상기 제2 레벨 보다 큰 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제1 온도에서 상기 비트라인 셧오프 신호는 상기 제2 구간에서 제3 레벨로 하강하고, 상기 제2 온도에서 상기 비트라인 셧오프 신호는 상기 제2 구간에서 제4 레벨로 하강하며,
    상기 제1 레벨과 상기 제3 레벨의 차이에 해당하는 제1 오프셋은, 상기 제2 레벨과 상기 제4 레벨의 차이에 해당하는 제2 오프셋보다 작은 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 온도에서의 상기 제2 구간은 상기 제2 온도에서의 상기 제2 구간과 동일한 시간을 갖는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 프리차지 구간 이후에 데이터 센싱 구간이 수행되고,
    상기 제1 온도에서의 상기 데이터 센싱 구간은 상기 제2 온도에서의 상기 데이터 센싱 구간보다 길게 설정되는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    외부의 컨트롤러로부터 독출 커맨드와 함께 온도 정보를 수신하고,
    상기 제어 로직은 상기 외부의 컨트롤러로부터 제공된 온도 정보에 기초하여 상기 페이지 버퍼 회로의 프리차지 동작을 다르게 제어하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 메모리 장치의 온도를 검출하는 온도 센서;
    상기 온도 센서로부터의 온도 검출 결과에 따라 서로 다른 주기를 갖는 클록 신호를 생성하는 클록 생성기; 및
    센싱 노드와 상기 비트라인 사이의 전기적 연결을 제어하는 셧오프 트랜지스터의 게이트로 제공되는 비트라인 셧오프 신호를 생성하는 전압 생성기를 더 구비하고,
    상기 제어 로직은, 상기 온도에 따라 다른 주기를 갖는 상기 클록 신호의 카운팅에 기초하여 상기 제1 구간의 시간을 조절하는 것을 특징으로 하는 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 온도에 해당할 때의 상기 클록 신호의 주기는, 상기 제2 온도에 해당할 때의 상기 클록 신호의 주기에 비해 짧으며,
    상기 클록 신호를 N 회 카운팅하는 데 소요되는 시간이 상기 제1 구간의 시간으로 설정됨에 따라, 상기 제1 온도에서의 상기 제1 구간은 상기 제2 온도에서의 상기 제1 구간보다 짧게 설정되는 것을 특징으로 하는 메모리 장치(단, N은 1 이상의 정수).
  9. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    복수의 비트라인들을 통해 상기 메모리 셀 어레이에 연결되고, 각각의 비트라인에 연결된 페이지 버퍼를 포함하며, 데이터 독출을 위한 프리차지 구간에서 상기 비트라인들에 대한 프리차지 동작을 수행하는 페이지 버퍼 회로를 구비하고,
    각각의 페이지 버퍼는 센싱 노드와 상기 비트라인 사이의 전기적 연결을 제어하는 셧오프 트랜지스터를 포함하고, 상기 셧오프 트랜지스터의 게이트로 비트라인 셧오프 신호가 제공되며,
    상기 프리차지 구간은 오버 드라이브를 수행하는 초기의 제1 구간과 그 이후의 제2 구간을 포함하고,
    상기 메모리 장치의 온도가 상대적으로 저온인 경우에서 상기 제1 구간과 상기 제2 구간 사이에서의 상기 비트라인 셧오프 신호의 전압 변동량에 상응하는 제1 오프셋은, 상기 온도가 상대적으로 고온인 경우에서 상기 제1 구간과 상기 제2 구간 사이에서의 상기 비트라인 셧오프 신호의 전압 변동량에 상응하는 제2 오프셋 보다 작은 것을 특징으로 하는 메모리 장치.
  10. 제9항에 있어서,
    상기 저온에서 상기 비트라인 셧오프 신호는 상기 제1 구간에서 제1 레벨로 상승하고, 상기 고온에서 상기 비트라인 셧오프 신호는 상기 제1 구간에서 제2 레벨로 상승하며,
    상기 제1 레벨은 상기 제2 레벨 보다 큰 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 저온에서 상기 비트라인 셧오프 신호는 상기 제2 구간에서 제3 레벨로 하강하고, 상기 고온에서 상기 비트라인 셧오프 신호는 상기 제2 구간에서 제4 레벨로 하강하며,
    상기 제1 레벨과 상기 제2 레벨의 차이는, 상기 제3 레벨과 상기 제4 레벨의 차이보다 작은 것을 특징으로 하는 메모리 장치.
  12. 제9항에 있어서,
    상기 각각의 페이지 버퍼는,
    상기 셧오프 트랜지스터와 상기 센싱 노드 사이에 연결되는 제1 트랜지스터; 및
    상기 셧오프 트랜지스터와 상기 제1 트랜지스터 사이의 노드에 연결되고, 비트라인 클램핑 제어 신호에 기초하여 프리차지 동작을 제어하는 프리차지 회로를 더 포함하고,
    상기 프리차지 구간에서, 상기 비트라인 클램핑 제어 신호는 상기 비트라인 셧오프 신호보다 그 레벨이 큰 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서,
    상기 비트라인 클램핑 제어 신호에 대해 온도 변화에 대한 보상이 적용됨에 따라, 상기 저온과 상기 고온에서 상기 비트라인 클램핑 제어 신호의 레벨이 서로 다른 것을 특징으로 하는 메모리 장치.
  14. 제9항에 있어서,
    상기 메모리 장치의 온도를 검출하는 온도 센서; 및
    상기 온도 센서로부터 검출된 온도에 따라 상기 페이지 버퍼 회로의 프리차지 동작을 다르게 제어하는 제어 로직;을 더 구비하고,
    상기 제어 로직은, 상기 온도 센서로부터 검출된 온도가 낮아질수록, 상기 제1 구간에서 상기 비트라인 셧오프 신호의 레벨을 증가시키고, 상기 비트라인 셧오프 신호의 오프셋을 감소시키며, 상기 제1 구간을 짧게 설정하는 것을 특징으로 하는 메모리 장치.
  15. 복수의 메모리 셀들 및 제1 메탈 패드를 포함하는 메모리 셀 영역; 및
    제2 메탈 패드를 포함하고, 상기 제1 메탈 패드 및 상기 제2 메탈 패드를 통해 상기 메모리 셀 영역에 수직으로 연결되는 주변 회로 영역을 포함하고,
    상기 주변 회로 영역은,
    복수의 비트라인들을 통해 상기 메모리 셀들에 연결되고, 각각의 비트라인에 연결된 페이지 버퍼를 포함하며, 데이터 독출을 위한 프리차지 구간에서 상기 비트라인들에 대한 프리차지 동작을 수행하는 페이지 버퍼 회로; 및
    온도에 따라 상기 페이지 버퍼 회로의 프리차지 동작을 다르게 제어하는 제어 로직;을 구비하고,
    상기 프리차지 구간은 오버 드라이브를 수행하는 초기의 제1 구간과 그 이후의 제2 구간을 포함하고, 상기 메모리 장치의 온도가 상대적으로 저온인 경우에서 상기 제1 구간과 상기 제2 구간 사이에서의 상기 비트라인 셧오프 신호의 전압 변동량에 상응하는 제1 오프셋은, 상기 온도가 상대적으로 고온인 경우에서 상기 제1 구간과 상기 제2 구간 사이에서의 상기 비트라인 셧오프 신호의 전압 변동량에 상응하는 제2 오프셋 보다 작은 것을 특징으로 하는 메모리 장치.
  16. 제15항에 있어서,
    상기 제1 메탈 패드 및 상기 제2 메탈 패드는 구리로 형성된 것을 특징으로 하는 메모리 장치.
  17. 제15항에 있어서,
    상기 제1 메탈 패드 및 상기 제2 메탈 패드는 본딩 방식으로 연결된 것을 특징으로 하는 메모리 장치.
  18. 제15항에 있어서,
    상기 저온에서 상기 비트라인 셧오프 신호는 상기 제1 구간에서 제1 레벨로 상승하고, 상기 고온에서 상기 비트라인 셧오프 신호는 상기 제1 구간에서 제2 레벨로 상승하며,
    상기 제1 레벨은 상기 제2 레벨 보다 큰 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서,
    상기 저온에서 상기 비트라인 셧오프 신호는 상기 제2 구간에서 제3 레벨로 하강하고, 상기 고온에서 상기 비트라인 셧오프 신호는 상기 제2 구간에서 제4 레벨로 하강하며,
    상기 제1 레벨과 상기 제2 레벨의 차이는, 상기 제3 레벨과 상기 제4 레벨의 차이보다 작은 것을 특징으로 하는 메모리 장치.
  20. 제15항에 있어서,
    상기 저온에서의 상기 제1 구간은 상기 고온에서의 상기 제1 구간보다 짧게 설정되는 것을 특징으로 하는 메모리 장치.
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