JP2022040030A - 温度補償を遂行するメモリ装置及びその動作方法 - Google Patents

Abstract

【課題】温度補償を遂行するメモリ装置及びその動作方法を提供する。【解決手段】複数のメモリセルを含むメモリセルアレイと、複数のビットラインを通じてメモリセルアレイに連結され、それぞれのビットラインに連結されたページバッファを含み、データ読み取りのためのプリチャージ区間でビットラインに対するプリチャージ動作を遂行するページバッファ回路と、検出された温度に従ってページバッファ回路のプリチャージ動作を異なって制御する制御ロジックと、を備え、プリチャージ区間は、ビットラインをオーバードライブする第１区間と、ビットラインを第１区間よりも低い電圧でドライブする第２区間と、を含み、検出された温度が第１温度である場合の第１区間は、検出された温度が第１温度よりも高い第２温度である場合における第１区間よりも短く設定されることを特徴とするメモリ装置である。【選択図】図８

Description

本発明は、メモリ装置に係り、さらに詳細には、温度補償を遂行するメモリ装置及びその動作方法に関する。

最近、情報通信装置の多機能化によってメモリ装置の大容量化及び高集積化が要求されている。メモリ装置は、メモリセルにデータを保存するか、メモリセルからデータを出力するために、メモリセルのライン（例えば、ビットライン）に連結されたページバッファを含み、ページバッファは、トランジスタのような半導体素子を有することができる。メモリ装置の温度変化によって、ページバッファの動作特性が変動され、これにより、データの書込み及び／または読取り過程で動作エラーが発生するか、データの信頼性が低下してしまう問題がある。

本発明の技術的思想は、温度変化に対する補償を適用してページバッファを駆動することで、動作エラーを減少させ、データ読み取り速度を向上させうるメモリ装置及びその動作方法を提供する。

本発明の技術的思想によるメモリ装置は、複数のメモリセルを含むメモリセルアレイと、複数のビットラインを通じて前記メモリセルアレイに連結され、それぞれのビットラインに連結されたページバッファを含み、データ読み取りのためのプリチャージ区間で前記ビットラインに対するプリチャージ動作を遂行するページバッファ回路と、検出された温度に従って前記ページバッファ回路のプリチャージ動作を異なって制御する制御ロジックと、を備え、前記プリチャージ区間は、前記ビットラインをオーバードライブする第１区間と、前記ビットラインを前記第１区間よりも低い電圧でドライブする第２区間と、を含み、前記検出された温度が第１温度である場合の前記第１区間は、前記検出された温度が前記第１温度よりも高い第２温度である場合における前記第１区間よりも短く設定されることを特徴とする。

また、本発明の技術的思想によるメモリ装置は、複数のメモリセルを含むメモリセルアレイ、及び複数のビットラインを通じて前記メモリセルアレイに連結され、それぞれのビットラインに連結されたページバッファを含み、データ読み取りのためのプリチャージ区間で前記ビットラインに対するプリチャージ動作を遂行するページバッファ回路を備え、それぞれのページバッファは、センシングノードと前記ビットラインとの電気的連結を制御するシャットオフトランジスタを含み、前記シャットオフトランジスタのゲートにビットラインシャットオフ信号が提供され、前記プリチャージ区間は、オーバードライブを遂行する初期の第１区間と、その後の第２区間と、を含み、前記メモリ装置の温度が相対的に低温である場合、前記第１区間と前記第２区間との間における前記ビットラインシャットオフ信号の電圧変化量に相応する第１オフセットは、前記温度が相対的に高温である場合の、前記第１区間と前記第２区間との間における前記ビットラインシャットオフ信号の電圧変化量に相応する第２オフセットよりも小さいことを特徴とする。

また、本発明の技術的思想によるメモリ装置は、複数のメモリセル及び第１メタルパッドを含むメモリセル領域、及び第２メタルパッドを含み、前記第１メタルパッド及び前記第２メタルパッドを通じて前記メモリセル領域に垂直方向で連結される周辺回路領域を含み、前記周辺回路領域は、複数のビットラインを通じて前記メモリセルに連結され、それぞれのビットラインに連結されたページバッファを含み、データ読み取りのためのプリチャージ区間で前記ビットラインに対するプリチャージ動作を遂行するページバッファ回路、及び温度に従って前記ページバッファ回路のプリチャージ動作を異なって制御する制御ロジックを備え、前記プリチャージ区間は、オーバードライブを遂行する初期の第１区間と、その後の第２区間と、を含み、前記メモリ装置の温度が相対的に低温である場合、前記第１区間と前記第２区間との間における前記ビットラインシャットオフ信号の電圧変化量に相応する第１オフセットは、前記温度が相対的に高温である場合の、前記第１区間と前記第２区間との間における前記ビットラインシャットオフ信号の電圧変化量に相応する第２オフセットよりも小さいことを特徴とする。

本発明の技術的思想の温度補償を遂行するメモリ装置及びその動作方法によれば、ビットラインのプリチャージ動作を制御する各種パラメータを温度に従って異なって調節することで、プリチャージ動作にかかる時間を減少させ、かつデータ信頼性を向上させうる効果がある。

また、本発明の技術的思想の温度補償を遂行するメモリ装置及びその動作方法によれば、メモリ装置の多様なモードにおいて温度補償のための最適のパラメータを提供することで、多様なモードにわたって最適の読み取り環境を提供し、それを通じてメモリ装置の性能を向上させうる効果がある。

本発明の一実施例によるメモリ装置を示すブロック図である。 本発明の一実施例によって、図１のメモリ装置の構造を概略的に示す図面である。 本発明の一実施例によって、図１のメモリセルアレイを例示的に示す図面である。 本発明の一実施例によって、図３のメモリブロックを示す斜視図である。 本発明の一実施例によるページバッファの一具現例を示す回路図である。 温度によるセル電流の変化例を示すグラフである。 温度によるセンシング基準電流の変動例を示すグラフである。 一般的なシャットオフトランジスタの特性を示すグラフである。 本発明の例示的な実施例によるプリチャージ区間におけるビットライン制御例を示すグラフである。 図９Ａ及び９Ｂは、本発明の実施例が適用されていない場合と適用された場合における読取性能を比較した例を示す図面である。 図９Ａ及び９Ｂは、本発明の実施例が適用されていない場合と適用された場合における読取性能を比較した例を示す図面である。 本発明の例示的な実施例によるメモリ装置の動作方法を示すフローチャートである。 本発明の例示的な実施例によって、ページバッファを駆動するメモリ装置の一具現例を示すブロック図である。 プリチャージ区間で第１区間及び第２区間を調節する一例を示す波形図である。 本発明の例示的な実施例によるページバッファの具体的な具現例を示す回路図である。 図１３に図示されたページバッファに提供される各種制御信号の波形の一例を示す図面である。 本発明の例示的な実施例によるメモリ装置及びその動作例を示す図面である。 本発明の他の例示的な実施例によるメモリ装置を示す図面である。 本発明の他の例示的な実施例によるメモリ装置の動作例を示す図面である。 本発明の実施例によるメモリ装置をＳＳＤシステムに適用した例を示すブロック図である。 本発明の一実施例によるメモリ装置を示す断面図である。

以下、添付した図面を参照して本発明の実施例について詳細に説明する。

図１は、本発明の一実施例によるメモリ装置１０を示すブロック図である。

図１を参照すれば、メモリ装置１０は、メモリセルアレイ１００及び周辺回路２００を含み、周辺回路２００は、ページバッファ回路２１０、制御ロジック２２０、電圧生成器２３０及びロウデコーダ２４０を含む。図１には図示されていないが、周辺回路２００は、データ入出力回路または入出力インターフェースなどをさらに含む。また、周辺回路２００は、カラムロジック、プリデコーダ、温度センサ、コマンドデコーダ、アドレスデコーダなどをさらに含んでもよい。

メモリセルアレイ１００は、ビットラインＢＬを通じて、ページバッファ回路２１０に連結され、ワードラインＷＬ、ストリング選択ラインＳＳＬ及びグラウンド選択ラインＧＳＬを通じてロウデコーダ２４０に連結されうる。メモリセルアレイ１００は、複数のメモリセルを含み、例えば、メモリセルは、フラッシュメモリセルとしうる。以下では、複数のメモリセルがＮＡＮＤフラッシュメモリセルである場合を例として本発明の実施例を詳述する。しかし、本発明は、それに限定されず、一部実施例において、複数のメモリセルは、ReRAM(resistive RAM), PRAM(phase change RAM), FRAM(Ferroelectric
RAM)またはMRAM(magnetic
RAM)のような抵抗性メモリセルであってもよい。

一実施例において、メモリセルアレイ１００は、３次元メモリセルアレイを含み、３次元メモリセルアレイは、複数のNANDストリングを含み、各NANDストリングは、基板上に垂直方向に積層されたワードラインにそれぞれ連結されたメモリセルを含み、これについては図３及び図４を参照して後述する。米国特許第７,６７９,１３３号、米国特許第８,５５３,４６６号、米国特許第８,６５４,５８７号、米国特許第８,５５９,２３５号、及び米国特許出願公開第２０１１／０２３３６４８号は、３次元メモリアレイが複数レベルによって構成され、ワードライン及び／またはビットラインがレベル間に共有されている３次元メモリアレイに係わる適切な構成を詳述するものであって、本明細書に引用形式によって結合される。しかし、本発明は、それに限定されず、一部実施例において、メモリセルアレイ１００は、２次元メモリセルアレイを含み、２次元メモリセルアレイは、行及び列方向に沿って配置された複数のNANDストリングを含んでもよい。

制御ロジック２２０は、コマンドＣＭＤ、アドレスＡＤＤＲ及び制御信号ＣＴＲＬに基づいて、メモリセルアレイ１００にデータを記録または、プログラムし、メモリセルアレイ１００からデータを読み取り、またはメモリセルアレイ１００に保存されたデータを消去するための各種制御信号、例えば、電圧制御信号ＣＴＲＬ＿ｖｏｌ、ロウアドレスＸ－ＡＤＤＲ及びカラムアドレスＹ－ＡＤＤＲを出力することができる。これにより、制御ロジック２２０は、メモリ装置１０内の各種動作を全般的に制御することができる。

電圧生成器２３０は、電圧制御信号ＣＴＲＬ＿ｖｏｌに基づいて、メモリセルアレイ１００に対するプログラム、読み取り及び消去動作を遂行するための多様な種類の電圧を生成することができる。具体的に、電圧生成器２３０は、ワードライン電圧、例えば、プログラム電圧、読み取り電圧、パス電圧、消去検証電圧または、プログラム検証電圧などを生成することができる。また、電圧生成器２３０は、電圧制御信号ＣＴＲＬ＿ｖｏｌに基づいて、ストリング選択ライン電圧及びグラウンド選択ライン電圧をさらに生成することができる。また、電圧生成器２３０は、本発明の例示的な実施例によって、ページバッファ回路２１０を駆動または制御するための１以上の電圧を生成することができる。

ロウデコーダ２４０は、ロウアドレスＸ－ＡＤＤＲに応答して、複数のメモリブロックのうち、１つを選択し、選択されたメモリブロックのワードラインＷＬのうち、１つを選択し、複数のストリング選択ラインＳＳＬのうち、１本を選択することができる。ページバッファ回路２１０は、カラムアドレスＹ－ＡＤＤＲに応答してビットラインＢＬのうち、一部ビットラインを選択する。具体的に、ページバッファ回路２１０は、動作モードによって書込みドライバまたは検知増幅器として動作することができる。

ページバッファ回路２１０は、複数のビットラインＢＬに連結される複数のページバッファＰＢを含む。ページバッファＰＢそれぞれは、複数のビットラインＢＬのうち、対応するビットラインＢＬと連結されうる。ページバッファ回路２１０は、メモリセルアレイ１００から読取られたデータを一時的に保存するか、またはメモリセルアレイ１００に書き込まれるデータを一時的に保存する。例えば、ページバッファＰＢそれぞれは、１つ以上のラッチを含んでもよい。ラッチは、データを一時的に保存することができる。

一具現例として、ページバッファＰＢそれぞれは、データを一時的に保存するための動作に係わる１つ以上のトランジスタと１つ以上のラッチとを含む。例えば、ページバッファＰＢそれぞれは、１つ以上のトランジスタのスイッチング動作に基づいて、ビットラインＢＬに対するプリチャージ動作を遂行し、またセンシングノード（図示せず）とビットラインＢＬが電気的に連結されることにより、前記センシングノードを通じてデータをセンシングすることができる。また、トランジスタのスイッチング動作に基づいて、いずれか１つのラッチに保存されたデータは、他のラッチに移動し、書き込まれるデータがビットラインＢＬを通じてメモリセルアレイ１００に提供されるか、読取られたデータがビットラインＢＬを通じてメモリ装置１０の外部に提供されうる。

一具現例として、ページバッファＰＢそれぞれは、プリチャージ動作を制御するための１つ以上のトランジスタを含み、メモリ装置１０、またはメモリ装置１０が採用されたシステムの温度によってトランジスタの特性が異なりうる。一例として、ページバッファＰＢそれぞれは、ビットラインＢＬとセンシングノードとを電気的に連結するシャットオフ(shut-off)トランジスタを含み、前記シャットオフトランジスタは、ゲートに印加されるビットラインシャットオフ信号ＢＬＳＨＦによって制御されうる。メモリ装置１０、またはメモリ装置１０が採用されたシステムの温度変化によって、シャットオフトランジスタを通じて流れる電流のレベルが変動されうる。例えば、シャットオフトランジスタは、飽和(Saturation)領域で動作し、その場合、温度が低くなるほど、シャットオフトランジスタを通じて流れる電流のレベルは増加しうる。一方、メモリセルアレイ１００に含まれるCTF(Charge Trap Flash)ベースの垂直構造ＮＡＮＤ ＶＮＡＮＤセルは、温度が低くなるほど、セル電流が減少しうる。

一方、プリチャージ動作にかかる時間を減少するために、ビットラインＢＬに対するオーバードライブが適用され、一例として、プリチャージ区間は、ビットラインシャットオフ信号ＢＬＳＨＦを相対的に高いレベルで印加してオーバードライビングを遂行する第１区間と、ビットラインシャットオフ信号ＢＬＳＨＦを相対的に低いレベルで印加及び保持してビットラインＢＬをターゲットレベルにバイアシングする第２区間とを含む。この際、低温でセル電流が減少する特性を補償するために、第１区間でオーバードライブを遂行するに当たって、低温におけるビットラインシャットオフ信号ＢＬＳＨＦのレベルは、高温である場合に比べて大きな値に設定されうる。

本発明の例示的な実施例によって、メモリ装置１０には、温度を検知するための温度センサ（図示せず）が備えられ、制御ロジック２２０は、温度情報Ｔｅｍｐに基づいて本発明の実施例によるデータ読み取り動作が遂行されるように周辺回路２００の少なくとも１つの構成要素を制御する内部制御信号（図示せず）を生成することができる。一例として、温度補償制御器２２１は、温度によって、ページバッファ回路２１０内の各種回路を異なって制御するか、前記第１区間及び第２区間の時間を異なって設定するための制御情報を含み、制御ロジック２２０は、温度補償制御器２２１の制御情報に基づいて、ビットラインＢＬに対するプリチャージ動作及び／またはデータセンシング動作を制御することができる。

一具現例によって、プリチャージ動作の第１区間及び第２区間でビットラインシャットオフ信号ＢＬＳＨＦのレベルが設定され、温度変化によって第１区間及び第２区間におけるビットラインシャットオフ信号ＢＬＳＨＦのレベル差（または、ＢＬＳＨＦレベルｖＢＬＳＨＦオフセット）が異なって設定されうる。一例として、温度が低くなるほど、ｖＢＬＳＨＦオフセットが小さく設定されうる。例えば、低温である場合に、第１区間でビットラインＢＬがオーバープリチャージされる程度が減少するように、第１区間におけるビットラインシャットオフ信号ＢＬＳＨＦのレベルと第２区間におけるビットラインシャットオフ信号ＢＬＳＨＦのレベルとの差が相対的に小さく設定されうる。一方、高温である場合には、ビットラインＢＬに対するオーバードライビングによる影響が相対的に小さく、これにより、温度が高くなるほど、ｖＢＬＳＨＦオフセットは、低温に比べて相対的に大きく設定されうる。

また、温度によってプリチャージ区間内で第１区間の時間が異なって設定され、一例として、温度が低くなるほど、プリチャージ区間内で第１区間は、相対的に短く、一方、温度が高くなるほど、プリチャージ区間内で第１区間は、相対的に長く設定されうる。または、例示的な実施例によって、第２区間は、温度変化に対応して同じ時間を有するように設定され、その場合、温度が低くなるほど、プリチャージ区間の全体時間は減少しうる。または、多様な実施例によって、温度変化によってデータセンシング区間の時間が異なって設定され、一例として、温度が低くなるほど、データセンシング区間の時間が長く設定される。これにより、データ読み取りのための全体時間区間が、高温であるときと、低温であるときとで実質的に同一であるか、または類似した時間を有することができる。

前記のような本発明の例示的な実施例によれば、ビットラインシャットオフ信号ＢＬＳＨＦのレベルと第１／第２区間の時間に係わる温度補償を第１区間及び第２区間別に違うように適用し、それを通じて、ページバッファ回路２１０が温度変化に対応して最適に駆動されることで、エラー比率(error ratio)を低く保持させうる。例えば、前述したようにシャットオフトランジスタは、温度が低くなるほど電流レベルが上昇し、その場合、第１区間でビットラインＢＬがオーバープリチャージされることにより、ビットラインＢＬをターゲットレベルにバイアシングするための第２区間が長くなる問題が発生してしまうが、本発明の例示的な実施例によれば、温度によって、ｖＢＬＳＨＦオフセットを異なって調節するか、第１区間の時間を異なって調節することで、前記のような問題を改善することができる。すなわち、第１区間でページバッファＰＢに備えられるトランジスタ（例えば、シャットオフトランジスタ）の特性を考慮した温度補償を遂行することで、ビットラインＢＬをターゲットレベルにバイアシングするための第２区間が不要に長くなることを防止し、これにより、データ読み取りにかかる全体時間を減少させうるので、読取性能を向上させうる。

一方、図１に図示された実施例でのメモリ装置１０は、ストレージ装置とも指称される。例えば、ストレージ装置は、コンピュータ、スマートフォン、スマートパッドのようなホスト装置の制御によってデータを保存する装置である。ストレージ装置は、SSD(Solid State Drive)、メモリカードのように半導体メモリ、特に不揮発性メモリ装置にデータを保存する装置としうる。図１には図示されていないが、ストレージ装置は、メモリ装置１０を制御するコントローラをさらに備え、コントローラは、ホスト装置からの要請によってメモリ装置１０に対するデータ保存及び読み取り動作を制御し、一例として、前述したコマンドＣＭＤ、アドレスＡＤＤＲ及び制御信号ＣＴＲＬは、コントローラがメモリ装置１０に提供することができる。

図２は、本発明の一実施例によって、図１のメモリ装置１０の構造を概略的に示す図面である。図２では、メモリ装置１０の具現例として、COP(Cell Over Periphery)構造が例示されるが、本発明の実施例は、それに限定されず、多様な構造を通じてもメモリ装置１０が具現される。

図２を参照すれば、メモリ装置１０は、第１半導体層Ｌ１及び第２半導体層Ｌ２を含み、第１半導体層Ｌ１は、第２半導体層Ｌ２に対して垂直方向ＶＤに積層されうる。具体的に、第２半導体層Ｌ２は、第１半導体層Ｌ１に対して垂直方向ＶＤに下部に配置され、これにより、第２半導体層Ｌ２は、基板に近く配置されうる。

一実施例において、図１のメモリセルアレイ１００は、第１半導体層Ｌ１に形成され、図１の周辺回路２００は、第２半導体層Ｌ２に形成されうる。これにより、メモリ装置１０は、メモリセルアレイ１００が周辺回路２００の上に配置された構造、すなわちＣＯＰ構造を有する。ＣＯＰ構造は、水平方向面積を効果的に減少させ、メモリ装置１０の集積度を向上させうる。

一実施例において、第２半導体層Ｌ２は、基板を含み、基板上にトランジスタ及びトランジスタを配線するためのメタルパターン（例えば、図９の第１及び第３下部メタル層ＬＭ０、ＬＭ２）を形成することで、第２半導体層Ｌ２に周辺回路２００を形成することができる。第２半導体層Ｌ２に周辺回路２００が形成された後、メモリセルアレイ１００を含む第１半導体層Ｌ１が形成され、メモリセルアレイ１００のワードラインＷＬ及びビットラインＢＬと第２半導体層Ｌ２に形成された周辺回路２００を電気的に連結するためのメタルパターンが形成されうる。例えば、ビットラインＢＬは、第１水平方向ＨＤ１に延び、ワードラインＷＬは、第２水平方向ＨＤ２に延びる。

図３は、本発明の一実施例によって、図１のメモリセルアレイ１００を例示的に示す図面である。

図３を参照すれば、メモリセルアレイ１００は、複数のメモリブロックＢＬＫ０～ＢＬＫｉを含み、ｉは、正の整数としうる。複数のメモリブロックＢＬＫ０ないしＢＬＫｉの各々が、３次元構造（または、垂直構造）を有することができる。具体的に、複数のメモリブロックＢＬＫ０～ＢＬＫｉの各々が、垂直方向ＶＤに沿って延びた複数のNANDストリングを含んでもよい。この際、複数のNANDストリングは、第１及び第２水平方向ＨＤ１、ＨＤ２に沿って特定距離だけ離隔されて提供されうる。複数のメモリブロックＢＬＫ０～ＢＬＫｉは、ロウデコーダ（図１の２４０）によって選択されうる。例えば、ロウデコーダ２４０は、複数のメモリブロックＢＬＫ０～ＢＬＫｉのうち、ブロックアドレスに対応するメモリブロックを選択することができる。

図４は、本発明の一実施例によって、図３のメモリブロックＢＬＫａを示す斜視図である。

図４を参照すれば、メモリブロックＢＬＫａは、基板ＳＵＢに対して垂直方向に形成されている。基板ＳＵＢは、第１導電型（例えば、ｐ型）を有し、基板ＳＵＢ上に、第２水平方向ＨＤ２に沿って延び、第２導電型（例えば、ｎ型）の不純物がドーピングされた共通ソースラインＣＳＬが提供される。隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第２水平方向ＨＤ２に沿って延びる複数の絶縁膜ＩＬが垂直方向ＶＤに沿って順次に提供され、複数の絶縁膜ＩＬは、垂直方向ＶＤに沿って特定距離だけ離隔される。例えば、複数の絶縁膜ＩＬは、シリコン酸化物のような絶縁物質を含んでもよい。

隣接した２本の共通ソースラインＣＳＬ間の基板ＳＵＢの領域上に、第１水平方向ＨＤ１に沿って順次に配置され、垂直方向ＶＤに沿って複数の絶縁膜ＩＬを貫通する複数のピラー(pillars)Ｐが提供される。例えば、複数のピラーＰは、複数の絶縁膜ＩＬを貫通して基板ＳＵＢとコンタクトする。具体的に、各ピラーＰの表面層(surface layer)Ｓは、第１タイプを有するシリコン物質を含み、チャネル領域として機能しうる。一方、各ピラーＰの内部層Ｉは、シリコン酸化物のような絶縁物質またはエアギャップ(air gap)を含んでもよい。

隣接した２本の共通ソースラインＣＳＬ間の領域で、絶縁膜ＩＬ、ピラーＰ及び基板ＳＵＢの露出された表面に沿って電荷保存層(charge storage layer) CSが提供される。電荷保存層ＣＳは、ゲート絶縁層（または「トンネリング絶縁層」と指称する）、電荷トラップ層及びブロッキング絶縁層を含んでもよい。例えば、電荷保存層ＣＳは、ONO(oxide-nitride-oxide)構造を有してもよい。また、隣接した２本の共通ソースラインＣＳＬ間の領域において、電荷保存層ＣＳの露出された表面上に、選択ラインＧＳＬ、ＳＳＬ及びワードラインＷＬ０～ＷＬ７のようなゲート電極ＧＥが提供される。

複数のピラーＰ上には、ドレインまたはドレインコンタクトＤＲがそれぞれ提供される。例えば、ドレインまたはドレインコンタクトＤＲは、第２導電型を有する不純物がドーピングされたシリコン物質を含んでもよい。ドレインＤＲ上に、第１水平方向ＨＤ１に延び、第２水平方向ＨＤ２に沿って特定距離だけ離隔して配置されたビットラインＢＬ１～ＢＬ３が提供される。

図５は、本発明の一実施例によるページバッファの一具現例を示す回路図である。

図５を参照すれば、ページバッファＰＢは、キャッシュラッチ部ＣＬＵ及びデータラッチ部ＤＬＵを含んでもよい。キャッシュラッチ部ＣＬＵは、キャッシュラッチＣＬを含んでもよい。例えば、キャッシュラッチＣＬは、メモリセルに書き込まれるデータＤＡＴＡを保存することができる。また、キャッシュラッチＣＬは、データラッチＤＬから送信されたデータＤＡＴＡを保存することができる。キャッシュラッチＣＬは、結合センシングノードＳＯＣに連結されうる。キャッシュラッチＣＬは、キャッシュラッチノードＳＯＣを通じてデータＤＡＴＡを送受信し、図５では、キャッシュラッチ部ＣＬＵに１つのキャッシュラッチＣＬが図示されたが、２つ以上のキャッシュラッチＣＬを含んでもよい。キャッシュラッチノードＳＯＣは、パストランジスタＴ＿Ｐを通じてセンシングノードＳＯと連結されうる。

パストランジスタＴ＿Ｐは、パス信号ＳＯ＿ＰＡＳＳによってターンオンまたはターンオフされうる。パストランジスタＴ＿Ｐがターンオンされる場合、キャッシュラッチＣＬ及びデータラッチＤＬの間でデータＤＡＴＡが送信されうる。例えば、データラッチＤＬは、センシングノードＳＯに連結され、キャッシュラッチＣＬから送信されたデータＤＡＴＡを保存することができる。また、データラッチＤＬは、メモリセルから読取られたデータＤＡＴＡを保存し、データＤＡＴＡをキャッシュラッチＣＬに伝送することができる。図５では、データラッチ部ＤＬＵに１つのデータラッチＤＬが図示されたが、２つ以上のデータラッチＤＬを含んでもよい。

センシングノードＳＯは、メモリ装置１０の読み取り、記録または消去の動作間にプリチャージされる。例えば、センシングノードＳＯは、セットアップトランジスタＴ＿ＳＴＰを通じて内部供給電圧ＩＶＣによってプリチャージされる。セットアップトランジスタＴ＿ＳＴＰは、ビットラインセットアップ信号ＢＬＳＥＴＵＰによってターンオンまたはターンオフされうる。セットアップトランジスタＴ＿ＳＴＰは、Ｐ型トランジスタとしうる。しかし、セットアップトランジスタＴ＿ＳＴＰのタイプは、これに限定されない。例えば、センシングノードＳＯは、シャットオフトランジスタＴ＿ＳＨＦを通じてビットラインＢＬと連結されうる。シャットオフトランジスタＴ＿ＳＨＦは、ビットラインシャットオフ信号ＢＬＳＨＦによってターンオンまたはターンオフされうる。シャットオフトランジスタＴ＿ＳＨＦは、Ｎ型トランジスタとしうる。しかし、シャットオフトランジスタＴ＿ＳＨＦのタイプは、それに限定されない。

前述した実施例によって、温度変化に対応して、ページバッファＰＢが異なって制御され、一動作例として、プリチャージ動作の第１区間及び第２区間でシャットオフトランジスタＴ＿ＳＨＦが異なって制御されうる。例えば、温度変化に従って、ビットラインシャットオフ信号ＢＬＳＨＦのオフセット（ｖＢＬＳＨＦオフセット）が異なって制御され、温度が低いほど、ｖＢＬＳＨＦオフセットが高温に比べて小さく設定されうる。また、第１区間及び第２区間のうち少なくとも１つの区間が温度に従って異なって調節され、一例として、温度が低いほど、オーバードライブを遂行する第１区間が相対的に短く設定されうる。

図６Ａ及び図６Ｂは、それぞれ、温度によるセル電流の変化及びセンシング基準電流の変動例を示すグラフである。

図５及び図６Ａを参照すれば、ＣＴＦベース盤の垂直構造ＮＡＮＤ ＶＮＡＮＤセルは、温度が低くなるほどセル電流Ｉｄが減少する。メモリセルは、図６Ａに図示されたような電圧Ｖｇ－セル電流Ｉｄ特性を有し、隣接セルのプログラム状態によって、点線で図示されたように、セル電流Ｉｄの変化量（勾配）が大きくなったり相対的に緩やかになったりしうる。すなわち、特定のセンシング基準電流ｉＣｅｌｌを基準にデータを判別するとき、隣接セルのプログラム状態によってセル電流Ｉｄのレベルが変動され、これは、しきい値電圧の分散幅が増加する結果を示す。

図６Ａに図示されたように、高温でセルを読み取る場合には、特定のセンシング基準電流ｉＣｅｌｌを基準にデータを判別するとき、その分散幅が相対的に小さい。一方、ビットラインシャットオフ信号のレベルｖＢＬＳＨＦを増加させず、低温でセルを読み取る場合には、点線で図示されたように隣接セルのプログラム状態によってセル電流Ｉｄのレベルが大きく変動され、これは、しきい値電圧の分散幅が相対的に増加する結果として生じることにより、データセンシングの正確度を低下させる要因となる。これにより、温度によるセル電流Ｉｄ変化による分散幅増加を改善するには、温度が低くなるほど、ビットラインシャットオフ信号のレベルｖＢＬＳＨＦを増加させる必要があり、図６Ａでは、シャットオフ信号のレベルｖＢＬＳＨＦが増加した場合にしきい値電圧の分散幅が減少する例が図示される。

一方、図６Ｂには、低温でビットラインシャットオフ信号ＢＬＳＨＦのレベルを増加させた状態で、データセンシング区間の時間ｔＳＯＤＥＶを増加させることで、センシング基準電流ｉＣｅｌｌを減少させる例が図示される。前述したように、プログラムされたセルは、隣接セルのしきい値電圧分布によって互いに異なるセル電流Ｉｄ特性を有することになる。図６Ｂに図示されたように、低温でデータを読み取る場合、高温である場合に比べて、相対的に小さいセンシング基準電流ｉＣｅｌｌを基準にデータを判別するとき、しきい値電圧の分散幅が減少しうる。特定のキャパシタンス値及び電圧Ｖｇがセルに適用される場合、セルの特性上、セル電流Ｉｄは、経時的に減少する特性を有し、これにより、データセンシング区間の時間ｔＳＯＤＥＶを増加させることで、データ判別のためのセンシング基準電流ｉＣｅｌｌのレベルを低める。すなわち、温度変化による分散幅増加による問題を改善するには、温度が低くなるほど、データセンシング区間の時間ｔＳＯＤＥＶを増加させ、センシング基準電流ｉＣｅｌｌを可変して設定する必要がある。

図７は、一般的なシャットオフトランジスタの特性を示すグラフであり、図８は、本発明の例示的な実施例によるプリチャージ区間におけるビットライン制御例を示すグラフである。

図５ないし図７を参照すれば、シャットオフトランジスタＴ＿ＳＨＦは、セルとは異なり、温度が低下するほど電流レベルが増加する特性を有する。ビットラインＢＬをプリチャージする区間は、第１区間と第２区間とを含み、第１区間と第２区間において、シャットオフトランジスタＴ＿ＳＨＦは、異なって制御され、初期区間に該当する第１区間は、ビットラインＢＬを一定時間、ターゲットレベルに対比して高いバイアスでオーバードライブすることで、プリチャージ区間の全体時間を減少させることができる。その場合、シャットオフトランジスタＴ＿ＳＨＦは、電流Ｉｄ－電圧Ｖｇカーブ上の飽和(Saturation)領域で動作するが、その区間では、温度が低くなるほど、電流Ｉｄレベルが増加する特性を有する。

前記のような特性によって、もし高温と低温でｖＢＬＳＨＦオフセットを同一に設定してビットラインＢＬをプリチャージする場合には（または、低温である場合に第１区間でＢＬＳＨＦ電圧レベルを大きく上昇させる場合には）、ビットラインＢＬがオーバープリチャージされることにより、分散が右側にシフトされ、これは、分散幅増加による特性劣化をもたらす。本発明の一実施例では、ビットラインＢＬのターゲットレベルと無関係にオーバードライブを遂行する第１区間で、ページバッファ内のトランジスタの特性に基づいて、温度補償を遂行し、これにより、前記のような分散のシフトによる劣化を減少または防止する方案が提示される。

図５ないし図８を参照すれば、図８では、プリチャージ区間におけるビットラインシャットオフ信号ＢＬＳＨＦのレベルと、第１区間及び第２区間の時間が例示される。また、図８では、低温及び高温でのビットラインシャットオフ信号ＢＬＳＨＦのレベルの変化例が図示される。

以下の実施例において、高温と低温とを区分する基準は、多様に設定されうる。一例として、温度の変化に従って本発明で説明される多様なパラメータ値（一例として、電圧レベル、時間区間など）は、アナログ的に変化され、温度変化に従って前記パラメータ値がこれに対応して変化されうる。または、多様な実施例によって温度に係わる所定の基準値が設定され、検出された温度が前記基準値よりも大きい場合には、高温と判断され、前記基準値よりも小さい場合には、低温と判断され、基準値との比較によってパラメータ値が変化されうる。一例として、メモリ装置の正常温度範囲を－４０℃～１０５℃と仮定すれば、前記４０℃～１０５℃の間でメモリセルの特性（または、読み取り動作の特性）が相対的に大きく異なる任意の温度または任意の温度範囲を基準値に設定し、前記基準値によって高温と低温とが判断される。

または、２つ以上の基準値が設定される場合には、温度が少なくとも３個の範囲と判断され、これにより、本発明の実施例において、電圧レベル及び／または時間区間に係わる調節動作は、多数の段階によっても調節される。それ以外にも、他の多様な基準によってメモリ装置が低温で動作するか、高温で動作するかが判断され、本発明の実施例は、温度判断と係わって特定の方式に限定される必要はない。

低温ＣＴである場合、プリチャージ区間の第１区間ｔＰＲＥ＿１でビットラインシャットオフ信号ＢＬＳＨＦは、第１レベルＶＬ＿１まで増加した後、前記第１レベルＶＬ＿１を保持することができる。以後、プリチャージ区間の第２区間ｔＰＲＥ＿２に進入することにより、ビットラインシャットオフ信号ＢＬＳＨＦのレベルは、第２レベルＶＬ＿２に低くなり、第２区間ｔＰＲＥ＿２の間、第２レベルＶＬ＿２が保持されうる。低温ＣＴである場合、ｖＢＬＳＨＦオフセットＶＬ＿１－ＶＬ＿２、ΔＶ１は、第１値を有する。

高温ＨＴである場合、プリチャージ区間の第１区間ｔＰＲＥ＿１でビットラインシャットオフ信号ＢＬＳＨＦは、第３レベルＶＨ＿１まで増加した後、前記第３レベルＶＨ＿１を保持する。以後、プリチャージ区間の第２区間ｔＰＲＥ＿２に進入することにより、ビットラインシャットオフ信号ＢＬＳＨＦのレベルは、第４レベルＶＨ＿２に低くなり、第２区間ｔＰＲＥ＿２の間、第４レベルＶＨ＿２が保持されうる。高温ＨＴである場合、ｖＢＬＳＨＦオフセットＶＨ＿１－ＶＨ＿２、ΔＶ２は、第２値を有し、第２値は、第１値に比べて大きくなる。

一方、図８に図示されたように、メモリ装置が低温ＣＴである場合、第１区間ｔＰＲＥ＿１は、メモリ装置が高温ＨＴである場合での第１区間ｔＰＲＥ＿１よりも短い。また、例示的な実施例によって、メモリ装置が低温ＣＴである場合の第２区間ｔＰＲＥ＿２と高温ＨＴである場合の第２区間ｔＰＲＥ＿２は、実質的に同一または類似してもいる。これにより、メモリ装置が低温ＣＴである場合、プリチャージ区間の全体時間は、高温である場合に比べて短い。また、前述したように低温ＣＴである場合において、データセンシング区間ｔＳＯＤＥＶは、高温ＨＴである場合に比べて、長く設定されうる。例示的な実施例において、低温ＣＴである場合、データセンシング区間ｔＳＯＤＥＶが相対的に長く設定され、これにより、低温ＣＴである場合と高温ＨＴである場合とで、データ読み取りにかかる全体時間は、実質的に同一または同様としうる。

前記のような本発明の例示的な実施例によって、低温ＣＴにおいてビットラインＢＬがオーバープリチャージされる程度が減少し、これにより、低温ＣＴにおいて第２区間ｔＰＲＥ＿２の時間が過度に増加することが防止されうる。また、例示的な実施例において、低温ＣＴである場合と高温ＨＴである場合とで、第２区間ｔＰＲＥ＿２の時間は、同一に設定されうるが、低温ＣＴで第２区間ｔＰＲＥ＿２を長く設定する必要性が減少するので、高温ＨＴでも、第２区間ｔＰＲＥ＿２が不要に長くなることを防止することができる。

一方、図８では、ｖＢＬＳＨＦオフセットと第１区間ｔＰＲＥ＿１の時間が共に適用される例が図示されているが、本発明の実施例は、その限りではない。例えば、例示的な実施例において、温度変化に従ってｖＢＬＳＨＦオフセットだけが調節されるか、または温度変化に従って第１区間ｔＰＲＥ＿１の時間だけが調節されるように、メモリ装置が具現されうる。

図９Ａ及び図９Ｂは、本発明の実施例が適用されていない場合と、適用された場合における読取性能を比較した例を示す図面である。

図９Ａでは、高温ＨＴと低温ＣＴである場合において、ｖＢＬＳＨＦオフセットが例示され、本発明の実施例が適用されていない場合（点線で図示されたレベル）に比べて、低温ＣＴの第１区間ｔＰＲＥ＿１でビットラインシャットオフ信号ＢＬＳＨＦのレベルが低下し、これにより、低温ＣＴでのｖＢＬＳＨＦオフセットΔＶ１は、高温ＨＴでのｖＢＬＳＨＦオフセットΔＶ２に比べて小さく設定されうる。

また、図９Ｂでは、高温ＨＴと低温ＣＴである場合において、第１区間ｔＰＲＥ＿１、第２区間ｔＰＲＥ＿２及びデータセンシング区間ｔＳＯＤＥＶを示す。本発明の実施例が適用されていない場合には、点線で図示されたように低温ＣＴでの第１区間ｔＰＲＥ＿１と高温ＨＴでの第１区間ｔＰＲＥ＿１が同じ時間を有するが、本発明の実施例によれば、低温ＣＴでの第１区間ｔＰＲＥ＿１が高温ＨＴでの第１区間ｔＰＲＥ＿１よりも短く設定されうる。また、本発明の実施例が適用されていない場合に比べて、本発明の実施例によれば、低温ＣＴ及び高温ＨＴである場合において、第２区間ｔＰＲＥ＿２がいずれも短く設定されうる。また、例示的な実施例において、低温ＣＴでデータセンシング区間ｔＳＯＤＥＶは、高温ＨＴである場合に比べて、長く設定されうる。

図１０は、本発明の例示的な実施例によるメモリ装置の動作方法を示すフローチャートである。

図１０を参照すれば、メモリ装置は、ホスト（または、メモリコントローラ）から受信された読み取り要請に応答してデータ読み取り動作を遂行し（Ｓ１１）、前述した実施例によってプリチャージ区間は、初期ビットラインをオーバードライブする第１区間と、その後の第２区間を含んでもよい。

メモリ装置は、以前に設定された状態に従ってデータ読み取り動作を遂行し、内部の温度センサまたは、外部から提供された温度情報によって温度が上昇したか、または低下したかを判断する（Ｓ１２）。判断の結果、温度が低下したと判断された場合、プリチャージ区間の第１区間でページバッファ内のトランジスタ（一例として、シャットオフトランジスタ）のゲートに印加されるビットラインシャットオフ信号ＢＬＳＨＦのレベルを第１レベルＬｅｖ１に上昇させ、それを保持する（Ｓ１３）。一方、温度が上昇したと判断された場合、プリチャージ区間の第１区間でビットラインシャットオフ信号ＢＬＳＨＦのレベルを第２レベルＬｅｖ２に上昇させ、それを保持する（Ｓ１６）。以前に設定された第１区間におけるビットラインシャットオフ信号ＢＬＳＨＦのレベルを基準レベルＬｅｖ０と定義するとき、第１レベルＬｅｖ１は、基準レベルＬｅｖ０よりも高くなり、第２レベルＬｅｖ２は、基準レベルＬｅｖ０よりも低い。

一方、温度の変化に従って第１区間の時間が異なって設定され、温度が低下した場合、第１区間の経過時間が設定された第１時間Ｔ１以上であるか否かが判断されうる（Ｓ１４）。経過時間が第１時間Ｔ１未満である場合には、第１区間が保持され、一方、第１区間の経過時間が設定された第１時間Ｔ１以上である場合には、第１オフセットΔＶ１を適用してビットラインシャットオフ信号ＢＬＳＨＦのレベルを低下させうる（Ｓ１５）。一例として、以前に設定された第１区間の時間を基準時間Ｔ０と定義するとき、前記第１時間Ｔ１は、基準時間Ｔ０よりも短い。また、以前に設定されたｖＢＬＳＨＦオフセットを基準オフセットΔＶ０と定義するとき、第１オフセットΔＶ１は、基準オフセットΔＶ０よりも小さい。

一方、温度が上昇した場合、第１区間の経過時間が設定された第２時間Ｔ２以上であるか否かが判断されうる（Ｓ１７）。第２時間Ｔ２は、基準時間Ｔ０よりも長く設定され、経過時間が第２時間Ｔ２未満である場合には、第１区間が保持され、一方、第１区間の経過時間が設定された第２時間Ｔ２以上である場合には、第２オフセットΔＶ２を適用してビットラインシャットオフ信号ＢＬＳＨＦのレベルを低下させうる（Ｓ１８）。また、第２オフセットΔＶ２は、基準オフセットΔＶ０よりも大きくなる。

前述したようにビットラインシャットオフ信号ＢＬＳＨＦのレベルが低下し、メモリ装置は、プリチャージ区間の第２区間に進入する（Ｓ１９）。例示的な実施例によって、温度の変化と無関係に第２区間の時間は、同一に設定され、これにより、第２区間の経過時間が設定された第３時間Ｔ３以上であるか否かが判断される（Ｓ２０）。経過時間が第３時間Ｔ３未満である場合には、第２区間が保持され、一方、第２区間の経過時間が設定された第３時間Ｔ３以上である場合には、プリチャージ動作が終了することにより、データセンシング区間に進入し（Ｓ２１）、前記ビットラインに連結された１ノード（例えば、センシングノード）のレベルをセンシングすることで、データがセンシングされる（Ｓ２２）。

前記実施例では、温度の変化と無関係に第２区間の時間が互いに同一に設定される例が図示されたが、本発明の実施例は、それに限定されず、温度が低いほど第１区間の時間が相対的に短いので、低温である場合、第２区間を高温に比べて、多少長くも設定できる。

図１１は、本発明の例示的な実施例によるメモリ装置の一具現例を示すブロック図である。図１１に図示された各種制御情報及び設定情報は、一具現例に過ぎず、前述した実施例を具現するに当たって、他の多様な方式によってメモリ装置が動作してもよい。

図１１を参照すれば、メモリ装置３００は、多数のビットラインＢＬ０～ＢＬ［Ｎ－１］に連結されたページバッファ３１０、スケジューラ３２０、クロック生成器（ＯＳＣ）３３０、温度センサ３４０及び電圧生成器３５０を含んでもよい。例示的な実施例によって、ページバッファ３１０でビットライン選択信号ＢＬＳＬＴ及びビットラインシャットオフ信号ＢＬＳＨＦを受信するトランジスタが簡略に図示される。また、スケジューラ３２０は、データ読み取りのための多様な動作をスケジューリングする機能を遂行し、一例として、前述した実施例において、制御ロジックに備えられる構成であってもよい。また、電圧生成器３５０は、ビットラインシャットオフ信号ＢＬＳＨＦを生成し、図１１に明示されていないが、ビットライン選択信号ＢＬＳＬＴも電圧生成器３５０で生成されうる。

温度センサ３４０は、温度を検出した結果による温度情報ＺＴＣ、ＮＴＣを生成し、温度情報ＺＴＣは、温度に関係なく、一定レベルを有し、温度情報ＮＴＣは、温度に従ってそのレベルが線形的に変動する信号であるとしうる。スケジューラ３２０は、第１区間ｔＰＲＥ１とデータセンシング区間ｔＳＯＤＥＶとを示す情報をクロック生成器（ＯＳＣ）３３０に提供し、クロック生成器（ＯＳＣ）３３０は、温度に従って第１区間ｔＰＲＥ１でのクロック信号ＣＬＫの周期を可変し、またデータセンシング区間ｔＳＯＤＥＶでのクロック信号ＣＬＫの周期を可変することができる。例えば、クロック生成器（ＯＳＣ）３３０は、温度情報ＺＴＣ、ＮＴＣと周期情報Info_T(tPRE1), Info_T(tSODEV)に基づいて、クロック信号ＣＬＫの周期を可変することができる。一具現例として、周期情報Info_T(tPRE1), Info_T(tSODEV)は、温度変化に従った周期の調節量を示す係数情報を含んでもよい。

一方、スケジューラ３２０は、第１区間ｔＰＲＥ１、第２区間ｔＰＲＥ２を設定し、一例として、設定情報Set_T(tPRE1), Set_T(tPRE2)とクロック信号ＣＬＫに基づいて、第１区間ｔＰＲＥ１、第２区間ｔＰＲＥ２を設定することができる。一例として、設定情報Set_T(tPRE1), Set_T(tPRE2)は、第１区間ｔＰＲＥ１及び第２区間ｔＰＲＥ２それぞれでのカウンティング情報を含み、クロック信号ＣＬＫを所定の回数だけカウンティングした区間を第１区間ｔＰＲＥ１及び第２区間ｔＰＲＥ２として設定することができる。前述したところにより、温度の変化に従って第１区間ｔＰＲＥ１でクロック信号ＣＬＫの周期が変化され、クロック信号ＣＬＫの周期によって温度変化に対応して第１区間ｔＰＲＥ１の時間が変化されうる。図１１には図示されていないが、スケジューラ３２０は、データセンシング区間ｔＳＯＤＥＶに係わる設定情報をさらに受信し、前記クロック信号ＣＬＫと設定情報に基づいて、データセンシング区間の時間を設定してもよい。

一方、電圧生成器３５０は、各種制御情報に基づいて、ビットラインシャットオフ信号ＢＬＳＨＦを生成し、温度及び区間に従ってビットラインシャットオフ信号ＢＬＳＨＦのレベルを変化させることができる。一例として、電圧設定情報Set_V(tPRE1), Set_V(tPRE2)は、第１区間ｔＰＲＥ１及び第２区間ｔＰＲＥ２でのビットラインシャットオフ信号ＢＬＳＨＦのレベルを設定するための情報を含み、電圧調節情報Info_V(tPRE1), Info_V(tPRE2)は、温度変化に従ってそれぞれの区間において電圧レベルを、どれほど変化させるかを示す係数情報を含んでもよい。電圧生成器３５０は、電圧設定情報Set_V(tPRE1), Set_V(tPRE2)に基づいて生成されるビットラインシャットオフ信号ＢＬＳＨＦに対して、温度情報ＺＴＣ、ＮＴＣと電圧調節情報Info_V(tPRE1), Info_V(tPRE2)に基づいて前述した実施例によって各区間で電圧レベルを調節することができる。

図１２は、プリチャージ区間で第１区間及び第２区間を調節する一例を示す波形図である。

図１２を参照すれば、高温ＨＴと低温ＣＴでクロック信号ＣＬＫの周期が異なって設定される例が図示され、低温ＣＴでクロック信号ＣＬＫの周期が相対的に短く設定される例が図示される。スケジューラ３２０は、所定の設定されたカウンティング値によって第１区間ｔＰＲＥ１を設定し、低温ＣＴでクロック信号ＣＬＫの周期が相対的に短いので、低温ＣＴで第１区間ｔＰＲＥ１が相対的に短い例が図示される。また、電圧生成器３５０の動作によって低温ＣＴでのｖＢＬＳＨＦオフセットΔＶ１が高温ＨＴでのｖＢＬＳＨＦオフセットΔＶ２に比べて相対的に小さいように、ビットラインシャットオフ信号ＢＬＳＨＦを生成することができる。

図１３は、本発明の例示的な実施例によるページバッファの具体的な具現例を示す回路図であり、図１４は、図１３に図示されたページバッファに提供される各種制御信号の波形の一例を示す図面である。

図１３では、ページバッファＰＢのデータラッチ部が図示され、一例として、ページバッファＰＢは、ビットラインＢＬに連結され、ビットライン選択信号ＢＬＳＬＴによって駆動されるビットライン選択トランジスタＴ＿ＳＬＴを含んでもよい。ビットライン選択トランジスタＴ＿ＳＬＴは、高電圧トランジスタによって具現されうる。

一方、ページバッファＰＢは、１つ以上のラッチとして、センシングノードＳＯに連結されるセンシングラッチＳＬ、フォースラッチＦＬ、上位ビットラッチＭＬ及び下位ビットラッチＬＬをさらに含み、またセンシングノードＳＯと前記ラッチとの間に配置されて多様な制御信号ＳＯＧＮＤ、ＭＯＮ＿Ｆ、ＭＯＮ＿Ｍ、ＭＯＮ＿Ｌに応答して動作するトランジスタをさらに含んでもよい。また、ページバッファＰＢは、ビットラインクランピング制御信号ＢＬＣＬＡＭＰに基づいてビットラインＢＬまたはセンシングノードＳＯに対するプリチャージ動作を制御することができるプリチャージ回路ＰＣをさらに含み、ビットラインセットアップ信号ＢＬＳＥＴＵＰによって駆動されるセットアップトランジスタＴ＿ＳＴＰをさらに含んでもよい。ラッチは、多様な情報を保存し、一例として、センシングラッチＳＬは、読み取りまたはプログラム検証(verify)動作時、メモリセルに保存されたデータまたはメモリセルのしきい値電圧のセンシング結果を保存することができる。また、フォースラッチＦＬは、プログラム動作時、しきい値電圧分散を改善するために活用されうる。また、上位ビットラッチＭＬ、下位ビットラッチＬＬ、及びキャッシュラッチ（図示せず）は、プログラム動作時、外部から入力されたデータを保存するために活用されうる。

一方、ページバッファＰＢは、他の１つ以上のトランジスタをさらに含んでもよい。一例として、ページバッファＰＢは、ビットライン選択トランジスタＴ＿ＳＬＴとセンシングノードＳＯとの間に直列に連結されたビットラインシャットオフトランジスタＴ＿ＳＨＦとビットライン連結制御トランジスタＴ＿ＢＬＫをさらに含んでもよい。また、ページバッファＰＢは、ロード信号ＬＯＡＤによって駆動されるプリチャージトランジスタＰＭをさらに含んでもよい。また、例示的な実施例において、ページバッファＰＢは、パス制御信号ＳＯ＿ＰＡＳＳに応答してキャッシュラッチ部のキャッシュラッチノードＳＯＣとの連結を制御するトランジスタをさらに含んでもよい。

図１３に図示されたページバッファＰＢの一動作例を図１４を参照して説明すれば、次の通りである。

ページバッファＰＢに備えられる１つ以上のトランジスタを制御するための信号に対して、本発明の例示的な実施例が適用されることで、温度変化に従ってそのレベルが調節されうる。例えば、図１３に図示されたように、ビットラインシャットオフ信号ＢＬＳＨＦは、第１区間ｔＰＲＥ１及び第２区間ｔＰＲＥ２で所定のオフセットを有し、そのレベルが変化され、温度が低いほど、ビットラインシャットオフ信号ＢＬＳＨＦのオフセットは小さく設定されうる。

一方、プリチャージ区間ｔＰＲＥ１、ｔＰＲＥ２及びデータセンシング区間ｔＳＯＤＥＶでビットラインセットアップ信号ＢＬＳＥＴＵＰとビットライン連結制御信号ＣＬＢＬＫは、図１４に図示された波形を有し、セットアップトランジスタＴ＿ＳＴＰは、データセンシング区間ｔＳＯＤＥＶの開始直前に一部区間の間、ターンオンされ、ビットライン連結制御トランジスタＴ＿ＢＬＫがターンオンされうる。また、セットアップトランジスタＴ＿ＳＴＰが再びターンオフされることにより、データセンシング区間ｔＳＯＤＥＶが開始されうる。

一方、図１４に図示された例において、前述したビットラインシャットオフ信号ＢＬＳＨＦと共に、少なくとも１つの他の信号として、ビットラインクランピング制御信号ＢＬＣＬＡＭＰ及びビットライン連結制御信号ＣＬＢＬＫについても、本発明の実施例による温度補償が適用されうる。例えば、図１４に図示されたように、前記信号のレベルは、ｖＢＬＳＨＦ≦ｖＢＬＣＬＡＭＰ≦ｖＣＬＢＬＫの関係を有し、温度補償が適用されることにより、ビットラインクランピング制御信号ＢＬＣＬＡＭＰ及びビットライン連結制御信号ＣＬＢＬＫは、温度によってそのレベルが異なりうる。また、温度変化に従って、その補償量が異なって調節され、一例として、温度変化に従って、ビットラインクランピング制御信号ＢＬＣＬＡＭＰ及びビットライン連結制御信号ＣＬＢＬＫそれぞれに対してオフセット、プリチャージ動作時の第１／第２区間が異なって調節される。

一方、プリチャージ動作において、ビットラインクランピング制御信号ＢＬＣＬＡＭＰのレベルは、一定に保持されうる。または、図１４に図示されたように、ビットラインクランピング制御信号ＢＬＣＬＡＭＰのレベルも第１区間ｔＰＲＥ１及び第２区間ｔＰＲＥ２で所定のオフセットを有し、本発明の実施例が適用されることにより、温度が低いほど、ビットラインクランピング制御信号ＢＬＣＬＡＭＰのオフセットは小さく設定されうる。

図１５は、本発明の例示的な実施例によるメモリ装置及びその動作例を示す図面である。図１５では、温度検出がメモリ装置外部で遂行される例が図示される。

図１５を参照すれば、メモリシステム４００は、メモリコントローラ４１０とメモリ装置４２０とを含み、メモリ装置４２０は、前述した実施例で説明されたメモリ装置が適用されうる。メモリコントローラ４１０は、温度センサ４１１及び温度コード生成器４１２を含み、メモリ装置４２０は、メモリセルアレイ４２１、ページバッファ回路４２２及び制御ロジック４２３を含んでもよい。また、制御ロジック４２３は、温度補償制御器４２３＿１を含み、メモリコントローラ４１０とメモリ装置４２０との間でコマンドＣＭＤ、アドレスＡＤＤＲ及びデータＤＡＴＡが送受信される。また、メモリコントローラ４１０は、コマンドＣＭＤの一例として、読み取りコマンドＲＤをメモリ装置４２０に提供し、メモリ装置４２０は、前述した実施例によるプリチャージ動作及びデータセンシング動作に基づいて、データＤＡＴＡを読み取ることができる。

メモリコントローラ４１０内の温度センサ４１１が温度を検出し、それをデジタルコードに変換して温度コード情報ＣＯＤＥ＿Ｔをメモリ装置４２０に提供することができる。例示的な実施例によって、温度コード生成器４１２は、温度が一定基準以上に変動する場合、温度コード情報ＣＯＤＥ＿Ｔを生成して提供し、これと関連して、基準情報Ｒｅｆ＿Ｔを含んでもよい。例えば、以前に提供された温度コード情報ＣＯＤＥ＿Ｔに相応する温度と現在検出された温度との差が前記基準情報Ｒｅｆ＿Ｔ以上である場合、温度コード情報ＣＯＤＥ＿Ｔがメモリ装置４２０に提供されうる。制御ロジック４２３は、温度補償制御器４２３＿１に設定された各種情報と温度コード情報ＣＯＤＥ＿Ｔとに基づいて、内部制御信号Ｃｔｒｌ＿Ｉを生成し、ページバッファ回路４２２に提供することができる。

一方、例示的な実施例によって、プリチャージ動作及びデータセンシング動作は、データ読み取り過程で遂行されるので、メモリコントローラ４１０は、読み取りコマンドＲＤをメモリ装置４２０に提供する場合、温度コード情報ＣＯＤＥ＿Ｔを共に提供することができる。

前記のような例示的な実施例によれば、温度センサとこれによるバイアス可変回路がメモリ装置４２０内で除去され、それにより、メモリ装置４２０の周辺回路面積減少効果を期待することができる。

図１６及び図１７は、本発明の他の例示的な実施例によるメモリ装置及びその動作例を示す図面である。図１６及び図１７では、データ読み取りモードによる温度補償例が説明される。

メモリ装置５００は、メモリセルアレイ５１０、ページバッファ回路５２０及び制御ロジック５３０を含み、制御ロジック５３０は、温度補償制御器５３１を含んでもよい。一具現例によって、メモリセルアレイ５１０は、１６ＫＢのページ(page)サイズに該当するメモリセルを含み、読み取りモードによって１６ＫＢ読み取りモード、８ＫＢ読み取りモード及び４ＫＢ読み取りモードなど多様なモードで動作することができる。もし、メモリ装置５００が４ＫＢ読み取りモードで動作する場合、隣接する４本のビットラインＢＬのうち、１本のビットラインＢＬが選択されてデータが読み取られる。制御ロジック５３０は、選択された読み取りモードによってデータを読み取ると共に、前述した実施例で説明された読み取り動作のための内部制御信号Ｃｔｒｌ＿Ｉをページバッファ回路５２０に提供することができる。

４ＫＢ読み取りモードや８ＫＢ読み取りモードである場合、１つ以上の隣接したビットラインＢＬが接地状態であり、一方、１６ＫＢ読み取りモードでは隣接したビットラインＢＬが同時にプリチャージが遂行されるので、隣接したビットラインＢＬのバイアシングレベルによってビットラインＢＬカップリング量が異なり、プリチャージにかかる時間が異なりうる。これにより、読み取りモードに基づいて、第１区間及び第２区間でビットラインシャットオフ信号ＢＬＳＨＦのレベルが異なって制御され、また本発明の例示的な実施例によって、ビットラインシャットオフ信号ＢＬＳＨＦに対する温度補償が読み取りモードそれぞれに対して適用されうる。また、本発明の例示的な実施例によって、温度補償は、読み取りモード別に互いに異なって適用されるように制御動作が遂行され、一例として、１６ＫＢ読み取りモードでの温度補償と４ＫＢ読み取りモード及び８ＫＢ読み取りモードでの温度補償は異なって適用されうる。

図１７は、図１６に図示されたメモリ装置５００の一動作例を示す。図１７では説明の便宜上、４ＫＢ読み取りモードと１６ＫＢ読み取りモードの場合のみ例示され、８ＫＢ読み取りモードに適用される補償量は、前記４ＫＢ読み取りモードでの補償量と前記１６ＫＢ読み取りモードでの補償量との間の値を有することができる。

図１７を参照すれば、４ＫＢ読み取りモードで隣接した接地状態のビットラインＢＬに起因するキャパシタンス値が増加し、他の読み取りモードに比べて、オーバードライブ量が大きく設定されうる。これにより、同じ温度（例えば、高温ＨＴであると仮定する）である場合、第１区間において４ＫＢ読み取りモードである場合、ビットラインシャットオフ信号のレベルｖＢＬＳＨＦが大きく上昇し、一方、１６ＫＢ読み取りモードである場合、ビットラインシャットオフ信号のレベルｖＢＬＳＨＦは、相対的に小さく上昇する。また、温度が同一である場合、第２区間でビットラインシャットオフ信号のレベルｖＢＬＳＨＦは、４ＫＢ読み取りモードと１６ＫＢ読み取りモードで同じ値に低くなりうる。これにより、４ＫＢ読み取りモードでｖＢＬＳＨＦオフセットは、１６ＫＢ読み取りモードに比べて大きく設定されうる。また、一実施例において、４ＫＢ読み取りモードで第１区間は、１６ＫＢ読み取りモードでの第１区間に比べて、短く設定される例が図示されたが、本発明の実施例は、それに限定されず、読み取りモードに対して第１区間が同じ時間に設定されてもよい。

一方、本発明の例示的な実施例によって多様な読み取りモードに対して温度補償が適用されうる。一例として、１６ＫＢ読み取りモードである場合、温度が低くなり、第１区間におけるビットラインシャットオフ信号のレベルｖＢＬＳＨＦが高温に比べてさらに大きく上昇し、第２区間で所定のｖＢＬＳＨＦオフセットによってビットラインシャットオフ信号のレベルｖＢＬＳＨＦが低下する。この際、低温である場合において、ｖＢＬＳＨＦオフセットは、高温である場合に比べて小さく、かつ低温である場合での第１区間は、高温である場合の第１区間に比べて短く設定されうる。

また、４ＫＢ読み取りモードの場合も前述したところと同様に、低温である場合において、ｖＢＬＳＨＦオフセットは、高温である場合に比べて小さく設定され、また低温の場合での第１区間は、高温の場合の第１区間に比べて短く設定されうる。

４ＫＢ読み取りモード、８ＫＢ読み取りモード、及び１６ＫＢ読み取りモードそれぞれで本発明の実施例が適用されることにより、それぞれのモードで低温でのｖＢＬＳＨＦオフセットは、高温でのｖＢＬＳＨＦオフセットよりも小さくなるように、温度補償が遂行されうる。また、任意の温度で相対的に小さいサイズの読み取りモードでのｖＢＬＳＨＦオフセットは、相対的に大きいサイズの読み取りモードでのｖＢＬＳＨＦオフセットよりも大きく設定され、一例として、図１７に図示されたように同じ温度で４ＫＢ読み取りモードでのｖＢＬＳＨＦオフセットは、１６ＫＢ読み取りモードでのｖＢＬＳＨＦオフセットに比べて大きく設定されうる。

一方、１６ＫＢ読み取りモードでのビットラインバイアシングレベル(BL Biasing Level)は、選択されたワードラインバイアス(WL Bias)と当該ビットラインＢＬに連結されたセルのしきい値電圧の大小関係によっても異なり、一実施例によって選択ワードラインバイアスに従って、前述した第１区間ｔＰＲＥ１の時間とｖＢＬＳＨＦオフセットに対する温度補償量とが異なって設定されうる。

図１８は、本発明の実施例によるメモリ装置をＳＳＤシステム６００に適用した例を示すブロック図である。

図１８を参照すれば、ＳＳＤシステム６００は、ホスト６１０及びＳＳＤ６２０を含んでもよい。ＳＳＤ６２０は、信号コネクタを通じてホスト６１０と信号を取り交わして、電源コネクタを通じて電力を受ける。ＳＳＤ６２０は、ＳＳＤコントローラ６２１、補助電源装置６２２及びメモリ装置６２３＿１～６２３＿ｎを含んでもよい。メモリ装置６２３＿１～６２３＿ｎは、垂直積層型ＮＡＮＤフラッシュメモリ装置としうる。この際、ＳＳＤ６２０は、図１ないし図１７を参照して上述した実施例を用いて具現されうる。すなわち、ＳＳＤ６２０に備えられるメモリ装置６２３＿１～６２３＿ｎそれぞれは、プリチャージ区間内の第１区間と第２区間に対する設定、そして、ｖＢＬＳＨＦオフセットなど多様な要素に対して温度補償を適用することができる。

図１９は、本発明の一実施例によるメモリ装置を示す断面図である。

図１９を参照すれば、メモリ装置９００は、C2C(chip to chip) 構造であるとしうる。Ｃ２Ｃ構造は、第１ウェーハ上にセル領域ＣＥＬＬを含む上部チップを製作し、第１ウェーハと異なる第２ウェーハ上に周辺回路領域ＰＥＲＩを含む下部チップを製作した後、前記上部チップと前記下部チップとをボンディング(bonding)方式によって互いに連結することを意味する。一例として、前記ボンディング方式は、上部チップの最上部メタル層に形成されたボンディングメタルと下部チップの最上部メタル層に形成されたボンディングメタルとを互いに電気的に連結する方式を意味する。例えば、前記ボンディングメタルが銅（Ｃｕ）で形成された場合、前記ボンディング方式は、Ｃｕ－Ｃｕボンディング方式であり、前記ボンディングメタルは、アルミニウムあるいはタングステンでも形成されうる。図１ないし図１８に例示された実施例は、メモリ装置９００によって具現され、例えば、図１ないし図１８を参照して上述したページバッファ回路は、周辺回路領域ＰＥＲＩに配置されうる。

メモリ装置９００の周辺回路領域ＰＥＲＩとセル領域ＣＥＬＬそれぞれは、外部パッドボンディング領域ＰＡ、ワードラインボンディング領域ＷＬＢＡ、及びビットラインボンディング領域ＢＬＢＡを含んでもよい。周辺回路領域ＰＥＲＩは、第１基板７１０、層間絶縁層７１５、第１基板７１０に形成される複数の回路素子７２０ａ、７２０ｂ、７２０ｃ、複数の回路素子７２０ａ、７２０ｂ、７２０ｃそれぞれと連結される第１メタル層７３０ａ、７３０ｂ、７３０ｃ、第１メタル層７３０ａ、７３０ｂ、７３０ｃ上に形成される第２メタル層７４０ａ、７４０ｂ、７４０ｃを含んでもよい。一実施例において、第１メタル層７３０ａ、７３０ｂ、７３０ｃは、相対的に高抵抗のタングステンによって形成され、第２メタル層７４０ａ、７４０ｂ、７４０ｃは、相対的に低抵抗の銅によって形成されうる。

本明細書では、第１メタル層７３０ａ、７３０ｂ、７３０ｃと第２メタル層７４０ａ、７４０ｂ、７４０ｃだけ図示され説明されるが、それに限定されるものではなく、第２メタル層７４０ａ、７４０ｂ、７４０ｃ上に少なくとも１つ以上のメタル層がさらに形成されうる。第２メタル層７４０ａ、７４０ｂ、７４０ｃの上部に形成される１つ以上のメタル層のうち少なくとも一部は、第２メタル層７４０ａ、７４０ｂ、７４０ｃを形成する銅よりもさらに低抵抗のアルミニウムなどによっても形成される。

層間絶縁層７１５は、複数の回路素子７２０ａ、７２０ｂ、７２０ｃ、第１メタル層７３０ａ、７３０ｂ、７３０ｃ、及び第２メタル層７４０ａ、７４０ｂ、７４０ｃをカバーするように、第１基板７１０上に配置され、シリコン酸化物、シリコン窒化物のような絶縁物質を含んでもよい。

ワードラインボンディング領域ＷＬＢＡの第２メタル層７４０ｂ上に下部ボンディングメタル７７１ｂ、７７２ｂが形成されうる。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル７７１ｂ、７７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル８７１ｂ、８７２ｂとボンディング方式によって互いに電気的に連結され、下部ボンディングメタル７７１ｂ、７７２ｂと上部ボンディングメタル８７１ｂ、８７２ｂは、アルミニウム、銅、あるいはタングステンなどによっても形成される。セル領域ＣＥＬＬの上部ボンディングメタル８７１ｂ、８７２ｂは、第１メタルパッドとも指称され、周辺回路領域ＰＥＲＩの下部ボンディングメタル７７１ｂ、７７２ｂは、第２メタルパッドとも指称される。

セル領域ＣＥＬＬは、少なくとも１つのメモリブロックを提供することができる。セル領域ＣＥＬＬは、第２基板８１０と共通ソースライン８２０とを含む。第２基板８１０上には、第２基板８１０の上面に垂直方向ＶＤに沿って複数のワードライン８３１－８３８（８３０）が積層される。ワードライン８３０の上部及び下部それぞれには、ストリング選択ラインと接地選択ラインとが配置され、ストリング選択ラインと接地選択ラインとの間に複数のワードライン８３０が配置されうる。

ビットラインボンディング領域ＢＬＢＡにおいて、チャネル構造体ＣＨは、第２基板８１０の上面に垂直方向に延びてワードライン８３０、ストリング選択ライン、及び接地選択ラインを貫通する。チャネル構造体ＣＨは、データ保存層、チャネル層、及び埋込絶縁層などを含み、チャネル層は、第１メタル層８５０ｃ及び第２メタル層８６０ｃと電気的に連結されうる。例えば、第１メタル層８５０ｃは、ビットラインコンタクトであり、第２メタル層８６０ｃは、ビットラインであるとしうる。一実施例において、ビットラインは、第２基板８１０の上面に平行な第１水平方向ＨＤ１に沿って延びる。

図１９に図示した一実施例において、チャネル構造体ＣＨとビットラインなどが配置される領域がビットラインボンディング領域ＢＬＢＡと定義されうる。ビットラインは、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩでページバッファ８９３を構成する回路素子７２０ｃと電気的に連結されうる。一例として、ビットラインは、周辺回路領域ＰＥＲＩで上部ボンディングメタル８７１ｃ、８７２ｃと連結され、上部ボンディングメタル８７１ｃ、８７２ｃは、ページバッファ８９３の回路素子７２０ｃに連結される下部ボンディングメタル７７１ｃ、７７２ｃと連結されうる。本発明の例示的な実施例において、ページバッファ８９３を構成する回路素子７２０ｃは、プリチャージ動作及びデータセンシングに係わる少なくとも１つのトランジスタを含み、前記少なくとも１つのトランジスタは、シャットオフトランジスタを含み、前記シャットオフトランジスタに提供されるビットラインシャットオフ信号ＢＬＳＨＦは、前述した実施例によるｖＢＬＳＨＦオフセットを有することができる。また、ページバッファ８９３に含まれる回路素子７２０ｃの制御に基づいて、上部ボンディングメタル８７１ｃ、８７２ｃ及び／または下部ボンディングメタル７７１ｃ、７７２ｃを通じてビットラインに対するプリチャージ動作が遂行され、低温の場合、前述した第１区間でビットラインがオーバープリチャージされる程度が減少するように、第１区間におけるビットラインシャットオフ信号ＢＬＳＨＦのレベルと第２区間におけるビットラインシャットオフ信号ＢＬＳＨＦのレベルとの差に相応するｖＢＬＳＨＦオフセットが高温である場合に比べて相対的に小さく設定されうる。

ワードラインボンディング領域ＷＬＢＡにおいて、ワードライン８３０は、第２基板８１０の上面に平行な第２水平方向ＨＤ２に沿って延び、複数のセルコンタクトプラグ８４１－８４７（８４０）と連結されうる。ワードライン８３０とセルコンタクトプラグ８４０は、ワードライン８３０の少なくとも一部が第２水平方向に異なる長さだけ延びることによって提供されるパッドで互いに連結されうる。ワードライン８３０に連結されるセルコンタクトプラグ８４０の上部には、第１メタル層８５０ｂと第２メタル層８６０ｂとが順次に連結されうる。セルコンタクトプラグ８４０は、ワードラインボンディング領域ＷＬＢＡにおいてセル領域ＣＥＬＬの上部ボンディングメタル８７１ｂ、８７２ｂと周辺回路領域ＰＥＲＩの下部ボンディングメタル７７１ｂ、７７２ｂを通じて周辺回路領域ＰＥＲＩと連結されうる。

セルコンタクトプラグ８４０は、周辺回路領域ＰＥＲＩでロウデコーダ８９４を構成する回路素子７２０ｂと電気的に連結されうる。一実施例において、ロウデコーダ８９４を構成する回路素子７２０ｂの動作電圧は、ページバッファ８９３を構成する回路素子７２０ｃの動作電圧と異なってもよい。一例として、ページバッファ８９３を構成する回路素子７２０ｃの動作電圧がロウデコーダ８９４を構成する回路素子７２０ｂの動作電圧よりも高くなる。

外部パッドボンディング領域ＰＡには、共通ソースラインコンタクトプラグ８８０が配置されうる。共通ソースラインコンタクトプラグ８８０は、金属、金属化合物、またはポリシリコンなどの導電性物質で形成され、共通ソースライン８２０と電気的に連結されうる。共通ソースラインコンタクトプラグ８８０の上部には、第１メタル層８５０ａと第２メタル層８６０ａが順次に積層されうる。一例として、共通ソースラインコンタクトプラグ８８０、第１メタル層８５０ａ、及び第２メタル層８６０ａが配置される領域は、外部パッドボンディング領域ＰＡと定義されうる。

一方、外部パッドボンディング領域ＰＡには、入出力パッド７０５、８０５が配置される。図１９を参照すれば、第１基板７１０の下には、第１基板７１０の下面を覆う下部絶縁膜７０１が形成され、下部絶縁膜７０１上に第１入出力パッド７０５が形成される。第１入出力パッド７０５は、第１入出力コンタクトプラグ７０３を通じて、周辺回路領域ＰＥＲＩに配置される複数の回路素子７２０ａ、７２０ｂ、７２０ｃのうち少なくとも１つと連結され、下部絶縁膜７０１によって第１基板７１０と分離されうる。また、第１入出力コンタクトプラグ７０３と第１基板７１０との間には、側面絶縁膜が配置されて第１入出力コンタクトプラグ７０３と第１基板７１０とを電気的に分離することができる。

図１９を参照すれば、第２基板８１０の上には、第２基板８１０の上面を覆う上部絶縁膜８０１が形成され、上部絶縁膜８０１上に第２入出力パッド８０５が配置されうる。第２入出力パッド８０５は、第２入出力コンタクトプラグ８０３を通じて、周辺回路領域ＰＥＲＩに配置される複数の回路素子７２０ａ、７２０ｂ、７２０ｃのうち少なくとも１つと連結されうる。

実施例によって、第２入出力コンタクトプラグ８０３が配置される領域には、第２基板８１０及び共通ソースライン８２０などが配置されない。また、第２入出力パッド８０５は、第３方向（Ｚ軸方向）でワードライン８３０とオーバーラップされない。図１９を参照すれば、第２入出力コンタクトプラグ８０３は、第２基板８１０の上面に平行な方向に第２基板８１０と分離され、セル領域ＣＥＬＬの層間絶縁層８１５を貫通して第２入出力パッド８０５に連結されうる。

実施例によって、第１入出力パッド７０５と第２入出力パッド８０５は、選択的に形成されうる。一例として、メモリ装置９００は、第１基板７１０の上に配置される第１入出力パッド７０５のみを含むか、または第２基板８１０の上に配置される第２入出力パッド８０５のみを含んでもよい。または、メモリ装置９００が第１入出力パッド７０５と第２入出力パッド８０５とをいずれも含む。

セル領域ＣＥＬＬと周辺回路領域ＰＥＲＩそれぞれに含まれる外部パッドボンディング領域ＰＡとビットラインボンディング領域ＢＬＢＡの各々には、最上部メタル層のメタルパターンがダミーパターン(dummy pattern)として存在してもよいし、最上部メタル層が存在しなくてもよい。

メモリ装置９００は、外部パッドボンディング領域ＰＡにおいて、セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン８７２ａに対応して周辺回路領域ＰＥＲＩの最上部メタル層にセル領域ＣＥＬＬの上部メタルパターン８７２ａと同じ形態の下部メタルパターン７７３ａを形成することができる。周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン７７３ａは、周辺回路領域ＰＥＲＩで別途のコンタクトと連結されない。同様に、外部パッドボンディング領域ＰＡで周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターンに対応してセル領域ＣＥＬＬの上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターンと同じ形態の上部メタルパターンを形成してもよい。

ワードラインボンディング領域ＷＬＢＡの第２メタル層７４０ｂ上には、下部ボンディングメタル７７１ｂ、７７２ｂが形成されうる。ワードラインボンディング領域ＷＬＢＡにおいて、周辺回路領域ＰＥＲＩの下部ボンディングメタル７７１ｂ、７７２ｂは、セル領域ＣＥＬＬの上部ボンディングメタル８７１ｂ、８７２ｂとボンディング方式によって互いに電気的に連結されうる。

また、ビットラインボンディング領域ＢＬＢＡにおいて、周辺回路領域ＰＥＲＩの最上部メタル層に形成された下部メタルパターン７５２に対応してセル領域ＣＥＬＬの最上部メタル層に周辺回路領域ＰＥＲＩの下部メタルパターン７５２と同じ形態の上部メタルパターン８９２を形成することができる。セル領域ＣＥＬＬの最上部メタル層に形成された上部メタルパターン８９２上には、コンタクトを形成しない。

前述したように図面と明細書で例示的な実施例が開示された。本明細書で特定の用語を使用して実施例を説明したが、それらは、ただ本発明の技術的思想を説明するための目的として使用されたものであって、意味限定や特許請求の範囲に記載の本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、これにより、多様な変形及び均等な他の実施例が可能であるという点が理解できるであろう。よって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

１０ メモリ装置
１００ メモリセルアレイ
２００ 周辺回路
２１０ ページバッファ回路
２２０ 制御ロジック
２３０ 電圧生成器
２４０ ロウデコーダ
ＢＬ ビットライン
ＷＬ ワードライン
ＳＳＬ ストリング選択ライン
ＧＳＬ グラウンド選択ライン
ＣＭＤ コマンド
ＡＤＤＲ アドレス
ＣＴＲＬ 制御信号
ＣＴＲＬ＿ｖｏｌ 電圧制御信号
Ｘ－ＡＤＤＲ ロウアドレス
Ｙ－ＡＤＤＲ カラムアドレス

Claims (20)

1. 複数のメモリセルを含むメモリセルアレイと、
   複数のビットラインを通じて前記メモリセルアレイに連結され、それぞれのビットラインに連結されたページバッファを含み、データ読み取りのためのプリチャージ区間で前記ビットラインに対するプリチャージ動作を遂行するページバッファ回路と、
   検出された温度に従って前記ページバッファ回路のプリチャージ動作を異なって制御する制御ロジックと、を備え、
   前記プリチャージ区間は、前記ビットラインをオーバードライブする第１区間と、前記ビットラインを前記第１区間よりも低い電圧でドライブする第２区間と、を含み、前記検出された温度が第１温度である場合の前記第１区間は、前記検出された温度が前記第１温度よりも高い第２温度である場合における前記第１区間よりも短く設定されることを特徴とするメモリ装置。
2. 前記ページバッファは、センシングノードと前記ビットラインとの電気的連結を制御するシャットオフトランジスタを含み、前記シャットオフトランジスタのゲートにビットラインシャットオフ信号が提供され、
   前記第１温度で前記ビットラインシャットオフ信号は、前記第１区間で第１レベルに上昇し、前記第２温度で前記ビットラインシャットオフ信号は、前記第１区間で第２レベルに上昇し、
   前記第１レベルは、前記第２レベルよりも高いことを特徴とする請求項１に記載のメモリ装置。
3. 前記第１温度で前記ビットラインシャットオフ信号は、前記第２区間で第３レベルに低下し、前記第２温度で前記ビットラインシャットオフ信号は、前記第２区間で第４レベルに低下し、
   前記第１レベルと前記第３レベルとの差に該当する第１オフセットは、前記第２レベルと前記第４レベルとの差に該当する第２オフセットよりも小さいことを特徴とする請求項２に記載のメモリ装置。
4. 前記第１温度における前記第２区間は、前記第２温度における前記第２区間と同じ時間を有することを特徴とする請求項１乃至３のいずれか一項に記載のメモリ装置。
5. 前記プリチャージ区間以後にデータセンシング区間が遂行され、
   前記第１温度における前記データセンシング区間は、前記第２温度における前記データセンシング区間よりも長く設定されることを特徴とする請求項１乃至４のいずれか一項に記載のメモリ装置。
6. 外部のコントローラから読み取りコマンドと共に温度情報を受信し、
   前記制御ロジックは、前記外部のコントローラから提供された温度情報に基づいて前記ページバッファ回路のプリチャージ動作を異なって制御することを特徴とする請求項１に記載のメモリ装置。
7. 前記メモリ装置の温度を検出する温度センサと、
   前記温度センサからの温度検出結果によって互いに異なる周期を有するクロック信号を生成するクロック生成器と、
   センシングノードと前記ビットラインとの電気的連結を制御するシャットオフトランジスタのゲートに提供されるビットラインシャットオフ信号を生成する電圧生成器と、をさらに備え、
   前記制御ロジックは、前記温度に従って異なる周期を有する前記クロック信号のカウンティングに基づいて前記第１区間の時間を調節することを特徴とする請求項１に記載のメモリ装置。
8. 前記第１温度に該当するときの前記クロック信号の周期は、前記第２温度に該当するときの前記クロック信号の周期に比べて短く、
   前記クロック信号をＮ回（但し、Ｎは、１以上の整数）カウンティングするのにかかる時間が前記第１区間の時間に設定されることにより、前記第１温度における前記第１区間は、前記第２温度における前記第１区間よりも短く設定されることを特徴とする請求項７に記載のメモリ装置。
9. 前記メモリセルアレイは、多数のページを含み、動作モードに従って各ページから読み取られるデータのサイズが可変され、
   前記ページバッファは、センシングノードと前記ビットラインとの電気的連結を制御するシャットオフトランジスタを含み、前記シャットオフトランジスタのゲートにビットラインシャットオフ信号が提供され、
   前記読み取られるデータのサイズがより小さい第１動作モードでの前記第１区間における前記ビットラインシャットオフ信号のレベルは、前記読み取られるデータのサイズがより大きい第２動作モードでの前記第１区間における前記ビットラインシャットオフ信号のレベルよりも高いことを特徴とする請求項１に記載のメモリ装置。
10. メモリ装置であって、
    複数のメモリセルを含むメモリセルアレイと、
    複数のビットラインを通じて前記メモリセルアレイに連結され、それぞれのビットラインに連結されたページバッファを含み、データ読み取りのためのプリチャージ区間で前記ビットラインに対するプリチャージ動作を遂行するページバッファ回路と、を備え、
    それぞれのページバッファは、センシングノードと前記ビットラインとの電気的連結を制御するシャットオフトランジスタを含み、前記シャットオフトランジスタのゲートにビットラインシャットオフ信号が提供され、
    前記プリチャージ区間は、オーバードライブを遂行する初期の第１区間と、その後の第２区間と、を含み、
    前記メモリ装置の温度が低温である場合において、前記第１区間と前記第２区間との間における前記ビットラインシャットオフ信号の電圧変化量に相応する第１オフセットは、前記温度が高温である場合における、前記第１区間と前記第２区間との間における前記ビットラインシャットオフ信号の電圧変化量に相応する第２オフセットよりも小さいことを特徴とするメモリ装置。
11. 前記低温で前記ビットラインシャットオフ信号は、前記第１区間で第１レベルに上昇し、前記高温で前記ビットラインシャットオフ信号は、前記第１区間で第２レベルに上昇し、
    前記第１レベルは、前記第２レベルよりも高いことを特徴とする請求項１０に記載のメモリ装置。
12. 前記低温で前記ビットラインシャットオフ信号は、前記第２区間で第３レベルに低下し、前記高温で前記ビットラインシャットオフ信号は、前記第２区間で第４レベルに低下し、
    前記第１レベルと前記第２レベルとの差は、前記第３レベルと前記第４レベルとの差よりも小さいことを特徴とする請求項１１に記載のメモリ装置。
13. 前記低温での前記第１区間は、前記高温での前記第１区間よりも短く設定されることを特徴とする請求項１０乃至１２のいずれか一項に記載のメモリ装置。
14. 前記低温での前記第２区間は、前記高温での前記第２区間と同じ時間を有することを特徴とする請求項１３に記載のメモリ装置。
15. 前記それぞれのページバッファは、
    前記シャットオフトランジスタと前記センシングノードとの間に連結される第１トランジスタと、
    前記シャットオフトランジスタと前記第１トランジスタとの間のノードに連結され、ビットラインクランピング制御信号に基づいて、プリチャージ動作を制御するプリチャージ回路と、をさらに含み、
    前記プリチャージ区間で、前記ビットラインクランピング制御信号は、前記ビットラインシャットオフ信号よりもそのレベルが高いことを特徴とする請求項１０に記載のメモリ装置。
16. 前記ビットラインクランピング制御信号に対して、温度変化に対する補償が適用されることにより、前記低温と前記高温で前記ビットラインクランピング制御信号のレベルが互いに異なることを特徴とする請求項１５に記載のメモリ装置。
17. 前記第１トランジスタは、第１ゲート信号に応答して前記シャットオフトランジスタと前記センシングノードとを電気的に連結し、
    前記第１ゲート信号に対して、温度変化に対する補償が適用されることにより、前記低温及び前記高温において前記第１ゲート信号のレベルが互いに異なることを特徴とする請求項１５に記載のメモリ装置。
18. 前記メモリ装置の温度を検出する温度センサと、
    前記温度センサから検出された温度に従って前記ページバッファ回路のプリチャージ動作を異なって制御する制御ロジックと、をさらに備え、
    前記制御ロジックは、前記温度センサから検出された温度が低くなるほど、前記第１区間で前記ビットラインシャットオフ信号のレベルを増加させ、前記ビットラインシャットオフ信号のオフセットを減少させ、前記第１区間を短く設定することを特徴とする請求項１０に記載のメモリ装置。
19. メモリ装置であって、
    複数のメモリセル及び第１メタルパッドを含むメモリセル領域と、
    第２メタルパッドを含み、前記第１メタルパッド及び前記第２メタルパッドを通じて前記メモリセル領域に垂直方向で連結される周辺回路領域と、を含み、
    前記周辺回路領域は、
    複数のビットラインを通じて前記メモリセルに連結され、それぞれのビットラインに連結されたページバッファを含み、データ読み取りのためのプリチャージ区間で前記ビットラインに対するプリチャージ動作を遂行するページバッファ回路と、
    温度に従って前記ページバッファ回路のプリチャージ動作を異なって制御する制御ロジックと、を備え、
    前記プリチャージ区間は、オーバードライブを遂行する初期の第１区間と、その後の第２区間と、を含み、前記メモリ装置の温度が低温である場合、前記第１区間と前記第２区間との間における前記ビットラインシャットオフ信号の電圧変化量に相応する第１オフセットは、前記温度が高温である場合における、前記第１区間と前記第２区間との間における前記ビットラインシャットオフ信号の電圧変化量に相応する第２オフセットよりも小さいことを特徴とするメモリ装置。
20. 前記第１メタルパッド及び前記第２メタルパッドは、銅で形成されたことを特徴とする請求項１９に記載のメモリ装置。
    

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