JP4524688B2 - 基準電圧発生回路及び半導体集積回路装置 - Google Patents
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Description
12、13…基準電圧発生回路
14…VLNG/VBDR発生回路
15…VF発生回路
16…VCL発生回路
21…定電圧発生部
22…温度依存バイアス部
23a、23b…レベル変換回路
P10〜P15、P20〜P25…PMOSトランジスタ
N10〜N15、N20〜N25…NMOSトランジスタ
ST1、ST2…スイッチトランジスタ
R、R1、R2、R3…抵抗
IS…定電流源
VCLR…基準電圧
VCL…内部電源電圧
VDDR…電源電圧
VDD…外部電源電圧
VLNG、VBDR、VF、VF1、VF2…定電圧
IR…モニタ電流
ND1〜ND6、ND11、ND12…ノード
Claims (15)
- PMOSの第1トランジスタとNMOSの第2トランジスタと所定の抵抗値を有する抵抗との直列回路、および前記直列回路の一端から取り出された出力ノードとを含むモニタ回路と、
PMOSの第3トランジスタとNMOSの第4トランジスタとを含み、前記モニタ回路にモニタ電流を供給するとともに、前記直列回路の他端をプロセスばらつきに影響されない第1の定電圧に制御する付加回路と、
を備え、前記出力ノードから得られる基準電圧は、該基準電圧の電圧値が所定の中心電圧値から前記第1トランジスタと前記第2トランジスタのプロセスばらつきに応じた範囲内で補正され、
前記第1トランジスタのしきい値は、前記第3トランジスタのしきい値よりも低く、
前記第2トランジスタのしきい値は、前記第4トランジスタのしきい値よりも低い、
ことを特徴とする基準電圧発生回路。 - 前記付加回路は、前記一端と所定の電源との間に接続された第5トランジスタを含む、ことを特徴とする請求項1に記載の基準電圧発生回路。
- 前記付加回路は、前記第1の定電圧と、温度変動とプロセスばらつきに影響されない第3の基準電圧発生回路が生成した第3の定電圧と、を比較し、該比較結果を前記第5トランジスタのゲート電極に供給することを特徴とする請求項2に記載の基準電圧発生回路。
- 前記第1トランジスタ及び前記第2トランジスタは、前記プロセスばらつきにより動作遅延が大きくなる場合は前記基準電圧の電圧値が所定量だけ増加し、前記プロセスばらつきにより動作遅延が小さくなる場合は前記基準電圧の電圧値が所定量だけ減少するようにそれぞれのサイズが予め調整されていることを特徴とする請求項1から3のいずれか一項に記載の基準電圧発生回路。
- 前記第1トランジスタ及び前記第2トランジスタは、互いのゲート及びドレインが共通接続されることを特徴とする請求項1に記載の基準電圧発生回路。
- 標準的なしきい値電圧を有する標準トランジスタよりもしきい値が低いトランジスタである低しきい値MOSトランジスタを含んで構成され、内部電源電圧が供給される内部回路と、
所定の温度範囲内で温度を検知する温度センサ回路と、
前記内部電源電圧の基準となる基準電圧を発生し、前記温度センサ回路により検知される温度に対応してそれぞれ調整された複数の基準電圧発生回路と、
を備え、
前記複数の基準電圧発生回路の各々は、
PMOSの第1トランジスタとNMOSの第2トランジスタと所定の抵抗値を有する抵抗との直列回路、および前記直列回路の一端から取り出された出力ノードとを含むモニタ回路と、
前記標準トランジスタであるPMOSの第3トランジスタとNMOSの第4トランジスタとを含み、前記モニタ回路にモニタ電流を供給するとともに、前記直列回路の他端をプロセスばらつきに影響されない第1の定電圧に制御する付加回路と、
を含み、前記出力ノードから得られる基準電圧は、該基準電圧の電圧値が所定の中心電圧値から前記第1トランジスタと前記第2トランジスタのプロセスばらつきに応じた範囲内で補正され、
前記第1トランジスタのしきい値は、前記第3トランジスタのしきい値よりも低く、
前記第2トランジスタのしきい値は、前記第4トランジスタのしきい値よりも低い、
ことを特徴とする半導体集積回路装置。 - 前記付加回路は、前記一端と所定の電源との間に接続された第5トランジスタを含む、ことを特徴とする請求項6に記載の半導体集積回路装置。
- 前記付加回路は、前記第1の定電圧と、温度変動とプロセスばらつきに影響されない第3の基準電圧発生回路が生成した第3の定電圧と、を比較し、該比較結果を前記第5トランジスタのゲート電極に供給することを特徴とする請求項7に記載の半導体集積回路装置。
- 前記半導体集積回路装置は、更にセレクタを備え、
前記セレクタは、前記温度センサにより検知される温度に対応して、前記複数の基準電圧発生回路がそれぞれ出力する複数の基準電圧のいずれか一方を、前記内部電源電圧の基準となる基準電圧として選択する、ことを特徴とする請求項6に記載の半導体集積回路装置。 - 前記温度センサ回路は、所定の温度を境界に2値で温度を検知し、
前記複数の基準電圧発生回路は、それぞれ低温側の温度に対応して調整された第1の前記基準電圧発生回路と、高温側の温度に対応して調整された第2の前記基準電圧発生回路であり、
前記温度センサ回路により低温側の温度が検知されたときは前記第1の基準電圧発生回路を動作させ、前記温度センサ回路により高温側の温度が検知されたときは前記第2の基準電圧発生回路を動作させることを特徴とする請求項6に記載の半導体集積回路装置。 - 前記抵抗の抵抗値、前記第1トランジスタのサイズ及び前記第2トランジスタのサイズは、前記第1の基準電圧発生回路と前記第2の基準電圧発生回路とで互いにそれぞれの数値が異なることを特徴とする請求項10に記載の半導体集積回路装置。
- 前記第1の基準電圧発生回路及び前記第2の基準電圧発生回路は、前記抵抗の抵抗値に基づいて、前記第1トランジスタ及び前記第2トランジスタのそれぞれのサイズが、予め調整されていることを特徴とする請求項10に記載の半導体集積回路装置。
- 前記第1トランジスタ及び前記第2トランジスタは、前記プロセスばらつきにより動作遅延が大きくなる場合は前記基準電圧の電圧値が所定量だけ増加し、前記プロセスばらつきにより動作遅延が小さくなる場合は前記基準電圧の電圧値が所定量だけ減少するようにそれぞれのサイズが予め調整されていることを特徴とする請求項12に記載の半導体集積回路装置。
- 前記内部回路は、前記低しきい値MOSトランジスタを含んで構成され前記内部電源電圧が供給されるディレイ回路を含むことを特徴とする請求項6に記載の半導体集積回路装置。
- データを記憶するメモリ回路を更に備え、前記内部回路は、前記メモリ回路へのアクセスパスを構成する回路であることを特徴とする請求項6に記載の半導体集積回路装置。
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