KR100266650B1 - 반도체 소자의 내부전압 발생회로 - Google Patents

반도체 소자의 내부전압 발생회로 Download PDF

Info

Publication number
KR100266650B1
KR100266650B1 KR1019970075306A KR19970075306A KR100266650B1 KR 100266650 B1 KR100266650 B1 KR 100266650B1 KR 1019970075306 A KR1019970075306 A KR 1019970075306A KR 19970075306 A KR19970075306 A KR 19970075306A KR 100266650 B1 KR100266650 B1 KR 100266650B1
Authority
KR
South Korea
Prior art keywords
voltage
level
pmos transistor
internal
vcc
Prior art date
Application number
KR1019970075306A
Other languages
English (en)
Other versions
KR19990055373A (ko
Inventor
양동준
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970075306A priority Critical patent/KR100266650B1/ko
Priority to US09/045,654 priority patent/US5942933A/en
Priority to JP16484098A priority patent/JP2938438B2/ja
Publication of KR19990055373A publication Critical patent/KR19990055373A/ko
Application granted granted Critical
Publication of KR100266650B1 publication Critical patent/KR100266650B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only

Abstract

본 발명은 외부전압(VCC)을 변환하여 반도체 소자의 내부전압(VDD)을 발생하는 회로에 관한 것으로, 특히 외부전압(VCC)의 레벨이 낮아짐으로 인해 스위칭 트랜지스터가 선형영역에서 동작하면, 그 외부전압(VCC)을 직접 내부전압(VDD)에 연결하여 외부전압(VCC)이 낮아지는 것에 따라 내부전압(VDD) 이 급격히 낮아지는 것을 방지하는 반도체 소자의 내부전압 발생회로에 관한 것이다.

Description

반도체 소자의 내부전압 발생회로
본 발명은 외부전압(VCC)을 변환하여 반도체 소자의 내부전압(VDD)을 발생하는 회로에 관한 것으로, 특히 외부전압(VCC)의 레벨이 낮을때 그 외부전압(VCC)을 직접 내부전압(VDD)에 연결하는 반도체 소자의 내부전압 발생회로에 관한 것이다.
도 1은 종래 반도체 소자의 내부전압 발생회로의 회로도에 관한 것으로, 이에 도시한 바와같이, 기준전압(Vref)에 따라 외부전압(VCC)의 레벨을 변환하여 출력하는 전압 발생부(1)와; 상기 전압 발생부(1)의 출력과 내부전압(VDD)을 궤환 입력받아 소정 레벨을 갖는 내부전압(VDD)을 출력하는 구동부(2)와; 상기 구동부(2)와 접지 사이에 연결되어 인에이블 신호(Ea)에 의해 인에이블 되는 엔모스 트랜지스터(N11)로 구성된다.
또한, 상기 전압 발생부(1)는 기준전압(Vref)을 게이트로 입력받고 소스는 외부전압(VCC)과 연결되고 드레인은 단자(a)와 연결되는 피모스 트랜지스터(P11)와; 상기 단자(a)와 접지 사이에는 각각의 게이트와 드레인이 연결된 피모스 트랜지스터 세개(P12,P13,P14)가 직렬 연결된다.
또한, 상기 구동부(2)는 상기 단자(a)와 출력단(c)이 입력단에 연결되는 차동 증폭기(DF)와; 상기 차동 증폭기(DF)의 출력을 게이트로 입력받고 소스는 외부전압(VCC)과 연결되며, 드레인은 상기 출력단(c)과 연결되는 피모스 트랜지스터(P15)로 구성된다.
상기 차동 증폭기(DF)는 도 2에 도시된 바와같이, 외부전압(VCC)에 소스가 연결되고 드레인과 게이트가 공통 연결된 피모스 트랜지스터(P21)와, 그 피모스 트랜지스터(P21)와 전류미러를 형성하는 피모스 트랜지스터(P22)와, 상기 피모스 트랜지스터(P21)의 드레인에 드레인이 연결되고 게이트는 상기 전압발생부(1)의 출력단(a)과 연결된 엔모스 트랜지스터(N21)와, 상기 구동부(2)의 출력단(c)에 게이트가 연결되고, 상기 엔모스 트랜지스터(N21)와 크기가 같은 엔모스 트랜지스터(N22)와, 상기 두 개의 엔모스 트랜지스터(N21)(N22)의 소스에 드레인이 연결되고 인에이블신호(Eb)에 의해 전류원으로 동작하는 엔모스 트랜지스터(N23)로 구성된다.
이의 동작을 도2를 참조하여 설명한다.
전압 발생부(1) 피모스 트랜지스터(P11)의 게이트로 입력되는 기준전압(Vref)에 따라 그 피모스 트랜지스터(P11)를 흐르는 전류(I)는 아래 수학식1과 같다.
I = k ( VGS- VT)2
여기서, VGS 는 상기 피모스 트랜지스터(P11)의 게이트-소스 전압이며, VT 는 문턱전압이며, k는 비례상수이다.
전압 발생부(1)의 나머지 피모스 트랜지스터(P12,P13,P14)의 크기가 상기 피모스 트랜지스터(P11)와 같으면, 각 피모스 트랜지스터의 게이트-소스 전압( VGS )은 아래 수학식2와 같다.
VGS= VT+ α
여기서, 상기 α 는
Figure 1019970075306_B1_M0001
이다.
상기 수학식 1에 따라, 상기 피모스 트랜지스터(P11)의 드레인, 즉 단자(a)의 전압(Va)은 상기 전압( VGS )에 3배를 한 값, 즉 3 VGS 이 되며, 외부전압(VCC)과 기준전압(Vref)이 동일하게 증가하거나 감소한다면, 그 전압(Va)은 3 VGS 로 일정하게 유지된다.
그 전압(Va)은 도2에 도시된 차동 증폭기(DF)의 엔모스 트랜지스터(N21)의 게이트로 인가되고, 상기 엔모스 트랜지스터(N21)의 반대편에 위치한 다른 엔모스 트랜지스터(N22)의 게이트에는 내부전압(VDD)이 입력됨으로써, 상기 전압(Va)과 내부전압(VDD)이 비교되며, 비교된 결과값은 스위칭부(3), 즉 소스가 외부전압(VCC)과 연결되고 드레인이 상기 출력단(c)과 연결된 피모스 트랜지스터(P15)의 게이트로 전달된다.
한편, 상기 두 개의 엔모스 트랜지스터(N21)(N22)와 연결된 엔모스 트랜지스터(N23)는 게이트로 입력되는 인에이블신호(Eb)에 의해 전류원으로 동작한다.
이와같이, 상기 차동 증폭기(DF)와 상기 피모스 트랜지스터(P15)와 출력단(c)이 폐루프를 형성함으로써, 내부전압(VDD)은 상기 전압(Va)과 같아지며, 그 값은 아래 수학식 3과 같다.
VDD = VGS= 3 (VT+ α )
상기 수학식 3에서 얻어진 내부전압(VDD) 값이 최종적인 내부전압(VDD) 값으로 되어 반도체 소자(도면 미도시)의 내부전압으로 공급된다.
그러나, 상기에서 외부전압(VCC) 레벨이 낮아지게 되면 기준전압(Vref)을 게이트로 입력받는 피모스 트랜지스터(P11)의 동작 영역이 포화영역(saturation region)에서 선형영역(linear region)으로 천이된다.
따라서, 상기 피모스 트랜지스터(P11)가 선형영역(linear region)에서 동작하게 되므로 단자(a)의 전압(Va)이 급격히 낮아지게 되며, 내부전압(VDD) 레벨도 낮아지게 된다.
출력되는 내부전압(VDD)이 낮아지면 그 내부전압(VDD)에 의해 구동되는 반도체 소자의 동작 속도가 늦어지는 문제점이 발생한다.
이와같이, 종래 반도체 소자의 내부전압회로는 외부전압(VCC)이 약간만 낮아져도 반도체 소자에 공급되는 내부전압(VDD)이 급격히 낮아지고, 그 내부전압(VDD)이 큰 폭으로 변함으로써, 그 내부전압에 의해 구동되는 반도체 소자의 동작이 크게 영향을 받는다.
따라서, 본 발명의 목적은 외부전압의 레벨이 낮아질 때 반도체 소자에 공급되는 내부전압의 레벨이 크게 낮아지는 것을 방지하는 것을 목적으로 한다.
본 발명의 다른 목적은 외부전압(VCC)의 레벨이 낮아지면 그 외부전압(VCC)을 반도체 소자의 내부전압(VDD)으로 직접 공급하는 것을 목적으로 한다.
도 1은 종래 반도체 소자의 내부 전압 발생회로의 회로도.
도 2는 도 1의 구동부의 상세 회로도.
도 3은 본 발명 반도체 소자의 내부 전압 발생회로의 일실시예의 회로도.
**** 도면의 주요 부분에 대한 부호의 설명 ****
1 : 전압 발생부 2 : 구동부
3 : 스위칭 부 30 : 영역 감지부
31 : 제2 전압 발생부 32 : 비교부
33 : 제3 전압 발생부
P11∼P15, P31∼P40 : 피모스 트랜지스터
N11, N31∼N33 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명은, 기준전압(Vref)에 따라 외부전압(VCC)의 레벨을 변환하여 출력하는 전압 발생부(1)와; 상기 전압 발생부(1)의 출력과 내부전압(VDD)을 궤환 입력받아 소정 레벨을 갖는 내부전압(VCC)을 출력하는 구동부(2)와; 외부전압(VDD)의 레벨이 소정 레벨 이하로 떨어지면 이를 감지하여 그에따른 신호를 출력하는 영역 감지부(30)와; 상기 영역 감지부(30)의 출력신호에 따라 외부전압(VCC)을 내부전압(VDD)으로 공급하거나 차단하는 스위칭부(3)로 구성한다.
다음으로 본 발명의 동작에 대하여 도 3을 참조하여 설명한다.
도 3은 본 발명 반도체 소자의 내부전압 발생회로의 일실시예의 회로도로서, 이에 도시한 바와같이, 도1에 도시된 종래 반도체 소자의 내부전압 발생회로의 구성에, 영역 감지부(30)와 스위칭부(3)가 부가되어 구성되며, 그 영역 감지부(30)는, 기준전압(Vref)에 따라 외부전압(VCC)의 레벨을 변환하여 출력하는 제2 전압 발생부(31)와; 기준전압(Vref)에 따라 외부전압(VCC)의 레벨을 변환하여 출력하고, 출력전압(Ve)의 레벨은 상기 제2 전압 발생부(31)의 출력전압(Vd)의 레벨보다 낮은 제3 전압 발생부(33)와; 상기 제2 전압 발생부(31)의 출력전압(Vd)과 상기 제3 전압 발생부(33)의 출력전압(Ve)의 레벨을 비교하는 비교부(32)로 이루어진다. 또한, 그 스위칭부(3)는 비교부(32)의 출력신호(Vf)에 따라 외부전압(VCC)을 내부전압(VDD)으로 공급하거나 차단하는 스위칭 수단인 피모스 트랜지스터(P31)로 이루어진다.
또한, 상기 제2 전압 발생부(31)는 기준전압(Vref)을 게이트로 입력받고 소스는 외부전압(VCC)과 연결되는 피모스 트랜지스터(P32)와; 상기 피모스 트랜지스터(P32)의 드레인과 접지 사이에는 각각의 게이트와 드레인이 공통 연결된 피모스 트랜지스터 세개(P33,P34,P35)가 직렬 연결되며, 상기 피모스 트랜지스터(P33)와 상기 피모스 트랜지스터(P34) 사이에는 저항(R)이 연결되며, 상기 피모스 트랜지스터(P33)의 드레인에서 외부와 연결되는 단자(d)가 인출된다.
또한, 상기 제3 전압 발생부(33)는 기준전압(Vref)을 게이트로 입력받고 소스는 외부전압(VCC)과 연결되는 피모스 트랜지스터(P38)와; 상기 피모스 트랜지스터(P38)의 드레인과 접지 사이에는 각각의 게이트와 드레인이 연결된 피모스 트랜지스터 두개(P39,P40)가 직렬로 연결되며, 상기 피모스 트랜지스터(P38)의 드레인에서 외부와 연결되는 단자(e)가 인출된다.
또한, 상기 비교부(32)는 상기 단자(d)로 출력되는 상기 제2 전압 발생부(31)의 출력전압(Vd)과 상기 단자(e)로 출력되는 상기 제3 전압 발생부(33)의 출력전압(Ve)을 비교하여 하이 또는 로우상태의 신호(Vf)를 출력하는 차동증폭기로 이루어진다.
그 차동증폭기의 구성은 외부전압(VCC)에 소스가 연결되고 드레인과 게이트가 공통 연결된 피모스 트랜지스터(P36)와, 그 피모스 트랜지스터(P36)와 전류미러를 형성하는 피모스 트랜지스터(P37)와, 상기 피모스 트랜지스터(P36)의 드레인에 드레인이 연결되고 게이트는 상기 제2전압발생부(31)의 출력단(d)과 연결된 엔모스 트랜지스터(N31)와, 상기 제3전압발생부(33)의 출력단(e)에 게이트가 연결되고, 상기 엔모스 트랜지스터(N31)와 크기가 같은 엔모스 트랜지스터(N32)와, 상기 두 개의 엔모스 트랜지스터(N31)(N32)의 소스에 드레인이 연결되고 인에이블신호(Ec)에 의해 전류원으로 동작하는 엔모스 트랜지스터(N33)로 이루어진다.
이하, 본 발명의 일실시예의 동작에 대하여 설명한다.
전압 발생부(1)와 증폭부(2)의 동작은 종래 회로의 동작과 동일하며, 나머지 구성 부분의 동작에 대하여 설명한다.
먼저, 영역판단부(30)의 동작을 설명한다.
기준전압(Vref)은 영역 감지부(30) 제2 전압 발생부(31)의 피모스 트랜지스터(P32)의 게이트와 제3 전압 발생부(33)의 피모스 트랜지스터(P38)의 게이트로 인가된다.
그 피모스 트랜지스터(P32)와 직렬 연결된 피모스 트랜지스터(P33)의 드레인인 단자(d)의 전압(Vd)은, 접지에 직렬로 연결된 두개의 피모스 트랜지스터(P34)(P35) 및 저항(R)에 의해 아래 수학식 4과 같다.
Vd = 2 (VT+ α ) + I1R
여기서, I1 은 상기 저항(R)에 흐르는 전류이다.
또한, 상기 제3 전압 발생부(33)의 상기 피모스 트랜지스터(P38)의 드레인인 단자(e)의 전압(Ve)은, 접지전압에 직렬로 연결된 두개의 피모스 트랜지스터(P39)(P40)에 의해 아래 수학식 5과 같다.
Ve = 2 (VT+ α )
상기 전압(Vd)이 비교부(32)의 엔모스 트랜지스터(N31)의 게이트에 인가되고, 상기 전압(Ve)이 비교부(32)의 엔모스 트랜지스터(N32)의 게이트에 인가됨으로써 그 두개의 전압(Vd)(Ve)의 레벨이 비교되어 그에따른 신호가 출력단(f)에서 출력되는데, 상기 전압(Vd)의 레벨이 상기 전압(Ve)의 레벨 보다 크면 출력단(f)에서 출력되는 출력신호(Vf)의 논리상태는 하이가 되고, 상기 전압(Vd)의 레벨이 상기 전압(Ve)의 레벨 보다 작으면 그 출력단(f)으로 출력되는 출력신호(Vf)의 논리상태는 로우가 된다.
다음으로 외부전압(VCC)의 레벨이 변경될때의 동작을 설명한다.
외부전압(VCC)의 레벨이 높으면, 상기 제2 전압 발생부(31) 피모스 트랜지스터(P32)와 상기 제3 전압 발생부(33) 피모스 트랜지스터(P38)가 둘 다 포화영역 에서 동작하기 때문에 상기 전압(Vd)의 레벨이 상기 전압(Ve)의 레벨보다 I1R 만큼 높다. 따라서, 상기 비교부(32)의 출력단(f)의 출력신호(Vf)가 하이상태로 되어 스위칭부(3)인 피모스 트랜지스터(P31)는 턴오프되며, 이때의 동작은 종래 회로의 동작과 동일하다.
한편, 외부전압(VCC)의 레벨이 감소하다가, 어느 정도의 레벨이 되면 상기 피모스 트랜지스터(P32)는 선형영역에서 동작하기 시작하며, 그 레벨에서 상기 피모스 트랜지스터(P38)는 여전히 포화영역에서 동작하게 된다.
즉, 상기 제2 전압 발생부(31)는 외부전압(VCC)과 접지전압 사이에 4개의 피모스 트랜지스터(P32∼P35)와 한 개의 저항(R)이 직렬로 연결되어 있고, 상기 제3 전압 발생부(33)는 외부전압(VCC)과 접지전압 사이에 3개의 피모스 트랜지스터(P38∼P40)가 연결되어 있기 때문에 상기 제2 전압 발생부(31)의 피모스 트랜지스터(P32)가 먼저 선형영역에서 동작되며, 이때의 그 제2 전압 발생부(31) 출력단(d)의 전압(Vd)은 아래 수학식 6과 같다.
Vd = 2 (VT+ α ′ ) + I1R
외부전압(VCC)이 계속 감소하다가 아래 수학식 7과 같이 상기 전압(Vd)의 레벨이 상기 전압(Ve)의 레벨 보다 작아지게 되면, 이 시점에서 상기 비교부(32) 출력단(f)으로 출력되는 출력신호(Vf)가 하이상태에서 로우상태로 전환된다.
2 (VT+ α ′ ) + I1R ＜ 2 (VT+ α )
그 출력신호(Vf)가 로우상태로 됨에따라 스위칭부(3)인 피모스 트랜지스터(P31)가 턴온되며, 그에따라 외부전압(VCC)이 직접 내부전압(VDD)으로 출력된다.
이상에서 설명한 바와같이, 본 발명은 외부전압 레벨이 감소하면 감소된 외부전압을 직접 내부전압으로 공급하게 되어 반도체 소자로 공급되는 내부전압 레벨이 급격히 감소하는 것을 방지할 수있으며, 또한 외부전압 레벨이 감소함에 따라 발생할 수 있는 반도체 소자의 오동작을 방지할 수 있는 효과가 있다.

Claims (6)

  1. 기준전압(Vref)에 따라 외부전압(VCC)의 레벨을 변환하여 출력하는 전압 발생부(1)와; 상기 전압 발생부(1)의 출력과 내부전압(VDD)을 궤환 입력받아 소정 레벨을 갖는 내부전압(VDD)을 출력하는 구동부(2)와; 외부전압(VCC)의 레벨이 소정 레벨 이하로 떨어지면 이를 감지하여 그에따른 신호를 출력하는 영역 감지부(30)와; 상기 영역 감지부(30)의 출력신호에 따라 외부전압(VCC)를 내부전압(VDD)로 공급하거나 차단하는 스위칭부(3)로 구성되는 것을 특징으로 하는 반도체 소자의 내부전압 발생회로.
  2. 제1항에 있어서, 상기 구동부(2)의 출력단(c)과 접지 사이에 연결되어 인에이블 신호(Ea)에 의해 인에이블 되는 스위칭 수단을 포함하여 구성된 것을 특징으로 하는 반도체 소자의 내부전압 발생회로.
  3. 제1항에 있어서, 상기 영역 감지부(30)는, 기준전압(Vref)에 따라 외부전압(VCC)의 레벨을 변환하여 출력하는 제2 전압 발생부(31)와; 기준전압(Vref)에 따라 외부전압(VCC)의 레벨을 변환하여 출력하고, 출력전압의 레벨은 상기 제2 전압 발생부(31)의 출력전압의 레벨보다 낮은 제3 전압 발생부(33)와; 상기 제2 전압 발생부(31)의 출력전압과 상기 제3 전압 발생부(33)의 출력전압의 레벨을 비교하는 비교부(32)로 이루어 지는 반도체 소자의 내부전압 발생회로.
  4. 제3항에 있어서, 상기 제2 전압 발생부(31)는 기준전압(Vref)을 게이트로 입력받고 소스는 외부전압(VCC)과 연결되는 피모스 트랜지스터(P32)와; 상기 피모스 트랜지스터(P32)의 드레인과 접지 사이에 각각의 게이트와 드레인이 연결되고 서로 직렬로 연결된 다수의 피모스 트랜지스터(P33,P34,P35)와, 상기 다수의 피모스 트랜지스터(P33,P34,P35) 사이에 연결된 저항(R)으로 구성되며, 상기 피모스 트랜지스터(P33)의 드레인이 출력단(d) 인것을 특징으로 하는 반도체 소자의 내부전압 발생회로.
  5. 제3항에 있어서, 상기 제3 전압 발생부(33)는 기준전압(Vref)을 게이트로 입력받고 소스는 외부전압(VCC)과 연결되는 피모스 트랜지스터(P38)와; 상기 피모스 트랜지스터(P38)의 드레인과 접지전압 사이에는 각각의 게이트와 드레인이 연결된 다수의 피모스 트랜지스터(P39,P40)가 직렬로 연결되어 구성되며, 상기 피모스 트랜지스터(P38)의 드레인이 출력단(e) 인 것을 특징으로 하는 반도체 소자의 내부전압 발생회로.
  6. 제1항에 있어서, 상기 스위칭부(3)는 외부전압(VCC)이 소스에 연결되고, 내부전압(VDD)이 드레인에 연결되고, 상기 영역 감지부(30)의 출력단(f)이 게이트에 연결된 피모스 트랜지스터(P31) 임을 특징으로 하는 반도체 소자의 내부전압 발생회로.
KR1019970075306A 1997-12-27 1997-12-27 반도체 소자의 내부전압 발생회로 KR100266650B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019970075306A KR100266650B1 (ko) 1997-12-27 1997-12-27 반도체 소자의 내부전압 발생회로
US09/045,654 US5942933A (en) 1997-12-27 1998-03-20 Internal voltage generation circuit for semiconductor device
JP16484098A JP2938438B2 (ja) 1997-12-27 1998-06-12 半導体素子の内部電圧発生回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970075306A KR100266650B1 (ko) 1997-12-27 1997-12-27 반도체 소자의 내부전압 발생회로

Publications (2)

Publication Number Publication Date
KR19990055373A KR19990055373A (ko) 1999-07-15
KR100266650B1 true KR100266650B1 (ko) 2000-09-15

Family

ID=19528968

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970075306A KR100266650B1 (ko) 1997-12-27 1997-12-27 반도체 소자의 내부전압 발생회로

Country Status (3)

Country Link
US (1) US5942933A (ko)
JP (1) JP2938438B2 (ko)
KR (1) KR100266650B1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6188268B1 (en) * 1998-10-30 2001-02-13 Sony Corporation Of Japan Low side current sink circuit having improved output impedance to reduce effects of leakage current
US6686792B2 (en) 1997-03-04 2004-02-03 Seiko Epson Corporation Electronic circuit, semiconductor device, electronic equipment, and timepiece
EP0915409B1 (en) * 1997-03-04 2006-05-31 Seiko Epson Corporation Electronic circuit, semiconductor device, electronic equipment, and clock
JP2000155617A (ja) * 1998-11-19 2000-06-06 Mitsubishi Electric Corp 内部電圧発生回路
JP2001332696A (ja) * 2000-05-24 2001-11-30 Nec Corp 基板電位検知回路及び基板電位発生回路
US6552603B2 (en) * 2000-06-23 2003-04-22 Ricoh Company Ltd. Voltage reference generation circuit and power source incorporating such circuit
JP3680122B2 (ja) * 2001-08-10 2005-08-10 シャープ株式会社 基準電圧発生回路
KR100456597B1 (ko) * 2002-07-16 2004-11-09 삼성전자주식회사 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로
CN100385361C (zh) * 2002-12-13 2008-04-30 上海贝岭股份有限公司 应用于低功耗场合的一组以上电源电压的电源供电结构
US20040124909A1 (en) * 2002-12-31 2004-07-01 Haider Nazar Syed Arrangements providing safe component biasing
JP4354360B2 (ja) * 2004-07-26 2009-10-28 Ｏｋｉセミコンダクタ株式会社 降圧電源装置
KR100586555B1 (ko) * 2005-01-17 2006-06-08 주식회사 하이닉스반도체 내부전압 생성 제어회로 및 이를 이용한 내부전압 생성회로
JP2006294127A (ja) * 2005-04-11 2006-10-26 Sanyo Electric Co Ltd 降圧回路
KR100792363B1 (ko) * 2005-06-30 2008-01-09 주식회사 하이닉스반도체 반도체 메모리 장치의 내부전원 생성회로
KR100746293B1 (ko) * 2006-02-01 2007-08-03 삼성전자주식회사 캐스코드형 전류 모드 비교기, 이를 구비하는 수신 회로 및반도체 장치
JP2007281762A (ja) * 2006-04-05 2007-10-25 Matsushita Electric Ind Co Ltd フィルタ装置およびこれを用いた半導体装置
JP2008176829A (ja) * 2007-01-16 2008-07-31 Fujitsu Ltd メモリマクロ
JP4524688B2 (ja) * 2007-01-23 2010-08-18 エルピーダメモリ株式会社 基準電圧発生回路及び半導体集積回路装置
KR100919811B1 (ko) * 2008-03-18 2009-10-01 주식회사 하이닉스반도체 내부전압 생성회로
JP2014225267A (ja) * 2014-06-30 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 電圧検知回路
WO2016143382A1 (ja) * 2015-03-11 2016-09-15 富士電機株式会社 内部電源回路および半導体装置
CN117526708B (zh) * 2024-01-04 2024-03-22 无锡恒芯微科技有限公司 一种高低压转换电路和锂电池保护系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2642512B2 (ja) * 1990-11-16 1997-08-20 シャープ株式会社 半導体集積回路
KR920017329A (ko) * 1991-02-22 1992-09-26 원본미기재 적응전압 조정기
JPH06350108A (ja) * 1993-06-10 1994-12-22 Nec Corp 半導体装置およびその製造方法
KR0172380B1 (ko) * 1995-06-17 1999-03-30 김광호 반도체 메모리장치의 데이터 출력버퍼
KR0142970B1 (ko) * 1995-06-24 1998-08-17 김광호 반도체 메모리 장치의 기준전압 발생회로
US5771196A (en) * 1996-11-19 1998-06-23 Macronix International Co, Ltd. Sense amplifier circuitry

Also Published As

Publication number Publication date
US5942933A (en) 1999-08-24
KR19990055373A (ko) 1999-07-15
JP2938438B2 (ja) 1999-08-23
JPH11202955A (ja) 1999-07-30

Similar Documents

Publication Publication Date Title
KR100266650B1 (ko) 반도체 소자의 내부전압 발생회로
KR930009148B1 (ko) 전원전압 조정회로
US8446215B2 (en) Constant voltage circuit
US6774712B2 (en) Internal voltage source generator in semiconductor memory device
US6452766B1 (en) Over-current protection circuit
US5446396A (en) Voltage comparator with hysteresis
US5355033A (en) Data input buffer circuit for use in a semiconductor memory device
US5083045A (en) High voltage follower and sensing circuit
KR960032880A (ko) 차동증폭기
KR0141157B1 (ko) 기준전압발생회로
KR100205506B1 (ko) 스위치가능한 전류-기준전압 발생기
KR100266901B1 (ko) 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
US5644215A (en) Circuit and method for regulating a voltage
KR910007785B1 (ko) 전원공급전압 변동에 대해 안정한 씨모스 입력 버퍼회로
US5710516A (en) Input logic signal buffer circuits
KR100223849B1 (ko) 반도체 메모리장치
US20050104618A1 (en) Low rise/fall skewed input buffer compensating process variation
US5694073A (en) Temperature and supply-voltage sensing circuit
KR950012703A (ko) 반도체 메모리 장치의 데이타 입력 버퍼
US5719524A (en) Circuit having an input terminal for controlling two functions
US6605933B2 (en) Power metal oxide semiconductor integrated circuit
KR100574910B1 (ko) 전류보상기능을갖는비교기
JP2871309B2 (ja) 電源電圧検知回路
US6084438A (en) Data determination circuit
EP1126611B1 (en) Circuit for providing a control signal

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130523

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee