JP2642512B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2642512B2 JP2642512B2 JP2312525A JP31252590A JP2642512B2 JP 2642512 B2 JP2642512 B2 JP 2642512B2 JP 2312525 A JP2312525 A JP 2312525A JP 31252590 A JP31252590 A JP 31252590A JP 2642512 B2 JP2642512 B2 JP 2642512B2
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Description
この発明は、外部電源から受けた電圧を降下させて内
部回路に印加する半導体集積回路に関する。
部回路に印加する半導体集積回路に関する。
導体集積回路は、世代交代が進むにつれて微細加工技
術が進歩し、トランジスタサイズが小さくなり、高感度
になってきている。これに伴って、トランジスタのチャ
ンネルを流れる電流によりホットエレクトロンが発生し
てトランジスタが劣化するという問題が生じている。こ
のホットエレクトロンの発生を防ぐためには、トランジ
スタに印加する電圧を低下させれば良いが、外部電源の
電圧（以下「外部印加電圧」という。）を低下させるこ
とはシステム全体の動作を確保する点から不可能であ
る。このため、従来より、半導体集積回路内部で外部印
加電圧を降下させて、降下した電圧を内部回路（トラン
ジスタ等の構成部品を含む）に印加している。 例えば第５図に示すように、従来の半導体集積回路
は、外部電源（外部印加電圧Vex）とグランドとの間に
抵抗R11,nチャネル型トランジスタNT11,NT12およびNT13
を順に接続して、抵抗R11とトランジスタNT11との接続
点から各トランジスタNT11,NT12,NT13のしきい値Vthの
和を基準電圧Vrefとして取り出している。なお、各トラ
ンジスタNT11,NT12,NT13のゲートは、各トランジスタの
電源側の端子に接続している。一方、上記外部電源と内
部回路Ｚとの間にｐチャネル型トランジスタPT11を接続
している。そして、上記基準電圧Vrefを差動増幅器OP11
の反転（−）入力とする一方、トランジスタPT11,内部
回路Ｚ間の接続点T11に生じる内部電圧Vintを非反転
（＋）入力として、差動増幅器OP11によって電位差（Vi
nt−Vref）が略ゼロとなるようにｐチャネル型トランジ
スタPT11のコンダクタンスを制御している。すなわち、
差動増幅器OP11とｐチャネル型トランジスタPT11とで電
圧降下回路10を構成して、これにより、外部印加電圧Ve
xや内部回路Ｚにほとんど依存せず、上記基準電圧Vref
すなわち各トランジスタNT11,NT12,NT13のしきい値Vth
の和に略等しい大きさの内部電圧Vintを発生している。
術が進歩し、トランジスタサイズが小さくなり、高感度
になってきている。これに伴って、トランジスタのチャ
ンネルを流れる電流によりホットエレクトロンが発生し
てトランジスタが劣化するという問題が生じている。こ
のホットエレクトロンの発生を防ぐためには、トランジ
スタに印加する電圧を低下させれば良いが、外部電源の
電圧（以下「外部印加電圧」という。）を低下させるこ
とはシステム全体の動作を確保する点から不可能であ
る。このため、従来より、半導体集積回路内部で外部印
加電圧を降下させて、降下した電圧を内部回路（トラン
ジスタ等の構成部品を含む）に印加している。 例えば第５図に示すように、従来の半導体集積回路
は、外部電源（外部印加電圧Vex）とグランドとの間に
抵抗R11,nチャネル型トランジスタNT11,NT12およびNT13
を順に接続して、抵抗R11とトランジスタNT11との接続
点から各トランジスタNT11,NT12,NT13のしきい値Vthの
和を基準電圧Vrefとして取り出している。なお、各トラ
ンジスタNT11,NT12,NT13のゲートは、各トランジスタの
電源側の端子に接続している。一方、上記外部電源と内
部回路Ｚとの間にｐチャネル型トランジスタPT11を接続
している。そして、上記基準電圧Vrefを差動増幅器OP11
の反転（−）入力とする一方、トランジスタPT11,内部
回路Ｚ間の接続点T11に生じる内部電圧Vintを非反転
（＋）入力として、差動増幅器OP11によって電位差（Vi
nt−Vref）が略ゼロとなるようにｐチャネル型トランジ
スタPT11のコンダクタンスを制御している。すなわち、
差動増幅器OP11とｐチャネル型トランジスタPT11とで電
圧降下回路10を構成して、これにより、外部印加電圧Ve
xや内部回路Ｚにほとんど依存せず、上記基準電圧Vref
すなわち各トランジスタNT11,NT12,NT13のしきい値Vth
の和に略等しい大きさの内部電圧Vintを発生している。
ところで、半導体集積回路の品質についての要求には
非常に厳しいものがあり、トランジスタ等の重要な構成
部品は高温度，高電圧のもとでエージングして潜在不良
を振るい落とす必要がある。しかしながら、上記従来の
半導体集積回路は外部印加電圧Vexを降下させて略一定
の内部電圧Vintへ変換しているので、外部印加電圧Vex
の値を大きくしても内部回路に対して高電圧を印加でき
ないという問題がある。 一方、単に外部印加電圧Vexを内部回路に対して直接
印加する場合、既に述べたようにトランジスタの寿命が
短くなってしまう。 そこで、この発明の目的は、通常動作時には内部回路
に対して外部印加電圧を降下させた略一定の内部電圧を
印加でき、エージング時には内部回路に対して外部印加
電圧の大きさに応じた高電圧を印加できる半導体集積回
路を提供することにある。
非常に厳しいものがあり、トランジスタ等の重要な構成
部品は高温度，高電圧のもとでエージングして潜在不良
を振るい落とす必要がある。しかしながら、上記従来の
半導体集積回路は外部印加電圧Vexを降下させて略一定
の内部電圧Vintへ変換しているので、外部印加電圧Vex
の値を大きくしても内部回路に対して高電圧を印加でき
ないという問題がある。 一方、単に外部印加電圧Vexを内部回路に対して直接
印加する場合、既に述べたようにトランジスタの寿命が
短くなってしまう。 そこで、この発明の目的は、通常動作時には内部回路
に対して外部印加電圧を降下させた略一定の内部電圧を
印加でき、エージング時には内部回路に対して外部印加
電圧の大きさに応じた高電圧を印加できる半導体集積回
路を提供することにある。
上記目的を達成するために、請求項１に記載の半導体
集積回路は、外部電源から受けた外部印加電圧を降下さ
せて、この降下した電圧を内部回路に印加する半導体集
積回路であって、上記外部印加電圧を受けて、この外部
印加電圧を降下させて一定のリファレンス電圧を発生さ
せるリファレンス電圧発生回路と、上記外部印加電圧を
受けて、上記外部印加電圧の大きさに応じたエージング
電圧を発生させるエージング電圧発生回路と、上記外部
印加電圧を受けて、上記外部印加電圧の値が通常状態と
エージング状態との境界値を超えているか否かを判定し
て、その判定結果を出力する外部印加電圧判定回路と、
上記外部印加電圧判定回路からの上記判定結果に基づい
て、上記外部印加電圧が上記境界値を超えていないとき
上記リファレンス電圧発生回路の出力を選択する一方、
上記外部印加電圧が上記境界値を超えているとき上記エ
ージング電圧発生回路の出力を選択する内部電圧切替回
路と、上記内部電圧切替回路によって選択された上記リ
ファレンス電圧発生回路またはエージング電圧発生回路
が発生する上記リファレンス電圧またはエージング電圧
を基準電圧として受けて、この基準電圧に等しくなるよ
うに上記外部印加電圧を降下させる電圧降下回路とを備
えた半導体集積回路において、上記外部印加電圧判定回
路が、上記外部印加電圧に応じた判定対象電圧を発生さ
せる判定対象電圧発生部と、上記判定対象電圧発生部か
らの判定対象電圧と上記リファレンス電圧発生回路から
のリファレンス電圧との大小を比較して、上記外部印加
電圧の値が通常状態とエージング状態との境界値を超え
ているか否かを表す上記判定結果を得る比較部とを有す
ることを特徴としている。 請求項２に記載の半導体集積回路は、請求項１に記載
の半導体集積回路において、上記内部電圧切替回路は、
上記外部印加電圧が上記境界値を超えていないとき上記
エージング電圧発生回路を非動作状態にする制御を行う
ことを特徴としている。
集積回路は、外部電源から受けた外部印加電圧を降下さ
せて、この降下した電圧を内部回路に印加する半導体集
積回路であって、上記外部印加電圧を受けて、この外部
印加電圧を降下させて一定のリファレンス電圧を発生さ
せるリファレンス電圧発生回路と、上記外部印加電圧を
受けて、上記外部印加電圧の大きさに応じたエージング
電圧を発生させるエージング電圧発生回路と、上記外部
印加電圧を受けて、上記外部印加電圧の値が通常状態と
エージング状態との境界値を超えているか否かを判定し
て、その判定結果を出力する外部印加電圧判定回路と、
上記外部印加電圧判定回路からの上記判定結果に基づい
て、上記外部印加電圧が上記境界値を超えていないとき
上記リファレンス電圧発生回路の出力を選択する一方、
上記外部印加電圧が上記境界値を超えているとき上記エ
ージング電圧発生回路の出力を選択する内部電圧切替回
路と、上記内部電圧切替回路によって選択された上記リ
ファレンス電圧発生回路またはエージング電圧発生回路
が発生する上記リファレンス電圧またはエージング電圧
を基準電圧として受けて、この基準電圧に等しくなるよ
うに上記外部印加電圧を降下させる電圧降下回路とを備
えた半導体集積回路において、上記外部印加電圧判定回
路が、上記外部印加電圧に応じた判定対象電圧を発生さ
せる判定対象電圧発生部と、上記判定対象電圧発生部か
らの判定対象電圧と上記リファレンス電圧発生回路から
のリファレンス電圧との大小を比較して、上記外部印加
電圧の値が通常状態とエージング状態との境界値を超え
ているか否かを表す上記判定結果を得る比較部とを有す
ることを特徴としている。 請求項２に記載の半導体集積回路は、請求項１に記載
の半導体集積回路において、上記内部電圧切替回路は、
上記外部印加電圧が上記境界値を超えていないとき上記
エージング電圧発生回路を非動作状態にする制御を行う
ことを特徴としている。
請求項１の半導体集積回路では、外部印加電圧が通常
状態とエージング状態との境界値を超えていないとき
（通常動作時）は、外部印加電圧判定回路が上記境界値
を超えていないことを表わす信号を出力し、この信号に
基づいて内部電圧切替回路がリファレンス電圧発生回路
の出力を選択する。したがって、上記外部印加電圧を降
下させた一定のリファレンス電圧が選択される。そし
て、このリファレンス電圧に等しくなるように電圧降下
回路によって内部電圧が作成され、内部回路に印加され
る。一方、外部印加電圧が上記境界値を超えているとき
（エージング時）は、上記外部印加電圧判定回路が境界
値を超えていることを表わす信号を出力し、この信号に
基づいて内部電圧切替回路がエージング電圧発生回路の
出力を選択する。したがって、上記外部印加電圧の大き
さに応じたエージング電圧（上記リファレンス電圧より
も高電圧）が選択される。そして、このエージング電圧
に等しくなるように上記電圧降下回路によって内部電圧
が作成され、内部回路に印加される。このように、外部
印加電圧の大小に応じて必要な大きさの内部電圧が印加
される。 しかも、この半導体集積回路では、上記外部印加電圧
判定回路の判定対象電圧発生部が上記外部印加電圧に応
じた判定対象電圧を発生させる。そして、上記外部印加
電圧判定回路の比較部が、上記判定対象電圧発生部から
の判定対象電圧と上記リファレンス電圧発生回路からの
リファレンス電圧との大小を比較して、上記外部印加電
圧の値が通常状態とエージング状態との境界値を超えて
いるか否かを表す上記判定結果を得る。このように比較
部がリファレンス電圧を基準として比較を行うので、正
しい判定結果が得られる。したがって、上記内部電圧切
替回路によってリファレンス電圧，エージング電圧のう
ちの一方が正しく選択される。 また、請求項２の半導体集積回路では、上記内部電圧
切替回路は、上記外部印加電圧が上記境界値を超えてい
ないとき上記エージング電圧発生回路を非動作状態にす
る制御を行うので、無駄な電力消費が抑えられ、全体と
して消費電力が低減される。
状態とエージング状態との境界値を超えていないとき
（通常動作時）は、外部印加電圧判定回路が上記境界値
を超えていないことを表わす信号を出力し、この信号に
基づいて内部電圧切替回路がリファレンス電圧発生回路
の出力を選択する。したがって、上記外部印加電圧を降
下させた一定のリファレンス電圧が選択される。そし
て、このリファレンス電圧に等しくなるように電圧降下
回路によって内部電圧が作成され、内部回路に印加され
る。一方、外部印加電圧が上記境界値を超えているとき
（エージング時）は、上記外部印加電圧判定回路が境界
値を超えていることを表わす信号を出力し、この信号に
基づいて内部電圧切替回路がエージング電圧発生回路の
出力を選択する。したがって、上記外部印加電圧の大き
さに応じたエージング電圧（上記リファレンス電圧より
も高電圧）が選択される。そして、このエージング電圧
に等しくなるように上記電圧降下回路によって内部電圧
が作成され、内部回路に印加される。このように、外部
印加電圧の大小に応じて必要な大きさの内部電圧が印加
される。 しかも、この半導体集積回路では、上記外部印加電圧
判定回路の判定対象電圧発生部が上記外部印加電圧に応
じた判定対象電圧を発生させる。そして、上記外部印加
電圧判定回路の比較部が、上記判定対象電圧発生部から
の判定対象電圧と上記リファレンス電圧発生回路からの
リファレンス電圧との大小を比較して、上記外部印加電
圧の値が通常状態とエージング状態との境界値を超えて
いるか否かを表す上記判定結果を得る。このように比較
部がリファレンス電圧を基準として比較を行うので、正
しい判定結果が得られる。したがって、上記内部電圧切
替回路によってリファレンス電圧，エージング電圧のう
ちの一方が正しく選択される。 また、請求項２の半導体集積回路では、上記内部電圧
切替回路は、上記外部印加電圧が上記境界値を超えてい
ないとき上記エージング電圧発生回路を非動作状態にす
る制御を行うので、無駄な電力消費が抑えられ、全体と
して消費電力が低減される。
以下、この発明の半導体集積回路を図示の実施例によ
り詳細に説明する。 第１図に示すように、この半導体集積回路は、リファ
レンス電圧発生回路１と、エージング電圧発生回路２
と、外部印加電圧判定回路３と、内部電圧切替回路４と
電源投入判定回路９と、電圧降下回路10を備えている。 上記リファレンス電圧発生回路１は、第２図に示すよ
うに、電位差発生部11と、比較部12および出力バッファ
13から構成される差動増幅器と、上記比較部12と出力バ
ッファ13との間の接続点T3とグランド（図中、▽印で示
す）との間に接続されたｎチャネル型トランジスタNT3
とからなっている。上記電位差発生部11は、電気抵抗と
して働くｐチャネル型トランジスタPT1,PT2,PT3と、接
合面積が異なる２つのダイオードD1,D2とからなってい
る。トランジスタPT1,ダイオードD1はグランドにつなが
る１つの電流経路I1を形成し、トランジスタPT2,PT3お
よびダイオードD2は上記電流経路I1に並行な電流経路I2
を形成している。上位ダイオードD1,D2の接合面積は約
1:10に設定されており、このダイオードD1,D2は通電に
より、周囲温度に無関係にそれらの両アノード間に約60
mVの電位差（D2側が低電位となる）を発声させる。ま
た、上記トランジスタPT1,PT2のオン抵抗は等しく設定
され、上記トランジスタPT2,PT3のオン抵抗は約20:1に
設定されている。これにより、トランジスタPT1,ダイオ
ードD1間の接続点T1とトランジスタPT2,PT3間の接続点T
2とが略等電位に設定されている。上記比較部12は、外
部電源５（外部印加電圧Vex）につながり、電気抵抗と
して働くｐチャネル型トランジスタPT4と、このトラン
ジスタPT4に接続された一対のｐチャネル型トランジス
タPT5,PT6と、このトランジスタPT5,PT6とグランドとの
間にそれぞれ接続された一対のｎチャネル型トランジス
タNT1,NT2とからなっている。トランジスタPT5,PT6は、
ゲートがそれぞれ上記電位差発生部11の接続点T2,T1に
接続されており、この接続点T2,T1の電位に応じてオン
抵抗が変化する。トランジスタNT1,NT2はそれらのゲー
トがトランジスタNT1の外部電源５側の端子（ドレイ
ン）に接続されて、電流ミラー回路を構成して、上記ト
ランジスタPT5,PT6に略等しい量の電流を流す。したが
って、トランジスタPT6,NT2間の出力端子（接続点）T3
には、上記電位差発生部11の接続点T1,T2間の電位差
（正または負）に応じたレベルの信号が出力される。出
力バッファ13は、外部電源５につながり電気抵抗として
働くｐチャネル型トランジスタPT7と、このトランジス
タPT7とグランドとの間に直列接続された相補のｐチャ
ネル型トランジスタPT8,nチャネル型トランジスタNT4と
からなっている。トランジスタPT8,NT4は、ゲートがい
ずれも上記比較部12の出力端子T3に接続されており、こ
の出力端子T3の信号レベルに応じてトランジスタPT8,NT
4間の接続点T4に電圧（リファレンス電圧）Vcを発生さ
せる。この電圧Vcは配線14によって電位差発生部11に負
帰還されている。そして、比較部12と出力バッファ13と
で構成する差動増幅器の動作によって上記接続点T4に一
定のリファレンス電圧Vc（ここではVc＝4V）を生じさせ
ている。ｎチャネル型トランジスタNT3は、電源投入判
定回路９の出力端子T6から後述する初期化信号を受け
て、初期化信号のレベルに応じてオンまたはオフする。 エージング電圧発生回路２は、外部電源５につながる
ｐチャネル型トランジスタPT9と、このトランジスタPT9
に直列接続された４つのダイオードD4,D5,D6,D7と、こ
のダイオードD7とグランドとの間に接続されたｐチャネ
ル型トランジスタPT10とからなっている。トランジスタ
PT9,PT10は、ゲートが内部電圧切替回路４の出力端子T
10に接続されており、この出力端子T10の信号レベルに
応じてオンまたはオフする。ダイオードD4,D5,D6,D
7は、通電により、個々に0.5〜0.6Vの電圧を降下させ、
４つでΔＶ＝2.0〜2.4Vの電圧を降下させる。したがっ
て、このエージング電圧発生回路２は、トランジスタPT
9,PT10がオンしているとき、ダイオードD7,トランジス
タPT10間の接続点T5に外部印加電圧Vexを上記ΔＶだけ
低下させたエージング電圧Vaを発生させる（なお、簡単
のためトランジスタPT9のオン抵抗を無視してい
る。）。一方、トランジスタPT9,PT10がオフしていると
き、接続点T5は浮遊状態となる。 外部印加電圧判定回路３は、判定対象電圧発生部とし
ての分圧発生部31と、比較部32を備えている。分圧発生
部31は、外部電源５とグランドの間に直列接続された同
一特性の３つのｐチャネル型トランジスタPT12,PT13,PT
14からなっている。各トランジスタPT12,PT13,PT14はゲ
ートがそれぞれのグランド側の端子（ドレイン）に接続
されている。この分圧発生部31は、トランジスタPT12,P
T13間の接続点T7に、各トランジスタPT12,PT13,PT14の
オン抵抗によって外部印加電圧Vexを2/3に分圧した判定
対象電圧（2/3）Vexを発生させる。比較部32は、外部電
源５につながり電気抵抗として働くｐチャネル型トラン
ジスタPT15と、このトランジスタPT15に接続された一対
のｐチャネル型トランジスタPT16,PT17と、このトラン
ジスタPT16,PT17とグランドとの間にそれぞれ接続され
た一対のｎチャネル型トランジスタNT7,NT8とからなっ
ている。トランジスタPT16のゲートは上記分圧発生部32
の接続点T7に接続される一方、トランジスタPT17のゲー
トは上記リファレンス電圧発生回路１の出力端子（接続
点）T4に接続されており、トランジスタPT16,PT17はそ
れぞれ接続点T7,T4の電位に応じてオン抵抗が変化す
る。トランジスタNT7,NT8は、ゲートがトランジスタNT8
の外部電源５側の端子（ドレイン）に接続されて、電流
ミラー回路を構成して、上記トランジスタPT16,PT17に
略等しい量の電流を流す。したがって、接続点T7の電位
（2/3）Vexが接続点T4の電位（リファレンス電圧）Vc＝
4Vよりも高いときは、トランジスタPT17のオン抵抗より
もトランジスタPT16のオン抵抗の方が大きくなって、ト
ランジスタPT16,NT7間の出力端子（接続点）T8にＬレベ
ルの信号が出力される。一方、接続点T7の電位（2/3）V
exが接続点T4の電位Vc＝4Vよりも低いときは、接続点T8
にＨレベルの信号が出力される。すなわち、外部印加電
圧は判定回路３は、出力端子T8に、外部印加電圧Vexが6
Vよりも高いときＬレベルを出力する一方、外部印加電
圧Vexが6Vよりも低いときＨレベルを出力する。なお、
比較部32のトランジスタPT16のゲートとグランドとの間
には、ノイズを吸収するためにキャパシタとして働くｎ
チャネル型トランジスタNT6が接続されている。また、
分圧発生部31の接続点T7とグランドとの間にｎチャネル
型トランジスタNT5が接続されている。このトランジス
タNT5は、電源投入判定回路９の出力端子T6から後述す
る初期化信号を受けて、初期化信号のレベルに応じてオ
ンまたはオフする。 上記内部電圧切替回路４は、直列接続された２つのイ
ンバータIV1,IV2と、ｐチャネル型トランジスタPT18と
からなっている。インバータIV1の入力側は上記外部印
加電圧判定回路３の出力端子T8に接続されている。イン
バータIV1は、この出力端子T8からＨまたはＬレベルの
信号を受けて、受けた信号を反転させ波形整形した信号
を出力端子T9に出力する。すなわち、出力端子T9は、外
部印加電圧Vexが6Vよりも高いときＨレベルとなる一
方、外部印加電圧Vexが6Vよりも低いときＬレベルとな
る。インバータIV2はインバータIV1の出力端子T9に生じ
た信号をさらには反転させて出力端子T10に出力する。
したがって、出力端子T10は、出力端子T8と同様に、外
部印加電圧Vexが6Vよりも高いときＬレベルとなる一
方、外部印加電圧Vexが6Vよりも低いときＨレベルとな
る。ｐチャネル型トランジスタPT18は、リファレンス電
圧発生回路１の出力端子T4とエージング電圧発生回路の
接続点T5との間に接続されており、インバータIV1の出
力端子T9からゲートにＨまたはＬレベルの信号を受けて
オンまたはオフする。すなわち、トランジスタPT18は、
外部印加電圧Vexが6Vよりも高いときゲートにＨレベル
の信号を受けてオフする一方、外部印加電圧Vexが6Vよ
りも低いときゲートにＬレベルの信号を受けてオンす
る。したがって、外部印加電圧Vexが6Vよりも高いと
き、リファレンス電圧発生回路１の出力端子T4はエージ
ング電圧発生回路２の接続点T5と電気的に分離される。
このとき、既に述べたように内部電圧切替回路４の出力
端子T10がＬレベルとなるから、エージング電圧発生回
路２のｐチャネル型トランジスタPT9,PT10がいずれもオ
ンして、接続点T5のレベルはエージング電圧Vaとなる。
一方、外部印加電圧Vexが6Vよりも低いとき、リファレ
ンス電圧発生回路１の出力端子T4はエージング電圧発生
回路２の接続点T5に導通される。このとき、出力端子T
10がＨレベルとなってｐチャネル型トランジスタPT9,PT
10がいずれもオフするから、接続点T5のレベルはリファ
レンス電圧Vcとなる。 電源投入判定回路９は、外部電源５につながる電気抵
抗R1と、この電気抵抗R1とグランドとの間に直列接続さ
れた３つのダイオードD8,D9,D10と、電気抵抗R1とダイ
オードD8間の接続点T12に直列に接続された２つのイン
バータIV3,IV4とからなっている。外部電源５が投入さ
れると、この接続点T12の電位は外部印加電圧Vexととも
に立ち上がり、３つのダイオードD8,D9,D10の降下電圧
1.5〜1.6Vに達した時点で略一定値となる。ここで、イ
ンバータIV3は外部印加電圧Vexにより駆動され、外部印
加電圧Vexを基準とした接続点T12との相対的な電位差を
入力として受ける。外部電源投入直後はインバータIV3
の入力はＨレベルであるが、外部印加電圧Vexの値が約3
Vを越えた時点でＬレベルとなる。したがって、インバ
ータIV3の出力は外部電源投入直後にＬレベル，一定期
間経過後にＨレベルとなる。インバータIV4は、このイ
ンバータIV3の出力を反転させて、外部電源投入直後に
Ｈレベル，一定期間経過後にＬレベルとなる初期化信号
を出力端子T6に出力する。この初期化信号によって、既
に述べたように、リファレンス電圧発生回路１のｎチャ
ネル型トランジスタNT3と外部印加電圧判定回路３のｎ
チャネル型トランジスタとが外部電源投入後から一定期
間オンされる（その後はオフする）。ここで、本来、リ
ファレンス電圧発生回路１では、外部電源投入直後の外
部印加電圧Vexが低い（約3Vまで）段階では、比較部12
が動作しないため接続点T3は浮遊状態であり、このため
出力バッファ13の出力も浮遊状態となっている。しかし
ながら、上記初期化信号によってｎチャネル型トランジ
スタNT3を外部電源投入直後にオンさせることによっ
て、上記接続点T3を直ちにＬレベルにできる。したがっ
て、出力バッファ13のｐチャネル型トランジスタPT8が
オン,nチャネル型トランジスタNT4がオフして、出力端
子T4のレベルは外部電源投入直後に外部印加電圧Vexに
追随する。また、外部印加電圧発生回路３では、本来、
外部電源投入直後は分圧発生回路31の各ｐチャネル型ト
ランジスタがオンしないため接続点T7は浮遊状態であ
り、このため比較部32の出力も浮遊状態となっている。
しかしながら、上記初期化信号によってｎチャネル型ト
ランジスタNT5を外部電源投入直後にオンさせることに
よって、接続点T7を直ちにＬレベルにすることができ
る。したがって、比較部32のｐチャネル型トランジスタ
PT16がオンして外部電源投入直後に出力端子T8がＨレベ
ルになる。したがって、外部電源投入直後に内部電圧切
替回路４のｐチャネル型トランジスタPT18をオンさせる
ことができ、直ちにリファレンス電圧発生回路１を選択
することができる。 電圧降下回路10は、従来と同様に、差動増幅器OP
11と、外部電源５と内部回路Ｚとの間に接続されたｐチ
ャネル型トランジスタPT11とからなっている。差動増幅
器OP11は、エージング電圧発生回路２の接続点T5に生じ
る基準電圧Vref（VcまたはVa）を反転（−）入力とする
一方、トランジスタPT11,内部回路Ｚ間の接続点T11に生
じる内部電圧Vintを非反転（＋）入力として、電位差
（Vint−Vref）が略ゼロになるようにトランジスタPT11
のコンダクタンスを制御する。すなわち、この差動増幅
器OP11とトランジスタPT11でボルテージフオロアを構成
している。 なお、第２図中に示した各ｐチャネル型トランジスタ
には、特に接続配線を示したもの（PT13とPT14）を除
き、基板バイアスとして外部印加電圧Vexが印加され
る。また、各ｎチャネル型トランジスタのウエル端子に
は基板バイアス電位−２〜−3Vが印加される。また、各
インバータIV1,…,IV4は外部印加電圧Vexで駆動され
る。 この半導体集積回路は全体として次のように動作す
る。 通常動作時（外部印加電圧Vex＝４〜6Vのとき）は外
部印加電圧判定回路３が出力端子T8にＨレベルの信号を
出力する。内部電圧切替回路４はこの信号に基づいて出
力端子T9,T10にそれぞれＬレベル,Hレベルの信号を出力
する。これにより、ｐチャネル型トランジスタPT18がオ
ン,pチャネル型トランジスタPT9,PT10がオフする。した
がって、リファレンス電圧発生回路１が選択され、出力
端子T5に基準電圧Vrefとしてリファレンス電圧Vc＝4Vが
出力される。そして、電圧降下回路10によって、第３図
に示すように、この基準電圧Vref＝Vcに略等しい内部電
圧Vintが発生され、内部回路Ｚに印加される。 一方、エージング時（外部印加電圧Vex＞6Vのとき）
は、第２図に示す外部印加電圧判定回路３が出力端子T8
にＬレベルの信号を出力する。内部電圧切替回路４はこ
の信号に基づいて出力端子T9,T10にそれぞれＨレベル,L
レベルの信号を出力する。これにより、ｐチャネル型ト
ランジスタPT18がオフ,pチャネル型トランジスタPT9,PT
10がオンする。したがって、エージング電圧発生回路１
が選択され、出力端子T5に基準電圧Vrefとしてエージン
グ電圧Va＝Vex−ΔＶ（ただしΔＶ＝2.0〜2.4V）が出力
される。そして、第３図に示すように、この電圧降下回
路10によって、この基準電圧Vref＝Vaに略等しい内部電
圧Vintが発生され、内部回路Ｚに印加される。 このように、この半導体集積回路は、通常動作時には
内部回路Ｚに対して外部印加電圧Vexを降下させた略一
定値Vcの内部電圧Vintを印加でき、エージング時には内
部回路Ｚに対して外部印加電圧Vexの大きさに応じて高
電圧Vaを印加することができる。 なお、上記電圧降下回路10は、第５図に示した従来の
ものと同一構成としたがこれに限られるものではない。
例えば、第４図に示すように、高電流供給回路110,低電
流供給回路120,スタンバイ電流供給回路130を設けて、
この３つの110,120,130のうちのいずれかが内部回路Ｚ
の消費電流レベルに応じて動作するようにしても良い。
この例では、消費電流が最も少ないスタンバイ時はスタ
ンバイ電流供給回路130が動作するようになっている。
この半導体集積回路が選択されたとき（チップ・イネー
ブル信号▲▼がアクティブ）は低電流供給回路120
が動作し、さらに非活性化信号APDが非アクティブのと
きは高電流供給回路130が動作する。
り詳細に説明する。 第１図に示すように、この半導体集積回路は、リファ
レンス電圧発生回路１と、エージング電圧発生回路２
と、外部印加電圧判定回路３と、内部電圧切替回路４と
電源投入判定回路９と、電圧降下回路10を備えている。 上記リファレンス電圧発生回路１は、第２図に示すよ
うに、電位差発生部11と、比較部12および出力バッファ
13から構成される差動増幅器と、上記比較部12と出力バ
ッファ13との間の接続点T3とグランド（図中、▽印で示
す）との間に接続されたｎチャネル型トランジスタNT3
とからなっている。上記電位差発生部11は、電気抵抗と
して働くｐチャネル型トランジスタPT1,PT2,PT3と、接
合面積が異なる２つのダイオードD1,D2とからなってい
る。トランジスタPT1,ダイオードD1はグランドにつなが
る１つの電流経路I1を形成し、トランジスタPT2,PT3お
よびダイオードD2は上記電流経路I1に並行な電流経路I2
を形成している。上位ダイオードD1,D2の接合面積は約
1:10に設定されており、このダイオードD1,D2は通電に
より、周囲温度に無関係にそれらの両アノード間に約60
mVの電位差（D2側が低電位となる）を発声させる。ま
た、上記トランジスタPT1,PT2のオン抵抗は等しく設定
され、上記トランジスタPT2,PT3のオン抵抗は約20:1に
設定されている。これにより、トランジスタPT1,ダイオ
ードD1間の接続点T1とトランジスタPT2,PT3間の接続点T
2とが略等電位に設定されている。上記比較部12は、外
部電源５（外部印加電圧Vex）につながり、電気抵抗と
して働くｐチャネル型トランジスタPT4と、このトラン
ジスタPT4に接続された一対のｐチャネル型トランジス
タPT5,PT6と、このトランジスタPT5,PT6とグランドとの
間にそれぞれ接続された一対のｎチャネル型トランジス
タNT1,NT2とからなっている。トランジスタPT5,PT6は、
ゲートがそれぞれ上記電位差発生部11の接続点T2,T1に
接続されており、この接続点T2,T1の電位に応じてオン
抵抗が変化する。トランジスタNT1,NT2はそれらのゲー
トがトランジスタNT1の外部電源５側の端子（ドレイ
ン）に接続されて、電流ミラー回路を構成して、上記ト
ランジスタPT5,PT6に略等しい量の電流を流す。したが
って、トランジスタPT6,NT2間の出力端子（接続点）T3
には、上記電位差発生部11の接続点T1,T2間の電位差
（正または負）に応じたレベルの信号が出力される。出
力バッファ13は、外部電源５につながり電気抵抗として
働くｐチャネル型トランジスタPT7と、このトランジス
タPT7とグランドとの間に直列接続された相補のｐチャ
ネル型トランジスタPT8,nチャネル型トランジスタNT4と
からなっている。トランジスタPT8,NT4は、ゲートがい
ずれも上記比較部12の出力端子T3に接続されており、こ
の出力端子T3の信号レベルに応じてトランジスタPT8,NT
4間の接続点T4に電圧（リファレンス電圧）Vcを発生さ
せる。この電圧Vcは配線14によって電位差発生部11に負
帰還されている。そして、比較部12と出力バッファ13と
で構成する差動増幅器の動作によって上記接続点T4に一
定のリファレンス電圧Vc（ここではVc＝4V）を生じさせ
ている。ｎチャネル型トランジスタNT3は、電源投入判
定回路９の出力端子T6から後述する初期化信号を受け
て、初期化信号のレベルに応じてオンまたはオフする。 エージング電圧発生回路２は、外部電源５につながる
ｐチャネル型トランジスタPT9と、このトランジスタPT9
に直列接続された４つのダイオードD4,D5,D6,D7と、こ
のダイオードD7とグランドとの間に接続されたｐチャネ
ル型トランジスタPT10とからなっている。トランジスタ
PT9,PT10は、ゲートが内部電圧切替回路４の出力端子T
10に接続されており、この出力端子T10の信号レベルに
応じてオンまたはオフする。ダイオードD4,D5,D6,D
7は、通電により、個々に0.5〜0.6Vの電圧を降下させ、
４つでΔＶ＝2.0〜2.4Vの電圧を降下させる。したがっ
て、このエージング電圧発生回路２は、トランジスタPT
9,PT10がオンしているとき、ダイオードD7,トランジス
タPT10間の接続点T5に外部印加電圧Vexを上記ΔＶだけ
低下させたエージング電圧Vaを発生させる（なお、簡単
のためトランジスタPT9のオン抵抗を無視してい
る。）。一方、トランジスタPT9,PT10がオフしていると
き、接続点T5は浮遊状態となる。 外部印加電圧判定回路３は、判定対象電圧発生部とし
ての分圧発生部31と、比較部32を備えている。分圧発生
部31は、外部電源５とグランドの間に直列接続された同
一特性の３つのｐチャネル型トランジスタPT12,PT13,PT
14からなっている。各トランジスタPT12,PT13,PT14はゲ
ートがそれぞれのグランド側の端子（ドレイン）に接続
されている。この分圧発生部31は、トランジスタPT12,P
T13間の接続点T7に、各トランジスタPT12,PT13,PT14の
オン抵抗によって外部印加電圧Vexを2/3に分圧した判定
対象電圧（2/3）Vexを発生させる。比較部32は、外部電
源５につながり電気抵抗として働くｐチャネル型トラン
ジスタPT15と、このトランジスタPT15に接続された一対
のｐチャネル型トランジスタPT16,PT17と、このトラン
ジスタPT16,PT17とグランドとの間にそれぞれ接続され
た一対のｎチャネル型トランジスタNT7,NT8とからなっ
ている。トランジスタPT16のゲートは上記分圧発生部32
の接続点T7に接続される一方、トランジスタPT17のゲー
トは上記リファレンス電圧発生回路１の出力端子（接続
点）T4に接続されており、トランジスタPT16,PT17はそ
れぞれ接続点T7,T4の電位に応じてオン抵抗が変化す
る。トランジスタNT7,NT8は、ゲートがトランジスタNT8
の外部電源５側の端子（ドレイン）に接続されて、電流
ミラー回路を構成して、上記トランジスタPT16,PT17に
略等しい量の電流を流す。したがって、接続点T7の電位
（2/3）Vexが接続点T4の電位（リファレンス電圧）Vc＝
4Vよりも高いときは、トランジスタPT17のオン抵抗より
もトランジスタPT16のオン抵抗の方が大きくなって、ト
ランジスタPT16,NT7間の出力端子（接続点）T8にＬレベ
ルの信号が出力される。一方、接続点T7の電位（2/3）V
exが接続点T4の電位Vc＝4Vよりも低いときは、接続点T8
にＨレベルの信号が出力される。すなわち、外部印加電
圧は判定回路３は、出力端子T8に、外部印加電圧Vexが6
Vよりも高いときＬレベルを出力する一方、外部印加電
圧Vexが6Vよりも低いときＨレベルを出力する。なお、
比較部32のトランジスタPT16のゲートとグランドとの間
には、ノイズを吸収するためにキャパシタとして働くｎ
チャネル型トランジスタNT6が接続されている。また、
分圧発生部31の接続点T7とグランドとの間にｎチャネル
型トランジスタNT5が接続されている。このトランジス
タNT5は、電源投入判定回路９の出力端子T6から後述す
る初期化信号を受けて、初期化信号のレベルに応じてオ
ンまたはオフする。 上記内部電圧切替回路４は、直列接続された２つのイ
ンバータIV1,IV2と、ｐチャネル型トランジスタPT18と
からなっている。インバータIV1の入力側は上記外部印
加電圧判定回路３の出力端子T8に接続されている。イン
バータIV1は、この出力端子T8からＨまたはＬレベルの
信号を受けて、受けた信号を反転させ波形整形した信号
を出力端子T9に出力する。すなわち、出力端子T9は、外
部印加電圧Vexが6Vよりも高いときＨレベルとなる一
方、外部印加電圧Vexが6Vよりも低いときＬレベルとな
る。インバータIV2はインバータIV1の出力端子T9に生じ
た信号をさらには反転させて出力端子T10に出力する。
したがって、出力端子T10は、出力端子T8と同様に、外
部印加電圧Vexが6Vよりも高いときＬレベルとなる一
方、外部印加電圧Vexが6Vよりも低いときＨレベルとな
る。ｐチャネル型トランジスタPT18は、リファレンス電
圧発生回路１の出力端子T4とエージング電圧発生回路の
接続点T5との間に接続されており、インバータIV1の出
力端子T9からゲートにＨまたはＬレベルの信号を受けて
オンまたはオフする。すなわち、トランジスタPT18は、
外部印加電圧Vexが6Vよりも高いときゲートにＨレベル
の信号を受けてオフする一方、外部印加電圧Vexが6Vよ
りも低いときゲートにＬレベルの信号を受けてオンす
る。したがって、外部印加電圧Vexが6Vよりも高いと
き、リファレンス電圧発生回路１の出力端子T4はエージ
ング電圧発生回路２の接続点T5と電気的に分離される。
このとき、既に述べたように内部電圧切替回路４の出力
端子T10がＬレベルとなるから、エージング電圧発生回
路２のｐチャネル型トランジスタPT9,PT10がいずれもオ
ンして、接続点T5のレベルはエージング電圧Vaとなる。
一方、外部印加電圧Vexが6Vよりも低いとき、リファレ
ンス電圧発生回路１の出力端子T4はエージング電圧発生
回路２の接続点T5に導通される。このとき、出力端子T
10がＨレベルとなってｐチャネル型トランジスタPT9,PT
10がいずれもオフするから、接続点T5のレベルはリファ
レンス電圧Vcとなる。 電源投入判定回路９は、外部電源５につながる電気抵
抗R1と、この電気抵抗R1とグランドとの間に直列接続さ
れた３つのダイオードD8,D9,D10と、電気抵抗R1とダイ
オードD8間の接続点T12に直列に接続された２つのイン
バータIV3,IV4とからなっている。外部電源５が投入さ
れると、この接続点T12の電位は外部印加電圧Vexととも
に立ち上がり、３つのダイオードD8,D9,D10の降下電圧
1.5〜1.6Vに達した時点で略一定値となる。ここで、イ
ンバータIV3は外部印加電圧Vexにより駆動され、外部印
加電圧Vexを基準とした接続点T12との相対的な電位差を
入力として受ける。外部電源投入直後はインバータIV3
の入力はＨレベルであるが、外部印加電圧Vexの値が約3
Vを越えた時点でＬレベルとなる。したがって、インバ
ータIV3の出力は外部電源投入直後にＬレベル，一定期
間経過後にＨレベルとなる。インバータIV4は、このイ
ンバータIV3の出力を反転させて、外部電源投入直後に
Ｈレベル，一定期間経過後にＬレベルとなる初期化信号
を出力端子T6に出力する。この初期化信号によって、既
に述べたように、リファレンス電圧発生回路１のｎチャ
ネル型トランジスタNT3と外部印加電圧判定回路３のｎ
チャネル型トランジスタとが外部電源投入後から一定期
間オンされる（その後はオフする）。ここで、本来、リ
ファレンス電圧発生回路１では、外部電源投入直後の外
部印加電圧Vexが低い（約3Vまで）段階では、比較部12
が動作しないため接続点T3は浮遊状態であり、このため
出力バッファ13の出力も浮遊状態となっている。しかし
ながら、上記初期化信号によってｎチャネル型トランジ
スタNT3を外部電源投入直後にオンさせることによっ
て、上記接続点T3を直ちにＬレベルにできる。したがっ
て、出力バッファ13のｐチャネル型トランジスタPT8が
オン,nチャネル型トランジスタNT4がオフして、出力端
子T4のレベルは外部電源投入直後に外部印加電圧Vexに
追随する。また、外部印加電圧発生回路３では、本来、
外部電源投入直後は分圧発生回路31の各ｐチャネル型ト
ランジスタがオンしないため接続点T7は浮遊状態であ
り、このため比較部32の出力も浮遊状態となっている。
しかしながら、上記初期化信号によってｎチャネル型ト
ランジスタNT5を外部電源投入直後にオンさせることに
よって、接続点T7を直ちにＬレベルにすることができ
る。したがって、比較部32のｐチャネル型トランジスタ
PT16がオンして外部電源投入直後に出力端子T8がＨレベ
ルになる。したがって、外部電源投入直後に内部電圧切
替回路４のｐチャネル型トランジスタPT18をオンさせる
ことができ、直ちにリファレンス電圧発生回路１を選択
することができる。 電圧降下回路10は、従来と同様に、差動増幅器OP
11と、外部電源５と内部回路Ｚとの間に接続されたｐチ
ャネル型トランジスタPT11とからなっている。差動増幅
器OP11は、エージング電圧発生回路２の接続点T5に生じ
る基準電圧Vref（VcまたはVa）を反転（−）入力とする
一方、トランジスタPT11,内部回路Ｚ間の接続点T11に生
じる内部電圧Vintを非反転（＋）入力として、電位差
（Vint−Vref）が略ゼロになるようにトランジスタPT11
のコンダクタンスを制御する。すなわち、この差動増幅
器OP11とトランジスタPT11でボルテージフオロアを構成
している。 なお、第２図中に示した各ｐチャネル型トランジスタ
には、特に接続配線を示したもの（PT13とPT14）を除
き、基板バイアスとして外部印加電圧Vexが印加され
る。また、各ｎチャネル型トランジスタのウエル端子に
は基板バイアス電位−２〜−3Vが印加される。また、各
インバータIV1,…,IV4は外部印加電圧Vexで駆動され
る。 この半導体集積回路は全体として次のように動作す
る。 通常動作時（外部印加電圧Vex＝４〜6Vのとき）は外
部印加電圧判定回路３が出力端子T8にＨレベルの信号を
出力する。内部電圧切替回路４はこの信号に基づいて出
力端子T9,T10にそれぞれＬレベル,Hレベルの信号を出力
する。これにより、ｐチャネル型トランジスタPT18がオ
ン,pチャネル型トランジスタPT9,PT10がオフする。した
がって、リファレンス電圧発生回路１が選択され、出力
端子T5に基準電圧Vrefとしてリファレンス電圧Vc＝4Vが
出力される。そして、電圧降下回路10によって、第３図
に示すように、この基準電圧Vref＝Vcに略等しい内部電
圧Vintが発生され、内部回路Ｚに印加される。 一方、エージング時（外部印加電圧Vex＞6Vのとき）
は、第２図に示す外部印加電圧判定回路３が出力端子T8
にＬレベルの信号を出力する。内部電圧切替回路４はこ
の信号に基づいて出力端子T9,T10にそれぞれＨレベル,L
レベルの信号を出力する。これにより、ｐチャネル型ト
ランジスタPT18がオフ,pチャネル型トランジスタPT9,PT
10がオンする。したがって、エージング電圧発生回路１
が選択され、出力端子T5に基準電圧Vrefとしてエージン
グ電圧Va＝Vex−ΔＶ（ただしΔＶ＝2.0〜2.4V）が出力
される。そして、第３図に示すように、この電圧降下回
路10によって、この基準電圧Vref＝Vaに略等しい内部電
圧Vintが発生され、内部回路Ｚに印加される。 このように、この半導体集積回路は、通常動作時には
内部回路Ｚに対して外部印加電圧Vexを降下させた略一
定値Vcの内部電圧Vintを印加でき、エージング時には内
部回路Ｚに対して外部印加電圧Vexの大きさに応じて高
電圧Vaを印加することができる。 なお、上記電圧降下回路10は、第５図に示した従来の
ものと同一構成としたがこれに限られるものではない。
例えば、第４図に示すように、高電流供給回路110,低電
流供給回路120,スタンバイ電流供給回路130を設けて、
この３つの110,120,130のうちのいずれかが内部回路Ｚ
の消費電流レベルに応じて動作するようにしても良い。
この例では、消費電流が最も少ないスタンバイ時はスタ
ンバイ電流供給回路130が動作するようになっている。
この半導体集積回路が選択されたとき（チップ・イネー
ブル信号▲▼がアクティブ）は低電流供給回路120
が動作し、さらに非活性化信号APDが非アクティブのと
きは高電流供給回路130が動作する。
以上より明らかなように、請求項１の半導体集積回路
は、リファレンス電圧発生回路によって外部印加電圧を
降下させた一定のリファレンス電圧を発生させるととも
に、エージング電圧発生回路によって上記外部印加電圧
の大きさに応じたエージング電圧を発生させ、外部印加
電圧判定回路によって上記外部印加電圧が所定の基準値
を越えているか否かを判定して、この判定結果に基づい
て内部電圧切替回路によって上記リファレンス電圧発生
回路，エージング電圧発生回路のうちの一方の出力を選
択しているので、電圧降下回路によって通常動作時には
内部回路に対して外部印加電圧を降下させた略一定の内
部電圧を印加でき、エージング時には内部回路に対して
外部印加電圧の大きさに応じた高電圧を印加することが
できる。 しかも、この半導体集積回路では、上記外部印加電圧
判定回路の判定対象電圧発生部が上記外部印加電圧に応
じた判定対象電圧を発生させ、上記外部印加電圧判定回
路の比較部が、上記判定対象電圧発生部からの判定対象
電圧と上記リファレンス電圧発生回路からのリファレン
ス電圧との大小を比較して、上記外部印加電圧の値が通
常状態とエージング状態との境界値を超えているか否か
を表す上記判定結果を得るので、正しい判定結果を得る
ことができる。したがって、上記内部電圧切替回路によ
ってリファレンス電圧，エージング電圧のうちの一方を
正しく選択することができる。 また、請求項２の半導体集積回路では、上記内部電圧
切替回路は、上記外部印加電圧が上記境界値を超えてい
ないとき上記エージング電圧発生回路を非動作状態にす
る制御を行うので、無駄な電力を抑えることができ、全
体として消費電力を低減することができる。
は、リファレンス電圧発生回路によって外部印加電圧を
降下させた一定のリファレンス電圧を発生させるととも
に、エージング電圧発生回路によって上記外部印加電圧
の大きさに応じたエージング電圧を発生させ、外部印加
電圧判定回路によって上記外部印加電圧が所定の基準値
を越えているか否かを判定して、この判定結果に基づい
て内部電圧切替回路によって上記リファレンス電圧発生
回路，エージング電圧発生回路のうちの一方の出力を選
択しているので、電圧降下回路によって通常動作時には
内部回路に対して外部印加電圧を降下させた略一定の内
部電圧を印加でき、エージング時には内部回路に対して
外部印加電圧の大きさに応じた高電圧を印加することが
できる。 しかも、この半導体集積回路では、上記外部印加電圧
判定回路の判定対象電圧発生部が上記外部印加電圧に応
じた判定対象電圧を発生させ、上記外部印加電圧判定回
路の比較部が、上記判定対象電圧発生部からの判定対象
電圧と上記リファレンス電圧発生回路からのリファレン
ス電圧との大小を比較して、上記外部印加電圧の値が通
常状態とエージング状態との境界値を超えているか否か
を表す上記判定結果を得るので、正しい判定結果を得る
ことができる。したがって、上記内部電圧切替回路によ
ってリファレンス電圧，エージング電圧のうちの一方を
正しく選択することができる。 また、請求項２の半導体集積回路では、上記内部電圧
切替回路は、上記外部印加電圧が上記境界値を超えてい
ないとき上記エージング電圧発生回路を非動作状態にす
る制御を行うので、無駄な電力を抑えることができ、全
体として消費電力を低減することができる。
第１図はこの発明の半導体集積回路の構成を例示するブ
ロック図、第２図はこの発明の一実施例の半導体集積回
路を示す回路図、第３図は外部印加電圧と内部電圧との
関係を示す図、第４図は上記半導体集積回路を構成する
電圧降下回路の変形例を示す図、第５図は従来の半導体
集積回路を示す図である。 １……リファレンス電圧発生回路、２……エージング電
圧発生回路、 ３……外部印加電圧判定回路、４……内部電圧切替回
路、５……外部電源、 ９……電源投入判定回路、10……電圧降下回路、11……
電位差発生部、 12,32……比較部、13……出力バッファ、31……分圧発
生部、 110……高電流供給回路、120……低電流供給回路、 130……スタンバイ電流供給回路、D1,D2,D4,…,D10……
ダイオード、 I1,I2……電流経路、IV1,…,IV4……インバータ、 NT1,…,NT8……ｎチャネル型トランジスタ、OP11……差
動増幅器、 PT1,…,PT17……ｐチャネル型トランジスタ、R1……電
気抵抗、 T1,…,T12……接続点、Ｚ……内部回路。
ロック図、第２図はこの発明の一実施例の半導体集積回
路を示す回路図、第３図は外部印加電圧と内部電圧との
関係を示す図、第４図は上記半導体集積回路を構成する
電圧降下回路の変形例を示す図、第５図は従来の半導体
集積回路を示す図である。 １……リファレンス電圧発生回路、２……エージング電
圧発生回路、 ３……外部印加電圧判定回路、４……内部電圧切替回
路、５……外部電源、 ９……電源投入判定回路、10……電圧降下回路、11……
電位差発生部、 12,32……比較部、13……出力バッファ、31……分圧発
生部、 110……高電流供給回路、120……低電流供給回路、 130……スタンバイ電流供給回路、D1,D2,D4,…,D10……
ダイオード、 I1,I2……電流経路、IV1,…,IV4……インバータ、 NT1,…,NT8……ｎチャネル型トランジスタ、OP11……差
動増幅器、 PT1,…,PT17……ｐチャネル型トランジスタ、R1……電
気抵抗、 T1,…,T12……接続点、Ｚ……内部回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (2)
- 【請求項１】外部電源から受けた外部印加電圧を降下さ
せて、この降下した電圧を内部回路に印加する半導体集
積回路であって、 上記外部印加電圧を受けて、この外部印加電圧を降下さ
せて一定のリファレンス電圧を発生させるリファレンス
電圧発生回路と、 上記外部印加電圧を受けて、上記外部印加電圧の大きさ
に応じたエージング電圧を発生させるエージング電圧発
生回路と、 上記外部印加電圧を受けて、上記外部印加電圧の値が通
常状態とエージング状態との境界値を超えているか否か
を判定して、その判定結果を出力する外部印加電圧判定
回路と、 上記外部印加電圧判定回路からの上記判定結果に基づい
て、上記外部印加電圧が上記境界値を超えていないとき
上記リファレンス電圧発生回路の出力を選択する一方、
上記外部印加電圧が上記境界値を超えているとき上記エ
ージング電圧発生回路の出力を選択する内部電圧切替回
路と、 上記内部電圧切替回路によって選択された上記リファレ
ンス電圧発生回路またはエージング電圧発生回路が発生
する上記リファレンス電圧またはエージング電圧を基準
電圧として受けて、この基準電圧に等しくなるように上
記外部印加電圧を降下させる電圧降下回路とを備えた半
導体集積回路において、 上記外部印加電圧判定回路が、 上記外部印加電圧に応じた判定対象電圧を発生させる判
定対象電圧発生部と、 上記判定対象電圧発生部からの判定対象電圧と上記リフ
ァレンス電圧発生回路からのリファレンス電圧との大小
を比較して、上記外部印加電圧の値が通常状態とエージ
ング状態との境界値を超えているか否かを表す上記判定
結果を得る比較部とを有することを特徴とする半導体集
積回路。 - 【請求項２】請求項１に記載の半導体集積回路におい
て、 上記内部電圧切替回路は、上記外部印加電圧が上記境界
値を超えていないとき上記エージング電圧発生回路を非
動作状態にする制御を行うことを特徴とする半導体集積
回路。
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