JPH04184179A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04184179A JPH04184179A JP2312525A JP31252590A JPH04184179A JP H04184179 A JPH04184179 A JP H04184179A JP 2312525 A JP2312525 A JP 2312525A JP 31252590 A JP31252590 A JP 31252590A JP H04184179 A JPH04184179 A JP H04184179A
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- 230000032683 aging Effects 0.000 claims abstract description 40
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- 101100522115 Oryza sativa subsp. japonica PHT1-13 gene Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、外部Ｔ１＃から受けた電圧を降下させて内
部回路に印加する半導体集積回路に関する。
部回路に印加する半導体集積回路に関する。
半導体集積回路は、世代交代が進むにつれて微細加工技
術が進歩し、トランジスタサイズが小さくなり、高感度
になってきている。これに伴って、トランジスタのチャ
ンネルを流れる電流によりホ。 トエレクトロンが発生してトランジスタが劣化するとい
う問題が生している。このホットエレクトロンの発生を
防くためには、トランジスタに印加する電圧を低下させ
れば良いか、外部電源の電圧（以下「外部印加電圧」と
いう。）を低下させることはシステム全体の動作を確保
する点から不可能である。このため、従来より、半導体
集積回路内部−で外部印加電圧を降下させて、降下した
電圧を内部回路（トランジスタ等の構成部品を含む）に
印加している。 例えば第５図に示すように、従来の半導体集積回路は、
外部電源（外部印加電圧Ｖ ｅｘ）とグランドとの間に
抵抗Ｒ＋＋＋ｎチャネル型トランジスタＮＴ、、、ＮＴ
、、およびＮＴ、、を順に接続して、抵抗ＲＩＩとトラ
ンジスタＮＴ、、との接続点から各トランジスタＮＴ、
、、ＮＴ、ｔ、ＮＴｌｆｆ＋７）しきい値ｖ ｔｈノ和
を基準電圧Ｖ ｒｅｒとして取り出している。なお、各
トランジスタＮＴ、、、ＮＴ、、、ＮＴ、、のゲートは
、各トランジスタの電源側の端子に接続している。 一方、上記外部電源と内部回路Ｚとの間にｐチャネル型
トランジスタＰＴ、、を接続している。そして、上記基
準電圧Ｖｒｅｒを差動増幅器ＯＰ、、の反転（−）入力
とする一方、トランジスタＰＴ、、、内部回路Ｚ間の接
続点Ｔ ＩＩに生じる内部電圧Ｖ ｉｎＬを非反転（＋
）入力として、差動増幅器○Ｐ１．によって電位差（Ｖ
ｉｎｔ−Ｖｒｅｆ）が略セロとなるようにｐチャネル型
トランジスタＰＴ、、のコンダクタンスヲ制御している
。すなわち、差動増幅器○Ｐ ＩＩとｐチャネル型トラ
ンジスタＰＴ、、とて電圧降下回路１０を構成して、こ
れにより、外部印加電圧Ｖｅｘや内部回路Ｚにほとんど
依存せず、上記基準電圧Ｖｒｅｆすなわち各トランジス
タＮＴ、、、ＮＴ、、、ＮＴ、３のしきい値ｖｔｈの和
に略等しい大きさの内部電圧■ｉｎｔを発生している。
術が進歩し、トランジスタサイズが小さくなり、高感度
になってきている。これに伴って、トランジスタのチャ
ンネルを流れる電流によりホ。 トエレクトロンが発生してトランジスタが劣化するとい
う問題が生している。このホットエレクトロンの発生を
防くためには、トランジスタに印加する電圧を低下させ
れば良いか、外部電源の電圧（以下「外部印加電圧」と
いう。）を低下させることはシステム全体の動作を確保
する点から不可能である。このため、従来より、半導体
集積回路内部−で外部印加電圧を降下させて、降下した
電圧を内部回路（トランジスタ等の構成部品を含む）に
印加している。 例えば第５図に示すように、従来の半導体集積回路は、
外部電源（外部印加電圧Ｖ ｅｘ）とグランドとの間に
抵抗Ｒ＋＋＋ｎチャネル型トランジスタＮＴ、、、ＮＴ
、、およびＮＴ、、を順に接続して、抵抗ＲＩＩとトラ
ンジスタＮＴ、、との接続点から各トランジスタＮＴ、
、、ＮＴ、ｔ、ＮＴｌｆｆ＋７）しきい値ｖ ｔｈノ和
を基準電圧Ｖ ｒｅｒとして取り出している。なお、各
トランジスタＮＴ、、、ＮＴ、、、ＮＴ、、のゲートは
、各トランジスタの電源側の端子に接続している。 一方、上記外部電源と内部回路Ｚとの間にｐチャネル型
トランジスタＰＴ、、を接続している。そして、上記基
準電圧Ｖｒｅｒを差動増幅器ＯＰ、、の反転（−）入力
とする一方、トランジスタＰＴ、、、内部回路Ｚ間の接
続点Ｔ ＩＩに生じる内部電圧Ｖ ｉｎＬを非反転（＋
）入力として、差動増幅器○Ｐ１．によって電位差（Ｖ
ｉｎｔ−Ｖｒｅｆ）が略セロとなるようにｐチャネル型
トランジスタＰＴ、、のコンダクタンスヲ制御している
。すなわち、差動増幅器○Ｐ ＩＩとｐチャネル型トラ
ンジスタＰＴ、、とて電圧降下回路１０を構成して、こ
れにより、外部印加電圧Ｖｅｘや内部回路Ｚにほとんど
依存せず、上記基準電圧Ｖｒｅｆすなわち各トランジス
タＮＴ、、、ＮＴ、、、ＮＴ、３のしきい値ｖｔｈの和
に略等しい大きさの内部電圧■ｉｎｔを発生している。
ところで、半導体集積回路の品質についての要求には非
常に厳しいものがあり、トランジスタ等の重要な構成部
品は高温度、高電圧のもとでエージングして潜在不良を
振るい落とす必要かある。 しかしながら、上記従来の半導体集積回路は外部印加電
圧ＶｅＸを降下させて略一定の内部電圧Ｖｉｎｔへ変換
しているので、外部印加電圧Ｖｅｘの値を大きくしても
内部回路に対して高電圧を印加できないという問題があ
る。 一方、単に外部印加電圧ＶｅＸを内部回路に対して直接
印加する場合、既に述へたようにトラン／スフの寿命か
短くなってしまう。 そこで、この発明の目的は、通常動作時には内部回路に
対して外部印加電圧を降下させた略一定の内部電圧を印
加てき、エージング時には内部回路に対して外部印加電
圧の大きさに応じた高電圧を印加できる半導体集積回路
を提供することにある。
常に厳しいものがあり、トランジスタ等の重要な構成部
品は高温度、高電圧のもとでエージングして潜在不良を
振るい落とす必要かある。 しかしながら、上記従来の半導体集積回路は外部印加電
圧ＶｅＸを降下させて略一定の内部電圧Ｖｉｎｔへ変換
しているので、外部印加電圧Ｖｅｘの値を大きくしても
内部回路に対して高電圧を印加できないという問題があ
る。 一方、単に外部印加電圧ＶｅＸを内部回路に対して直接
印加する場合、既に述へたようにトラン／スフの寿命か
短くなってしまう。 そこで、この発明の目的は、通常動作時には内部回路に
対して外部印加電圧を降下させた略一定の内部電圧を印
加てき、エージング時には内部回路に対して外部印加電
圧の大きさに応じた高電圧を印加できる半導体集積回路
を提供することにある。
上記目的を達成するために、この発明の半導体集積回路
は、外部電源から受けた外部印加電圧を降下させて、こ
の降下した電圧を内部回路に印加する半導体集積回路で
あって、上記外部印加電圧を受けて、この外部印加電圧
を降下させて一定のリファレンス電圧を発生させるリフ
ァレンス電圧発生回路と、上記外部印加電圧を受けて、
上記外部印加電圧の大きさに応したエージング電圧を発
生させるエージング電圧発生回路と、上記外部印加電圧
を受けて、上記外部印加電圧の値が通常状態とエージン
グ状態との境界値を超えているか否かを判定して、判定
結果を表わす２値信号を出力する外部印加電圧判定回路
と、上記外部印加電圧判定回路からの上記２値信号に基
づいて、上記外部印加電圧か上記境界値を超えていない
とき上記リファレンス電圧発生回路の出力を選択する一
方、上記外部印加電圧か上記境界値を超えているとき上
記エージング電圧発生回路の出力を選択する内部電圧切
替回路と、上記内部電圧切替回路によって選択された上
記リファレンス電圧発生回路またはエージング電圧発生
回路が発生する上記リファレンス電圧またはエージング
電圧を基ＩＩ電圧として受けて、この基準電圧に等しく
なるように上記外部印加電圧を降下させる電圧降下回路
とを備えたことを特徴としている。
は、外部電源から受けた外部印加電圧を降下させて、こ
の降下した電圧を内部回路に印加する半導体集積回路で
あって、上記外部印加電圧を受けて、この外部印加電圧
を降下させて一定のリファレンス電圧を発生させるリフ
ァレンス電圧発生回路と、上記外部印加電圧を受けて、
上記外部印加電圧の大きさに応したエージング電圧を発
生させるエージング電圧発生回路と、上記外部印加電圧
を受けて、上記外部印加電圧の値が通常状態とエージン
グ状態との境界値を超えているか否かを判定して、判定
結果を表わす２値信号を出力する外部印加電圧判定回路
と、上記外部印加電圧判定回路からの上記２値信号に基
づいて、上記外部印加電圧か上記境界値を超えていない
とき上記リファレンス電圧発生回路の出力を選択する一
方、上記外部印加電圧か上記境界値を超えているとき上
記エージング電圧発生回路の出力を選択する内部電圧切
替回路と、上記内部電圧切替回路によって選択された上
記リファレンス電圧発生回路またはエージング電圧発生
回路が発生する上記リファレンス電圧またはエージング
電圧を基ＩＩ電圧として受けて、この基準電圧に等しく
なるように上記外部印加電圧を降下させる電圧降下回路
とを備えたことを特徴としている。
【作用】゛
外部印加電圧が通常状態とエージング状態との境界値を
超えていないとき（通常動作時）は、外部印加電圧判定
回路が上記境界値を超えていないことを表わす信号を出
力し、この信号に基づいて内部電圧切替回路がリファレ
ンス電圧発生回路の出力を選択する。したかって、上記
外部印加電圧を降下させた一定のリファレンス電圧が選
択される。 そして、このリファレンス電圧に等しくなるように電圧
降下回路によって内部電圧が作成され、内部回路に印加
される。一方、外部印加電圧か上記境界値を超えている
とき（エージング時）は、上記外部印加電圧判定回路か
境界値を超えていることを表わす信号を出力し、この信
号に基づいて内部電圧切替回路かエージング電圧発生回
路の出力を選択する。したがって、上記外部印加電圧の
大きさに応したエージング電圧（上記リファレンス電圧
よりも高電圧）が選択される。そして、このエージング
電圧に等しくなるように上記電圧降下回路によって内部
電圧か作成され、内部回路に印加される。このように、
外部印加電圧の大小に応じて必要な大きさの内部電圧か
印加される。
超えていないとき（通常動作時）は、外部印加電圧判定
回路が上記境界値を超えていないことを表わす信号を出
力し、この信号に基づいて内部電圧切替回路がリファレ
ンス電圧発生回路の出力を選択する。したかって、上記
外部印加電圧を降下させた一定のリファレンス電圧が選
択される。 そして、このリファレンス電圧に等しくなるように電圧
降下回路によって内部電圧が作成され、内部回路に印加
される。一方、外部印加電圧か上記境界値を超えている
とき（エージング時）は、上記外部印加電圧判定回路か
境界値を超えていることを表わす信号を出力し、この信
号に基づいて内部電圧切替回路かエージング電圧発生回
路の出力を選択する。したがって、上記外部印加電圧の
大きさに応したエージング電圧（上記リファレンス電圧
よりも高電圧）が選択される。そして、このエージング
電圧に等しくなるように上記電圧降下回路によって内部
電圧か作成され、内部回路に印加される。このように、
外部印加電圧の大小に応じて必要な大きさの内部電圧か
印加される。
以下、この発明の半導体集積回路を図示の実施例により
詳細に説明する。 第１図に示すように、この半導体集積回路は、リファレ
ンス電圧発生回路ｌと、エージング電圧発生回路２と、
外部印加電圧判定回路３と、内部電圧切替回路４と、電
源投入判定回路つと、電圧降下回路ｌＯを備えている。 上記リファレンス電圧発生回路１は、第２図に示すよう
に、電位差発生部１１と、比較部１２および出力バッフ
ァ１３から構成される差動増幅器と、上記比較部１２と
出カバ、ファ１３との間の接続点Ｔ、とグランド（図中
、印で示す）との間に接続されたｎチャネル型トランジ
スタＮＴ、とからなっている。上記電位差発生部１１は
、電気抵抗として働くｐチャネル型トランジスタＰＴ、
、ＰＴ、、ＰＴ３と、接合面積か異なる２つのタイオー
ドＤ ８． Ｄ ｔとからなっている。トランジスタＰ
Ｔ、。 ダイオードＤ、はグランドにつながる１つの電流経路■
１を形成し、トランジスタＰＴ、、ＰＴ３およびダイオ
ードＤ２は上記電流経路１１に並行な電流経路Ｉ、を形
成している。上記ダイオードＤ、、Ｄ。 の接合面積は約１：１０に設定されており、このダイオ
ードＤ、、Ｄ、は通電により、周囲温度に無関係にそれ
らの両アノード間に約６０ｍＶの電位差（Ｄ、側が低電
位となる）を発生させる。また、上記トランジスタＰＴ
、、ＰＴ、のオン抵抗は等しく設定され、上記トランジ
スタＰＴ、、ＰＴ３のオン抵抗は約２０：１に設定され
ている。これにより、トランジスタＰＴ、、 ダイオー
ドＤ、間の接続点Ｔ１とトランジスタＰＴ、、ＰＴ３間
の接続点Ｔ。 とが略等電位に設定されている。上記比較部１２は、外
部電源５（外部印加電圧Ｖ ｅｘ）につながり、電気抵
抗として働くｐチャネル型トランジスタＰＴ、と、この
トランジスタＰＴ、に接続された一対のｐチャネル型ト
ランジスタＰＴＳ、ＰＴ、と、このトランジスタｐＴ、
、ＰＴ、とグランドとの間にそれぞれ接続された一対の
ｎチャネル型トランジスタＮＴ、、ＮＴ、とからなって
いる。トランジスタｐＴｓ、ｐＴｅは、ゲートがそれぞ
れ上記電位差発生部１１の接続点Ｔ ｔ＋ Ｔ 、に接
続されており、この接続点Ｔ 、、 Ｔ 、の電位に応
じてオン抵抗が変化する。トランジスタＮＴ、、ＮＴ、
は、それらのゲートがトランジスタＮＴ、の外部電源Ｓ
側の端子（ドレイン）に接続されて、電流ミラー回路を
構成して、上記トランジスタＰＴ、、ＰＴ、に略等しい
量の電流を流す。したがって、トランジスタＰＴｌｌ。 ＮＴ、間の出力端子（接続点）Ｔ３には、上記電位差発
生部１１の接続点Ｔ、、Ｔ、間の電位差（正または負）
に応じたレヘルの信号か出力される。出カバ。 ファ１３は、外部電源５につながり電気抵抗として働く
ｐチャネル型トランジスタＰＴ７と、このトランジスタ
ＰＴ７とグランドとの間に直列接続された相補のｐチャ
ネル型トランジスタＰＴｓ、ｎチャネル型トランジスタ
ＮＴ、とからなっている。トランジスタＰＴ、、ＮＴ、
は、ゲートがいずれも上記比較部１２の出力端子Ｔ３に
接続されており、この出力端子Ｔ、の信号レヘルに応じ
てトランジスタＰＴ、、ＮＴ、間の接続点Ｔ４に電圧（
リファレンス電圧）Ｖｃを発生させる。この電圧ＶＣは
配線１４によって電位差発生部１１に負帰還されている
。そして、比較部１２と出力バノファ１３とて構成する
差動増幅器の動作によって上記接続点Ｔ４に一定のリフ
ァレンス電圧Ｖｃ（ここではＶｃ＝４Ｖ）を生じさせて
いる。ｎチャネル型トランジスタＮ Ｔ ｓは、電源投
入判定回路９の出力端子Ｔ、から後述する初期化信号を
受けて、初期化信号のレベルに応じてオンまたはオフす
る。 エージング電圧発生回路２は、外部電源５につながるｐ
チャネル型トランジスタＰＴ、と、このトランジスタＰ
Ｔ、に直列接続された４つのダイオードＤ４．Ｄ、、Ｄ
、、Ｄ、と、このダイオードＤ７とグランドとの間に接
続されたｐチャネル型トランジスタＰＴ、、とからなっ
ている。トランジスタＰＴ、。 ＰＴ、。は、ゲートが内部電圧切替回路４の出力端子Ｔ
ＩＱに接続されており、この出力端子Ｔ ｔｏの信号
レベルに応じてオンまたはオフする。ダイオードＤ４．
Ｄ、、Ｄ、、Ｄ、は、通電により、個々に０５〜０．６
ｖの電圧を降下させ、４つでΔＶ＝２．０〜２，４■の
電圧を降下させる。したがって、このエージング電圧発
生回路２は、トランジスタＰＴ、、ＰＴ、ｏがオンして
いるとき、ダイオードＤ７゜トランジスタＰＴ、。間の
接続点Ｔ、に外部印加電圧ＶｅＸを上記Δ■たけ低下さ
せたエージング電圧Ｖａを発生させる（なお、簡単のた
めトランジスタＰＴ、のオン抵抗を無視している。）。 一方、トランジスタＰ Ｔｏ、 Ｐ Ｔ ＝ｏかオフし
そいるとき、接続点Ｔ５は浮遊状態となる。 外部印加電圧判定回路３は、分圧発生部３１と、比較部
３２を備えている。分圧発生部３１は、外部７４＃５と
グランドとの間に直列接続された同一特性の３つのｐチ
ャネル型トランジスタＰＴ、、、ＰＴ、、、ＰＴ、、か
らなっている。各トランジスタＰＴ、、、ＰＴ、３．Ｐ
Ｔ、、はゲートがそれぞれのグランド側の端子（ドレイ
ン）に接続されている。この分圧発生部３１は、トラン
ジスタＰＴ１．．ＰＴ、、間の接続点Ｔ７に、各トラン
ジスタＰＴ１２．ＰＴ１３゜ＰＴ、、のオン抵抗によっ
て外部印加電圧ＶｅＸを２／３に分圧した電圧（２／３
）Ｖｅｘを発生させる。 比較部３２は、外部電源５につながり電気抵抗として働
くｐチャネル型トランジスタＰＴ、ｓと、このトランジ
スタＰＴ、ｓに接続された一対のｐチャネル型トランジ
スタＰＴ、、、ＰＴ、７と、このトランジスタＰＴ、、
、ＰＴ、？とグランドとの間にそれぞれ接続された一対
のｎチャネル型トランジスタＮＴ、、ＮＴ、とからなっ
ている。トランジスタＰＴ１８のゲートは上記分圧発生
部３２の接続点Ｔ。 に接続される一方、トランジスタＰＴ、７のゲートは上
記リファレンス電圧発生回路１の出力端子（接続点）Ｔ
４に接続されており、トランジスタＰＴ、、。 ＰＴＩ、はそれぞれ接続点Ｔ、、Ｔ、の電位に応じてオ
ン抵抗が変化する。トランジスタＮＴ、、ＮＴ＠は、ゲ
ートがトランジスタＮＴ、の外部電源５側の端子（ドレ
イン）に接続されて、電流ミラー回路を構成して、上記
トランジスタＰＴ、、、ＰＴ、、に略等しい量の電流を
流す。したがって、接続点Ｔ７の電位（２／３）Ｖｅｘ
が接続点Ｔ４の電位（リファレンス電圧）Ｖｃ＝４Ｖよ
りも高いときは、トランジスタＰＴ、、のオン抵抗より
もトランジスタＰＴ、。 のオン抵抗の方が大きくなって、トランジスタＰＴ、、
、ＮＴ、間の出力端子（接続点）Ｔ８にＬレベルの信号
が出力される。一方、接続点Ｔ７の電位（２／３）Ｖｅ
ｘが接続点Ｔ４の電位Ｖｃ＝４Ｖよりも低いときは、接
続点Ｔ８にＨレベルの信号が出力される。すなわち、外
部印加電圧判定回路３は、出力端子Ｔ８に、外部印加電
圧ＶｅＸか６■よりも高いときＬレベルを出力する一方
、外部印加電圧ＶｅＸが６Ｖよりも低いときＨレベルを
出力する。なお、比較部３２のトランジスタＰＴ、、の
ゲートとグランドとの間には、ノイズを吸収するために
キャパシタとして働くｎチャネル型トランンスタＮＴ、
が接続されている。また、分圧発生部３１の接続点Ｔ、
とグランドとの間にｎチャネル型トランジスタＮＴ５が
接続されている。このトランジスタＮＴｓは、電源投入
判定回路９の出力端子Ｔ８から後述する初期化信号を受
けて、初期化信号のレベルに応じてオンまたはオフする
。 上記内部電圧切替回路４は、直列接続された２つのイン
バータｒｖ、、ｒｖ、と、ｐチャネル型トランジスタＰ
Ｔ、、とからなっている。インバータＩＶｌの入力側は
上記外部印加電圧判定回路３の出力端子Ｔ、に接続され
ている。インバータＩＶ、は、この出力端子Ｔ０からＨ
またはＬレベルの信号を受けて、受けた信号を反転させ
波形整形した信号を出力端子Ｔ９に出力する。すなわち
、出力端子Ｔ９は、外部印加電圧ＶｅＸが６Ｖよりも高
いときＨレベルとなる一方、外部印加電圧ＶｅＸが６ｖ
よりも低いときＬレベルとなる。インバータＩＶ。 はインバータＩＶ１の出力端子Ｔ９に生じた信号をさら
に反転させて出力端子ＴＩｏに出力する。したがって、
出力端子Ｔ １０は、出力端子Ｔ８と同様に、外部印加
電圧ＶｅＫが６■よりも高いときＬレベルとなる一方、
外部印加電圧ＶｅＸが６ｖよりも低いときＨレベルとな
る。ｐチャネル型トランジスタＰＴ、、は、リファレン
ス電圧発生回路１の出力端子Ｔ４とエージング電圧発生
回路の接続点Ｔ５との間に接続されており、インバータ
ＩＶ、の出力端子Ｔ、からゲートにＨまたはＬレベルの
信号を受けてオンまたはオフする。すなわち、トランジ
スタＰＴ１１１は、外部印加電圧Ｖｅｘが６Ｖよりも高
いトキケートにＨレベルの信号を受けてオフする一方、
外部印加電圧ＶｅＸが６Ｖよりも低いときゲートにＬレ
ベルの信号を受けてオンする。したがって、外部印加電
圧ＶｅＸか６ｖよりも高いとき、リファレンス電圧発生
回路１の出力端子Ｔ４はエージング電圧発生回路２の接
続点Ｔ、と電気的に分離される。このとき、既に述べた
ように内部電圧切替回路４の出力端子Ｔ Ｉ ＯかＬレ
ベルとなるから、エージング電圧発生回路２のｐチャネ
ル型トランジスタＰＴ、、ＰＴ、、かいずれもオンして
、接続点Ｔ、のレベルはエージング電圧Ｖａとなる。一
方、外部印加電圧Ｖｅｘが６Ｖよりも低いとき、リファ
レンス電圧発生回路１の出力端子Ｔ４はエージング電圧
発生回路２の接続点Ｔ、に導通される。このとき、出力
端子ＴＩｏがＨレベルとなってｐチャネル型トランジス
タＰＴ９．ＰＴ、。かいずれもオフするから、接続点Ｔ
、のレベルはリファレンス電圧Ｖｃとなる。 電源投入判定回路９は、外部電源５につながる電気抵抗
Ｒ１と、この電気抵抗Ｒ１とグランドとの間に直列接続
された３つのダイオードＤ ｓ、 Ｄ ＊、 Ｄ、。と
、電気抵抗Ｒ１とダイオードＤ８間の接続点Ｔ目に直列
に接続された２つのインバータＩＶ、、ｒＶ４とからな
っている。外部電ｔＡ５が投入されると、この接続点Ｔ
１．の電位は外部印加電圧ＶｅＸとともに立ち上がり、
３つのダイオードＤ、、Ｄ、、Ｄ１ｏの降下電圧１５〜
１．６Ｖに達した時点で略−定値となる。ここて、イン
バータＩＶ、は外部印加電圧ＶｅＸにより駆動され、外
部印加電圧ＶｅＸを基準とした接続点Ｔ１．との相対的
な電位差を入力として受ける。外部電源投入直後はイン
バータＩＶ３の入力はＨレベルであるが、外部印加電圧
Ｖｅｘの値が約３Ｖを越えた時点でＬレベルとなる。し
たがって、インバータＩＶ３の出力は外部電源投入直後
にＬレベル、一定期間経過後にＨレベルとなる。インバ
ータＩＶ、は、このインバータＩＶ。 の出力を反転させて、外部電源投入直後にＨレベル、一
定期間経過後にＬレベルとなる初期化信号を出力端子Ｔ
６に出力する。この初期化信号によって、既に述べたよ
うに、リファレンス電圧発生回路１のｎチャネル型トラ
ンジスタＮＴ３と外部印加電圧判定回路３のｎチャネル
型トランジスタとが外部電源投入後から一定期間オンさ
れる（その後はオフする）。ここで、本来、リファレン
ス電圧発生回路１では、外部電源没入直後の外部印加電
圧Ｖｅｘが低い（約３■まで）段階では、比較部１２か
動作しないため接続点Ｔ３は浮遊状態であり、このため
出力バノファ１３の出力も浮遊状態となっている。しか
しながら、上記初期化信号によってｎチャネル型トラン
ジスタＮＴ、を外部電源投入直後にオンさせることによ
って、上記接続点Ｔ、を直ちにＬレベルにできる。した
がって、出力バッファ１３のｐチャネル型トランジスタ
ＰＴ、がオン。 ｎチャネル型トランジスタＮＴ、がオフして、出力端子
Ｔ４のレベルは外部電源投入直後に外部印加電圧ＶｅＸ
に追随する。また、外部印加電圧発生回路３では、本来
、外部電源投入直後は分圧発生回路３１の各ｐチャネル
型トランジスタがオンしないため接続点Ｔ７は浮遊状態
であり、このため比較部３２の出力も浮遊状態となって
いる。しかしながら、上記初期化信号によってｎチャネ
ル型トランジスタＮＴ、を外部電源投入直後にオンさせ
ることによって、接続点Ｔ７を直ちにＬレベルにするこ
とかできる。したかって、比較部３２のｐチャネル型ト
ランジスタＰＴ、、かオンして外部電源投入直後に出力
端子Ｔ６がＨレベルになる。したかって、外部電源投入
直後に内部電圧切替回路４のｐチャネル型トランジスタ
ＰＴＩＩｌをオンさせることができ、直ちにリファレン
ス電圧発生回路１を選択することができる。 電圧降下回路１０は、従来と同様に、差動増幅器○Ｐ
１１と、外部電源５と内部回路Ｚとの間に接続されたｐ
チャネル型トランジスタＰＴ、、とからなっている。差
動増幅器ＯＰ１．は、エージング電圧発生回路２の接続
点Ｔ６に生じる基準電圧Ｖｒｅｆ（ＶｃまたはＶａ）を
反転（−）入力とする一方、トランジスタＰＴ、、、内
部回路Ｚ間の接続点Ｔ Ｉ＋に生じる内部電圧Ｖｉｎｔ
を非反転（＋）入力として、電位差（Ｖ ｉｎｔ −Ｖ
ｒｅｆ）が略ゼロとなるようにトランジスタＰＴ、、
のコンダクタンスを制御する。すなわち、この差動増幅
器ｏｐ、、とトランジスタＰＴ、。 でホルテージフオロアを構成している。 なお、第２図中に示した各ｐチャネル型トランジスタに
は、特に接続配線を示したもの（Ｐ Ｔ 、３とＰＴ、
４）を除き、基板バイアスとして外部印加電圧ＶｅＸが
印加される。また、各ｎチャネル型トランンスタのウェ
ル端子には基板バイアス電位−２〜−３ｖが印加される
。また、各インバータＩＶ３．・・・、ＩＶ、は外部印
加電圧Ｖｅｘて駆動される。 この半導体集積回路は全体として次のように動作する。 通常動作時（外部印加電圧Ｖｅｘ＝４〜６Ｖのとき）は
外部印加電圧判定回路３が出力端子Ｔ８にＨレベルの信
号を出力する。内部電圧切替回路４はこの信号に基づい
て出力端子Ｔ８、Ｔ ＩｆｆにそれぞれＬレベル、Ｈレ
ベルの信号を出力する。これにより、ｐチャネル型トラ
ンジスタＰＴ、＠がオン、ｐチャネル型トランジスタＰ
Ｔ、、ＰＴ、。がオフする。したかって、リファレンス
電圧発生回路１か選択され、出力端子Ｔ、に基ｒ＄電圧
Ｖｒｅｒとしてリファレンス電圧Ｖｃ＝４Ｖか出力され
る。そして、電圧降下回路１０によって、第３図に示す
ように、この基準電圧Ｖｒｅｆ＝Ｖｃに略等しい内部電
圧Ｖ ｉｎｔが発生され、内部回路Ｚに印加される。 一方、エージング時（外部印加電圧Ｖｅｘ＞６Ｖのとき
）は、第２図に示す外部印加電圧判定回路３が出力端子
Ｔ、にＬレベルの信号を出力する。 内部電圧切替回路４はこの信号に基づいて出力端子Ｔ、
、Ｔ、、にそれぞれＨレベル、Ｌレベルの信号を出力す
る。これにより、ｐチャネル型トランジスタＰＴ、、が
オフ、ｐチャネル型トランジスタＰＴ、、ＰＴ、。がオ
ンする。したがって、エージング電圧発生回路１が選択
され、出力端子Ｔ、に基準電圧Ｖ ｒｅｆとしてエージ
ング電圧Ｖ ａ＝ Ｖ ｅｘ−ΔＶ（ただしΔＶ＝２．
０〜２．４ Ｖ）が出力される。そして、第３図に示す
ように、この電圧降下回路１０によって、この基準電圧
Ｖｒｅｆ＝Ｖａに略等しい内部電圧Ｖｉｎｔが発生され
、内部回路２に印加される。 このように、この半導体集積回路は、通常動作時には内
部回路Ｚに一対して外部印加電圧Ｖｅｘを降下させた略
一定値Ｖｃの内部電圧Ｖｉｎｔを印加てき、エージング
時には内部回路Ｚに対して外部印加電圧Ｖｅｘの大きさ
に応じて高電圧Ｖａを印加することができる。 なお、上記電圧降下回路１０は、第５図に示した従来の
ものと同一構成としたｂくこれに限られるものではない
。例えば、第４図に示すように、高電流供給回路１１０
．低電流供給回路１２０．スタンバイ電流供給回路１３
０を設けて、この３つの回路１１０，１２０，１３０の
うちのいずれかが内部回路Ｚの消費電流レベルに応じて
動作するようにしても良い。この例では、消費電流が最
も少ないスタンバイ時はスタンバイ電流供給回路＋３０
が動作するようになっている。この半導体集積回路が選
択されたとき（チップ・イネーブル信号Ｃｒがアクティ
ブ）は低電流供給回路１２０が動作し、さらに非活性化
信号ＡＰＤか非アクティブのときは高電流供給回路１３
０が動作する。
詳細に説明する。 第１図に示すように、この半導体集積回路は、リファレ
ンス電圧発生回路ｌと、エージング電圧発生回路２と、
外部印加電圧判定回路３と、内部電圧切替回路４と、電
源投入判定回路つと、電圧降下回路ｌＯを備えている。 上記リファレンス電圧発生回路１は、第２図に示すよう
に、電位差発生部１１と、比較部１２および出力バッフ
ァ１３から構成される差動増幅器と、上記比較部１２と
出カバ、ファ１３との間の接続点Ｔ、とグランド（図中
、印で示す）との間に接続されたｎチャネル型トランジ
スタＮＴ、とからなっている。上記電位差発生部１１は
、電気抵抗として働くｐチャネル型トランジスタＰＴ、
、ＰＴ、、ＰＴ３と、接合面積か異なる２つのタイオー
ドＤ ８． Ｄ ｔとからなっている。トランジスタＰ
Ｔ、。 ダイオードＤ、はグランドにつながる１つの電流経路■
１を形成し、トランジスタＰＴ、、ＰＴ３およびダイオ
ードＤ２は上記電流経路１１に並行な電流経路Ｉ、を形
成している。上記ダイオードＤ、、Ｄ。 の接合面積は約１：１０に設定されており、このダイオ
ードＤ、、Ｄ、は通電により、周囲温度に無関係にそれ
らの両アノード間に約６０ｍＶの電位差（Ｄ、側が低電
位となる）を発生させる。また、上記トランジスタＰＴ
、、ＰＴ、のオン抵抗は等しく設定され、上記トランジ
スタＰＴ、、ＰＴ３のオン抵抗は約２０：１に設定され
ている。これにより、トランジスタＰＴ、、 ダイオー
ドＤ、間の接続点Ｔ１とトランジスタＰＴ、、ＰＴ３間
の接続点Ｔ。 とが略等電位に設定されている。上記比較部１２は、外
部電源５（外部印加電圧Ｖ ｅｘ）につながり、電気抵
抗として働くｐチャネル型トランジスタＰＴ、と、この
トランジスタＰＴ、に接続された一対のｐチャネル型ト
ランジスタＰＴＳ、ＰＴ、と、このトランジスタｐＴ、
、ＰＴ、とグランドとの間にそれぞれ接続された一対の
ｎチャネル型トランジスタＮＴ、、ＮＴ、とからなって
いる。トランジスタｐＴｓ、ｐＴｅは、ゲートがそれぞ
れ上記電位差発生部１１の接続点Ｔ ｔ＋ Ｔ 、に接
続されており、この接続点Ｔ 、、 Ｔ 、の電位に応
じてオン抵抗が変化する。トランジスタＮＴ、、ＮＴ、
は、それらのゲートがトランジスタＮＴ、の外部電源Ｓ
側の端子（ドレイン）に接続されて、電流ミラー回路を
構成して、上記トランジスタＰＴ、、ＰＴ、に略等しい
量の電流を流す。したがって、トランジスタＰＴｌｌ。 ＮＴ、間の出力端子（接続点）Ｔ３には、上記電位差発
生部１１の接続点Ｔ、、Ｔ、間の電位差（正または負）
に応じたレヘルの信号か出力される。出カバ。 ファ１３は、外部電源５につながり電気抵抗として働く
ｐチャネル型トランジスタＰＴ７と、このトランジスタ
ＰＴ７とグランドとの間に直列接続された相補のｐチャ
ネル型トランジスタＰＴｓ、ｎチャネル型トランジスタ
ＮＴ、とからなっている。トランジスタＰＴ、、ＮＴ、
は、ゲートがいずれも上記比較部１２の出力端子Ｔ３に
接続されており、この出力端子Ｔ、の信号レヘルに応じ
てトランジスタＰＴ、、ＮＴ、間の接続点Ｔ４に電圧（
リファレンス電圧）Ｖｃを発生させる。この電圧ＶＣは
配線１４によって電位差発生部１１に負帰還されている
。そして、比較部１２と出力バノファ１３とて構成する
差動増幅器の動作によって上記接続点Ｔ４に一定のリフ
ァレンス電圧Ｖｃ（ここではＶｃ＝４Ｖ）を生じさせて
いる。ｎチャネル型トランジスタＮ Ｔ ｓは、電源投
入判定回路９の出力端子Ｔ、から後述する初期化信号を
受けて、初期化信号のレベルに応じてオンまたはオフす
る。 エージング電圧発生回路２は、外部電源５につながるｐ
チャネル型トランジスタＰＴ、と、このトランジスタＰ
Ｔ、に直列接続された４つのダイオードＤ４．Ｄ、、Ｄ
、、Ｄ、と、このダイオードＤ７とグランドとの間に接
続されたｐチャネル型トランジスタＰＴ、、とからなっ
ている。トランジスタＰＴ、。 ＰＴ、。は、ゲートが内部電圧切替回路４の出力端子Ｔ
ＩＱに接続されており、この出力端子Ｔ ｔｏの信号
レベルに応じてオンまたはオフする。ダイオードＤ４．
Ｄ、、Ｄ、、Ｄ、は、通電により、個々に０５〜０．６
ｖの電圧を降下させ、４つでΔＶ＝２．０〜２，４■の
電圧を降下させる。したがって、このエージング電圧発
生回路２は、トランジスタＰＴ、、ＰＴ、ｏがオンして
いるとき、ダイオードＤ７゜トランジスタＰＴ、。間の
接続点Ｔ、に外部印加電圧ＶｅＸを上記Δ■たけ低下さ
せたエージング電圧Ｖａを発生させる（なお、簡単のた
めトランジスタＰＴ、のオン抵抗を無視している。）。 一方、トランジスタＰ Ｔｏ、 Ｐ Ｔ ＝ｏかオフし
そいるとき、接続点Ｔ５は浮遊状態となる。 外部印加電圧判定回路３は、分圧発生部３１と、比較部
３２を備えている。分圧発生部３１は、外部７４＃５と
グランドとの間に直列接続された同一特性の３つのｐチ
ャネル型トランジスタＰＴ、、、ＰＴ、、、ＰＴ、、か
らなっている。各トランジスタＰＴ、、、ＰＴ、３．Ｐ
Ｔ、、はゲートがそれぞれのグランド側の端子（ドレイ
ン）に接続されている。この分圧発生部３１は、トラン
ジスタＰＴ１．．ＰＴ、、間の接続点Ｔ７に、各トラン
ジスタＰＴ１２．ＰＴ１３゜ＰＴ、、のオン抵抗によっ
て外部印加電圧ＶｅＸを２／３に分圧した電圧（２／３
）Ｖｅｘを発生させる。 比較部３２は、外部電源５につながり電気抵抗として働
くｐチャネル型トランジスタＰＴ、ｓと、このトランジ
スタＰＴ、ｓに接続された一対のｐチャネル型トランジ
スタＰＴ、、、ＰＴ、７と、このトランジスタＰＴ、、
、ＰＴ、？とグランドとの間にそれぞれ接続された一対
のｎチャネル型トランジスタＮＴ、、ＮＴ、とからなっ
ている。トランジスタＰＴ１８のゲートは上記分圧発生
部３２の接続点Ｔ。 に接続される一方、トランジスタＰＴ、７のゲートは上
記リファレンス電圧発生回路１の出力端子（接続点）Ｔ
４に接続されており、トランジスタＰＴ、、。 ＰＴＩ、はそれぞれ接続点Ｔ、、Ｔ、の電位に応じてオ
ン抵抗が変化する。トランジスタＮＴ、、ＮＴ＠は、ゲ
ートがトランジスタＮＴ、の外部電源５側の端子（ドレ
イン）に接続されて、電流ミラー回路を構成して、上記
トランジスタＰＴ、、、ＰＴ、、に略等しい量の電流を
流す。したがって、接続点Ｔ７の電位（２／３）Ｖｅｘ
が接続点Ｔ４の電位（リファレンス電圧）Ｖｃ＝４Ｖよ
りも高いときは、トランジスタＰＴ、、のオン抵抗より
もトランジスタＰＴ、。 のオン抵抗の方が大きくなって、トランジスタＰＴ、、
、ＮＴ、間の出力端子（接続点）Ｔ８にＬレベルの信号
が出力される。一方、接続点Ｔ７の電位（２／３）Ｖｅ
ｘが接続点Ｔ４の電位Ｖｃ＝４Ｖよりも低いときは、接
続点Ｔ８にＨレベルの信号が出力される。すなわち、外
部印加電圧判定回路３は、出力端子Ｔ８に、外部印加電
圧ＶｅＸか６■よりも高いときＬレベルを出力する一方
、外部印加電圧ＶｅＸが６Ｖよりも低いときＨレベルを
出力する。なお、比較部３２のトランジスタＰＴ、、の
ゲートとグランドとの間には、ノイズを吸収するために
キャパシタとして働くｎチャネル型トランンスタＮＴ、
が接続されている。また、分圧発生部３１の接続点Ｔ、
とグランドとの間にｎチャネル型トランジスタＮＴ５が
接続されている。このトランジスタＮＴｓは、電源投入
判定回路９の出力端子Ｔ８から後述する初期化信号を受
けて、初期化信号のレベルに応じてオンまたはオフする
。 上記内部電圧切替回路４は、直列接続された２つのイン
バータｒｖ、、ｒｖ、と、ｐチャネル型トランジスタＰ
Ｔ、、とからなっている。インバータＩＶｌの入力側は
上記外部印加電圧判定回路３の出力端子Ｔ、に接続され
ている。インバータＩＶ、は、この出力端子Ｔ０からＨ
またはＬレベルの信号を受けて、受けた信号を反転させ
波形整形した信号を出力端子Ｔ９に出力する。すなわち
、出力端子Ｔ９は、外部印加電圧ＶｅＸが６Ｖよりも高
いときＨレベルとなる一方、外部印加電圧ＶｅＸが６ｖ
よりも低いときＬレベルとなる。インバータＩＶ。 はインバータＩＶ１の出力端子Ｔ９に生じた信号をさら
に反転させて出力端子ＴＩｏに出力する。したがって、
出力端子Ｔ １０は、出力端子Ｔ８と同様に、外部印加
電圧ＶｅＫが６■よりも高いときＬレベルとなる一方、
外部印加電圧ＶｅＸが６ｖよりも低いときＨレベルとな
る。ｐチャネル型トランジスタＰＴ、、は、リファレン
ス電圧発生回路１の出力端子Ｔ４とエージング電圧発生
回路の接続点Ｔ５との間に接続されており、インバータ
ＩＶ、の出力端子Ｔ、からゲートにＨまたはＬレベルの
信号を受けてオンまたはオフする。すなわち、トランジ
スタＰＴ１１１は、外部印加電圧Ｖｅｘが６Ｖよりも高
いトキケートにＨレベルの信号を受けてオフする一方、
外部印加電圧ＶｅＸが６Ｖよりも低いときゲートにＬレ
ベルの信号を受けてオンする。したがって、外部印加電
圧ＶｅＸか６ｖよりも高いとき、リファレンス電圧発生
回路１の出力端子Ｔ４はエージング電圧発生回路２の接
続点Ｔ、と電気的に分離される。このとき、既に述べた
ように内部電圧切替回路４の出力端子Ｔ Ｉ ＯかＬレ
ベルとなるから、エージング電圧発生回路２のｐチャネ
ル型トランジスタＰＴ、、ＰＴ、、かいずれもオンして
、接続点Ｔ、のレベルはエージング電圧Ｖａとなる。一
方、外部印加電圧Ｖｅｘが６Ｖよりも低いとき、リファ
レンス電圧発生回路１の出力端子Ｔ４はエージング電圧
発生回路２の接続点Ｔ、に導通される。このとき、出力
端子ＴＩｏがＨレベルとなってｐチャネル型トランジス
タＰＴ９．ＰＴ、。かいずれもオフするから、接続点Ｔ
、のレベルはリファレンス電圧Ｖｃとなる。 電源投入判定回路９は、外部電源５につながる電気抵抗
Ｒ１と、この電気抵抗Ｒ１とグランドとの間に直列接続
された３つのダイオードＤ ｓ、 Ｄ ＊、 Ｄ、。と
、電気抵抗Ｒ１とダイオードＤ８間の接続点Ｔ目に直列
に接続された２つのインバータＩＶ、、ｒＶ４とからな
っている。外部電ｔＡ５が投入されると、この接続点Ｔ
１．の電位は外部印加電圧ＶｅＸとともに立ち上がり、
３つのダイオードＤ、、Ｄ、、Ｄ１ｏの降下電圧１５〜
１．６Ｖに達した時点で略−定値となる。ここて、イン
バータＩＶ、は外部印加電圧ＶｅＸにより駆動され、外
部印加電圧ＶｅＸを基準とした接続点Ｔ１．との相対的
な電位差を入力として受ける。外部電源投入直後はイン
バータＩＶ３の入力はＨレベルであるが、外部印加電圧
Ｖｅｘの値が約３Ｖを越えた時点でＬレベルとなる。し
たがって、インバータＩＶ３の出力は外部電源投入直後
にＬレベル、一定期間経過後にＨレベルとなる。インバ
ータＩＶ、は、このインバータＩＶ。 の出力を反転させて、外部電源投入直後にＨレベル、一
定期間経過後にＬレベルとなる初期化信号を出力端子Ｔ
６に出力する。この初期化信号によって、既に述べたよ
うに、リファレンス電圧発生回路１のｎチャネル型トラ
ンジスタＮＴ３と外部印加電圧判定回路３のｎチャネル
型トランジスタとが外部電源投入後から一定期間オンさ
れる（その後はオフする）。ここで、本来、リファレン
ス電圧発生回路１では、外部電源没入直後の外部印加電
圧Ｖｅｘが低い（約３■まで）段階では、比較部１２か
動作しないため接続点Ｔ３は浮遊状態であり、このため
出力バノファ１３の出力も浮遊状態となっている。しか
しながら、上記初期化信号によってｎチャネル型トラン
ジスタＮＴ、を外部電源投入直後にオンさせることによ
って、上記接続点Ｔ、を直ちにＬレベルにできる。した
がって、出力バッファ１３のｐチャネル型トランジスタ
ＰＴ、がオン。 ｎチャネル型トランジスタＮＴ、がオフして、出力端子
Ｔ４のレベルは外部電源投入直後に外部印加電圧ＶｅＸ
に追随する。また、外部印加電圧発生回路３では、本来
、外部電源投入直後は分圧発生回路３１の各ｐチャネル
型トランジスタがオンしないため接続点Ｔ７は浮遊状態
であり、このため比較部３２の出力も浮遊状態となって
いる。しかしながら、上記初期化信号によってｎチャネ
ル型トランジスタＮＴ、を外部電源投入直後にオンさせ
ることによって、接続点Ｔ７を直ちにＬレベルにするこ
とかできる。したかって、比較部３２のｐチャネル型ト
ランジスタＰＴ、、かオンして外部電源投入直後に出力
端子Ｔ６がＨレベルになる。したかって、外部電源投入
直後に内部電圧切替回路４のｐチャネル型トランジスタ
ＰＴＩＩｌをオンさせることができ、直ちにリファレン
ス電圧発生回路１を選択することができる。 電圧降下回路１０は、従来と同様に、差動増幅器○Ｐ
１１と、外部電源５と内部回路Ｚとの間に接続されたｐ
チャネル型トランジスタＰＴ、、とからなっている。差
動増幅器ＯＰ１．は、エージング電圧発生回路２の接続
点Ｔ６に生じる基準電圧Ｖｒｅｆ（ＶｃまたはＶａ）を
反転（−）入力とする一方、トランジスタＰＴ、、、内
部回路Ｚ間の接続点Ｔ Ｉ＋に生じる内部電圧Ｖｉｎｔ
を非反転（＋）入力として、電位差（Ｖ ｉｎｔ −Ｖ
ｒｅｆ）が略ゼロとなるようにトランジスタＰＴ、、
のコンダクタンスを制御する。すなわち、この差動増幅
器ｏｐ、、とトランジスタＰＴ、。 でホルテージフオロアを構成している。 なお、第２図中に示した各ｐチャネル型トランジスタに
は、特に接続配線を示したもの（Ｐ Ｔ 、３とＰＴ、
４）を除き、基板バイアスとして外部印加電圧ＶｅＸが
印加される。また、各ｎチャネル型トランンスタのウェ
ル端子には基板バイアス電位−２〜−３ｖが印加される
。また、各インバータＩＶ３．・・・、ＩＶ、は外部印
加電圧Ｖｅｘて駆動される。 この半導体集積回路は全体として次のように動作する。 通常動作時（外部印加電圧Ｖｅｘ＝４〜６Ｖのとき）は
外部印加電圧判定回路３が出力端子Ｔ８にＨレベルの信
号を出力する。内部電圧切替回路４はこの信号に基づい
て出力端子Ｔ８、Ｔ ＩｆｆにそれぞれＬレベル、Ｈレ
ベルの信号を出力する。これにより、ｐチャネル型トラ
ンジスタＰＴ、＠がオン、ｐチャネル型トランジスタＰ
Ｔ、、ＰＴ、。がオフする。したかって、リファレンス
電圧発生回路１か選択され、出力端子Ｔ、に基ｒ＄電圧
Ｖｒｅｒとしてリファレンス電圧Ｖｃ＝４Ｖか出力され
る。そして、電圧降下回路１０によって、第３図に示す
ように、この基準電圧Ｖｒｅｆ＝Ｖｃに略等しい内部電
圧Ｖ ｉｎｔが発生され、内部回路Ｚに印加される。 一方、エージング時（外部印加電圧Ｖｅｘ＞６Ｖのとき
）は、第２図に示す外部印加電圧判定回路３が出力端子
Ｔ、にＬレベルの信号を出力する。 内部電圧切替回路４はこの信号に基づいて出力端子Ｔ、
、Ｔ、、にそれぞれＨレベル、Ｌレベルの信号を出力す
る。これにより、ｐチャネル型トランジスタＰＴ、、が
オフ、ｐチャネル型トランジスタＰＴ、、ＰＴ、。がオ
ンする。したがって、エージング電圧発生回路１が選択
され、出力端子Ｔ、に基準電圧Ｖ ｒｅｆとしてエージ
ング電圧Ｖ ａ＝ Ｖ ｅｘ−ΔＶ（ただしΔＶ＝２．
０〜２．４ Ｖ）が出力される。そして、第３図に示す
ように、この電圧降下回路１０によって、この基準電圧
Ｖｒｅｆ＝Ｖａに略等しい内部電圧Ｖｉｎｔが発生され
、内部回路２に印加される。 このように、この半導体集積回路は、通常動作時には内
部回路Ｚに一対して外部印加電圧Ｖｅｘを降下させた略
一定値Ｖｃの内部電圧Ｖｉｎｔを印加てき、エージング
時には内部回路Ｚに対して外部印加電圧Ｖｅｘの大きさ
に応じて高電圧Ｖａを印加することができる。 なお、上記電圧降下回路１０は、第５図に示した従来の
ものと同一構成としたｂくこれに限られるものではない
。例えば、第４図に示すように、高電流供給回路１１０
．低電流供給回路１２０．スタンバイ電流供給回路１３
０を設けて、この３つの回路１１０，１２０，１３０の
うちのいずれかが内部回路Ｚの消費電流レベルに応じて
動作するようにしても良い。この例では、消費電流が最
も少ないスタンバイ時はスタンバイ電流供給回路＋３０
が動作するようになっている。この半導体集積回路が選
択されたとき（チップ・イネーブル信号Ｃｒがアクティ
ブ）は低電流供給回路１２０が動作し、さらに非活性化
信号ＡＰＤか非アクティブのときは高電流供給回路１３
０が動作する。
以上より明らかなように、この発明の半導体集積回路は
、リファレンス電圧発生回路によって外部印加電圧を降
下させた略一定のリファレンス電圧を発生させるととも
にエージング電圧発生回１ｉによって、上記外部印加電
圧の大きさに応じたエージング電圧を発生させ、外部印
加電圧判定回路によって上記外部印加電圧か所定の基準
値を越えているか否かを判定して、この判定結果に基づ
いて内部電圧切替回路によって上記リファレンス電圧発
生回路、エージング電圧発生回路のうちの一方の出力を
選択しているので、電圧降下回路によって通常動作時に
は内部回路に対して外部印加電圧を降下させた略一定の
内部電圧を印加でき、エージング時には内部回路に対し
て外部印加電圧の大きさに応じた高電圧を印加すること
かできる。
、リファレンス電圧発生回路によって外部印加電圧を降
下させた略一定のリファレンス電圧を発生させるととも
にエージング電圧発生回１ｉによって、上記外部印加電
圧の大きさに応じたエージング電圧を発生させ、外部印
加電圧判定回路によって上記外部印加電圧か所定の基準
値を越えているか否かを判定して、この判定結果に基づ
いて内部電圧切替回路によって上記リファレンス電圧発
生回路、エージング電圧発生回路のうちの一方の出力を
選択しているので、電圧降下回路によって通常動作時に
は内部回路に対して外部印加電圧を降下させた略一定の
内部電圧を印加でき、エージング時には内部回路に対し
て外部印加電圧の大きさに応じた高電圧を印加すること
かできる。
第１図はこの発明の半導体集積回路の構成を例示するブ
ロック図、第２図はこの発明の一実施例の半導体集積回
路を示す回路図、第３図は外部印加電圧と内部電圧との
関係を示す図、第４図は上記半導体集積回路を構成する
電圧降下回路の変形例を示す図、第５図は従来の半導体
集積回路を示す図である。 １・・リファレンス電圧発生回路、 ２・・エージング電圧発生回路、 ３・・外部印加電工判定回路、 ４・・・内部電圧切替回路、 ５ 外部電源、９、−・
電′＃、没入判定回路、１０・電圧降下回路、１１・・
電位差発生部、 １．２．３２・比較部、１３・−出
力バッファ、 ３１ ・分圧発生部、１１０・・・高電
流供給回路、 １２０・低電流供給回路、 １３０・・・スタンバイ電流供給回路、Ｄ、、Ｄ、、Ｄ
、、−、Ｄｌｏ−ダイオード、１、、ｒ、・・・電流経
路、 ＩＶ、、・・・、ＩＶ、・・インバータ、ＮＴ、、・・
・、ＮＴ、・・ｎチャネル型トランンスタ、ＯＰ、１・
差動増幅器、 ＰＴ、、・・、ＰＴ、７・・ｐチャネル型トランジスタ
、Ｒ１・・電気抵抗、Ｔ１．・・・、Ｔ、、−・接続点
、Ｚ・内部回路。
ロック図、第２図はこの発明の一実施例の半導体集積回
路を示す回路図、第３図は外部印加電圧と内部電圧との
関係を示す図、第４図は上記半導体集積回路を構成する
電圧降下回路の変形例を示す図、第５図は従来の半導体
集積回路を示す図である。 １・・リファレンス電圧発生回路、 ２・・エージング電圧発生回路、 ３・・外部印加電工判定回路、 ４・・・内部電圧切替回路、 ５ 外部電源、９、−・
電′＃、没入判定回路、１０・電圧降下回路、１１・・
電位差発生部、 １．２．３２・比較部、１３・−出
力バッファ、 ３１ ・分圧発生部、１１０・・・高電
流供給回路、 １２０・低電流供給回路、 １３０・・・スタンバイ電流供給回路、Ｄ、、Ｄ、、Ｄ
、、−、Ｄｌｏ−ダイオード、１、、ｒ、・・・電流経
路、 ＩＶ、、・・・、ＩＶ、・・インバータ、ＮＴ、、・・
・、ＮＴ、・・ｎチャネル型トランンスタ、ＯＰ、１・
差動増幅器、 ＰＴ、、・・、ＰＴ、７・・ｐチャネル型トランジスタ
、Ｒ１・・電気抵抗、Ｔ１．・・・、Ｔ、、−・接続点
、Ｚ・内部回路。
Claims (1)
- （１）外部電源から受けた外部印加電圧を降下させて、
この降下した電圧を内部回路に印加する半導体集積回路
であって、 上記外部印加電圧を受けて、この外部印加電圧を降下さ
せて一定のリファレンス電圧を発生させるリファレンス
電圧発生回路と、 上記外部印加電圧を受けて、上記外部印加電圧の大きさ
に応じたエージング電圧を発生させるエージング電圧発
生回路と、 上記外部印加電圧を受けて、上記外部印加電圧の値が通
常状態とエージング状態との境界値を超えているか否か
を判定して、判定結果を表わす２値信号を出力する外部
印加電圧判定回路と、上記外部印加電圧判定回路からの
上記２値信号に基づいて、上記外部印加電圧が上記境界
値を超えていないとき上記リファレンス電圧発生回路の
出力を選択する一方、上記外部印加電圧が上記境界値を
超えているとき上記エージング電圧発生回路の出力を選
択する内部電圧切替回路と、 上記内部電圧切替回路によって選択された上記リファレ
ンス電圧発生回路またはエージング電圧発生回路が発生
する上記リファレンス電圧またはエージング電圧を基準
電圧として受けて、この基準電圧に等しくなるように上
記外部印加電圧を降下させる電圧降下回路とを備えたこ
とを特徴とする半導体集積回路。
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