KR20070045916A - 반도체 집적회로 및 리크 전류 저감 방법 - Google Patents

반도체 집적회로 및 리크 전류 저감 방법 Download PDF

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KR20070045916A
KR20070045916A KR1020060101150A KR20060101150A KR20070045916A KR 20070045916 A KR20070045916 A KR 20070045916A KR 1020060101150 A KR1020060101150 A KR 1020060101150A KR 20060101150 A KR20060101150 A KR 20060101150A KR 20070045916 A KR20070045916 A KR 20070045916A
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peripheral circuit
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KR1020060101150A
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마코토 히로타
히데카즈 키구치
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오끼 덴끼 고오교 가부시끼가이샤
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Abstract

본 발명은, 각각 부하 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 구비하는 SRAM 메모리 셀 어레이와, 구동 MOS 트랜지스터와 전송 MOS 트랜지스터와, 상기 부하 MOS 트랜지스터와 전기적으로 결합됨과 동시에, 적어도 동작시 및 대기시에 있어서, 상기 부하 MOS 트랜지스터에 기판 전위를 공급하는 기판 바이어스 생성회로와, 상기 구동 MOS 트랜지스터와 전기적으로 결합됨과 동시에, 상기 대기시에 있어서 소스 전위를 구동 MOS 트랜지스터에 공급하는 소스 바이어스 발생 회로를 구비하는 반도체 집적회로장치를 제공한다. 이에 따라, 동작시 및 대기시의 양쪽에 있어서의 SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는 것이 가능하다.
리크 전류, SRAM 메모리 셀, MOS 트랜지스터.

Description

반도체 집적회로 및 리크 전류 저감 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND LEAK CURRENT REDUCING MEHTHOD}
도 1은 본 발명의 제1의 실시 형태에 따른 반도체 집적회로의 구성을 나타내는 블럭도,
도 2는 도 1에 나타내는 메모리 셀의 회로 구성을 나타내는 등가회로도,
도 3은 도 1에 나타내는 기판 바이어스 발생 회로의 구성을 나타내는 블럭도,
도 4는 도 1에 나타내는 소스 바이어스 발생 회로를 구성하는 레귤레이터 회로의 구성을 나타내는 회로도,
도 5는 도 4에 나타내는 기준 전압 회로를 구성하는 밴드갭 기준 전압 회로의 구성을 나타내는 등가회로도,
도 6은 도 1에 나타내는 대기 제어회로의 구성을 나타내는 등가회로도,
도 7은 도 1에 나타내는 반도체 집적회로의 동작을 나타내는 전압파형도,
도 8은 도 2에 나타내는 메모리 셀의 기록 동작시에 있어서의 리크 전류와 온 전류를 도시한 도면,
도 9는 도 2에 나타내는 메모리 셀의 판독 동작시에 있어서의 리크 전류와 온 전류를 도시한 도면,
도 10은 도 2에 나타내는 메모리 셀의 동작시이며, 기록 및 판독 모두를 행하지 않을 때의 리크 전류를 도시한 도면,
도 11은 도 2에 나타내는 메모리 셀의 대기시에 있어서의 리크 전류를 도시한 도면,
도 12는 본 발명의 제2의 실시 형태에 따른 기준 전압 회로를 구성하는 포지티브의 온도계수를 가지는 기준 전압 회로의 구성을 나타내는 등가회로도,
도 13은 본 발명의 제3의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 14는 본 발명의 제4의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 15는 본 발명의 제5의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 16은 본 발명의 제6의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 17은 본 발명의 제7의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 18은 도 17에 나타내는 제1의 레벨 시프터 회로의 회로 구성을 나타내는 등가회로도,
도 19는 본 발명의 제8의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 20은 본 발명의 제9의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 21은 본 발명의 제10의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 22는 본 발명의 제11의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 23은 본 발명의 제12의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도,
도 24는 본 발명의 제13의 실시 형태에 따른 기판 바이어스 발생 회로의 구성을 나타내는 등가회로도다.
본 발명은, 반도체 집적회로 및 리크 전류 저감 방법에 관한 것으로서, 특히 SRAM 메모리 회로를 포함하는 시스템 LSI에 있어서, SRAM 메모리 회로가 소비하는 리크 전류를 저감하는데도 유효한 회로 구성을 가지는 반도체 집적회로 및 리크 전류 저감 방법에 관한 것이다.
본 출원은 2005년 10월 28일 출원되어, 그 주제가 본 명세서에 참조로 통합 된 일본국 출원 번호 314287/2005의 대응 출원이다.
최근, 휴대 기기의 보급에 따라, 종래보다 반도체 집적회로장치의 저소비 전력화가 요구되고 있다. 특히, 다양한 기능 블록을 하나의 칩 내에 결합한 시스템 LSI에서는, 로직 시스템으로서 동일한 프로세스로 실현되는 SRAM은, 시스템 LSI의 성능에 영향을 주는 중요한 기능 블록이 되고 있다. 그런데, 프로세스의 미세화와 함께, 시스템 LSI에 탑재되는 SRAM의 고집적화, 대용량화가 진행하고 있다. 시스템 LSI의 저소비전력화를 달성하기 위해서, SRAM의 저소비 전력화가 중요하다.
한편, 프로세스의 미세화에 따라, 전원 전압의 저하가 진행하고 있다. 전원 전압이 저하하면, MOS 트랜지스터의 동작 속도가 늦어지게 된다. 그 대책으로서, MOS 트랜지스터의 문턱 전압을 하강시키는 방법이 있다. 하지만, 문턱 전압을 하강시키면, MOS 트랜지스터가 오프일 때의 리크 전류가 증가하는 문제가 있다. SRAM은, 데이터의 유지를 행하는 메모리 셀 어레이부와 외부회로와 그 데이터의 교환을 행하는 주변회로로 구성되어, 동작 상태와 대기 상태의 2가지 동작 상태를 갖는다. 기록 및 판독 동작을 행하지 않고, 각 메모리 셀의 데이터가 유지되는 대기 상태에서는, 주변회로와 메모리 셀을 통해서 리크 전류가 통과하는 반면, 기록 및 판독 동작이 이루어지는 동작 상태에서는, 리크 전류만 아니라, SRAM 내의 각 노드의 부하용량을 충방전할 때에 발생하는 충방전 전류, SRAM을 구성하는 각 MOS 트랜지스터의 스위칭시에 발생하는 관통 전류가 흐른다. 지금까지, SRAM에 있어서의 소비 전류의 비율은, 동작시에 있어서의 충방전 전류가 주로 사용되었다. 하지만, 금후, 미세화가 진행함에 따라, 전원 전압이 더 저하되고, 문턱 전압도 저하한다. 이에 따른 리크 전류의 급격한 증가는, 대기시뿐 아니라 동작시도 포함해서 SRAM의 소비 전류를 대폭 증가시키는 문제를 발생시킨다.
논리회로를 저소비 전력화하기 위한 종래의 방법으로서, 특허문헌1(일본국 공개특허공보 특개평6(1994)-53496호)에는, 기판 바이어스 회로를 탑재하고, 대기시에, 기판 바이어스 발생 회로에 의해 각 MOS 트랜지스터의 기판 전위를 제어해서, 문턱 전압을 동작시보다도 높게 함으로써 대기시의 리크 전류를 저감하는 방법이 개시되어 있다.
또한, SRAM회로를 저소비 전력화하는 방법으로서는, 특허문헌2(일본국 공개특허공보 특개2004-206745호)에서는, 대기시에, SRAM 메모리 셀의 각 구동 NMOS 트랜지스터의 소스 전위를 스위치에 의해, 접지 전원으로부터 차단한 후, 다이오드와 저항으로 이루어지는 소스 전위제어회로에 의해, 소스 전위를 접지 전원과 전원 전압의 중간 전압으로 설정함으로써, 대기시의 각 메모리 셀의 리크 전류를 저감하는 방법이 개시되어 있다.
하지만, 상기의 종래 구성에서는, 대기시만 MOS 트랜지스터의 문턱 전압을 크게 해서, 리크 전류를 저감하는 방식이다. 따라서, 동작시의 리크 전류를 저감할 수 없다는 문제가 있다. 기판 전위를 제어하는 방식의 경우, 통상 MOS 반도체 집적회로는, CMOS 인버터와 같이 PMOS 트랜지스터 및 NMOS 트랜지스터의 드레인끼리를 접속한 종형 적층 구성을 취한다. 그러므로, NMOS 트랜지스터 및 PMOS 트랜지스터의 양쪽에 기판 전위를 인가해서, 양쪽의 문턱 전압을 제어하지 않으면, 리크 전류의 큰 저감을 바랄 수 없다.
전형적인 SRAM 메모리 셀은 6개의 MOS 트랜지스터로 구성된다. 구체적으로는, SRAM 메모리 셀은 2개의 부하 PMOS 트랜지스터, 2개의 구동 NMOS 트랜지스터, 2개의 전송 NMOS 트랜지스터로 구성된다. NMOS 트랜지스터가 과반수를 차지하므로, 메모리 셀의 총 리크 전류에서 추정되는 NMOS 트랜지스터에 의한 리크 전류 성분이 크게 된다. 그 때문에, 기판 바이어스 제어방식을 사용할 경우, SRAM 메모리 셀의 리크 전류의 저감을 위해, 각 NMOS 트랜지스터의 소스 전위 Vsn을 접지 전원에 고정해서, 기판 전위 Vbb를 제어할 필요가 있다. 하지만, P형 기판의 반도체에 있어서, 특정한 NMOS 트랜지스터의 기판 전위 Vbb에 소스 전위와 다른 전위를 공급하기 위해서는, 트리플 웰 구조의 프로세스가 필요하다. 일반적으로 사용되는 싱글 웰 구조나 트윈 웰 구조와 비교해서, 프로세스 비용이 증가한다. 각 PMOS 트랜지스터의 기판 전위 Vpp에 대해서는, 각 PMOS 트랜지스터의 기판은 보통 NWELL에 접속되어, 소스 전위가 접속되는 P형 반도체 기판과 분리할 수 있기 때문에, 트리플 웰 구조의 프로세스를 사용할 필요가 없다.
한편, 각 구동 NMOS 트랜지스터의 소스 전위 Vsn을 제어하는 방식의 경우에는, NMOS 트랜지스터의 기판 전위 Vbb을 접지 전원으로 설정하고, 소스 전위 Vsn을 접지 전원보다도 높게 설정해서 대기한다. 따라서, 기판 바이어스 효과에 의한 각 구동 NMOS 트랜지스터와 전송 NMOS 트랜지스터의 리크 전류의 저감만 아니라, 각 전송 NMOS 트랜지스터의 게이트 소스간 전압의 역바이어스 효과와, 각 전송 NMOS 트랜지스터와 각 구동 NMOS 트랜지스터 및 각 부하 PMOS 트랜지스터의 드레인 소스간 전압의 전압감소 효과에 의한, 리크 전류의 저감이 예상된다. 하지만, 각 구동 NMOS 트랜지스터 및 전송 NMOS 트랜지스터의 리크 저감에 비해서, 부하 PMOS 트랜지스터를 흐르는 리크 전류는 저감 효과가 작다. 따라서, 메모리 셀 전체에서 큰 리크 전류의 저감을 예상할 수 없는 문제가 발생한다. 이 대책으로서, 부하 PMOS 트랜지스터를 미리, 높은 문턱 전압을 갖는 각 트랜지스터로 조립하는 방법이 개시되어 있지만, 내부 로직 회로용의 복수의 문턱 전압을 가지는 Multi-Vt 프로세스를 채용할 필요가 있고, 따라서 프로세스 비용이 높게 된다.
또한, 각 구동 NMOS 트랜지스터의 소스 전위를 바이어스하는 방법으로서, MOS 저항과 MOS 다이오드를 병렬 접속한 것이 개시되어 있다. 그런데, 소스 바이어스의 전압 값이 MOS 트랜지스터의 문턱 전압으로 제한되므로, 소스 바이어스 전압 값은, 프로세스 변동, 전원 전압, 온도에 의한 영향을 받기 쉽고, 리크 전류의 저감 효과에 영향을 주기 쉽게 된다. 특히, 미세화가 진행하면 문턱 전압의 프로세스 변동이 커지는 경향에 있기 때문에, 소스 바이어스 전압 값은 더 리크 저감 효과에 영향을 준다. 또한, 소스 바이어스 전압 값이 MOS 트랜지스터의 문턱 전압과 MOS 트랜지스터의 저항과의 밸런스에 따라 결정되므로, 그 값은 대기시의 SRAM 메모리 셀을 흐르는 리크 전류에 따르게 되고, 소스 바이어스 전압 값을 임의 값으로 설정하는 것이 어렵게 된다.
또한, 메모리 셀은 대기시에 데이터를 유지하기 위해서 필요한 최저 동작 전압을 갖는다. 이 최저 동작 전압보다 높고, SRAM의 전원의 최대 전원 전압보다 낮은 동작 전압 범위에서 SRAM이 동작하지만, 미세화에 의해 전원 전압의 저전압화가 진행됨에 따라 이 동작 전압 범위는 좁아진다. 따라서, 안정한 데이터의 유지를 보장하기 위해서는, 프로세스 변동에 의한 영향을 받기 어렵게, 정밀도가 높은 바이어스 전위를 발생하는 것이 중요하다.
본 발명의 목적은, 전술한 문제가 없는 반도체 집적회로 및 리크 전류 저감 방법을 제공하는 것이다.
본 발명의 제1측면에 따르면, 상기 목적을 달성하기 위해서, 각각 부하 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 구비하는 SRAM 메모리 셀 어레이와, 구동 MOS 트랜지스터와 전송 MOS 트랜지스터와, 상기 부하 MOS 트랜지스터와 전기적으로 결합됨과 동시에, 적어도 동작시 및 대기시에 있어서, 상기 부하 MOS 트랜지스터의 문턱 전압의 절대값이 증대하도록 상기 부하 MOS 트랜지스터에 기판 전위를 공급하는 기판 바이어스 발생 회로를 적어도 포함하는 것을 특징으로 하는 반도체 집적회로장치를 제공한다.
본 발명의 제2측면에 따르면, 상기 목적을 달성하기 위해서, SRAM 메모리 셀에서의 리크 전류 저감 방법으로서, SRAM 메모리 셀에 포함되는 부하 MOS 트랜지스터의 문턱 전압의 절대값을 증대시키는 제1의 기판 전위를 발생하는 공정과, 적어도 동작시 및 대기시에 있어서, 상기 부하 MOS 트랜지스터에 상기 제1의 기판 전위를 공급하는 공정을 포함하는 것을 특징으로 하는 전류 저감 방법을 제공한다.
본 발명에 의하면, 동작시 및 대기시의 양쪽에 있어서, 기판 바이어스 발생 회로에 의해, SRAM 메모리 셀의 기판 전위를 항상 인가한다. 이에 따라, 동작시 및 대기시의 양쪽에 있어서의 SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감할 수 있다.
(발명을 실시하기 위한 최선의 형태)
제1실시 형태
본 발명의 제1의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 1은 본 발명의 제1의 실시 형태에 따른 반도체 집적회로의 구성을 나타내는 블럭도다. 도 2는 도 1에 나타내는 메모리 셀의 회로 구성을 나타내는 등가회로도다. 도 3은 도 1에 나타내는 기판 바이어스 발생 회로의 구성을 나타내는 블럭도다. 도 4는 도 1에 나타내는 소스 바이어스 발생 회로를 구성하는 레귤레이터 회로의 구성을 나타내는 회로도다. 도 5는 도 4에 나타내는 기준 전압 회로를 구성하는 밴드갭 기준 전압 회로의 구성을 나타내는 등가회로도다. 도 6은 도 1에 나타내는 대기 제어회로의 구성을 나타내는 등가회로도다. 도 7은 도 1에 나타내는 반도체 집적회로의 동작을 나타내는 전압파형도다. 도 8은 도 2에 나타내는 메모리 셀의 기록 동작시에 있어서의 리크 전류와 온 전류를 도시한 도면이다. 도 9는 도 2에 나타내는 메모리 셀의 판독 동작시에 있어서의 리크 전류와 온 전류를 도시한 도면이다. 도 10은 도 2에 나타내는 메모리 셀의 동작시이며, 기록 및 판독 모두를 행하지 않을 때 의 리크 전류를 도시한 도면이다. 도 11은 도 2에 나타내는 메모리 셀의 대기시에 있어서의 리크 전류를 도시한 도면이다.
(회로 구성)
도 1에 나타낸 바와 같이 본 발명의 제1의 실시 형태에 따른 반도체 집적회로는, SRAM(1000)과, 기판 바이어스 발생 회로(300)와, 소스 바이어스 발생 회로(400)와, 대기 제어회로(500)를 포함한다. 상기 SRAM(1000)은 메모리 셀 어레이(100)와 주변회로(200)를 더 포함한다. 메모리 셀 어레이(100)는 복수의 워드 라인 WL과, 복수의 비트 라인 쌍 BL, /BL과, 복수의 SRAM 셀의 2차원 매트릭스 어레이로 구성할 수 있다. 각 SRAM 셀은 상기 복수의 워드 라인 WL 및 상기 복수의 비트 라인 쌍, 즉 비반전 비트 라인 BL과 반전 비트 라인 /BL에 전기적으로 접속된다.
각 SRAM 셀은, 도 2에 나타낸 바와 같이 6개의 MOS 트랜지스터로 구성할 수 있다. 구체적으로는, 각 SRAM 셀은 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2와, 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2와, 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4와, 제1의 소스 전위 공급선 Vsp과, 제2의 소스 전위 공급선 Vsn을 포함한다.
제1의 부하 PMOS 트랜지스터 mp1과 제1의 구동 NMOS 트랜지스터 mn1이, 제1의 소스 바이어스 전위 공급선 Vsp와 제2의 소스 바이어스 전위 공급선 Vsn의 사이에 직렬로 접속된다. 제2의 부하 PMOS 트랜지스터 mp2과 제2의 구동 NMOS 트랜지스터 mn2가 상기 제1의 소스 바이어스 전위 공급선 Vsp와 상기 제2의 소스 바이어 스 전위 공급선 Vsn과의 사이에 직렬로 접속된다.
제1의 부하 PMOS 트랜지스터 mp1의 소스는, 제1의 소스 바이어스 전위 공급선 Vsp에 접속된다. 제1의 부하 PMOS 트랜지스터 mp1의 드레인은, 제1의 구동 NMOS 트랜지스터 mn1의 드레인에 접속되는 동시에, 제1의 전송 NMOS 트랜지스터 mn3의 드레인에 접속된다. 또한, 제2의 부하 PMOS 트랜지스터 mp2의 게이트와 제2의 구동 NMOS 트랜지스터 mn2의 게이트에 접속된다. 제1의 구동 NMOS 트랜지스터 mn1의 소스는, 제2의 소스 바이어스 전위 공급선 Vsn에 접속된다.
제2의 부하 PMOS 트랜지스터 mp2의 소스는, 제1의 소스 바이어스 전위 공급선 Vsp에 접속된다. 제2의 부하 PMOS 트랜지스터 mp2의 드레인은, 제2의 구동 NMOS 트랜지스터 mn2의 드레인에 접속되는 동시에, 제2의 전송 NMOS 트랜지스터 mn4의 드레인에 접속된다. 또한, 제1의 부하 PMOS 트랜지스터 mp1의 게이트와 제1의 구동 NMOS 트랜지스터 mn1의 게이트에 접속된다. 제2의 구동 NMOS 트랜지스터 mn2의 소스는, 제2의 소스 바이어스 전위 공급선 Vsn에 접속된다.
제1의 전송 NMOS 트랜지스터 mn3의 드레인은, 제1의 부하 PMOS 트랜지스터 mp1의 드레인과, 제1의 구동 NMOS 트랜지스터 mn1의 드레인과, 제2의 부하 PMOS 트랜지스터 mp2의 게이트와, 제2의 구동 NMOS 트랜지스터 mn2의 게이트에 접속된다. 제1의 전송 NMOS 트랜지스터 mn3의 소스는, 비반전 비트 라인 BL에 접속된다. 제1의 전송 NMOS 트랜지스터 mn3의 게이트는, 그 대응하는 워드 라인 WL에 접속된다.
제2의 전송 NMOS 트랜지스터 mn4의 드레인은, 제2의 부하 PMOS 트랜지스터 mp2의 드레인과, 제2의 구동 NMOS 트랜지스터 mn2의 드레인과, 제1의 부하 PMOS 트 랜지스터 mp1의 게이트와, 제1의 구동 NMOS 트랜지스터 mn1의 게이트에 접속된다. 제2의 전송 NMOS 트랜지스터 mn4의 소스는, 그 대응하는 반전 비트 라인 /BL에 접속된다. 제2의 전송 NMOS 트랜지스터 mn4의 게이트는, 워드 라인 WL에 접속된다.
제1의 기판 바이어스 전위 공급선 Vpp은, 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2의 기판에 접속된다. 제2의 기판 바이어스 전위 공급선 Vbb는, 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2의 기판 및 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4의 기판에 접속된다. 바꾸어 말하면, 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2의 기판에는, 제1의 기판 바이어스 전위 Vpp가 공급된다. 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2의 기판 및 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4의 기판에는 제2의 기판 바이어스 전위 Vbb가 공급된다.
도 1을 다시 참조하면, 기판 바이어스 발생 회로(300)는, 제1의 기판 바이어스 전위 공급선 Vpp를 거쳐서 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2의 기판에 접속된다. 소스 바이어스 발생 회로(400)는, 제2의 소스 바이어스 전위 공급선 Vsn을 거쳐서 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2에 접속된다.
즉, 기판 바이어스 발생 회로(300)는, 메모리 셀 어레이(100)에 접속되어, 제1기판 바이어스 전위 Vpp를 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2에 공급한다. 소스 바이어스 발생 회로(400)는, 메모리 셀 어레이(100)에 접속되어, 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mp2에 제2의 소스 바이어스 전위 Vsn을 공급한다. 대기 제어회로(500)는, 소스 바이어스 발생 회로(400)에 접속되어, 대기 신호 stby에 근거한 대기 신호 stby1을 소스 바이어스 발생 회로(400)에 공급한다. 대기 신호 stby1는, SRAM(1000)의 동작 상태 및 대기 상태를 전환하기 위한 신호다. 주변회로(200)는, 전원 VDD 및 접지 전원 VSS에 접속되지만, 기판 바이어스 발생 회로(300) 및 소스 바이어스 발생 회로(400)에는 접속되지 않는다.
SRAM(1000)이 동작 상태에 있을 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby1이 대기 제어회로(500)로부터 소스 바이어스 발생 회로(400)에 공급되어, 소스 바이어스 발생 회로(400)가 대기 상태가 되고, 접지 전원 VSS를 제2의 소스 바이어스 전위 공급선 Vsn에 공급한다. 다시 말해, 제2의 소스 바이어스 전위 공급선 Vsn은, 접지 전원 VSS에 저임피던스로 접속된다.
SRAM(1000)이 대기 상태에 있을 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby1이 대기 제어회로(500)로부터 소스 바이어스 발생 회로(400)에 공급되어, 소스 바이어스 발생 회로(400)가 동작 상태가 되고, 접지 전원 VSS보다도 높은 일정 전위를 제2의 소스 바이어스 전위 공급선 Vsn에 공급한다. 다시 말해, 제2의 소스 바이어스 전위 공급선 Vsn은, 접지 전원 VSS보다도 높은 일정 전위로 유지된다. 이 일정 전위는, SRAM 메모리 셀이 데이터를 유지하기 위해서 필요한 최저 동작 전압을 보장하고, 또한 가능한 대기시의 리크 전류를 저감할 수 있는 값으로 설정된다.
기판 바이어스 발생 회로(300)는, SRAM(1000)의 대기 상태 및 동작 상태에 관계없이, 전원 VDD가 발생한 후, 항상 전원 VDD보다도 높은 제1의 기판 바이어스 전위 Vpp를 발생하고, 발생한 제1의 기판 바이어스 전위 Vpp를 메모리 셀 어레이(100)의 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2의 기판에 공급한다. 이에 따라, 각 메모리 셀의 PMOS 트랜지스터를 구성하는 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2의 기판은, 전원 VDD보다 높은 일정 전위 Vpp로 유지된다. 이 일정 전위의 Vpp는, 기판 바이어스 발생 회로(400)의 소비 전류를 가능한 억제하고, 가능한 리크 전류를 저감할 수 있도록 하는 값으로 설정한다. 구체적으로는, 시뮬레이션 혹은 실제의 실리콘에서 평가한 결과로, 최적인 Vpp값을 구한다.
도 1에 나타내는 기판 바이어스 발생 회로(300)의 구체적인 회로 구성을, 도 3을 참조해서 설명한다. 기판 바이어스 발생 회로(300)는, 차지 펌프 회로(310), 링 오실레이터(320), 센서 회로(330)로 구성할 수 있다. 본 발명은, 이것에 한정할 필요는 없다. 차지 펌프 회로(310)의 입력은, 링 오실레이터(320)의 출력과, 센서 회로(330)의 출력에 전기적으로 접속된다. 차지 펌프 회로(310)는, 링 오실레이터(320)로부터의 출력 신호와 센서 회로(330)로부터의 출력 신호에 근거해서, 제1의 기판 바이어스 전위 Vpp를 출력한다. 링 오실레이터(320)로부터의 출력 신호는, 전원 VDD의 상승 에지에 기인해서, 차지 펌프 회로(310)에 입력된다. 차지 펌프 회로(310)는, 차지 펌프 동작에 의해, 전원 VDD보다 큰 제1의 기판 바이어스 전위 Vpp를 발생한다. 센서 회로(330)의 입력은, 차지 펌프 회로(310)의 출력에 전기적으로 접속된다. 센서 회로(330)는 차지 펌프 회로(310)로부터 출력되는 제1의 기판 바이어스 전위 Vpp를 미리 설정한 값 또는 범위 내에 유지하도록 동작한다. 구체적으로는, 제1의 기판 바이어스 전위 Vpp가 미리 설정한 값 또는 범위의 상한 값을 초과한 것을 센서 회로(330)가 검출하면, 차지 펌프 회로(310)의 동작과 링 오실레이터(320)의 동작을 정지시킨다. 정지 후, 기판 바이어스 발생 회 로(300)에 전기적으로 접속된 메모리 셀 중의 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2의 기판을 흐르는 기판 리크 전류에 의해, 제1의 기판 바이어스 전위 Vpp가 서서히 떨어진다. 그리고, 제1의 기판 바이어스 전위 Vpp가 미리 설정한 값 또는 범위 내가 된 것을 상기 센서 회로(330)가 검출하면, 상기 센서 회로(330)는, 차지 펌프 회로(310)의 동작과 링 오실레이터(320)의 동작을 개시시킨다. 이 결과, 센서 회로(330)의 입력은, 차지 펌프 회로(310)의 출력에 전기적으로 접속되어, 차지 펌프 회로(310)로부터 출력되는 제1의 기판 바이어스 전위 Vpp를 미리 설정한 값 또는 범위 내로 유지한다.
도 1 중에 나타낸 소스 바이어스 발생 회로(400)의 회로 구성에 대해서 도 4를 참조해서 설명한다. 소스 바이어스 발생 회로(400)는, 적합하게는 레귤레이터 회로에 의해 구성하는 것이 가능하지만, 본 발명은 이에 한정하는 것은 아니다. 구체적으로는, 레귤레이터 회로로 이루어지는 소스 바이어스 발생 회로(400)는, 도 4에 나타낸 바와 같이 정전류 회로(410)와 기준 전압 회로(420)와, 증폭회로(430)와, NMOS 트랜지스터 mn5를 포함한다. NMOS 트랜지스터 mn5의 게이트는, 증폭회로(430)의 출력에 전기적으로 접속된다. NMOS 트랜지스터 mn5의 소스는, 접지 전원 VSS에 접속된다. NMOS 트랜지스터 mn5의 드레인은, 소스 바이어스 발생 회로(400)의 출력인 제2의 소스 바이어스 전위 Vsn에 접속된다. 정전류 회로(410)는, 도 1 중에 나타낸 대기 제어회로(500)에 전기적으로 접속되는 동시에, 도 4에 나타내는 제2의 소스 바이어스 전위 Vsn에 접속된다. 정전류 회로(410)는, 대기 제어회로(500)로부터의 대기 신호 stby1을 따라서, 동작 상태 또는 대기 상태를 취 한다. 구체적으로는, 정전류 회로(410)가 SRAM(1000)의 대기 상태를 나타내는 대기 신호 stby1을 받으면, 정전류 회로(410)는 동작 상태가 되어, 정전류 회로(410)에 의해, 정전류 I0이 출력되고, 기준 전압 회로(420), 증폭회로(430), NMOS 트랜지스터 mn5에 바이어스전류로서 공급된다. 기준 전압 회로(420)로부터 출력된 기준 전압 Vref는, 증폭회로(430)의 1입력 단자에 입력된다. 한편, +입력 단자에는, 소스 바이어스 발생 회로(400)의 출력으로서 제2의 소스 바이어스 전위 Vsn이 입력된다.
제2의 소스 바이어스 전위 공급선 Vsn에 흘러들어 오는 전류가 증가하고, 기준 전압 Vref에 비해서 제2의 소스 바이어스 전위 Vsn이 증가할 경우, 증폭회로(430)에 의해, 증폭회로(430)의 출력 Vout가 상승하고, NMOS 트랜지스터 mn5의 출력 저항이 감소하므로, 제2의 소스 바이어스 전위 Vsn이 상승된다. 이는 제2의 소스 바이어스 전위 Vsn이 감소할 경우도 마찬가지다. 이 피드백 동작에 의해, 제2의 소스 바이어스 전위 Vsn은, 기준 전압 Vref와 같은 전위로 유지된다. 또한, SRAM(1000)이 동작 상태일 때는, 소스 바이어스 발생 회로(400)는 대기 상태가 되므로, 정전류 회로(410)로부터 출력되는 바이어스 전류가 거의 제로가 된다. 따라서, 소스 바이어스 발생 회로(400)의 소비 전류는 대단히 작은 리크 전류만이 된다. 또한, 소스 바이어스 발생 회로(400)의 최종 단을 구성하는 NMOS 트랜지스터 mn5의 게이트 전위가 전원 VDD 레벨이 되어, 상기 NMOS 트랜지스터 mn5가 온 함으로써, 제2의 소스 바이어스 전위 Vsn의 레벨이 접지 전원 레벨로 유지된다. 상기 NMOS 트랜지스터 mn5의 게이트 폭을 가능한 크게 설정함으로써 제2의 소스 바이어스 전위 Vsn을 가능한 저임피던스로 접지 전원에 접속할 수 있으므로, SRAM(1000)의 동작 특성에 영향을 주지 않는다.
소스 바이어스 발생 회로(400)를 구성하는 레귤레이터 회로 내의 정전류 회로(410) 및 기준 전압 회로(420)는, 공지의 밴드갭 기준 전압 회로를 사용해서 실현하는 것이 가능하다. 밴드갭 기준 전압 회로를 사용했을 경우, 정전류 회로(410) 및 기준 전압 회로(420)는, 프로세스와 전원 전압 및 온도에 의한 변동을 덜 받는 안정한 출력 특성을 얻을 수 있다. 따라서, 소스 바이어스 발생 회로(400)는, 프로세스와 전원 전압 및 온도에 의한 영향을 받기 어려운 제2의 소스 바이어스 전위 Vsn을 발생할 수 있다.
밴드갭 기준 전압 회로의 구성에 대해서 도 5를 참조해서 이하 설명한다. 밴드갭 기준 전압 회로는, PMOS 트랜지스터 mp3, mp4, mp5, NMOS 트랜지스터 mn6, mn7, PNP 바이폴라 트랜지스터 Q1, Q2, Q3, 저항소자 R1, R2로 구성하는 것이 가능하다. PMOS 트랜지스터 mp3, mp4, mp5의 소스는, 그 대응하는 전원 VDD에 접속한다. PMOS 트랜지스터 mp3, mp4, mp5의 게이트는, PMOS 트랜지스터 mp4의 드레인에 접속한다. PMOS 트랜지스터 mp3의 드레인은, NMOS 트랜지스터 mn6의 드레인과 게이트에 접속한다. PMOS 트랜지스터 mp4의 드레인은, NMOS 트랜지스터 mn7의 드레인에 접속한다. PMOS 트랜지스터 mp5의 드레인은, 밴드갭 기준 전압 회로의 출력인 기준 전압 Vref에 접속되는 동시에, 저항소자 R2를 거쳐서 PNP 바이폴라 트랜지스터 Q3의 에미터에 접속된다. NMOS 트랜지스터 mn6의 게이트는, NMOS 트랜지스터 mn7의 게이트에 접속된다. NMOS 트랜지스터 mn6의 소스는, PNP 바이폴라 트랜지스터 Q1의 에미터에 접속된다. NMOS 트랜지스터 mn7의 소스는, 저항소자 R1을 거쳐서 PNP 바이폴라 트랜지스터 Q2의 에미터에 접속된다. PNP 바이폴라 트랜지스터 Q1의 베이스와 콜렉터는 서로 접속되는 동시에, 접지 전원 VSS에 접속된다. PNP 바이폴라 트랜지스터 Q2의 베이스와 콜렉터는 서로 접속되는 동시에, 접지 전원 VSS에 접속된다. PNP 바이폴라 트랜지스터 Q3의 베이스와 콜렉터는 서로 접속되는 동시에, 접지 전원 VSS에 접속된다.
저항소자 R1 및 저항소자 R2의 값을 적당히 조정함으로써 온도에 의존하지 않는 기준 전압 Vref를 생성할 수 있다.
도 1에 나타내는 대기 제어회로(500)의 회로 구성에 대해서 도 6을 참조해서 설명한다. 대기 제어회로(500)는, 인버터 INV1, INV2, INV3의 다단 접속으로 구성하는 것이 가능하다. 대기 제어회로(500)는, 도면에 나타나 있지 않은 내부논리회로로부터 출력된 SRAM(1000)의 동작 상태 및 대기 상태의 전환용의 대기 신호 stby를 반전 또는 비반전 논리의 신호로서의 대기 신호 stby1을 발생하고, 소스 바이어스 발생 회로(400)에 공급한다.
도 1의 SRAM(1000)의 동작 상태 및 대기 상태에 있어서의 각 노드의 파형을 도 7에 나타낸다. 도 7에는 각 전압조건의 예로서, 전원 전압 VDD=1.2V, 제1의 기판 바이어스 전위 Vpp=1.7V, 제2의 소스 바이어스 전위 Vsn=0.4V로 상정한다. 전술한 바와 같이, 전원 전압 VDD의 상승 에지에 기인해서, 각 메모리 셀의 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2의 제1의 기판 바이어스 전위 Vpp는, 전원 전 압 VDD보다 높은 전압 1.7V까지 증가한다. SRAM(1000)의 동작 상태 및 대기 상태의 사이에서, 제1의 기판 바이어스 전위 Vpp은 1.7V로 유지된다. 또한, 각 메모리 셀의 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2의 제2의 소스 바이어스 전위 Vsn은, SRAM(1000)의 동작 상태의 동안, 접지 전원 0V로 유지된다. SRAM(1000)이 동작 상태로부터 대기 상태에 이동하면, 접지 전원 0V로부터, 상기 접지 전원보다 높은 0.4V로 증가하고, 대기 상태 동안, 0.4V로 유지된다.
(회로 동작)
다음에 리크 전류 저감 효과에 관하여 설명한다. 도 8 내지 도 11에, 메모리 셀의 동작 및 대기시에 있어서의 각 노드의 전위 상태를 나타낸다. 동작시의 메모리 셀의 전위 상태는, 기록 동작시, 판독 동작시, 기록/판독 동작 없음의 3가지 상태로 분리되므로, 각각의 전위 상태를 나타낸다. 도면에 있어서, 백색 화살표는 트랜지스터의 리크 전류가 흐르는 경로를 의미하고, 검은 화살표는 트랜지스터의 온 전류가 흐르는 경로를 의미한다.
도 8 내지 도 10의 각 동작시에 있어서는, 동작 상태에 따라서, 제1 및 제2의 부하 PMOS트랜지스터 mp1, mp2, 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2, 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4에 리크 전류가 흐를 수 있는 경로가 존재한다. 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2, 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2에는, SRAM(1000)의 3가지 동작 상태, 다시 말해 기록 동작, 판독 동작, 기록도 판독도 행하지 않는 동작 모두에 있어서, 리크 전류가 흐르고 있다. 그러나, 3가지 동작 상태에 있어서, 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4의 제1의 기판 바이어스 전위 Vpp를 약 1.7V로 바이어스 하고, 소스 전위는 전원 전압 VDD=1.2V에 고정되어 있으므로, 기판-소스간이 0.5V에서 역방향 바이어스된다. 따라서, 기판 바이어스 효과에 의해, 동작시의 3가지 상태 모두에 있어서, 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2를 흐르는 리크 전류를 저감할 수 있다.
또한, 도 11의 대기시에 있어서는, 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2, 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2, 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4에 리크 전류가 흐르는 경로가 존재한다. 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2를 흐르는 리크 전류는, 동작시 같이 기판 바이어스 효과에 의해 저감된다. 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2를 흐르는 리크 전류는 이하의 방법으로 저감된다. 제2의 소스 바이어스 전위 Vsn이 약 0.4V로 바이어스되고, 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2의 기판 전위는 접지 전원(0V)에 고정되어 있으므로, 기판-소스간이 0.4V로 역방향 바이어스된다. 따라서, 기판 바이어스 효과에 의해, 제1 및 제2의 구동 NMOS 트랜지스터 mn1, mn2를 흐르는 리크 전류가 저감된다. 마찬가지로, 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4에 관해서도, 기판 바이어스 효과에 의해, 리크 전류가 저감된다. 하지만, 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4의 게이트 전위와 소스 전위간은 역방향으로 바이어스되므로, 이 효과에 의해, 제1 및 제2의 전송 NMOS 트랜지스터 mn3, mn4에 흐르는 리크 전류는 대폭 저감된다.
또한, 일반적으로, 각 트랜지스터를 통해 흐르는 리크 전류는, 드레인 소스 간의 전압의 감소에 의해도 저감되는 것이 알려져 있다. 소스 바이어스 전위에 의해, 드레인 소스간 전압이 전원 전압 VDD 1.2V로부터, 0.4V 감소해서 0.8V가 된다. 이로부터도, 제1 및 제2의 부하 PMOS 트랜지스터 mp1과 mp2, 제1 및 제2의 구동 NMOS 트랜지스터 mn1과 mn2, 제1 및 제2의 전송 NMOS 트랜지스터 mn3과 mn4의 리크가 저감된다.
또한, 주변회로(200)에 대해서는, 동작시 및 대기시 모두에서, 일반적인 동작을 행하므로, 리크 저감 효과는 없다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제1의 실시 형태에 의하면, 동작시와 대기시에 관계없이, SRAM(1000)의 메모리 셀을 구성하는 부하 PMOS 트랜지스터를 흐르는 리크 전류를 저감할 수 있다. 또한, 메모리 셀 내의 기판 바이어스는, 동작시와 대기시 모두에도 메모리 셀 내의 부하 PMOS의 기판 전위만을 제어하므로, 동작 동안, 메모리의 액세스 스피드에 거의 영향을 주지 않는다. 또한, PMOS 트랜지스터만의 기판 바이어스를 제어하므로, 트리플 웰의 프로세스 구조를 필요로 하지 않는다. 그러므로, 본 실시 형태는 저비용으로 실현될 수 있다.
또한, 대기시에 있어서는, 메모리 셀의 각 구동 NMOS 트랜지스터의 소스 전위를 접지 전원보다 높은 일정한 전위로 유지한다. 이에 따라, 각 메모리 셀의 데이터를 유지하면서, 기판 바이어스 효과, 게이트 소스간 전위의 역바이어스 효과, 드레인 소스간 전압의 전압감소 효과에 의해, 구동 NMOS 트랜지스터, 전송 NMOS 트랜지스터, 부하 PMOS 트랜지스터의 리크 전류를 대폭 저감할 수 있다. 다이오드 접속한 트랜지스터를 사용하지 않고, 소스 바이어스 발생 회로(400)를 구성하는 레귤레이터 회로의 출력 전압으로 제2의 소스 바이어스 전위 Vsn을 제어함으로써, 프로세스 변동, 전원 전압, 온도에 의한 영향을 받기 어려운 안정한 소스 전위를 공급할 수 있고, 항상 일정한 리크 전류의 저감 효과를 예상할 수 있다. 또한, 소스 바이어스 발생 회로(400)를 구성하는 레귤레이터 회로의 기준 전압 Vref를 제어함으로써, 임의의 바이어스 전압을 용이하게 실현할 수 있다. 이에 따라, 전원 전압의 저전압화가 진행한 경우에도, 리크 전류의 저감과 안정한 데이터의 유지 성능을 양립할 수 있다.
제2실시 형태
본 발명의 제2의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 12는 본 발명의 제2의 실시 형태에 따른 기준 전압 회로를 구성하는 포지티브의 온도계수를 가지는 기준 전압 회로의 구성을 나타내는 등가회로도다.
(회로 구성)
본 발명의 제2의 실시 형태에 따른 반도체 집적회로의 구성은, 도 4에 나타내는 기준 전압 회로(420)의 회로 구성을 제외하고, 전술의 제1의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 기준 전압 회로(420)의 회로 구성만 도 12를 참조해서 이하 설명한다.
소스 바이어스 발생 회로(400)를 구성하는 레귤레이터 회로 내의 정전류 회로(410) 및 기준 전압 회로(420)는, 공지의 포지티브의 온도계수를 갖는 기준 전압 회로를 사용해서 실현하는 것이 가능하다. 포지티브의 온도계수를 갖는 기준 전압 회로를 사용했을 경우, 정전류 회로(410) 및 기준 전압 회로(420)는, 프로세스와 전원 전압에 의한 변동을 받기 어렵고, 일정한 포지티브의 온도계수를 갖는 출력 특성을 얻을 수 있다. 따라서, 소스 바이어스 발생 회로(400)는, 프로세스와 전원 전압에 의한 영향을 받기 어렵고, 일정한 포지티브의 온도계수를 갖는 제2의 소스 바이어스 전위 Vsn을 발생할 수 있다.
포지티브의 온도계수를 갖는 기준 전압 회로의 구성에 대해서 도 12를 참조해서 이하 설명한다. 포지티브의 온도계수를 갖는 기준 전압 회로는, PMOS 트랜지스터 mp3, mp4, mp5, NMOS 트랜지스터 mn6, mn7, PNP 바이폴라 트랜지스터 Q1, Q2, 저항소자 R1, R2로 구성하는 것이 가능하다. PMOS 트랜지스터 mp3, mp4, mp5의 소스는, 전원 VDD에 접속한다. PMOS 트랜지스터 mp3, mp4, mp5의 게이트는, PMOS 트랜지스터 mp4의 드레인에 접속한다. PMOS 트랜지스터 mp3의 드레인은, NMOS 트랜지스터 mn6의 드레인과 게이트에 접속한다. PMOS 트랜지스터 mp4의 드레인은 NMOS 트랜지스터 mn7의 드레인에 접속한다. PMOS 트랜지스터 mp5의 드레인은, 포지티브의 온도계수를 갖는 기준 전압 회로의 출력인 기준 전압 Vref에 접속되는 동시에, 저항소자 R2을 거쳐서 접지 전원 VSS에 접속된다. NMOS 트랜지스터 mn6의 게이트는 NMOS 트랜지스터 mn7의 게이트에 접속된다. NMOS 트랜지스터 mn6의 소스는 PNP 바이폴라 트랜지스터 Q1의 에미터에 접속된다. NMOS 트랜지스터 mn7의 소스는 저항소자 R1을 거쳐서 PNP 바이폴라 트랜지스터 Q2의 에미터에 접속된다. PNP 바이폴라 트랜지스터 Q1의 베이스와 콜렉터는 서로 접속되는 동시에, 접지 전원 VSS에 접속된다. PNP 바이폴라 트랜지스터 Q2의 베이스와 콜렉터는 서로 접속되는 동시에, 접지 전원 VSS에 접속된다.
즉, 도 12에 나타낸 기준 전압 회로는, 도 5에 나타낸 기준 전압 회로에 있어서 PNP 바이폴라 트랜지스터 Q3이 없는 점을 제외하면 동일한 회로 구성을 갖는다.
이 회로는, 일반적으로 포지티브의 온도계수를 가지는 기준 전압 회로를 구성하고, 이 기준 전압 Vref를 사용한다. 이에 따라, 프로세스와 전원 전압의 변동에 의존하지 않고, 일정한 온도계수를 갖는 출력 전압을 발생하는 레귤레이터 회로를 실현하는 것이 가능하다. 각 트랜지스터의 리크 전류는, 온도가 증가하면, 지수함수적으로 증가하는 경향이 있으므로, 온도가 낮고 SRAM(1000)의 리크 전류가 작은 조건에서는, 레귤레이터 회로의 출력 전압을 낮게 하고, 소스 바이어스 전위를 낮게 하며, 리크 저감 효과를 약화시킨다. 온도가 높고, 리크 전류가 큰 조건에서는, 레귤레이터 회로의 출력 전압을 높게 하고, 소스 바이어스 전위를 높게 하며, 리크 저감 효과를 크게 한다. 도 12에 나타낸 기준 전압 회로를 사용함으로써 이러한 온도 보정효과를 갖는 레귤레이터 회로를 실현할 수 있다. 또한, 기준 전압 발생회로의 구성을 변경함으로써, 전원 전압이 높을 때는 소스 바이어스 전위를 높게 하고, 전원 전압이 낮은 때는, 소스 바이어스 전위도 낮게 하는 전원 전압 보정효과를 레귤레이터 회로가 갖게 하는 것도 가능하다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제2의 실시 형태에 의하면, 전술한 제1의 실시 형태에서 설명한 효과에 더해서, 소스 바이어스 발생 회로(400)를 구성하는 레귤레이터 회로의 출력 전압에 일정한 온도 의존성을 갖게 함으로써 SRAM(1000)의 대기시에 있어서의 리크 전류의 크기에 의존하는 소스 바이어스 전압을 발생시키는 보정효과를 갖는 레귤레이터 회로를 만드는 것이 가능하게 된다.
제3실시 형태
본 발명의 제3의 실시 형태는, SRAM 메모리 셀 내의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 13은 본 발명의 제3의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제3의 실시 형태에 따른 반도체 집적회로의 구성은, 도 13에 나타내는 제1의 스위칭소자 SW1을 전원 VDD와 주변회로(200) 사이에 설치한 것을 제외하고, 전술의 제1의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제1의 스위칭소자 SW1의 회로 접속 관계만 도 13을 참조해서 이하 설명한다.
제1의 스위칭소자 SW1은, 전원 VDD와 주변회로(200)의 사이에 설치되고, 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2에 근거해서, 주변회로(200)를 전원 VDD로부터 차단한다. 상기 제1의 스위칭소자 SW1은, 구체적으로는 PMOS 트랜지스터 mp6으로 구성할 수 있다. PMOS 트랜지스터 mp6의 게이트는 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. PMOS 트랜지스터 mp6의 소스는 전원 VDD에 전기적으로 접속되 고, PMOS 트랜지스터 mp6의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 전원 VDD1은 전원 VDD와 동일한 전위가 되고, 오프 상태에서는 가상 전원 VDD1은 전원 VDD로부터 차단된다. 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 오프 상태에서, 주변회로(200)의 대기시에 있어서의 리크 전류를 가능한 저감하고, 동작시에 있어서의 주변회로(200)의 동작 속도에 영향을 최소한으로 억제하도록, 주변회로(200)의 총 게이트 폭보다도 가능한 작은 게이트 폭으로 설정한다.
(회로 동작)
SRAM(1000)이 동작하는 동안은, 동작에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되어, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이의 PMOS 트랜지스터 mp6이 온 상태가 되고, 주변회로(200)는 일반적인 동작을 행한다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)에서 출력되어, PMOS 트랜지스터 mp6이 오프 상태가 된다. 따라서, 주변회로(200)의 가상 전원 VDD1이 전원 VDD로부터 차단되어, 주변회로(200)를 흐르는 전체 리크 전류는, 오프 상태의 PMOS 트랜지스터 mp6을 흐르는 리크 전류에 의해 제한된다. PMOS 트랜지스터 mp6의 게이트 폭은, 주변회로(200)를 구성하는 트랜지스터의 총 게이트 폭보다도 충분히 작은 것을 사용하므로, 리크 전류를 대폭 저감할 수 있다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제3의 실시 형태에 의하면, 전술한 제1의 실시 형태에서 설명한 효과에 더해서, SRAM(1000)의 대기시에, 주변회로(200)를 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6으로 전원 VDD로부터 차단함으로써, 주변회로(200)를 흐르는 리크 전류를 대폭 저감할 수 있으므로, 각 메모리 셀에서의 리크 전류의 저감과 함께, SRAM(1000) 전체의 소비 전류를 저감할 수 있다.
제4실시 형태
본 발명의 제4의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 14는 본 발명의 제4의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제4의 실시 형태에 따른 반도체 집적회로의 구성은, 도 14에 나타내는 제2의 스위칭소자 SW2를 접지 전원 VSS와 주변회로(200) 사이에 설치한 것을 제외하고, 전술의 제1의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제2의 스위칭소자 SW2의 회로 접속 관계만 도 14를 참조해서 이하 설명한다
제2의 스위칭소자 SW2는, 접지 전원 VSS와 주변회로(200) 사이에 설치되고, 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2에 근거해서, 주변회로(200)를 접지 전원 VSS로부터 차단한다. 상기 제2의 스위칭소자 SW2는, 구체적으로는 NMOS 트랜지스터 mn8로 구성할 수 있다. NMOS 트랜지스터 mn8의 게이트는 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. NMOS 트랜지스터 mn8의 소스는 접지 전원 VSS에 전기적으로 접속되고, NMOS 트랜지스터 mn8의 드레인은 주변회로(200)의 가상 접지 전원 VSS1에 전기적으로 접속된다. 다시 말해, 제2의 스위칭소자 SW2를 구성하는 NMOS 트랜지스터 mn8은, 접지 전원 VSS와 주변회로(200)의 가상 접지 전원 VSS1 사이를 온/오프하기 위한 스위치다. 온 상태에서는, 가상 접지 전원 VSS1은 접지 전원 VSS와 동일한 전위가 되고, 오프 상태에서는 가상 접지 전원 VSS1은 접지 전원 VSS로부터 차단된다. 제2의 스위칭소자 SW2를 구성하는 NMOS 트랜지스터 mn8은, 오프 상태에서, 주변회로(200)의 대기시에 있어서의 리크 전류를 가능한 저감하고, 동작시에 있어서의 주변회로(200)의 동작 속도에 영향을 최소한으로 억제하도록 주변회로(200)의 총 게이트 폭보다도 가능한 작은 게이트 폭으로 설정한다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되어, 접지 전원 VSS와 주변회로(200)의 가상 접지 전원 VSS1 사이의 NMOS 트랜지스터 mn8이 온 상태가 되고, 주변회로(200)는 일반적인 동작을 행한다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되어, NMOS 트랜지스터 mn8이 오프 상태 가 된다. 주변회로(200)의 가상 접지 전원 VSS1이 접지 전원 VSS로부터 차단되어, 주변회로(200)를 흐르는 전체 리크 전류는, 오프 상태의 NMOS 트랜지스터 mn8을 흐르는 리크 전류에 의해 제한된다. NMOS 트랜지스터 mn8의 게이트 폭은, 주변회로(200)를 구성하는 트랜지스터의 총 게이트 폭보다도 충분히 작은 것을 사용하므로, 리크 전류를 대폭 저감할 수 있다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제4의 실시 형태에 의하면, 전술한 제1의 실시 형태에서 설명한 효과에 더해서, SRAM(1000)의 대기시에 주변회로(200)를 제2의 스위칭소자 SW2를 구성하는 NMOS 트랜지스터 mn8로 접지 전원 VSS로부터 차단함으로써, 주변회로(200)를 흐르는 리크 전류를 대폭 저감할 수 있으므로, 각 메모리 셀에서의 리크 전류의 저감과 함께, SRAM(1000) 전체의 소비 전류를 저감할 수 있다. 또한, 일반적으로, NMOS 트랜지스터의 전류 구동능력은, PMOS 트랜지스터의 그것보다도 높으므로, 주변회로(200)를 접지 전원 VSS로부터 차단하기 위한 제2의 스위칭소자 SW2를 NMOS 트랜지스터로 구성함으로써 배치 면적을 삭감할 수 있다.
제5실시 형태
본 발명의 제5의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 15는 본 발명의 제5의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제5의 실시 형태에 따른 반도체 집적회로의 구성은, 도 15에 나타내는 제1의 스위칭소자 SW1을 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이에 설치하고, 또한 제3의 스위칭소자 SW3을 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이에 설치한 것을 제외하고, 전술의 제1의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제1의 스위칭소자 SW1의 회로 접속 관계 및 제3의 스위칭소자 SW3의 회로 접속 관계만 도 15를 참조해서 이하 설명한다.
제1의 스위칭소자 SW1은 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이에 설치되고, 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2에 근거해서, 주변회로(200)의 가상 전원 VDD1을 전원 VDD로부터 차단한다. 상기 제1의 스위칭소자 SW1은, 구체적으로는 PMOS 트랜지스터 mp6로 구성할 수 있다. PMOS 트랜지스터 mp6의 게이트는 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. PMOS 트랜지스터 mp6의 소스는 전원 VDD에 전기적으로 접속되고, PMOS 트랜지스터 mp6의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 전원 VDD1은 전원 VDD와 동일한 전위가 되고, 오프 상태에서는 가상 전원 VDD1은 전원 VDD로부터 차단된다. 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 오프 상태에서, 주변회로(200)의 대기시에 있어서의 리크 전류를 가능한 저감하고, 동작시에 있어서의 주변회로(200)의 동작 속도에 영향을 최소한으로 억제하도록 주변회로(200)의 총 게이트 폭보다도 가능한 작은 게이트 폭으로 설정한다.
제3의 스위칭소자 SW3은, 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이에 설치되고, 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2에 근거해서, 주변회로(200)를 접지 전원 VSS로부터 차단한다. 상기 제3의 스위칭소자 SW3은, 구체적으로는 NMOS 트랜지스터 mn9로 구성할 수 있다. NMOS 트랜지스터 nm9의 게이트는 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2를 받는다. NMOS 트랜지스터 mn9의 소스는, 접지 전원 VSS에 전기적으로 접속되고, NMOS 트랜지스터 mn9의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9는, 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 전원 VDD1은 접지 전원 VSS와 동일한 전위가 되고, 오프 상태에서는 가상 전원 VDD1은 접지 전원 VSS로부터 차단된다. 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9는, 주변회로가 동작 상태일 때에 오프 상태가 되고, 주변회로가 대기 상태일 때에 온 상태가 된다. 따라서, NMOS 트랜지스터 mn9는 오프 상태일 때에 가능한 리크 전류를 저감하고, 또한 온 상태일 때에 주변회로의 가상 전원 VDD1의 전위를 신속히 접지 전위로 떨어뜨릴 수 있도록 가능한 작은 게이트 폭으로 설정한다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신 호 stby2가 대기 제어회로(500)로부터 출력되어, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이의 PMOS 트랜지스터 mp6이 온 상태가 되고, NMOS 트랜지스터 mn9가 오프 상태가 되어, 주변회로(200)는 일반적인 동작을 행한다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되어, PMOS 트랜지스터 mp6이 오프 상태가 되고, NMOS 트랜지스터 mn9가 온 상태가 된다. 따라서, 주변회로(200)의 가상 전원 VDD1이 전원 VDD로부터 차단되어, 주변회로(200)를 흐르는 전체 리크 전류는, 오프 상태의 PMOS 트랜지스터 mp6을 흐르는 리크 전류에 의해 제한된다. PMOS 트랜지스터 mp6의 게이트 폭은, 주변회로(200)를 구성하는 트랜지스터의 총 게이트 폭보다도 충분히 작은 것을 사용하므로, 리크 전류를 대폭 저감할 수 있다. 또한, NMOS 트랜지스터 mn9가 온 상태가 되므로, 주변회로(200)의 가상 전원 VDD1을 접지 전원 VSS에 접속하고, 가상 전원 VDD1의 전위를 접지 전위로 줄인다. 이에 따라, 주변회로(200) 내의 각 노드가 과도적으로 불안정한 전위 상태가 되는 기간을 가능한 감소할 수 있고, 불필요한 소비 전류를 억제할 수 있다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제5의 실시 형태에 의하면, 전술한 제1의 실시 형태에서 설명한 효과에 더해서, SRAM(1000)의 대기시에, 주변회로(200)의 가상 전원 VDD1을 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6로 전원 VDD로부터 차단함으로써 주변회로(200)를 흐르는 리크 전류를 대폭 저감할 수 있으므로, 각 메모리 셀에서의 리크 전류의 저감과 함께, SRAM(1000) 전체 의 소비 전류를 저감할 수 있다. 또한, 상기 가상 전원 VDD1을 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9로 접지 전원 VSS에 접속하고, 가상 전원 VDD1의 전위를 접지 전위로 줄이므로, 주변회로(200) 내의 각 노드가 과도적으로 불안정한 전위 상태가 되는 기간을 가능한 줄이고, 불필요한 소비 전류를 억제할 수 있다.
제6실시 형태
본 발명의 제6의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 16은 본 발명의 제6의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제6의 실시 형태에 따른 반도체 집적회로의 구성은, 도 16에 나타내는 제2의 스위칭소자 SW2를 접지 전원 VSS와 주변회로(200)의 가상 접지 전원 VSS1 사이에 설치하고, 또한 제4의 스위칭소자 SW4을 전원 VDD와 주변회로(200)의 가상 접지 전원 VSS1 사이에 설치한 것을 제외하고, 전술의 제1의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제2의 스위칭소자 SW2의 회로 접속 관계 및 제4의 스위칭소자 SW4의 회로 접속 관계만 도 16을 참조해서 이하 설명한다.
제2의 스위칭소자 SW2는, 접지 전원 VSS와 주변회로(200)의 가상 접지 전원 VSS1 사이에 설치되고, 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2에 근거해서, 주변회로(200)의 가상 접지 전원 VSS1을 접지 전원 VSS로부터 차단한다. 상기 제2의 스위칭소자 SW2는, 구체적으로는 NMOS 트랜지스터 mn8로 구성할 수 있다. NMOS 트랜지스터 mn8의 게이트는 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. NMOS 트랜지스터 mn8의 소스는 접지 전원 VSS에 전기적으로 접속되고, NMOS 트랜지스터 mn8의 드레인은 주변회로(200)의 가상 접지 전원 VSS1에 전기적으로 접속된다. 다시 말해, 제2의 스위칭소자 SW2를 구성하는 NMOS 트랜지스터 mn8은, 접지 전원 VSS와 주변회로(200)의 가상 접지 전원 VSS1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 접지 전원 VSS1은 접지 전원 VSS와 동일한 전위가 되고, 오프 상태에서는 가상 접지 전원 VSS1은 접지 전원 VSS로부터 차단된다. 제2의 스위칭소자 SW2를 구성하는 NMOS 트랜지스터 mn8은, 오프 상태에서, 주변회로(200)의 대기시에 있어서의 리크 전류를 가능한 저감하고, 동작시에 있어서의 주변회로(200)의 동작 속도에 영향을 최소한으로 억제하도록 주변회로(200)의 총 게이트 폭보다도 가능한 작은 게이트 폭으로 설정한다.
제4의 스위칭소자 SW4는 전원 VDD와 주변회로(200)의 가상 접지 전원 VSS1 사이에 설치되고, 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2에 근거해서, 주변회로(200)의 가상 접지 전원 VSS1을 전원 VDD로부터 차단한다. 상기 제4의 스위칭소자 SW4는 구체적으로는, PMOS 트랜지스터 mp7로 구성할 수 있다. PMOS 트랜지스터 mp7의 게이트는 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. PMOS 트랜지스터 mp7의 소스는 전원 VDD에 전기적으로 접속되고, PMOS 트랜지스터 mp7의 드레인은 주변회 로(200)의 가상 접지 전원 VSS1에 전기적으로 접속된다. 다시 말해, 제4의 스위칭소자 SW4을 구성하는 PMOS 트랜지스터 mp7은, 접지 전원 VSS와 주변회로(200)의 가상 접지 전원 VSS1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 접지 전원 VSS1은 전원 VDD와 동일한 전위가 되고, 오프 상태에서는 가상 접지 전원 VSS1은 전원 VDD로부터 차단된다. 제4의 스위칭소자 SW4을 구성하는 PMOS 트랜지스터 mp7은, 주변회로가 동작 상태일 때에 오프 상태가 되고, 주변회로가 대기 상태일 때에 온 상태가 된다. 이에 따라, PMOS 트랜지스터 mp7은, 오프 상태일 때에 가능한 리크 전류를 저감하고, 온 상태일 때에 주변회로의 가상 접지 전원 VSS1의 전위를 신속히 전원 전위 VDD로 상승시키도록 가능한 작은 게이트 폭으로 설정한다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되어, 접지 전원 VSS와 주변회로(200)의 가상 접지 전원 VSS1 사이의 NMOS 트랜지스터 mn8이 온 상태가 되고, 전원 VDD와 주변회로(200)의 가상 접지 전원 VSS1 사이의 PMOS 트랜지스터 mp7이 오프 상태가 되므로, 주변회로(200)는 일반적인 동작을 행한다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되어, NMOS 트랜지스터 mn8이 오프 상태가 되고, PMOS 트랜지스터 mp7이 온 상태가 된다. 따라서, 주변회로(200)의 가상 접지 전원 VSS1이 접지 전원 VSS로부터 차단되어, 주변회로(200)를 흐르는 전체 리 크 전류는, 오프 상태의 NMOS 트랜지스터 mn8을 흐르는 리크 전류에 의해 제한된다. NMOS 트랜지스터 mn8의 게이트 폭은, 주변회로(200)를 구성하는 트랜지스터의 총 게이트 폭보다도 충분히 작은 것을 사용하므로, 리크 전류를 대폭 저감할 수 있다. 또한, PMOS 트랜지스터 mp7이 온 상태가 되므로, 주변회로(200)의 가상 접지 전원 VSS1을 전원 VDD에 접속하고, 가상 접지 전원 VSS1의 전위를 전원 전위 VDD로 상승시킨다. 따라서, 주변회로(200) 내의 각 노드가 과도적으로 불안정한 전위 상태가 되는 기간을 가능한 줄이고, 불필요한 소비 전류를 억제할 수 있다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제6의 실시 형태에 의하면, 전술한 제1의 실시 형태에서 설명한 효과에 더해서, SRAM(1000)의 대기시에, 주변회로(200)의 가상 접지 전원 VSS1을 제2의 스위칭소자 SW2를 구성하는 NMOS 트랜지스터 mn8에서 접지 전원 VSS로부터 차단함으로써 주변회로(200)를 흐르는 리크 전류를 대폭 저감할 수 있으므로, 각 메모리 셀에서의 리크 전류의 저감과 함께, SRAM(1000) 전체의 소비 전류를 저감할 수 있다. 또한, 상기 가상 접지 전원 VSS1을 제4의 스위칭소자 SW4을 구성하는 PMOS 트랜지스터 mp7에서 전원 VDD에 접속하고, 가상 접지 전원 VSS1의 전위를 전원 전위 VDD로 상승시키고, 주변회로(200) 내의 각 노드가 과도적으로 불안정한 전위 상태가 되는 기간을 가능한 줄이고, 불필요한 소비 전류를 억제할 수 있다.
제7실시 형태
본 발명의 제7의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 17은 본 발명의 제7의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제7의 실시 형태에 따른 반도체 집적회로의 구성은, 도 17에 나타내는 제1의 스위칭소자 SW1을 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이에 설치하고, 또한 제1의 레벨 시프터 회로(600)를 대기 제어회로(500)와 노드 N1 사이에 설치하고, 제5의 스위칭소자 SW5를 전원 VDD와 노드 N2 사이에 설치하고, 제6의 스위칭소자 SW6을 노드 N2과 제1의 기판 바이어스 전위 공급선 Vpp 사이에 설치하고, 인버터 INV4를 노드 N1과 제6의 스위칭소자 SW6 사이에 설치한 것을 제외하고, 전술의 제1의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제1의 스위칭소자 SW1의 회로 접속 관계 및 제1의 레벨 시프터 회로(600)의 회로 접속 관계, 제5의 스위칭소자 SW5의 회로 접속 관계, 제6의 스위칭소자 SW6의 회로 접속 관계, 인버터 INV4의 회로 접속 관계만 도 17을 참조해서 이하 설명한다.
제1의 스위칭소자 SW1은, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이에 설치되고, 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2에 근거해서, 주변회로(200)를 전원 VDD로부터 차단한다. 상기 제1의 스위칭소자 SW1은, 구체적으로는 PMOS 트랜지스터 mp6으로 구성할 수 있다. PMOS 트랜지스터 mp6의 게이트는 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. PMOS 트랜지스터 mp6의 소스는 전원 VDD에 전기 적으로 접속되고, PMOS 트랜지스터 mp6의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 전원 VDD1은 전원 VDD와 동일한 전위가 되고, 오프 상태에서는 가상 전원 VDD1은 전원 VDD로부터 차단된다. 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 오프 상태에서, 주변회로(200)의 대기시에 있어서의 리크 전류를 가능한 저감하고, 동작시에 있어서의 주변회로(200)의 동작 속도에 영향을 최소한으로 억제하도록 주변회로(200)의 총 게이트 폭보다도 가능한 작은 게이트 폭으로 설정한다.
제1의 레벨 시프터 회로(600)의 입력 IN은, 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. 제1의 레벨 시프터 회로(600)의 출력 OUT은, 노드 N1에 접속된다.
제5의 스위칭소자 SW5는, 전원 VDD와 노드 N2 사이에 설치되고, 제1의 레벨 시프터 회로(600)의 출력 OUT에 근거해서, 노드 N2를 전원 VDD로부터 차단한다. 상기 노드 N2는, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판에 전기적으로 접속된다. 상기 PMOS 트랜지스터 mp6의 기판 전위는, 상기 노드 N2의 전위를 취한다. 제5의 스위칭소자 SW5는, 구체적으로는 PMOS 트랜지스터 mp8로 구성할 수 있다. PMOS 트랜지스터 mp8의 게이트는, 노드 N1에 접속되어, 제1의 레벨 시프터 회로(600)로부터의 출력 OUT를 받는다. PMOS 트랜지스터 mp8의 소스는 전원 VDD에 전기적으로 접속되고, PMOS 트랜지스터 mp8의 드레인은, 노드 N2에 전기 적으로 접속된다.
제6의 스위칭소자 SW6은, 노드 N2와 제1의 기판 바이어스 전위 공급선 Vpp 사이에 설치되고, 제1의 레벨 시프터 회로(600)로부터의 출력 OUT의 반전 신호에 근거해서, 노드 N2를 제1의 기판 바이어스 전위 공급선 Vpp으로부터 차단한다. PMOS 트랜지스터 mp9의 게이트는, 인버터 INV4의 출력에 접속되어, 제1의 레벨 시프터 회로(600)로부터의 출력 OUT의 반전 신호를 받는다. PMOS 트랜지스터 mp9의 소스는 제1의 기판 바이어스 전위 공급선 Vpp에 전기적으로 접속되고, PMOS 트랜지스터 mp9의 드레인은 노드 N2에 전기적으로 접속된다.
제1의 레벨 시프터 회로(600), 인버터 INV4, 제5의 스위칭소자 SW5 및 제6의 스위칭소자 SW6은, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 전위를 제어하기 위한 회로 소자다. 다시 말해, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6이 온 상태에 있을 때, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8이 온 상태, 제6의 스위칭소자 SW6을 구성하는 PMOS 트랜지스터 mp9가 오프 상태를 취한다. 노드 N2는 전원 VDD에 접속되어, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 전위가 전원 VDD와 같아진다. 한편, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6이 오프 상태에 있을 때, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8이 오프 상태, 제6의 스위칭소자 SW6을 구성하는 PMOS 트랜지스터 mp9가 온 상태를 취한다. 따라서, 노드 N2는 제1의 기판 바이어스 전위 공급선 Vpp에 접속되어, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 전위가 전원 VDD보다도 높은 제1의 기판 바이어스 전 위 Vpp와 같게 된다. 따라서, PMOS 트랜지스터 mp6의 문턱 전압을 높게 하므로, 주변회로(200)의 대기시에 있어서의 리크 전류가 더욱 저감한다.
또한, 제1의 레벨 시프터 회로(600)는, 공지의 회로 구성으로 실현하는 것이 가능하다. 도 18은 도 17에 나타내는 제1의 레벨 시프터 회로(600)의 회로 구성을 나타내는 등가회로도다. 구체적으로는, PMOS 트랜지스터 mp101, mp102, mp103 및 NMOS 트랜지스터 mn101, mn102, mn103으로 구성할 수 있다. 전원 VDD와 접지 전원 VSS 사이에 CMOS 인버터를 설치한다. 상기 CMOS 인버터는, PMOS 트랜지스터 mp1O3과 NMOS 트랜지스터 mn1O3으로 구성한다. PMOS 트랜지스터 mp1O3의 게이트와 NMOS 트랜지스터 mn1O3의 게이트는, 입력 단자 IN에 접속되어, 대기 제어회로(500)로부터의 대기 신호 stby2을 받는다. PMOS 트랜지스터 mp1O3의 소스는 전원 VDD에 접속되고, NMOS 트랜지스터 mn1O3의 소스는 접지 전원 VSS에 접속된다. PMOS 트랜지스터 mp1O3 및 NMOS 트랜지스터 mn1O3의 드레인은, CMOS 인버터의 출력으로서 NMOS 트랜지스터 mn101의 게이트에 접속된다. NMOS 트랜지스터 mn102의 게이트는, 입력 단자 IN에 접속된다. NMOS 트랜지스터 mn101, mn102의 소스는 접지 전원 VSS에 접속된다. NMOS 트랜지스터 mn101의 드레인은 PMOS 트랜지스터 mp101의 드레인과 접속되는 동시에, 출력 단자 OUT에 접속된다. NMOS 트랜지스터 mn102의 드레인은, PMOS 트랜지스터 mp102의 드레인과 접속된다. PMOS 트랜지스터 mp101의 게이트는, NMOS 트랜지스터 mn102의 드레인과 PMOS 트랜지스터 mp102의 드레인에 접속된다. PMOS 트랜지스터 mp102의 게이트는, NMOS 트랜지스터 mn101의 드레인과, PMOS 트랜지스터 mp101의 드레인과, 출력 단자 OUT에 접속된다. 제1의 레벨 시프터 회 로(600)는, 전원 VDD보다 높은 제1의 기판 바이어스 전위 Vpp를 출력한다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력된다. 따라서, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이의 PMOS 트랜지스터 mp6이 온 상태가 되어, 주변회로(200)는 일반적인 동작을 행한다. 또한, 대기 신호 stby2가 제1의 레벨 시프터 회로(600)의 입력 IN에 입력되고, 출력 OUT로부터 레벨 변환된 신호가 출력된다. 출력된 신호는, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8의 게이트에 공급됨과 동시에, 인버터 INV4에 입력된다. 상기 인버터 INV4는 반전 신호를 출력하고, 상기 반전 신호는, 제6의 스위칭소자 SW6을 구성하는 PMOS 트랜지스터 mp9의 게이트에 공급된다. 그 결과, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8이 온 상태가 되고, 제6의 스위칭소자 SW6을 구성하는 PMOS 트랜지스터 mp9가 오프 상태가 된다. 이 때문에, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판에 전기적으로 접속된 노드 N2는, 전원 VDD에 접속되는 동시에 제1의 기판 바이어스 전위 공급선 Vpp으로부터 차단된다. 이 결과, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 전위는 전원 VDD와 같아진다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력된다. 따라서, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이의 PMOS 트랜지스터 mp6이 오프 상태가 되어, 주변회로(200)는 일반적인 동작을 행한다. 또한, 대기 신호 stby2가 제1의 레벨 시프 터 회로(600)의 입력 IN에 입력되고, 출력 OUT로부터 레벨 변환된 신호가 출력된다. 상기 출력된 신호는, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8의 게이트에 공급됨과 동시에, 인버터 INV4에 입력된다. 상기 인버터 INV4는 반전 신호를 출력하고, 상기 반전 신호는, 제6의 스위칭소자 SW6을 구성하는 PMOS 트랜지스터 mp9의 게이트에 공급된다. 그 결과, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8이 오프 상태가 되고, 제6의 스위칭소자 SW6을 구성하는 PMOS 트랜지스터 mp9가 온 상태가 된다. 이 때문에, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판에 전기적으로 접속된 노드 N2는, 제1의 기판 바이어스 전위 공급선 Vpp에 접속되는 동시에 전원 VDD로부터 차단된다. 이 결과, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 전위는 제1의 기판 바이어스 전위 Vpp와 같아진다. 제1의 기판 바이어스 전위 Vpp는, 전원 전위 VDD보다 높으므로, 주변회로(200)의 대기시에 있어서의 리크 전류가 더욱 저감한다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제7의 실시 형태에 의하면, 전술한 제1의 실시 형태에서 설명한 효과에 더해서, SRAM(1000)의 대기시에, 주변회로(200)를 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6로 전원 VDD로부터 차단함으로써 주변회로(200)를 흐르는 리크 전류를 대폭 저감할 수 있으므로, 각 메모리 셀에서의 리크 전류의 저감과 함께, SRAM(1000) 전체의 소비 전류를 저감할 수 있다.
또한, 대기시에 있어서, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 전위를 전원 전위 VDD보다 높게 하므로, 주변회로(200)의 대기시에 있어서의 리크 전류가 더욱 저감한다.
대기시에 있어서, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6로의 기판 바이어스 전위의 인가는, 각 메모리 셀의 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2에 공급하는 기판 바이어스 발생 회로(300)를 이용한다. 따라서, 새로운 바이어스 회로를 설치할 필요가 없다. 추가적인 소비 전류나 면적 증가가 불필요하다. 레벨 시프터 회로(600), 제5의 스위칭소자 SW5, 제6의 스위칭소자 SW6, 인버터 INV4를 설치하는 것에 의한 소비 전류 증가분 및 배치 면적 증가분에 대해서는, 대부분 무시할 수 있을 만큼 작게 된다. 또한, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 제어에 의해, 상기 PMOS 트랜지스터 mp6을 흐르는 리크 전류를 저감할 수 있으므로, 동작시에 있어서의 주변회로(200)의 스피드에 영향을 주지 않도록, PMOS 트랜지스터 mp6의 게이트 폭을 크게 한 경우에도 리크를 저감할 수 있다.
제8실시 형태
본 발명의 제8의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 19는 본 발명의 제8의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제8의 실시 형태에 따른 반도체 집적회로의 구성은, 도 19에 나타내는 제3의 스위칭소자 SW3을 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사 이에 설치한 것을 제외하고, 전술한 제7의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제3의 스위칭소자 SW3의 회로 접속 관계만 도 19를 참조해서 이하 설명한다.
제3의 스위칭소자 SW3은, 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이에 설치되고, 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2에 근거해서, 주변회로(200)의 가상 전원 VDD1을 접지 전원 VSS로부터 차단한다. 상기 제3의 스위칭소자 SW3은, 구체적으로는 NMOS 트랜지스터 mn9로 구성할 수 있다. NMOS 트랜지스터 mn9의 게이트는 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. NMOS 트랜지스터 mn9의 소스는, 접지 전원 VSS에 전기적으로 접속되고, NMOS 트랜지스터 mn9의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9는, 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 전원 VDD1은 접지 전원 VSS와 동일한 전위가 되고, 오프 상태에서는 가상 전원 VDD1은 접지 전원 VSS로부터 차단된다. 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9는, 주변회로가 동작 상태일 때에 오프 상태가 되고, 주변회로가 대기 상태일 때에 온 상태가 된다. 그러므로, NMOS 트랜지스터 mn9는 오프 상태일 때에 가능한 리크 전류를 저감하고, 또한 온 상태일 때에 주변회로의 가상 전원 VDD1의 전위를 신속히 접지 전위로 떨어뜨릴 수 있도록 가능한 작은 게이트 폭으로 설정한다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되어, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이의 PMOS 트랜지스터 mp6이 온 상태가 되고, NMOS 트랜지스터 mn9가 오프 상태가 되어, 주변회로(200)는 일반적인 동작을 행한다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되어, PMOS 트랜지스터 mp6이 오프 상태가 되고, NMOS 트랜지스터 mn9가 온 상태가 된다. 따라서, 주변회로(200)의 가상 전원 VDD1이 전원 VDD로부터 차단되어, 주변회로(200)를 흐르는 전체 리크 전류는, 오프 상태의 PMOS 트랜지스터 mp6을 흐르는 리크 전류에 의해 제한된다. PMOS 트랜지스터 mp6의 게이트 폭은, 주변회로(200)를 구성하는 트랜지스터의 총 게이트 폭보다도 충분히 작은 것을 사용하므로, 리크 전류를 대폭 저감할 수 있다. 또한, NMOS 트랜지스터 mn9가 온 상태가 되므로, 주변회로(200)의 가상 전원 VDD1을 접지 전원 VSS에 접속하고, 가상 전원 VDD1의 전위를 접지 전위로 줄인다. 이에 따라, 주변회로(200) 내의 각 노드가 과도적으로 불안정한 전위 상태가 되는 기간을 가능한 줄이고, 불필요한 소비 전류를 억제할 수 있다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제8의 실시 형태에 의하면, 전술한 제7의 실시 형태에서 설명한 효과에 더해서, SRAM(1000)의 대기시에, 주변회로(200)의 가상 전원 VDD1을 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6로 전원 VDD로부터 차단함으로써 주변회로(200)를 흐르는 리크 전류를 대폭 저감할 수 있으므로, 각 메모리 셀에서의 리크 전류의 저감과 함께, SRAM(1000) 전체의 소비 전류를 저감할 수 있다. 또한, 상기 가상 전원 VDD1을 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9로 접지 전원 VSS에 접속하고, 가상 전원 VDD1의 전위를 접지 전위로 줄이므로, 주변회로(200) 내의 각 노드가 과도적으로 불안정한 전위 상태가 되는 기간을 가능한 줄이고, 불필요한 소비 전류를 억제할 수 있다.
제9실시 형태
본 발명의 제9의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 20은 본 발명의 제9의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제9의 실시 형태에 따른 반도체 집적회로의 구성은, 도 20에 나타내는 제1의 스위칭소자 SW1을 전원 VDD와 주변회로(200) 사이에 설치하고, 또한 제1의 스위칭소자 SW1과 대기 제어회로(500) 사이에 제1의 레벨 시프터 회로(600)를 설치한 것을 제외하고, 전술의 제1의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제1의 스위칭소자 SW1의 회로 접속 관계 및 제1의 레벨 시프터 회로(600)의 회로 접속 관계만 도 20을 참조해서 이하 설명한다.
제1의 스위칭소자 SW1은, 전원 VDD와 주변회로(200) 사이에 설치되고, 제1의 레벨 시프터 회로(600)의 출력인 대기 신호 stby3에 근거해서, 주변회로(200)를 전원 VDD로부터 차단한다. 제1의 레벨 시프터 회로(600)의 입력 IN은, 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. 제1의 레벨 시프터 회로(600)의 출력 OUT은, 상기 제1의 스위칭소자 SW1에 전기적으로 접속된다. 제1의 레벨 시프터 회로(600)는, 대기 제어회로(500)로부터 출력되는 대기 신호 stby1의 High 레벨 전위를 SRAM용의 전원 전압 VDD로부터, 보다 높은 IO 버퍼용의 VDDIO의 전위 레벨로 변환하고, 제1의 스위칭소자 SW1에 입력하는 구성을 취한다. 일반적으로 반도체 집적회로에서는, 내부의 논리회로로부터의 신호를, 각각의 외부 핀을 통해서 입출력 동작하기 위해서 IO 버퍼가 탑재되어 있다. 통상, IO 버퍼용의 전원 전압은, 외부와의 인터페이스를 목적으로 하므로, 내부회로에서 사용되는 내부전원보다도 높다, 3.3V나 2.5V의 전원 전압을 사용할 수 있다.
상기 제1의 스위칭소자 SW1은, 구체적으로는 PMOS 트랜지스터 mp6로 구성할 수 있다. PMOS 트랜지스터 mp6의 게이트는, 제1의 레벨 시프터 회로(600)의 출력 OUT에 전기적으로 접속되어, 상기 제1의 레벨 시프터 회로(600)의 출력 OUT의 출력인 대기 신호 stby3을 받는다. PMOS 트랜지스터 mp6의 소스는 전원 VDD에 전기적으로 접속되고, PMOS 트랜지스터 mp6의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 전원 VDD1은 전원 VDD와 동일 전위가 되고, 오 프 상태에서는 가상 전원 VDD1은 전원 VDD로부터 차단된다. 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 오프 상태에서, 주변회로(200)의 대기시에 있어서의 리크 전류를 가능한 저감하고, 동작시에 있어서의 주변회로(200)의 동작 속도에 영향을 최소한으로 억제하도록 주변회로(200)의 총 게이트 폭보다도 가능한 작은 게이트 폭으로 설정한다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되고, 대기 신호 stby2의 입력을 받은 제1의 레벨 시프터 회로(600)는, 접지 전원 VSS의 대기 신호 stby3을 PMOS 트랜지스터 mp6의 게이트에 공급한다. 이에 따라, PMOS 트랜지스터 mp6이 온 상태가 되고, 주변회로(200)는 일반적인 동작을 행한다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되고, 대기 신호 stby2의 입력을 받은 제1의 레벨 시프터 회로(600)는, 전원 전압 VDD보다 높은 IO 버퍼용의 VDDIO의 전위 레벨의 대기 신호 stby3을 PMOS 트랜지스터 mp6의 게이트에 공급한다. 이 결과, PMOS 트랜지스터 mp6은 오프 상태가 된다. 이때, PMOS 트랜지스터 mp6의 소스 전위가 전원 전압 VDD와 동일하고, 게이트 전위가 전원 전압 VDD보다도 높은 IO 버퍼용의 VDDIO의 전위 레벨이므로, PMOS 트랜지스터 mp6의 게이트 소스간 전압은, 역바이어스가 인가된 상태가 된다. 이에 따라, 오프 상태의 PMOS 트랜지스터 mp6을 흐르는 리크 전류가 대폭 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제9의 실시 형태에 의하면, 전술한 제1의 실시 형태에서 설명한 효과에 더해서, SRAM(1000)의 대기시에, 주변회로(200)를 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6로 전원 VDD로부터 차단함으로써 주변회로(200)를 흐르는 리크 전류를 대폭 저감할 수 있으므로, 각 메모리 셀에서의 리크 전류의 저감과 함께, SRAM(1000) 전체의 소비 전류를 저감할 수 있다.
또한, 대기시에 PMOS 트랜지스터 mp6을 흐르는 리크 전류를 보다 저감할 수 있으므로, 주변회로(200)를 흐르는 리크 전류를 저감할 수 있고, 대기시의 SRAM(1000)의 소비 전류를 한층 더 저감할 수 있다. 또한, 부가하는 레벨 시프터 회로(600)에 의한 소비 전류 및 배치 면적 증가분에 대해서는, 대부분 무시할 수 있을 만큼 작게 된다.
제10실시 형태
본 발명의 제10의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 21은 본 발명의 제10의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제10의 실시 형태에 따른 반도체 집적회로의 구성은, 도 21에 나타내는 제3의 스위칭소자 SW3을 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이에 설치한 것을 제외하고, 전술의 제9의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제3의 스위칭소자 SW3의 회로 접속 관계만 도 21을 참조해서 이하 설명한다.
제3의 스위칭소자 SW3은, 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이에 설치되고, 제1의 레벨 시프터 회로(600)의 출력인 대기 신호 stby3에 근거해서, 주변회로(200)의 가상 전원 VDD1을 접지 전원 VSS로부터 차단한다. 상기 제3의 스위칭소자 SW3은, 구체적으로는 NMOS 트랜지스터 mn9로 구성할 수 있다. NMOS 트랜지스터 mn9의 게이트는, 제1의 레벨 시프터 회로(600)의 출력 OUT에 전기적으로 접속되어, 상기 제1의 레벨 시프터 회로(600)의 출력인 대기 신호 stby3을 받는다. NMOS 트랜지스터 mn9의 소스는, 접지 전원 VSS에 전기적으로 접속되고, NMOS 트랜지스터 mn9의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9는, 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다. 온 상태에서는 가상 전원 VDD1은 접지 전원 VSS와 동일한 전위가 되고, 오프 상태에서는 가상 전원 VDD1은 접지 전원 VSS로부터 차단된다. 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9는, 주변회로가 동작 상태일 때에 오프 상태가 되고, 주변회로가 대기 상태일 때에 온 상태가 된다. 따라서, NMOS 트랜지스터 mn9는 오프 상태일 때에 가능한 리크 전류를 저감하고, 또한 온 상태일 때에 주변회로의 가상 전원 VDD1의 전위를 신속히 접지 전위로 떨어뜨릴 수 있도록 가능한 작은 게이트 폭으로 설정한다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되고, 대기 신호 stby2의 입력을 받은 제1의 레벨 시프터 회로(600)는 접지 전원 VSS의 대기 신호 stby3을 PMOS 트랜지스터 mp6 및 NMOS 트랜지스터 mn9의 게이트에 공급한다. 이에 따라, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이의 PMOS 트랜지스터 mp6이 온 상태가 되고, NMOS 트랜지스터 mn9가 오프 상태가 되어, 주변회로(200)는 일반적인 동작을 행한다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)에서 출력되고, 대기 신호 stby2의 입력을 받은 제1의 레벨 시프터 회로(600)는, 전원 전압 VDD보다 높은 IO 버퍼용의 VDDIO의 전위 레벨의 대기 신호 stby3을 PMOS 트랜지스터 mp6 및 NMOS 트랜지스터 mn9의 게이트에 공급한다. 이 결과, PMOS 트랜지스터 mp6이 오프 상태가 되고, NMOS 트랜지스터 mn9가 온 상태가 된다. 따라서, 주변회로(200)의 가상 전원 VDD1이 전원 VDD로부터 차단되어, 주변회로(200)를 흐르는 전체 리크 전류는, 오프 상태의 PMOS 트랜지스터 mp6을 흐르는 리크 전류에 의해 제한된다. 그러나, PMOS 트랜지스터 mp6의 소스 전위가 전원 전압 VDD와 동일하고, 게이트 전위가 전원 전압 VDD보다도 높은 IO 버퍼용의 VDDIO의 전위 레벨이므로, PMOS 트랜지스터 mp6의 게이트 소스간 전압은, 역바이어스가 인가된 상태가 된다. 이에 따라, 오프 상태의 PMOS 트랜지스터 mp6을 흐르는 리크 전류가 대폭 저감된다. 또한, PMOS 트랜지스터 mp6의 게이트 폭은, 주변회로(200)를 구성하는 트랜지스터의 총 게이트 폭보다도 충분히 작은 것을 사용하므로, 리크 전류를 대폭 저감할 수 있다. 또한, NMOS 트랜지스터 mn9가 온 상태가 되므로, 주변회로(200)의 가상 전원 VDD1을 접지 전원 VSS에 접속하고, 가상 전원 VDD1의 전위를 접지 전위로 줄인다. 이에 따라, 주변회로(200) 내의 각 노드가 과도적으로 불안정한 전위 상태가 되는 기간을 가능한 줄이고, 불필요한 소비 전류를 억제할 수 있다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제10의 실시 형태에 의하면, 전술한 제9의 실시 형태에서 설명한 효과에 더해서, 상기 가상 전원 VDD1을 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9에서 접지 전원 VSS에 접속하고, 가상 전원 VDD1의 전위를 접지 전위로 줄인다. 그러므로, 주변회로(200) 내의 각 노드가 과도적으로 불안정한 전위 상태가 되는 기간을 가능한 줄이고, 불필요한 소비 전류를 억제할 수 있다.
제11실시 형태
본 발명의 제11의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 22는 본 발명의 제11의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제11의 실시 형태에 따른 반도체 집적회로의 구성은, 도 22에 나 타내는 제2의 레벨 시프터 회로(700)를 대기 제어회로(500)와 제1의 스위칭소자 SW1 사이에 설치한 것을 제외하고, 전술의 제8의 실시 형태에 따른 반도체 집적회로의 설계와 같다. 따라서, 중복 설명을 피하기 위해서, 제2의 레벨 시프터 회로(700)의 회로 접속 관계만 도 22를 참조해서 이하 설명한다.
제2의 레벨 시프터 회로(700)는, 대기 제어회로(500)와, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6 및 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9의 게이트 사이에 접속된다. 제2의 레벨 시프터 회로(700)의 입력 IN은, 대기 제어회로(500)에 접속된다. 제2의 레벨 시프터 회로(700)의 출력 OUT은, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6 및 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9의 게이트에 접속된다. 제2의 레벨 시프터 회로(700)는, 대기 제어회로(500)로부터 출력된 대기 신호 stby2의 입력을 받고, 전원 VDD보다 높은 전위 VDDIO를 가지는 대기 신호 stby4를 발생한다.
제1의 스위칭소자 SW1은, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이에 설치되고, 제2의 레벨 시프터 회로(700)의 출력인 스탠바이 신호 stby4에 근거해서, 주변회로(200)를 전원 VDD로부터 차단한다. 제3의 스위칭소자 SW3은, 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이에 설치되고, 제2의 레벨 시프터 회로(700)의 출력인 대기 신호 stby4에 근거해서, 주변회로(200)를 접지 전원 VSS로부터 차단한다. 제2의 레벨 시프터 회로(700)의 입력 IN은, 대기 제어회로(500)에 전기적으로 접속되어, 상기 대기 제어회로(500)의 제2의 출력인 대기 신호 stby2을 받는다. 제2의 레벨 시프터 회로(700)의 출력 OUT은, 상기 제1의 스위칭 소자 SW1 및 제3의 스위칭소자 SW3에 전기적으로 접속된다. 제2의 레벨 시프터 회로(700)는, 대기 제어회로(500)로부터 출력되는 대기 신호 stby2의 High 레벨 전위를 SRAM용의 전원 전압 VDD보다 높은 IO 버퍼용의 VDDIO의 전위 레벨로 변환하고, 제1의 스위칭소자 SW1 및 제3의 스위칭소자 SW3에 입력하는 구성을 구비한다. 일반적으로, 반도체 집적회로에서는, 내부의 논리회로로부터의 신호를, 각각의 외부 핀을 통해서 입출력 동작하기 위해서 IO 버퍼가 탑재된다. 통상, IO 버퍼용의 전원 전압은, 외부와의 인터페이스를 목적으로 하므로, 내부회로에서 사용되는 내부전원보다도 높은, 3.3V나 2.5V의 전원 전압을 사용할 수 있다.
상기 제1의 스위칭소자 SW1은, 구체적으로는 PMOS 트랜지스터 mp6으로 구성할 수 있다. PMOS 트랜지스터 mp6의 게이트는, 제2의 레벨 시프터 회로(700)의 출력 OUT에 전기적으로 접속되어, 상기 제2의 레벨 시프터 회로(700)의 출력 OUT의 출력인 대기 신호 stby4를 받는다. PMOS 트랜지스터 mp6의 소스는 전원 VDD에 전기적으로 접속되고, PMOS 트랜지스터 mp6의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6은, 전원 VDD와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다.
상기 제3의 스위칭소자 SW3은, 구체적으로는 NMOS 트랜지스터 mn9로 구성할 수 있다. NMOS 트랜지스터 mn9의 게이트는, 제2의 레벨 시프터 회로(700)의 출력 OUT에 전기적으로 접속되어, 상기 제2의 레벨 시프터 회로(700)의 출력 OUT의 출력인 대기 신호 stby4를 받는다. NMOS 트랜지스터 mn9의 소스는, 접지 전원 VSS에 전기적으로 접속되고, NMOS 트랜지스터 mn9의 드레인은 주변회로(200)의 가상 전원 VDD1에 전기적으로 접속된다. 다시 말해, 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9는, 접지 전원 VSS와 주변회로(200)의 가상 전원 VDD1 사이를 온/오프하기 위한 스위치다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby2이 대기 제어회로(500)로부터 출력되고, 대기 신호 stby2의 입력을 받은 제1의 레벨 시프터 회로(600)는, 접지 전원 VSS의 대기 신호 stby3을 PMOS 트랜지스터 mp6 및 NMOS 트랜지스터 mn9의 게이트에 공급한다. 이에 따라, PMOS 트랜지스터 mp6이 온 상태가 되고, NMOS 트랜지스터 mn9가 오프 상태가 되어, 주변회로(200)는 일반적인 동작을 행한다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되고, 대기 신호 stby2의 입력을 받은 제1의 레벨 시프터 회로(600)는, 전원 전압 VDD보다 높은 IO 버퍼용의 VDDIO의 전위 레벨의 대기 신호 stby3을 PMOS 트랜지스터 mp6 및 NMOS 트랜지스터 mn9의 게이트에 공급한다. 이 결과, PMOS 트랜지스터 mp6은 오프 상태가 되고, NMOS 트랜지스터 mn9는 온 상태가 된다. 이때, PMOS트랜지스터 mp6의 소스 전위가 전원 전압 VDD와 동일하고, 게이트 전위가 전원 전압 VDD보다도 높은 IO 버퍼용의 VDDIO의 전위 레벨이므로, PMOS 트랜지스터 mp6의 게이트 소스 전압간은, 역바이어스가 인가된 상태가 된다. 이에 따라, 오프 상태의 PMOS 트랜지스터 mp6을 흐르는 리크 전 류가 대폭 저감된다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제11의 실시 형태에 의하면, 전술한 제8의 실시 형태에서 설명한 효과에 더해서, SRAM(1000)의 대기시에, PMOS 트랜지스터 mp6을 흐르는 리크 전류를 보다 저감할 수 있으므로, 주변회로(200)를 흐르는 리크 전류를 저감할 수 있고, 대기시의 SRAM(1000)의 소비 전류를 한층 더 저감할 수 있다. 또한, 부가하는 레벨 시프터 회로(700)에 의한 소비 전류 및 배치 면적 증가분에 대해서는, 대부분 무시할 수 있을 만큼 작게 된다.
제12실시 형태
본 발명의 제12의 실시 형태는, SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감하는데도 유효한 반도체 집적회로를 제공한다. 도 23은 본 발명의 제12의 실시 형태에 따른 반도체 집적회로의 회로 구성을 나타내는 블럭도다.
(회로 구성)
본 발명의 제12의 실시 형태에 따른 반도체 집적회로의 구성은, 도 23에 나타내는 제1의 레벨 시프터 회로(600)만 설치하고, 제2의 레벨 시프터 회로(700)를 설치하지 않는 것을 제외하고, 전술의 제11의 실시 형태에 따른 반도체 집적회로의 구성과 같다. 따라서, 중복 설명을 피하기 위해서, 제1의 레벨 시프터 회로(600)의 회로 접속 관계만 도 23을 참조해서 이하 설명한다.
제1의 레벨 시프터 회로(600)의 입력 IN은, 대기 제어회로(500)에 전기적으 로 접속된다. 제1의 레벨 시프터 회로(600)의 출력 OUT은, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 게이트와, 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9의 게이트와, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8의 게이트와, 인버터 INV4의 입력에 접속된다. 제1의 레벨 시프터 회로(600)의 입력 IN이 대기 제어회로(500)로부터 출력된 대기 신호 stby2을 받으면, 제1의 레벨 시프터 회로(600)는, High 레벨에 있어서 전원 VDD보다 높은 제1의 기판 바이어스 전위 Vpp를 가지는 대기 신호 stby3을 발생한다. 대기 신호 stby3은, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 게이트와, 제3의 스위칭소자 SW3을 구성하는 NMOS 트랜지스터 mn9의 게이트와, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8의 게이트에 입력된다. 또한, 인버터 INV4를 거쳐서 반전된 반전 신호가 제6의 스위칭소자 SW6을 구성하는 PMOS 트랜지스터 mp9의 게이트에 입력된다.
(회로 동작)
SRAM(1000)이 동작시의 경우에는, 동작에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되고, 대기 신호 stby2의 입력을 받은 제1의 레벨 시프터 회로(600)는, 접지 전원 VSS의 대기 신호 stby3을 PMOS 트랜지스터 mp6 및 NMOS 트랜지스터 mn9의 게이트 및 PMOS트랜지스터 mp8에 공급한다. 또한, 인버터 INV4를 거쳐서 대기 신호 stby3의 반전 신호가 PMOS 트랜지스터 mp9의 게이트에 공급된다. 이에 따라, PMOS 트랜지스터 mp6이 온 상태가 되고, NMOS 트랜지스터 mn9가 오프 상태가 되어, 주변회로(200)는 일반적인 동작을 행한다. 또한, PMOS 트랜지스터 mp8이 온 상태가 되고, PMOS 트랜지스터 mp9가 오프 상태가 되므로, 노드 N2이 전원 VDD와 접속되어, PMOS 트랜지스터 mp6의 기판 전위가 전원 VDD와 동일이 된다.
SRAM(1000)이 대기시의 경우에는, 대기에 따라 전환하는 제어신호인 대기 신호 stby2가 대기 제어회로(500)로부터 출력되고, 대기 신호 stby2의 입력을 받은 제1의 레벨 시프터 회로(600)는 High 레벨 시에 전원 전압 VDD보다 높은 제1의 기판 바이어스 전위 Vpp를 가지는 대기 신호 stby3을 PMOS 트랜지스터 mp6 및 NMOS 트랜지스터 mn9의 게이트 및 PMOS 트랜지스터 mp8에 공급한다. 또한, 인버터 INV4를 거쳐서 대기 신호 stby3의 반전 신호가 PMOS 트랜지스터 mp9의 게이트에 공급된다. 이 결과, PMOS 트랜지스터 mp6은 오프 상태가 되고, NMOS 트랜지스터 mn9는 온 상태가 된다. 이때, PMOS 트랜지스터 mp6의 소스 전위가 전원 전압 VDD와 동일하고, 게이트 전위가 전원 전압 VDD보다도 높은 제1의 기판 바이어스 전위 Vpp의 전위 레벨이므로, PMOS 트랜지스터 mp6의 게이트 소스간 전압은, 역바이어스가 인가된 상태가 된다. 이에 따라, 오프 상태의 PMOS 트랜지스터 mp6을 흐르는 리크 전류가 대폭 저감된다.
그 결과, 제5의 스위칭소자 SW5를 구성하는 PMOS 트랜지스터 mp8이 오프 상태가 되고, 제6의 스위칭소자 SW6을 구성하는 PMOS 트랜지스터 mp9가 온 상태가 된다. 이 때문에, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판에 전기적으로 접속된 노드 N2는, 제1의 기판 바이어스 전위 공급선 Vpp에 접속되는 동시에 전원 VDD로부터 차단된다. 그 결과, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 전위는 제1의 기판 바이어스 전위 Vpp와 같아진다. 제1의 기판 바이어스 전위 Vpp는 전원 전위 VDD보다 높으므로, 주변회로(200)의 대기시에 있어서의 리크 전류가 더욱 저감한다.
(효과)
이상에서 설명한 바와 같이, 본 발명의 제12의 실시 형태에 의하면, 대기시에 있어서, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 전위와 게이트 전위의 양쪽을 전원 전위 VDD보다 높게 한다. 이에 따라, 주변회로(200)의 대기시에 있어서의 리크 전류가 더욱 저감한다.
대기시에 있어서, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6로의 기판 바이어스 전위의 인가는, 각 메모리 셀의 제1 및 제2의 부하 PMOS 트랜지스터 mp1, mp2에 공급하는 기판 바이어스 발생 회로(300)를 이용한다. 그러므로, 새로운 바이어스 회로를 설치할 필요가 없다. 추가적인 소비 전류나 면적증가가 거의 불필요 하게 된다. 레벨 시프터 회로(600), 제5의 스위칭소자 SW5, 제6의 스위칭소자 SW6, 인버터 INV4를 설치하는 것에 의한 소비 전류 증가분 및 배치 면적 증가분에 대해서는, 대부분 무시할 수 있을 만큼 작게 된다. 또한, 제1의 스위칭소자 SW1을 구성하는 PMOS 트랜지스터 mp6의 기판 제어에 의해, 상기 PMOS 트랜지스터 mp6을 흐르는 리크 전류를 저감할 수 있으므로, 동작시에 있어서의 주변회로(200)의 스피드에 영향을 주지 않도록, PMOS 트랜지스터 mp6의 게이트 폭을 크게 한 경우에도, 리크를 저감할 수 있다.
제13실시 형태
본 발명의 제13의 실시 형태는, 기판 바이어스 발생 회로의 회로 구성을 제공한다. 도 24는 본 발명의 제13의 실시 형태에 따른 기판 바이어스 발생 회로의 구성을 나타내는 등가회로도다
(회로 구성)
본 발명의 제13의 실시 형태에 따른 기판 바이어스 발생 회로의 구성은, 차지 펌프 회로를 사용하는 일 없이, IO 버퍼의 전원으로서 공급되어 있는 IO 전원 VDDIO를 이용한다. 내부전원보다도 높은 IO 전원 VDDIO로부터, 2개의 다이오드 접속한 NMOS 트랜지스터 mn11, mn12를 직렬접속한 회로에 의해 강압한 전압을 제1의 기판 바이어스 전위 Vpp으로서 사용한다.
(효과)
차지 펌프 회로로 이루어지는 기판 전압 발생회로를 사용하지 않고, IO 전원을 이용한 다이오드 접속한 MOS 트랜지스터에 의해, 제1의 기판 바이어스 전위 Vpp를 생성한다. 이에 따라, 바이어스 회로에 의한 소비 전류 증가분을 저감할 수 있다. 다이오드 접속한 MOS 트랜지스터를 사용함으로써, 제1의 기판 바이어스 전위 Vpp가 프로세스 변동, 전원 전압, 온도에 의한 영향을 받기 쉽게 된다. 하지만, 제1의 기판 바이어스 전위 Vpp은 각 메모리 셀의 부하 PMOS 트랜지스터의 기판에만 공급되므로, 구동 NMOS 트랜지스터에 인가되는 소스 바이어스 전압과는 다르므로, 그 정도 높은 정밀도는 필요로 하지 않게 된다. 따라서, SRAM 특성에의 영향은 작다.
본 발명의 바람직한 형태가 기재되었는데, 당업자에게는, 이는 본 발명의 정 신으로부터 벗어나지 않는 범위에서 다양하게 변형 및 변경되는 것으로 여겨진다. 본 발명의 범위는 수반되는 청구항에 의해서만 정의된다.
본 발명에 의하면, 동작시 및 대기시의 양쪽에 있어서, 기판 바이어스 발생 회로에 의해, SRAM 메모리 셀의 기판 전위를 항상 인가함으로써 동작시 및 대기시의 양쪽에 있어서의 SRAM 메모리 셀에서의 리크 전류를 저감하고, 소비 전류를 저감할 수 있다.

Claims (25)

  1. 각각 부하 MOS 트랜지스터를 포함하는 복수의 메모리 셀을 구비하는 SRAM 메모리 셀 어레이와,
    상기 부하 MOS 트랜지스터와 전기적으로 결합됨과 동시에, 상기 SRAM 메모리 셀 어레이의 적어도 동작시 및 대기시에 있어서, 상기 부하 MOS 트랜지스터의 문턱 전압의 절대값이 증대하도록 상기 부하 MOS 트랜지스터에 제1의 기판 전위를 공급하는 기판 바이어스 발생 회로를 적어도 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 각 메모리 셀은, 구동 MOS 트랜지스터와 전송 MOS 트랜지스터를 더 포함하고, 상기 각 부하 MOS 트랜지스터는, PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
  3. 제2항에 있어서,
    상기 구동 MOS 트랜지스터와 전기적으로 결합됨과 동시에, 상기 동작시에 있어서 상기 각 구동 MOS 트랜지스터의 소스 전위를 접지 전위로 설정하고, 상기 대 기시에 있어서 상기 소스 전위를 상기 접지 전위보다 높은 제1의 바이어스 전위에 설정하는 소스 바이어스 발생 회로를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  4. 제3항에 있어서,
    상기 소스 바이어스 발생 회로는, 레귤레이터 회로를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
  5. 제4항에 있어서,
    상기 레귤레이터 회로는, 온도상승에 따라 출력 전압이 상승하는 포지티브의 온도계수를 가지는 출력 전압 특성을 갖는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제4항에 있어서,
    상기 레귤레이터 회로는, 출력 전압이 리크 전류의 크기에 비례한 출력 전압 특성을 갖는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제1항에 있어서,
    상기 기판 바이어스 발생 회로는,
    차지 펌프 회로와,
    이 차지 펌프 회로에 전기적으로 결합되는 발진회로와,
    상기 차지 펌프 회로와 상기 발진회로에 전기적으로 결합되는 센서 회로를 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  8. 제1항에 있어서,
    상기 기판 바이어스 발생 회로는, SRAM용 전원보다도 전압이 높은 전원을 사용해서 상기 제1의 기판 전위를 발생시키는 것을 특징으로 하는 반도체 집적회로장치.
  9. 제1항에 있어서,
    상기 기판 바이어스 발생 회로는, SRAM용 전원보다도 전압이 높은 전원으로부터 강압한 전압을 사용해서, 상기 제1의 기판 전위를 발생시키는 것을 특징으로 하는 반도체 집적회로장치.
  10. 제8항에 있어서,
    상기 SRAM용 전원보다도 전압이 높은 전원은, 입출력 버퍼용 전원을 구비하는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제1항에 있어서,
    상기 메모리 셀에 전기적으로 결합됨과 동시에, 상기 메모리 셀에 액세스하기 위한 주변회로와,
    상기 주변회로에 전기적으로 접속되는 동시에, 상기 동작시에 있어서 전원 전압을 상기 주변회로에 공급하고, 상기 대기시에 있어서 상기 전원 전압을 상기 주변회로에 공급하지 않는 제1의 스위치 소자를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제11항에 있어서,
    상기 제1의 스위치 소자는, 전원과 주변회로 사이에 전기적으로 접속된 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제12항에 있어서,
    상기 PMOS 트랜지스터와 상기 기판 바이어스 발생 회로 사이에 전기적으로 결합되어, 상기 대기시에 상기 기판 바이어스 발생 회로로부터 상기 부하 MOS 트랜지스터에 공급되는 상기 제1기판 전위를 상기 PMOS 트랜지스터에 공급하는 동시에, 상기 동작시에는 상기 제1의 기판 전위를 상기 PMOS 트랜지스터에 공급하지 않는 제2의 스위치 소자를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  14. 제11항에 있어서,
    상기 주변회로에 전기적으로 접속되는 동시에, 상기 대기시에 있어서 접지 전압을 상기 주변회로에 공급하고, 상기 동작시에 있어서 상기 접지 전압을 상기 주변회로에 공급하지 않는 제3의 스위치 소자를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  15. 제14항에 있어서,
    상기 제3의 스위치 소자는, 접지와 주변회로 사이에 전기적으로 접속된 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제12항에 있어서,
    상기 제1의 스위치 소자와 전기적으로 결합됨과 동시에, 상기 대기시에 SRAM용 전원보다도 전압의 높은 입출력 버퍼용 전원의 전압을 제어 전압으로서 상기 제1의 스위치 소자에 공급하는 제4의 스위치 소자를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  17. 제1항에 있어서,
    상기 메모리 셀에 전기적으로 결합됨과 동시에, 상기 메모리 셀에 액세스하기 위한 주변회로와,
    상기 주변회로에 전기적으로 접속되는 동시에, 상기 동작시에 있어서 전원 전압을 상기 주변회로에 공급하고, 상기 대기시에 있어서 상기 전원 전압을 상기 주변회로에 공급하지 않는 제5의 스위치 소자를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제17항에 있어서,
    상기 제5의 스위치 소자는, 접지와 주변회로 사이에 전기적으로 접속된 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  19. 제17항에 있어서,
    상기 주변회로에 전기적으로 접속되는 동시에, 상기 대기시에 있어서 전원 전압을 상기 주변회로에 공급하고, 상기 동작시에 있어서 상기 전원 전압을 상기 주변회로에 공급하지 않는 제6의 스위치 소자를 더 포함하는 것을 특징으로 하는 반도체 집적회로장치.
  20. 제19항에 있어서,
    상기 제6의 스위치 소자는, 전원과 주변회로 사이에 전기적으로 접속된 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  21. SRAM 메모리 셀에서의 리크 전류 저감 방법으로서,
    SRAM 메모리 셀에 포함되는 부하 MOS 트랜지스터의 문턱 전압의 절대값을 증대시키는 제1의 기판 전위를 발생하는 공정과,
    상기 SRAM 메모리 셀의 적어도 동작시 및 대기시에 있어서, 상기 부하 MOS 트랜지스터에 상기 제1의 기판 전위를 공급하는 공정을 포함하는 것을 특징으로 하는 전류 저감 방법.
  22. 제21항에 있어서,
    상기 동작시에 있어서, 상기 SRAM 메모리 셀에 포함되는 각 구동 MOS 트랜지스터의 소스 전위를 접지 전위로 설정하는 공정과,
    상기 소스 전위를 상기 접지 전위보다 높은 제1의 바이어스 전위로 설정하는 공정을 더 포함하는 것을 특징으로 하는 리크 전류 저감 방법.
  23. 제21항에 있어서,
    상기 제1의 기판 전위를 발생하는 공정은, SRAM용 전원보다도 전압이 높은 전원을 사용해서 상기 제1의 기판 전위를 발생시키는 공정을 구비하는 것을 특징으로 하는 리크 전류 저감 방법.
  24. 제21항에 있어서,
    상기 제1의 기판 전위를 발생하는 공정은, SRAM용 전원보다도 전압이 높은 전원으로부터 강압한 전압을 사용해서 상기 제1의 기판 전위를 발생시키는 공정을 구비하는 것을 특징으로 하는 리크 전류 저감 방법.
  25. 제21항에 있어서,
    상기 SRAM용 전원보다도 전압이 높은 전원은, 입출력 버퍼용 전원으로 이루어지는 것을 특징으로 하는 리크 전류 저감 방법.
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