JP4409339B2 - 半導体システム - Google Patents
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Description
図1は本発明の第1の実施形態に係る半導体システムの構成を示すブロック図である。図1において、半導体システム1は、複数のメモリシステムとしてのSRAM3a,3b,3c、ROM3d,3eおよびDRAM3fが混載されたシステムLSI2を備えている。システムLSI2にはメモリシステム以外の回路システム4a,4b,4c,4dが搭載されている。SRAM3a〜3cと、ROM3d,3eと、DRAM3fとは、動作原理が相違しており、このためばらばらの閾値電圧を持つ。また、同じ動作原理のメモリシステムであっても、レイアウト上の位置や、サイズなどが異なる場合は、製造プロセスに起因して、閾値電圧に違いが生じる場合がある。
図3は本発明の第2の実施形態に係る半導体システムの構成を示すブロック図である。図3において、図1と共通の構成要素には図1と同一の符号を付しており、ここではその詳細な説明を省略する。
図5は本発明の第3の実施形態に係る半導体システムの構成を示すブロック図である。図5において、図3と共通の構成要素には図3と同一の符号を付しており、ここではその詳細な説明を省略する。
上述の各実施形態では、ソース電位について、アナログ電源回路5,6,6Aから直接、各メモリシステム3a〜3fに電源供給するものとした。これに対して本実施形態では、アナログ電源回路から直接電源を供給する代わりに、ソース電位の基準となるリファレンス電圧を生成し、このリファレンス電圧によって、制御すべき電圧変化方向や、電圧絶対量を指示するものとする。
上述の各実施形態では、動作原理が異なるメモリシステムを含む半導体システムを例にとって説明を行ったが、動作原理が同一である複数のメモリシステムを含む半導体システムにおいても、同様の構成を適用することによって、同様の効果を得ることができる。すなわち、同じ動作原理のメモリシステムであっても、レイアウト上の位置や、そのサイズなどが異なる場合には、閾値電圧が異なる可能性がある。このような場合に、本発明を適用することによって、閾値電圧の相違による影響を受けることなく、リーク電流を抑えることができる。
上述の第1の実施形態のように、メモリセルが有するトランジスタにソース電位を供給する場合には、複数のメモリシステムのうち少なくとも1つについては、ソースドライバを図12のような構成としてもかまわない。図12のソースドライバ50は、当該メモリセルが非選択のときは、アナログ電源回路5から供給されたソース電位をソース線に供給する一方、当該メモリセルが選択されたときは、ソース線を接地電位に駆動する。これにより、オフリーク電流を決めるゲート・ソース間電圧を制御して、非選択メモリセルのリーク電流を抑えることができる。
メモリシステムがSRAMである場合は、上述した,ドライブトランジスタやアクセストランジスタのソース電位を共通に制御する構成と同様の構成を、ドライブトランジスタのゲート電圧を決定するロードトランジスタのソース電位の制御にも、適用できる。
メモリセルのトランジスタのソース電位やワード線ドライバのソース電位と同様に、基板電位を、複数のメモリシステムで共通に制御するようにしてもよい。図14は複数のSRAMにおいて基板電位を共通に供給する構成を示す図である。図14では、基板電位供給部としてのアナログ電源回路61が設けられており、アナログ電源回路61から出力された電位が、各SRAMの基板ドライバ62に共通に供給されている。
2 システムLSI
3a,3b,3c SRAM(メモリシステム)
3d,3e ROM(メモリシステム)
3f DRAM(メモリシステム)
4a,4b,4c,4d 回路システム
5 アナログ電源回路(ソース電位供給部)
6,6A アナログ電源回路(ソース電位供給部)
7 アナログ電源回路(リファレンス電圧生成部)
14a,14b ドライブトランジスタ
14c,14d,15a,15b アクセストランジスタ
18 ワード線ドライバ
30 システムLSI
31a,31d SRAM(メモリシステム)
31b,31e ROM(メモリシステム)
31c,31f DRAM(メモリシステム)
32a,32b,32c,32d 回路システム
33 電圧制御ドライバ
40 システムLSI
41a〜41f SRAM(メモリシステム)
44a,44b アクセストランジスタ
47 ワード線ドライバ
50 ソースドライバ
51 アナログ電源回路(ソース電位供給部)
52 SRAM回路
52a,52b ロードトランジスタ
61 アナログ電源回路(基板電位供給部)
VSS 接地電位
VDD 電源電圧
Claims (12)
- 閾値電圧が互いに異なる複数のメモリシステムを有する半導体システムであって、
前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムのメモリセルが有する少なくとも1つのトランジスタのソースに、ソース電位を供給するソース電位供給部を備え、
前記ソース電位は、接地電位および当該半導体システムの電源電圧と異なる電位に設定されており、
前記ソース電位が印加されるトランジスタのゲート・ソース間電圧が、絶対値が所定値以上の負の電圧になっており、かつ、前記ソース電位はゲート電位よりも高電位であり、
前記ソース電位は、絶対値が、前記複数のメモリシステムの中で閾値電圧が最低のものの当該閾値電圧と、当該半導体システムにおいて閾値電圧が最高の回路システムの当該閾値電圧との差に相当する電位に、設定されている
ことを特徴とする半導体システム。 - 請求項1において、
前記ソース電位供給部からソース電位が供給されるトランジスタは、アクセストランジスタである
ことを特徴とする半導体システム。 - 請求項1において、
前記複数のメモリシステムは、SRAMを含み、
前記SRAMにおいて、前記ソース電位供給部からソース電位が供給されるトランジスタは、ロードトランジスタである
ことを特徴とする半導体システム。 - 請求項1において、
前記ソース電位は、絶対値が当該半導体システムの電源電圧の20%以下である正の電位に、設定されている
ことを特徴とする半導体システム。 - 請求項1において、
前記複数のメモリシステムのうち少なくとも1つは、
アクセスのために選択されたメモリセルについて、前記ソース電位供給部から供給されたソース電位に代えて、接地電位をソース電位として供給するソースドライバを有する
ことを特徴とする半導体システム。 - 閾値電圧が互いに異なる複数のメモリシステムを有する半導体システムであって、
前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムのワード線ドライバに、ソース電位を供給するソース電位供給部を備え、
前記ソース電位は、接地電位および当該半導体システムの電源電圧と異なる電位に設定されており、
前記ソース電位が印加されるトランジスタのゲート・ソース間電圧が、絶対値が所定値以上の負の電圧になっており、かつ、前記ソース電位はゲート電位よりも高電位であり、
前記ソース電位は、絶対値が、前記複数のメモリシステムの中で閾値電圧が最低のものの当該閾値電圧と、当該半導体システムにおいて閾値電圧が最高の回路システムの当該閾値電圧との差に相当する電位に、設定されている
ことを特徴とする半導体システム。 - 請求項6において、
前記ソース電位は、絶対値が当該半導体システムの電源電圧の20%以下である負の電位に、設定されている
ことを特徴とする半導体システム。 - 請求項1または6において、
回路システムを備え、
前記複数のメモリシステムは、前記回路システムとともに、同一チップ上にシステムLSIとして混載されている
ことを特徴とする半導体システム。 - 請求項1または6において、
前記ソース電位供給部は、
当該半導体システムの、動作周波数、電源電圧および温度のうち少なくともいずれか1つに応じて、前記ソース電位を制御する機能を有する
ことを特徴とする半導体システム。 - 請求項1または6において、
前記ソース電位供給部は、
前記ソース電位の基準となるリファレンス電圧を生成するリファレンス電圧生成部と、
前記各メモリシステムに供給する前記ソース電位を、前記リファレンス電圧に応じてそれぞれ生成し、供給する電圧制御ドライバとを備えたものである
ことを特徴とする半導体システム。 - 請求項10において、
前記リファレンス電圧生成部は、
当該半導体システムの、動作周波数、電源電圧および温度のうち少なくともいずれか1つに応じて、前記リファレンス電圧を制御する機能を有する
ことを特徴とする半導体システム。 - 請求項1または6において、
前記複数のメモリシステムに対して共通に設けられ、前記各メモリシステムに、基板電位を供給する基板電位供給部を備えた
ことを特徴とする半導体システム。
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