KR20060044915A

KR20060044915A - 반도체시스템

Info

Publication number: KR20060044915A
Application number: KR1020050025906A
Authority: KR
Inventors: 히로유키 야마우치
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 2004-04-06
Filing date: 2005-03-29
Publication date: 2006-05-16
Also published as: JP4409339B2; US7187596B2; US20050219921A1; JP2005302071A; TW200603172A

Abstract

본 발명은, 임계전압이 서로 다른 메모리시스템을 포함하는 반도체시스템에 있어서, 복잡한 공정을 필요로 하지 않고, 임계전압의 상이함에 따른 영향을 받는 일없이 리크전류를 억제 가능하게 하는 것이다.

반도체시스템(1B)은, SRAM, ROM 등 복수의 메모리시스템(3a∼3f)이 회로시스템(4a∼4d)과 혼합 탑재된 시스템LSI(2)를 구비한다. 아날로그 전원회로(6A)는, 각 메모리시스템(3a∼3f)에 대해 공통으로 구성되어, 각 메모리시스템(3a∼3f)의 워드선구동기에, 소스전위를 공급한다. 아날로그 전원회로(6A)는 센서(21∼23)의 출력을 받아, 반도체시스템(1B)의 동작상태에 따라 리크전류가 억제되도록, 공급하는 소스전위를 제어한다.

Description

반도체시스템{SEMICONDUCTOR SYSTEM}

도 1은 본 발명 제 1 실시예에 관한 반도체시스템의 구성도.

도 2는 도 1 구성의 각 메모리시스템에 있어서, 소스전위 공급에 관한 부분의 구성예를 나타내는 도.

도 3은 본 발명 제 2 실시예에 관한 반도체시스템의 구성도.

도 4는 도 3 구성의 각 메모리시스템에 있어서, 소스전위의 공급에 관한 부분의 구성예를 나타내는 도.

도 5는 본 발명 제 3 실시예에 관한 반도체시스템의 구성도.

도 6은 시스템의 처리부하량과 상태와의 관계 일례도.

도 7은 본 발명 제 4 실시예에 관한 반도체시스템의 구성도.

도 8은 도 7의 전압제어구동기 내부구성 예.

도 9는 본 발명 제 5 실시예에 관한 반도체시스템의 구성도.

도 10은 도 9 구성의 각 SRAM에 있어서, 소스전위의 공급에 관한 부분의 구성예를 나타내는 도.

도 11은 복수의 SRAM에 대해, 메모리셀이 갖는 트랜지스터에 소스전위를 공통으로 공급하는 구성예.

도 12는 본 발명의 제 1 변형예에 관한 소스구동기의 구성도.

도 13은 본 발명의 제 2 변형예에 관한, SRAM에서 로드트랜지스터의 소스전위 공급에 관한 부분의 구성예.

도 14는 본 발명의 제 3 변형예에 관한, 기판전위 공급에 관한 부분의 구성예.

도 15는 시스템간 특성 편차의 일례를 나타내는 그래프.

* 도면의 주요 부분에 대한 부호의 설명 *

1, 1A, 1B, 1C, 1D : 반도체시스템

2, 30, 40 : 시스템LSI

3a, 3b, 3c, 31a, 31d, 41a∼41f : SRAM(메모리시스템)

3d, 3e, 31b, 31e : ROM(메모리시스템)

3f, 31c, 31f : DRAM(메모리시스템)

4a, 4b, 4c, 4d, 32a, 32b, 32c, 32d : 회로시스템

5, 6, 6A, 51 : 아날로그 전원회로(소스전위 공급부)

7 : 아날로그 전원회로(참조전압 생성부)

14a, 14b : 구동트랜지스터

14c, 14d, 15a, 15b, 44a, 44b : 액세스트랜지스터

18, 47 : 워드선 구동기

33 : 전압제어구동기

50 : 소스구동기

52 : SRAM회로 52a, 52b : 로드트랜지스터

61 : 아날로그 전원회로(기판전위 공급부)

VSS : 접지전위 VDD : 전원전압

본 발명은, SRAM이나 ROM 등의 메모리시스템을 복수 개 포함하는 반도체시스템에 관한 것이다.

메모리시스템이나 회로시스템 등을 복수 개 포함하는 반도체시스템에 관해, 종래 다음과 같은 구성이 취해졌다.

예를 들어 전원전압의 종류가 1 종류가 아닌, 3 종류 이상의 전원전압이 동일 칩 상에 필요하므로, 레벨시프트 등 여분의 회로를 구성시키거나, 복잡한 웰 분리 등을 실시했다(예를 들어 일특개 2001-44295호 공보(제 2-7 쪽, 제 1 도)). 또 플래쉬메모리 등, 회로 동작상 고전압이 필요한 시스템이 포함됐을 경우, 논리디바이스를 형성하기 위해 필요한 표준공정에 고내압의 게이트산화막 공정을 추가했다(예를 들어 일특개 2003-7863호 공보(제 2-7 쪽, 제 1 도)). 즉 예를 들어 논리부에 1.0V, 플래쉬메모리에 3.0V, DRAM에 2.5V가 필요할 경우에, 각각의 디바이스가 요구하는 전압에 견딜 수 있는 게이트산화막 등을 형성했다.

다종류의 메모리디바이스나 아날로그디바이스 등이 혼합 탑재됐을 경우, 앞으로의 미세화에 따라, 요구되는 최적의 전압은 5 종류 정도를 넘을 것으로 생각되 며, 이에 따라 필요한 게이트산화막 두께도 5 종류를 넘게 될 것이다. 이와 같은 디바이스를 동일 공정으로 형성하는 것은 매우 어려워, 상술한 특허문헌(일특개 2001-44295호 공보, 일특개 2003-7863호 공보)의 종래 기술로는 그 실현이 어렵다.

그래서 대체기술로서, 게이트산화막 대신 임계전압을 다종류 갖추어 대응하는 것을 생각할 수 있다. 단 이 경우에는, 트랜지스터의 임계전압이 지나치게 낮아짐에 기인하는 오프 리크전류나, 게이트산화막이 지나치게 얇아짐에 기인하는 게이트 리크전류의 문제가 발생할 가능성이 높아진다.

또한 도 15에 나타내는 바와 같이, 디바이스의 미세화에 따라, 디바이스 채널 폭이나 분리 폭 등의 배치에 의존하여, 각 시스템마다 임계전압이 달라진다. 특히 SRAM이나 ROM, DRAM 등은 극소 디바이스를 사용하므로, 동일 공정이라도 임계전압이 서로 달라져버리며, 이로써 모든 메모리에 있어서 리크전류의 요구를 만족시키기란 어렵다. 또 아날로그회로 등은 커다란 디바이스를 사용하므로, 메모리디바이스와 함께 리크전류의 요구를 만족시키기는 극히 어렵다. 도 15의 예에서는, 시스템간 임계전압이 200mV나 차이가 난다. 예를 들어 제조공정에서, 이온주입에 의해 개별로 임계전압을 조정하는 것을 생각할 수 있는데, 조정할 임계전압의 종류는 10 종류(n채널과 p채널)를 초과하는 경우가 많아 실제 생산원가면에서 볼 때, 사실상 불가능에 가깝다.

또 대다수의 반도체시스템은, 태스크처리량이나, 동작 시, 대기 시 등의 태스크상태, 또는 시스템 온도에 따라, 전원전압이나 클록주파수를 제어한다. 때문에 요구되는 리크전류의 사양은 그때 그때에 따라 다르다. 따라서 리크전류의 제어는, 시스템의 동작환경에 따라 융통성 있게 변경할 필요가 있다. 그러나 공정만의 대책이나 메모리 개별적인 리크 삭감 회로로는, 시스템 전체의 동작환경 변화에 대처하기가 어려우며, 그 결과 오프 리크전류나 게이트 리크전류의 요구를 만족시킬 수 없다.

상기 문제에 감안하여 본 발명은, 임계전압이 서로 다른 메모리시스템을 포함하는 반도체시스템에 있어서, 복잡한 공정을 필요로 하지 않으며, 임계전압의 상이함에 따른 영향을 받는 일없이, 리크전류를 억제 가능하게 하는 것을 과제로 한다.

상기 과제를 해결하기 위해, 제 1 발명은, 임계전압이 서로 다른 복수의 메모리시스템을 갖는 반도체시스템으로서, 상기 복수의 메모리시스템에 대해 공통으로 구성되며, 상기 각 메모리시스템의 메모리셀이 갖는 적어도 1 개의 트랜지스터 소스에, 소스전위를 공급하는 소스전위 공급부를 구비하고, 상기 소스전위는, 접지전위 및 당해 반도체시스템의 전원전압과 다른 전위로 설정되는 것이다.

이 발명에 의하면, 각 메모리시스템의 메모리셀이 갖는 트랜지스터에, 소스전위 공급부로부터, 공통으로 소스전위가 공급된다. 이로써 각 메모리시스템에 대해 오프 리크전류를 결정하는 게이트-소스간 전압을, 절대값이 소정값 이상인 음 전압으로, 일률적으로 제어할 수 있다. 따라서 임계전압이 서로 다른 메모리시스템에 대해, 복잡한 공정을 필요로 하지 않고, 임계전압의 차이에 따른 영향을 받는 일없이, 리크전류를 억제할 수 있다.

그리고 상기 제 1 발명에 있어서, 상기 소스전위 공급부로부터 소스전위가 공급되는 트랜지스터는, 액세스트랜지스터인 것이 바람직하다.

또 상기 제 1 발명에 있어서, 상기 복수의 메모리시스템은 SRAM을 포함하며, 상기 SRAM에 있어서, 상기 소스전위 공급부로부터 소스전위가 공급되는 트랜지스터는, 로드트랜지스터인 것이 바람직하다.

또한 상기 제 1 발명에 있어서, 상기 소스전위는, 절대값이 당해 반도체시스템 전원전압의 20% 이하인 양의 전위로 설정되는 것이 바람직하다.

또 상기 제 1 발명에 있어서, 상기 소스전위는, 절대값이, 상기 복수의 메모리시스템 중에서 임계전압이 최저인 것의 당해 임계전압과, 당해 반도체시스템에서 임계전압이 최고인 회로시스템의 당해 임계전압과의 차에 상당하는 전위로 설정되는 것이 바람직하다.

이로써, 디바이스 치수나 배치 등에 의해 크게 달라지는 임계전압에 의한 영향을 회피할 수 있다.

또한 상기 제 1 발명에 있어서, 상기 복수의 메모리시스템 중 적어도 1 개는, 액세스를 위해 선택된 메모리셀에, 상기 소스전위 공급부로부터 공급된 소스전위 대신, 접지전위를 소스전위로서 공급하는 소스구동기를 갖는 것이 바람직하다.

또 제 2 발명은, 임계전압이 서로 다른 복수의 메모리시스템을 갖는 반도체시스템으로서, 상기 복수의 메모리시스템에 대해 공통으로 구성되며, 상기 각 메모리시스템의 워드선 구동기에 소스전위를 공급하는 소스전위 공급부를 구비하고, 상기 소스전위는, 접지전위 및 당해 반도체시스템의 전원전압과 다른 전위로 설정되 는 것이다.

이 발명에 의하면, 각 메모리시스템의 워드선 구동기에, 소스전위 공급부로부터 공통으로 소스전위가 공급된다. 이로써 각 메모리시스템에 대해, 오프 리크전류를 결정하는 게이트-소스간 전압을, 절대값이 소정값 이상인 음 전압으로, 일률적으로 제어할 수 있다. 따라서 임계전압이 서로 다른 메모리시스템에 대해, 복잡한 공정을 필요로 하지 않고, 임계전압의 차이에 따른 영향을 받는 일없이, 리크전류를 억제할 수 있다.

그리고 상기 제 2 발명에 있어서, 상기 소스전위는, 절대값이 당해 반도체시스템 전원전압의 20% 이하인 음의 전위로 설정되는 것이 바람직하다.

또 상기 제 2 발명에 있어서, 상기 소스전위는, 절대값이 상기 복수의 메모리시스템 중에서 임계전압이 최저인 것의 당해 임계전압과, 당해 반도체시스템에서 임계전압이 최고인 회로시스템의 당해 임계전압과의 차에 상당하는 전위로 설정되는 것이 바람직하다.

이로써, 디바이스 치수나 배치 등에 의해 크게 달라지는 제각각의 임계전압에 의한 영향을 회피할 수 있다.

그리고 상기 제 1 또는 제 2 발명에 있어서, 회로시스템을 구비하며, 상기 복수의 메모리시스템은, 상기 회로시스템과 함께 동일 칩 상에 시스템LSI로서 혼합 탑재되는 것이 바람직하다.

또 상기 제 1 또는 제 2 발명에 있어서, 상기 소스전위 공급부는, 당해 반도체시스템의, 동작주파수, 전원전압 및 온도 중 적어도 어느 하나에 따라 상기 소스 전위를 제어하는 기능을 갖는 것이 바람직하다.

이로써 시스템의 동작환경에 따라, 융통성 있는 리크전류 제어가 가능해진다.

또한 상기 제 1 또는 제 2 발명에 있어서, 상기 소스전위 공급부는, 상기 소스전위의 기준이 될 참조전압을 생성하는 참조전압 생성부와, 상기 각 메모리시스템에 공급할 상기 소스전위를, 상기 참조전압에 따라 각각 생성하고, 공급하는 전압제어구동기를 구비하는 것으로 하는 것이 바람직하다.

이로써 값이 다른 소스전위를, 참조전압에 의해 일률적으로 제어할 수 있다.

그리고 상기 참조전압 생성부는, 당해 반도체시스템의, 동작주파수, 전원전압 및 온도 중 적어도 어느 하나에 따라 상기 참조전압을 제어하는 기능을 갖는 것이 바람직하다.

또 상기 제 1 또는 제 2 발명에 있어서, 상기 복수의 메모리시스템에 공통으로 구성되며, 기판전위를 공급하는 기판전위 공급부를 상기 각 메모리시스템에 구비하는 것이 바람직하다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

(실시예)

이하 본 발명의 실시예에 대해 도면을 참조하면서 설명하기로 한다.

(제 1 실시예)

도 1은, 본 발명의 제 1 실시예에 관한 반도체시스템 구성을 나타내는 블록도이다. 도 1에서 반도체시스템(1)은, 복수 메모리시스템으로서의 SRAM(3a, 3b, 3c), ROM(3d, 3e) 및 DRAM(3f)이 혼합 탑재된 시스템LSI(2)를 구비한다. 시스템LSI(2)에는 메모리시스템 이외의 회로시스템(4a, 4b, 4c, 4d)이 탑재된다. SRAM(3a∼3c)과, ROM(3d, 3e)과, DRAM(3f)은, 동작원리가 서로 다르며, 이 때문에 각각 서로 다른 임계전압을 갖는다. 또 동일한 동작원리의 메모리시스템이라도, 배치구성상의 위치나 치수 등이 다를 경우는, 제조공정에 기인하여 임계전압에 차이가 생길 경우가 있다.

또 도 1의 반도체시스템(1)은, 소스전위 공급부로서의 아날로그 전원회로(5)를 구비한다. 아날로그 전원회로(5)는, SRAM(3a∼3c) 등의 각 메모리시스템(3a∼3f)에 대해 공통으로 구성되며, 각 메모리시스템(3a∼3f)의 메모리셀이 갖는 적어도 1 개의 트랜지스터에 소스전위를 공급한다. 아날로그 전원회로(5)에 의해 생성된 소스전위는, 전원공급구(5a)로부터 소스전위 공급선(11)을 통해 각 메모리시스템(3a∼3f)의 전원수취구(12)로 공급된다. 이 소스전위는, 접지전위(VSS) 및 반도체시스템(1)의 전원전압(VDD)과는 다른 전위로 설정된다.

여기서 아날로그 전원회로(5)는, 시스템LSI(2)와는 별도의 칩이며, 시스템LSI(2)의 전원전압을 공급할 수도 있다. 또 이 반도체시스템(1)은 동일 보드 상에 구성될 경우, 동일 패키지 내에 구성될 경우, 또는 동일 반도체기판에서 실현될 경우 등이 있다.

도 2는 메모리시스템에 있어서 본 실시예의 소스전위 공급에 관한 부분의 구성예를 나타내는 도이다. 도 2에서는, 메모리시스템으로서 SRAM 및 ROM을 예로 하며, 그 메모리셀 내부구성을 각각, SRAM회로(14) 및 ROM회로(15)로서 나타낸다. SRAM회로(14)에서는, 6 개의 트랜지스터로 구성되는 메모리셀에 있어서, NMOS로 이루어지는 구동트랜지스터(14a, 14b)의 공통 소스에, 소스구동기(13)를 통해 상술한 소스전위가 공급된다. 구동트랜지스터(14a, 14b)가 셀 전류를 결정한다. 또 워드선에 접속된 액세스트랜지스터(14c, 14d)는 구동트랜지스터(14a, 14b)를 통해 간접적으로 상술한 소스전위가 공급된다.

또한 ROM회로(15)에서, 메모리셀은 1 개의 트랜지스터로 구성되므로, 이 트랜지스터(15a, 15b)의 비트선과 접속되지 않은 소스에, 소스구동기(13)를 통해 상술한 소스전위가 공급된다. 트랜지스터(15a, 15b)가 액세스트랜지스터에 상당하며 셀 전류를 결정한다.

또 도시하지는 않지만, DRAM의 경우, 1T-1C형식에서는 소스부가 커패시터가 되므로, 2T-1C형식(판독비트선과 기입비트선이 분리된 형식)의 판독트랜지스터 소스에 상술한 소스전위가 공급된다. FLASH나 MRAM의 경우는 1T형식이므로 그 트랜지스터 소스에 상술한 소스전위가 공급된다.

이와 같이 본 실시예에 의하면, 각 메모리시스템(3a∼3f)의 메모리셀이 갖는 트랜지스터에, 소스전위 공급부로서의 아날로그 전원회로(5)로부터 공통으로 소스전위가 공급된다. 이로써 각 메모리시스템(3a∼3f)에 대해, 오프 리크전류를 정하는 게이트-소스간 전압을, 절대값이 소정값 이상의 음 전압으로 일률적으로 제어할 수 있다. 따라서 임계전압이 서로 다른 메모리시스템에 대해, 임계전압의 차이에 따른 영향을 받는 일없이 리크전류를 억제할 수 있다.

여기서 본 실시예의 소스전위는, 그 절대값이 반도체시스템(1) 전원전압(VDD)의 20% 이하인 양의 전위로 설정하는 것이 바람직하다. 예를 들어 전원전압(VDD)이 1.0V일 때 소스전위는 0.2V 이하의 양 전위로 설정하는 것이 바람직하다.

또 본 실시예의 소스전위는, 절대값이 메모리시스템(3a∼3f) 중에서 임계전압이 최저인 것의 그 임계전압과, 다른 회로시스템 중에서 임계전압이 최고인 것의 그 임계전압과의 차에 상당하는 전위로 설정하는 것이 바람직하다. 예를 들어 도 15의 경우에는 200mV로 설정하는 것이 바람직하다. 이로써 임계전압의 차이에 따른 영향을 확실하게 회피할 수 있다.

(제 2 실시예)

도 3은 본 발명의 제 2 실시예에 관한 반도체시스템 구성을 나타내는 블록도이다. 도 3에서 도 1과 공통 구성요소에는 도 1과 동일부호를 부여하고 여기서는 그 상세한 설명은 생략한다.

도 3의 반도체시스템(1A)은, 소스전위 공급부로서의 아날로그 전원회로(6)를 구비한다. 아날로그 전원회로(6)는, 각 메모리시스템(3a∼3f)에 대해 공통으로 구성되며, 각 메모리시스템(3a∼3f)의 워드선 구동기에 소스전위를 공급한다. 아날로그 전원회로(6)에 의해 생성된 소스전위는, 전원공급구(6a)로부터 소스전위 공급선(16)을 통해 각 메모리시스템(3a∼3f)의 전원수취구(17)로 공급된다. 이 소스전위는, 접지전위(VSS) 및 반도체시스템(1A)의 전원전압(VDD)과는 다른 전위로 설정된 다.

여기서 아날로그 전원회로(6)는 시스템LSI(2)와는 별도의 칩이며, 시스템LSI(2)의 전원전압을 공급할 수도 있다. 또 이 반도체시스템(1A)은 동일 보드 상에 구성될 경우, 동일 패키지 내에 구성될 경우, 또는 동일 반도체기판에서 실현될 경우 등이 있다.

도 4는 메모리시스템에 있어서 본 실시예의 소스전위 공급에 관한 부분의 구성예를 나타내는 도이다. 도 4에 나타내는 바와 같이, 상술한 소스전위는, 워드선의 풀다운 전위를 결정하는 워드선구동기(18)의 소스전위로서 공급된다. 여기서의 워드선구동기(18) 소스전위는, SRAM, ROM, DRAM 및 MRAM의 어느 경우이건, 워드선을 선택하기 위한 제어선을 구동시키는 인버터를 구성하는 NMOS트랜지스터(18a)의 소스전위이다.

이와 같이 본 실시예에 의하면, 각 메모리시스템(3a∼3f)의 워드선 구동기에, 소스전위 공급부로서의 아날로그 전원회로(6)로부터 공통으로 소스전위가 공급된다. 이로써 각 메모리시스템(3a∼3f)에 대해, 오프 리크전류를 정하는 게이트-소스간 전압을, 절대값이 소정값 이상의 음 전압으로 일률적으로 제어할 수 있다. 따라서 임계전압이 서로 다른 메모리시스템에 대해, 임계전압의 차이에 따른 영향을 받는 일없이 리크전류를 억제할 수 있다.

여기서 본 실시예의 소스전위는, 그 절대값이 반도체시스템(1A) 전원전압(VDD)의 20% 이하인 음의 전위로 설정하는 것이 바람직하다. 예를 들어 전원전압(VDD)이 1.0V일 때 소스전위는 -0.2V 이상의 음 전위로 설정하는 것이 바람직하다.

(제 3 실시예)

도 5는 본 발명의 제 3 실시예에 관한 반도체시스템 구성을 나타내는 블록도이다. 도 5에서 도 3과 공통의 구성요소에는 도 3과 동일부호를 부여하고 여기서는 그 상세한 설명은 생략한다.

도 5의 반도체시스템(1B)은, 당해 반도체시스템(1B)의 온도를 검지하는 시스템 온도센서(21), 당해 반도체시스템(1B)의 동작주파수를 검지하는 시스템 주파수센서(22), 및 당해 반도체시스템(1B)의 전원전압을 검지하는 시스템 전압센서(23)를 구비한다. 그리고 소스전위 공급부로서의 아날로그 전원회로(6A)는, 각 메모리시스템(3a∼3f)의 워드선 구동기에 공급할 소스전위를, 시스템 온도센서(21)로 검지된 온도, 시스템 주파수센서(22)로 검지된 동작주파수, 및 시스템 전압센서(23)로 검지된 전원전압 중 적어도 어느 하나에 따라 제어하는 기능을 갖는다.

도 6은 처리부하량 즉 시스템이 처리해야 할 태스크량의 변화와, 시스템 상태와의 관계 일례를 나타내는 도이다. 도 6에 나타내는 바와 같이, 시스템의 전원전압이나 동작주파수는, 상태1(대기중), 상태2(통상부하 시) 및 상태3(부하 피크 시)에 따라, 다른 값으로 제어된다. 또 도 6에 나타내는 바와 같이, 만족시켜야 할 오프리크 등의 리크전류 사양도, 시스템 상태에 따라 정해져있다. 그러나 전원전압이나 동작주파수의 변화에 따라 시스템의 온도도 변화한다.

때문에 본 실시예와 같이, 각 메모리시스템(3a∼3f)의 워드선 구동기에 공급할 소스전위를, 동작주파수, 전원전압 및 온도에 따라 공통으로 제어함으로써, 시스템이 어떠한 상태에 있더라도, 오프리크의 요구를 용이하게 만족시킬 수 있다. 도 6의 예에서는, 각 상태(1∼3)에 있어서, 각각 -200mV, -100mV, -150mV로 설정한다. 또 동작주파수, 전원전압 및 온도 중 적어도 1 가지를 이용하면, 소스전위의 제어에 의한 리크전류 억제는 어느 정도 가능해진다.

여기서 도 6에는 도시하지 않지만, 대기 시의 리크전류에 대한 요구가 더욱 엄격해질 경우, 오프 리크전류와 게이트 리크전류의 온도특성 차가 문제가 되게 된다. 즉 게이트 리크는 온도특성이 작지만, 오프 리크는 온도특성이 크므로, 리크전류에 관해, 고온에서는 오프 리크전류가 지배적으로 되며, 상온에서는 게이트 리크전류가 지배적으로 된다. 게이트-소스간 전압의 제어에 의해 오프 리크전류의 억제에는 직접적으로 공헌할 수 있지만, 게이트 리크전류의 억제에 대해서는 간접적으로밖에 공헌할 수 없다. 때문에 예를 들어 동일한 상태라 하더라도, 소스전위를, -200mV(125℃시), -100mV(25℃시) 식으로 설정하는 것이 바람직할 경우가 있다. 본 실시예에서는 이와 같은 제어도 용이하게 실현할 수 있다.

(제 4 실시예)

상술한 각 실시예에서는 소스전위에 대해, 아날로그 전원회로(5, 6, 6A)로부터 직접, 각 메모리시스템(3a∼3f)에 전원공급을 하는 것으로 했다. 이에 반해 본 실시예에서는 아날로그 전원회로로부터 직접 전원을 공급하는 대신, 소스전위의 기준이 될 참조전압을 생성하고, 이 참조전압에 의해 제어해야 할 전압변화방향이나, 전압절대량을 지시하는 것으로 한다.

도 7은 본 발명의 제 4 실시예에 관한 반도체시스템의 구성을 나타내는 블록도이다. 도 7에서 도 5와 공통의 구성요소에는 도 5와 동일부호를 부여하고 여기서는 그 상세한 설명을 생략한다.

도 7에서 반도체시스템(1C)은, 복수 메모리시스템으로서의 SRAM(31a, 31d), ROM(31b, 31e) 및 DRAM(31c, 31f)이 혼합 탑재된 시스템LSI(30)를 구비한다. 시스템LSI(30)에는 메모리시스템 이외의 회로시스템(32a, 32b, 32c, 32d)이 탑재된다. 또 참조전압 생성부로서의 아날로그 전원회로(7)는, 각 메모리시스템(31a∼31f)에 대해 구성되며, 각 메모리시스템(31a∼31f)의 워드선 구동기에 공급하는 소스전위의 기준이 될 참조전압을 생성하여 전원공급구(7a)로부터 공급한다. 아날로그 전원회로(7)는, 시스템 온도센서(21)로 검지된 온도, 시스템 주파수센서(22)로 검지된 동작주파수, 및 시스템 전압센서(23)로 검지된 전원전압 중 적어도 어느 한 가지에 따라 참조전압을 제어하는 기능을 갖는다.

시스템LSI(30)에는, 각 메모리시스템(31a∼31f)에 소스전위를 공급하기 위한 전압제어구동기(33)가 구성된다. 전압제어구동기(33)는, 아날로그 전원회로(7)로부터 참조전압선(8)을 통해 공급된 참조전압에 따라, SRAM용, ROM용, 및 DRAM용으로 각각 소스전위를 생성한다. SRAM용 소스전위는, 소스전위 공급선(34a)을 통해 SRAM(31a, 31d)로 공급된다. 마찬가지로, ROM용 소스전위는, 소스전위 공급선(34b) 을 통해 ROM(31b, 31e)으로 공급되며, DRAM용 소스전위는, 소스전위 공급선(34c)을 통해 DRAM(31c, 31f)으로 공급된다. 아날로그 전원회로(7) 및 전압제어구동기(33)에 의해 소스전위 공급부가 구성된다.

도 8은 도 7의 전압제어구동기(33) 내부구성의 예를 나타내는 도이다. 도 7에서, 전압제어구동기(33)는, SRAM용, ROM용, 및 DRAM용으로서, 연산증폭기(33a, 33b, 33c)를 구비한다. 각 연산증폭기(33a, 33b, 33c)는 아날로그 전원회로(7)로부터 공급된 참조전압을 받아, 이 참조전압에 따라 소스전위를 생성한다. 도 8의 예에서는 소스전위로서, SRAM쪽은 -0.15V, ROM쪽은 -0.10V, DRAM쪽은 -0.20V가 각각 생성된다.

이와 같이 본 실시예에 의하면, 소스전위의 기준이 될 참조전압을 생성하고, 이 참조전압에 따라 각 메모리시스템(31a∼31f)에 공급할 소스전위를 각각 생성한다. 이로써 각 메모리시스템(31a∼31f)에, 다른 값의 소스전위를 공급할 수 있으면서, 또 오프 리크전류를 정하는 게이트-소스간 전압을 일률적으로 제어할 수 있다. 예를 들어 환경변화에 따르는 전압변화 방향은 일률적으로 제어하면서, SRAM, ROM, DRAM 등 메모리 종별로, 다른 소스전위를 부여할 수 있다.

또 아날로그 전원회로(7)로부터 시스템LSI(30)까지의 전원공급채널은, 참조전압을 공급하기 위한 채널만으로 충분하므로, 보드 층수의 증가를 억제할 수 있게 되며, 따라서 시스템 전체의 원가를 삭감할 수도 있다.

그리고 제 1 실시예에서 서술한 바와 같은, 메모리셀이 갖는 트랜지스터에 소스전위를 공급하는 경우라도, 본 실시예와 마찬가지로 참조전압을 이용할 수 있 음은 물론이다.

(제 5 실시예)

상술한 각 실시예에서는, 동작원리가 다른 메모리시스템을 포함하는 반도체시스템을 예로 설명했지만, 동작원리가 동일한 복수의 메모리시스템을 포함하는 반도체시스템에서도, 동일한 구성을 적용함으로써 마찬가지 효과를 얻을 수 있다. 즉, 동일한 동작원리의 메모리시스템이라도, 구성배치상의 위치나, 그 치수 등이 다를 경우에는, 임계전압이 달라질 가능성이 있다. 이와 같은 경우에, 본 발명을 적용함으로써, 임계전압의 상이함에 따른 영향을 받는 일없이, 리크전류를 억제할 수 있다.

도 9는 본 발명의 제 5 실시예에 관한 반도체시스템의 구성을 나타내는 블록도이다. 도 9의 반도체시스템(1D)은, 도 5의 반도체시스템(1B)에서 시스템LSI(2)를 복수의 SRAM(41a∼41f)이 탑재된 시스템LSI(40)로 치환한 것이다. 도 5와 공통된 구성요소에는 도 5와 동일 부호를 부여한다. 아날로그 전원회로(6A)에 의해 생성된 소스전위는, 전원공급구(6a)로부터, 소스전위 공급선(42)을 통해 각 SRAM(41a∼41f)의 전원수취구(46)로 공급된다.

도 10은 SRAM에서 본 실시예의 소스전위 공급에 관한 부분의 구성예를 나타내는 도이다. 도 10에 나타내는 바와 같이, 아날로그 전원회로(6A)에 의해 생성된 소스전위는, 워드선의 풀다운 전위를 결정하는 워드선구동기(47)의 소스전위로서 공급된다.

또 도 11에 나타내는 바와 같이, SRAM의 메모리셀이 갖는 트랜지스터(44a, 44b)에 소스전위를 공통으로 공급하는 경우도 마찬가지 효과가 얻어진다.

또 제 4 실시예와 같이, 소스전압의 기준이 될 참조전압을 이용하는 구성으로 해도 상관없다.

(제 1 변형예)

상술한 제 1 실시예와 같이, 메모리셀이 갖는 트랜지스터에 소스전위를 공급하는 경우에는, 복수의 메모리시스템 중 적어도 1 개에 대해서는, 소스구동기를 도 12와 같은 구성으로 해도 상관없다. 도 12의 소스구동기(50)는, 당해 메모리셀이 비선택일 때, 아날로그 전원회로(5)로부터 공급된 소스전위를 소스선에 공급하는 한편, 당해 메모리셀이 선택됐을 때는 소스선을 접지전위로 구동시킨다. 이에 따라 오프 리크전류를 정하는 게이트-소스간 전압을 제어하여 비선택 메모리셀의 리크전류를 억제할 수 있다.

(제 2 변형예)

메모리시스템이 SRAM일 경우는, 상술한 구동트랜지스터나 액세스트랜지스터의 소스전위를 공통으로 제어하는 구성과 마찬가지의 구성을, 구동트랜지스터의 게이트전압을 결정하는 로드트랜지스터의 소스전위 제어에도 적용할 수 있다.

도 13은 복수의 SRAM에서 로드트랜지스터의 소스전위를 공통으로 공급하는 구성을 나타내는 도이다. 도 13에서는 소스전위 공급부로서의 아날로그 전원회로(51)가 구성되며, 아날로그 전원회로(51)로부터 출력된 전위가, SRAM회로(52)의 로드트랜지스터(52a, 52b)를 포함하여 각 SRAM의 로드트랜지스터 소스에 공통으로 공급된다.

로드트랜지스터의 소스전위는, SRAM의 액세스를 고속화할 때는 시스템 전원전압보다 100mV∼200mV 정도 높이는 것이 효과적이다. 한편, 로드트랜지스터의 리크전류를 억제하기 위해서는 역으로, 시스템의 전원전압보다 300mV∼400mV 정도 낮추는 것이 효과적이다. 도 13과 같이, 로드트랜지스터의 소스전위를 복수의 메모리시스템에서 공통으로 제어함으로써, 시스템의 환경 변화를 반영한 리크전류의 억제나, 액세스타임의 고속화를 용이하게 실현할 수 있다.

(제 3 변형예)

메모리셀 트랜지스터의 소스전위나 워드선구동기의 소스전위와 마찬가지로, 기판전위를, 복수의 메모리시스템에서 공통으로 제어하도록 해도 된다. 도 14는 복수의 SRAM에서 기판전위를 공통으로 공급하는 구성을 나타내는 도이다. 도 14에서는 기판전위 공급부로서의 아날로그 전원회로(61)가 구성되며, 아날로그 전원회로(61)로부터 출력된 전위가, 각 SRAM 기판구동기(62)에 공통으로 공급된다.

기판전위는, 앞쪽으로 바이어싱 함으로써 임계전압을 내려 액세스 시간을 단축할 수 있다. 또 역으로 뒤쪽으로 바이어싱 함으로써 임계전압을 올려 리크전류의 억제를 도모할 수 있다. 도 14와 같이 기판전위를 복수의 메모리시스템에서 공통으로 제어함으로써, 시스템의 환경 변화를 반영한 리크전류의 억제나, 액세스타임의 고속화를 용이하게 실현할 수 있다.

본 발명에 의하면, 복잡한 공정을 필요로 하지 않으며, 임계전압의 차이에 따른 영향을 받는 일없이, 리크전류를 억제할 수 있다. 즉 제조공정의 원가를 증가 시키는 일없이, 복수의 메모리시스템을 갖는 반도체시스템에서의 리크전류 문제를 경감할 수 있다.

또 시스템의 동작환경에 따라, 각 메모리시스템에 대해 일률적으로 융통성 있는 리크전류 제어가 가능해지며, 그 결과 어떠한 시스템 상태에서도 리크전류의 사양을 만족시킬 수 있다.

본 발명에서는 제조공정의 원가를 증가시키는 일없이 리크전류 문제를 경감할 수 있으므로, 선단 미세화 공정을 이용한 시스템LSI와 아날로그 전원회로를 포함하는 반도체시스템 등에 유용하다.

Claims

임계전압이 서로 다른 복수의 메모리시스템을 갖는 반도체시스템으로서,

상기 복수의 메모리시스템에 대해 공통으로 구성되며, 상기 각 메모리시스템의 메모리셀이 갖는 적어도 1 개의 트랜지스터 소스에, 소스전위를 공급하는 소스전위 공급부를 구비하고,

상기 소스전위는, 접지전위 및 당해 반도체시스템의 전원전압과 다른 전위로 설정되는 것을 특징으로 하는 반도체시스템.
제 1 항에 있어서,

상기 소스전위 공급부로부터 소스전위가 공급되는 트랜지스터는, 액세스트랜지스터인 것을 특징으로 하는 반도체시스템.
제 1 항에 있어서,

상기 복수의 메모리시스템은 SRAM을 포함하며,

상기 SRAM에 있어서, 상기 소스전위 공급부로부터 소스전위가 공급되는 트랜지스터는, 로드트랜지스터인 것을 특징으로 하는 반도체시스템.
제 1 항에 있어서,

상기 소스전위는, 절대값이 당해 반도체시스템 전원전압의 20% 이하인 양의 전위로 설정되는 것을 특징으로 하는 반도체시스템.
제 1 항에 있어서,

상기 소스전위는, 절대값이 상기 복수의 메모리시스템 중에서 임계전압이 최저인 것의 당해 임계전압과, 당해 반도체시스템에서 임계전압이 최고인 회로시스템의 당해 임계전압과의 차에 상당하는 전위로 설정되는 것을 특징으로 하는 반도체시스템.
제 1 항에 있어서,

상기 복수의 메모리시스템 중 적어도 1 개는,

액세스를 위해 선택된 메모리셀에, 상기 소스전위 공급부로부터 공급된 소스전위 대신, 접지전위를 소스전위로서 공급하는 소스구동기를 갖는 것을 특징으로 하는 반도체시스템.
임계전압이 서로 다른 복수의 메모리시스템을 갖는 반도체시스템으로서,

상기 복수의 메모리시스템에 대해 공통으로 구성되며, 상기 각 메모리시스템의 워드선 구동기에 소스전위를 공급하는 소스전위 공급부를 구비하고,

상기 소스전위는, 접지전위 및 당해 반도체시스템의 전원전압과 다른 전위로 설정되는 것을 특징으로 하는 반도체시스템.
제 7 항에 있어서,

상기 소스전위는, 절대값이 당해 반도체시스템 전원전압의 20% 이하인 음의 전위로 설정되는 것을 특징으로 하는 반도체시스템.
제 7 항에 있어서,

상기 소스전위는, 절대값이 상기 복수의 메모리시스템 중에서 임계전압이 최저인 것의 당해 임계전압과, 당해 반도체시스템에서 임계전압이 최고인 회로시스템의 당해 임계전압과의 차에 상당하는 전위로 설정되는 것을 특징으로 하는 반도체시스템.
제 1 항 내지 제 7 항에 있어서,

회로시스템을 구비하며,

상기 복수의 메모리시스템은, 상기 회로시스템과 함께 동일 칩 상에 시스템LSI로서 혼합 탑재되는 것을 특징으로 하는 반도체시스템.
제 1 항 내지 제 7 항에 있어서,

상기 소스전위 공급부는,

당해 반도체시스템의, 동작주파수, 전원전압 및 온도 중 적어도 어느 하나에 따라 상기 소스전위를 제어하는 기능을 갖는 것을 특징으로 하는 반도체시스템.
제 1 항 내지 제 7 항에 있어서,

상기 소스전위 공급부는,

상기 소스전위의 기준이 될 참조전압을 생성하는 참조전압 생성부와,

상기 각 메모리시스템에 공급할 상기 소스전위를, 상기 참조전압에 따라 각각 생성하고, 공급하는 전압제어구동기를 구비하는 것임을 특징으로 하는 반도체시스템.
제 12 항에 있어서,

상기 참조전압 생성부는,

당해 반도체시스템의, 동작주파수, 전원전압 및 온도 중 적어도 어느 하나에 따라 상기 참조전압을 제어하는 기능을 갖는 것을 특징으로 하는 반도체시스템.
제 1 항 내지 제 7 항에 있어서,

상기 복수의 메모리시스템에 공통으로 구성되며, 기판전위를 공급하는 기판전위 공급부를 상기 각 메모리시스템에 구비하는 것을 특징으로 하는 반도체시스템.