KR100662215B1 - 에스램 회로 및 그 구동방법 - Google Patents

에스램 회로 및 그 구동방법 Download PDF

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Abstract

본 발명은 에스램(SRAM) 회로 및 그 구동방법에 관한 것으로, 보다 상세하게는 메모리 셀 구조를 하나 이상 포함하는 SRAM 회로에 있어서, 상기 메모리 셀과 접지전원단자 사이에 상기 메모리 셀의 소스라인 전압을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터로 구성되어 있으며, 상기 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트는 제 4노드에 의해서 제어되는 하나 이상의 소스라인 드라이버(source-line driver)를 추가로 포함한 것을 특징으로 하는 에스램 회로 및 그 구동방법에 관한 것으로, 본 발명의 에스램 회로는 셀 어레이의 누설전력과 스위칭 전력을 함께 줄일 수 있어 저전력 반도체 메모리의 제작이 가능하다.
에스램, 누설전력, 스위칭전력, 소스라인 드라이버

Description

에스램 회로 및 그 구동방법{SRAM CIRCUIT AND OPERATING METHOD THEREOF}
도 1은 종래의 SRAM 메모리 셀 어레이의 회로도
도 2는 종래의 SRAM 메모리 셀 어레이의 주요 신호의 전압파형도
도 3은 종래의 SRAM에서의 누설전류 경로
도 4는 종래의 SRAM에서 비트라인 누설전류가 클 경우에 읽기 오류 발생을 설명하기 위한 설명도
도 5는 70-nm 공정에서의 I/O 비트 수의 변화에 따른 SRAM의 누설전력소비와 스위칭 전력소비의 상대적 비율을 비교한 비교도
도 6은 본 발명의 SRAM 회로에 따른 SRAM 메모리 셀 어레이의 일실시예의 회로도
도 7은 도 6에 도시된 본 발명의 SRAM 회로에 따른 SRAM의 일실시예의 전압파형도
도 8은 본 발명의 SRAM 회로에 따른 SRAM의 일실시예의 스위칭 전력 절감을 위한 로-스윙(Low-Swing) SRAM 메모리 셀 어레이의 전압파형 다이어그램
도 9는 본 발명의 SRAM 회로에 따른 SRAM의 일실시예의 스위칭 전력 절감을 위한 로-스윙(Low-Swing) SRAM 메모리 셀 어레이의 전압파형 다이어그램
도 10은 종래의 SRAM 회로 및 본 발명의 SRAM 회로에 따른 일실시예의 전력 절감 효과를 도시한 다이아그램
본 발명은 에스램 회로 및 그 구동방법에 관한 것으로, 보다 상세하게는 구동전원단자와 접지전원단자의 두 개의 전원단자 사이에 제 1 NMOS 트랜지스터, 제 1 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 포함하며, 상기 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 게이트 단자는 제 2노드와 접속되고, 상기 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 드레인 단자는 제 1노드에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 게이트 단자는 제 1노드와 접속되고, 상기 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 드레인 단자는 제 2노드에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 제 1노드와 제 2노드에는 제 3노드에 의해 구동되는 제 1 전달 스위치와 제 2 전달 스위치가 접속된 메모리 셀 구조를 하나 이상 포함하는 SRAM 회로에 있어서, 상기 메모리 셀과 접지전원단자 사이에 상기 메모리 셀의 소스라인 전압을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터로 구성되어 있으며, 상기 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트는 제 4노드에 의해서 제어되는 하나의 소스라인 드라이버(source-line driver)를 추가로 포함한 것을 특 징으로 하는 에스램 회로 및 그 구동방법에 관한 것이다.
도 1은 종래의 SRAM 메모리 셀 어레이의 회로도이다. 도 1에서 보는 바와 같이, 종래의 SRAM 메모리 셀 어레이의 구성은 구동전원단자(VDD)와 접지전원단자(VSS)의 두 개의 전원단자 사이에 제 1 NMOS 트랜지스터(MN1)와 제 1 PMOS 트랜지스터(MP1)의 게이트 단자는 제 2노드(QB)와 접속되고, 드레인 단자는 제 1노드(Q)에 서로 접속되어 한 개의 인버터를 이루고 있고, 제 2 NMOS 트랜지스터(MN2)와 제 2 PMOS 트랜지스터(MP2)의 게이트 단자는 제 1노드(Q)와 접속되고, 드레인 단자는 제 2노드(QB)에 서로 접속되어 또 하나의 인버터를 이루고 있다. 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled)되어 있고 제 1노드(Q)와 제 2노드(QB)에는 제 3노드(WL)에 의해 구동되는 제 1 전달 스위치(MN3)와 제 2 전달 스위치(MN4)가 접속되어 하나의 메모리 셀(CELL)을 구성하고 있는 구조이다. 도 1에서 제 3노드(WL)는 워드라인을 나타내고 제 4노드(BLT)는 비트라인 트루(True)를 나타내고 제 5노드(BLB)는 비트라인 바(Bar)를 나타낸다.
상기 제 1노드(Q)와 제 2노드(QB)에는 데이터의 "TRUE" 값 혹은 "FALSE" 값을 각각 저장한다. 그리고 제 1노드(Q)와 제 2노드(QB)에 저장되어 있는 데이터를 읽거나 새로운 데이터를 쓰거나 하기 위해서는 메모리 셀(CELL)에 연결되어 있는 제 3노드(WL)를 선택하여 "HIGH"로 구동한다. 이 때 제 3노드(WL)에 의해서 구동되는 두 개의 전달 스위치(MN3와 MN4)는 제 4노드(BLT)와 제 5노드(BLB)를 메모리 셀(CELL)의 제 1노드(Q)와 제 2노드(QB)에 연결하는 역할을 한다.
도 2는 종래의 SRAM 메모리 셀 어레이의 회로의 주요 신호의 전압파형을 도시한 것이다. 제 3노드(WL)의 첫 번째 펄스는 읽기동작을 위한 것으로, 읽기명령과 선택할 제 3노드(WL)에 해당되는 어드레스가 외부로부터 들어오면 SRAM의 주변회로는 외부 어드레스와 명령을 디코딩해서 해당되는 메모리 셀(CELL)에 연결된 제 3노드(WL)를 "HIGH"로 구동한다. 제 3노드(WL)가 "HIGH"로 구동되기 전에 메모리 셀(CELL)의 제 4노드(BLT)와 제 5노드(BLB)는 모두 VDD 전압으로 프리차지 되어있는 상태이다. 제 3노드(WL)가 "HIGH"로 구동되어 두 개의 전달 스위치(MN3와 MN4)가 켜지면 제 1노드(Q)와 제 4노드(BLT) 사이에 전하배분(charge sharing)이 발생하고 제 2노드(QB)와 제 5노드(BLB) 사이에도 전하배분(charge sharing)이 발생한다. 만약에 제 1노드(Q)의 전압이 VSS이고 제 2노드(QB)의 전압이 VDD 이면 제 4노드(BLT)의 전압은 프리 차지된 전압 VDD 보다 조금 낮아지게 되고 제 1노드(Q)의 전압은 조금 증가하게 된다. 그리고 제 2노드(QB)와 제 5노드(BLB)의 전압은 모두 VDD 전압이기 때문에 변화가 없다. 제 4노드(BLT)의 전압은 조금 감소하고 제 5노드(BLB)의 전압은 그대로 있기 때문에 두 노드(BLT와 BLB)간의 전압이 차이가 난다. 이 전압을 디퍼런셜 전압(differential voltage, VS)이라고 하며 제 4노드(BLT)와 제 5노드(BLB)의 맨 아래쪽에 연결된 센스앰프(Sense Amplifier)가 상기 디퍼런셜 전압(differential voltage, VS)을 감지하여 주변회로로 보낸다. 이것이 일반적인 SRAM의 읽기동작이다.
도 2의 제 3노드(WL)의 두 번째 펄스는 쓰기동작을 위한 것이다. 쓰기명령과 선택할 제 3노드(WL)에 해당되는 어드레스가 외부로부터 들어오면 SRAM의 주변회로는 외부 어드레스와 명령을 디코딩해서 해당되는 메모리 셀(CELL)에 연결된 제 3노드(WL)를 "HIGH"로 구동한다. 워드라인이 "HIGH"로 구동되기 전에 메모리 셀(CELL)의 제 4노드(BLT)와 제 5노드(BLB)는 모두 VDD 전압으로 프리차지 되어있는 상태이다. 제 3노드(WL)가 "HIGH"로 구동되어 두 개의 전달 스위치(MN3와 MN4)가 켜지고 제 4노드(BLT)와 제 5노드(BLB)의 전압이 쓰기 드라이버(write driver)에 의해서 각각 "HIGH"와 "LOW"로 되면 그 전압이 메모리 셀(CELL)의 제 1노드(Q)와 제 2노드(QB)의 전압을 바꾸어서 새로운 데이터를 메모리 셀(CELL) 내부에 저장하게 된다. 이것이 일반적인 SRAM의 쓰기동작이다.
그런데, SRAM은 전원전압(VDD)의 지속적인 스케일링에 의해서 소자의 채널길이가 점점 작아지고 있고 이에 따라서 소자의 문턱전압(threshold voltage) 역시 작아지고 있는 추세이다. 소자의 문턱전압(threshold voltage)의 감소는 소자의 누설전류를 급격히 증가시키게 되는 데, 이로 인한 소자의 누설전력은 문턱전압(threshold voltage)의 감소에 비례해서 지수 함수적으로 증가함을 알 수 있다.
누설전력의 급격한 증가와 전원전압(VDD)의 감소로 인한 스위칭 전력의 감소로 인하여 전체 전력소비에서 누설전력의 비중은 급격히 증가하게 된다. SRAM에서 가장 큰 면적을 차지하고 있는 것이 SRAM 메모리 셀 어레이이기 때문에 SRAM의 전체 전력소비에서 SRAM 메모리 셀 어레이에서 소비되는 전력소비의 비중은 무시할 수 없을 만큼 크다. SRAM 메모리 셀 어레이는 한 번에 선택되는 워드라인은 한 라인 뿐이기 때문에 선택된 워드라인 이외의 워드라인에 연결된 메모리 셀(CELL)들은 외부로부터의 읽기명령과 쓰기명령을 기다리고 있는 대기모드(STANDBY MODE) 상태에 있다. 대기모드(STANDBY MODE) 상태의 SRAM 메모리 셀 어레이는 스위칭 전력은 소비하지 않고 누설전류에 의한 전력만을 소비하므로 대기모드(STANDBY MODE) 상태의 SRAM 메모리 셀 어레이에서 소비되는 누설전력이 SRAM의 전체 전력소비의 많은 부분을 차지하고 있다고 생각할 수 있다.
도 3은 종래의 SRAM의 회로도의 구성과 함께 대기모드(STANDBY MODE) 상태에서 발생하는 주요한 누설전류 경로를 도시한 것이다. 도 3에서 볼 수 있는 것과 같이, 두 개의 전원단자(VDD와 VSS)사이에 제 1 NMOS 트랜지스터(MN1)와 제 1 PMOS 트랜지스터(MP1)의 게이트 단자는 제 2노드(QB), 드레인 단자는 제 1노드(Q)에 서로 접속되어 한 개의 인버터를 이루고 있고, 제 2 NMOS 트랜지스터(MN2)와 제 2 PMOS 트랜지스터(MP2)의 게이트 단자는 제 1노드(Q), 드레인 단자는 제 2노드(QB)에 서로 접속되어 또 하나의 인버터를 이루고 있다. 이 두 개의 인버터가 상호결합(cross coupled) 되어 있고, 제 1노드(Q)와 제 2노드(QB)에는 제 3노드(WL)에 의해 구동되는 제 1 전달 스위치 (MN3)와 제 2 전달 스위치(MN4)가 하나의 메모리 셀(CELL)을 구성하고 있는 구조이다. 도 3에 도시한 메모리 셀(CELL)이 대기모드(STANDBY MODE) 상태에 있다면 제 3노드(WL)의 전압은 VSS가 된다.
만일, 도 3의 대기모드(STANDBY MODE) 상태에서의 SRAM 메모리 셀(CELL)의 제 1노드(Q)에 "LOW"가 저장되고 제 2노드(QB)에 "HIGH"가 저장 되었다고 가정하면 도 3에서 점선으로 표시된 제 1 PMOS 트랜지스터(MP1), 제 2 NMOS 트랜지스터(MN2), 그리고 제 1 전달 스위치 (MN3)는 "OFF"가 된다. 이 3개의 "OFF" 트랜지스터를 통해서 누설전류가 흐르게 되는 데, 그 중 하나는 제 1 전달 스위치(MN3)를 통한 누설전류 경로로 비트라인 누설전류라고 한다. 비트라인 누설전류는 대기모드(STANDBY MODE) 상태에서 제 4노드(BLT)와 제 5노드(BLB) 쌍이 "HIGH"로 프리차지 되었을 때 제 4노드(BLT)에서 제 1 전달 스위치(MN3)를 통해서 VSS로 흐르는 누설전류이다. 또 다른 누설전류는 제 1 PMOS 트랜지스터(MP1)와 제 2 NMOS 트랜지스터(MN2)를 통하여 흐르는 전류로 VDD에서 VSS로 흐르고 셀 관통 누설전류라고 한다. 비트라인 누설전류와 셀 관통 누설전류는 모두 소자의 문턱전압(threshold voltage)의 감소에 따라 지수 함수적으로 증가한다. 그 중에서 비트라인 누설전류가 급격히 증가하면 메모리 셀(CELL)의 읽기동작 시 오류를 발생시킬 수가 있기 때문에 특히 더욱 주의를 기울여야 한다.
도 4 종래의 SRAM에서 비트라인 누설전류가 클 경우에 읽기 오류 발생을 설명하기 위한 설명도이다. 도 4에서는 비트라인 누설전류의 증가로 인한 읽기 오류의 발생에 대해서 보여주기 위해서 SRAM 메모리 셀 어레이의 1개의 열(column)을 도시하였다. 도 4에서 보는 바와 같이, 제 1 및 제 2 PMOS 트랜지스터(MP1 및 MP2)는 제 1노드(BLT) 및 제 2노드(BLB) 쌍과 각각 접속되어 대기모드(STANDBY MODE) 상태에서 상기 두 노드(BLT, BLB)를 "HIGH"로 프리차지 시키는 역할을 한다. 그리고, 제 1노드(BLT)와 제 2노드(BLB) 쌍에 총 512개의 메모리 셀(CELL)이 연결되어 있으며, 제 1노드(BLT) 전압과 제 2노드(BLB) 전압의 차이를 감지하도록 센스 앰프(Sense Amplifier)가 연결되어 있다.
도 4에서 대기모드(STANDBY MODE) 상태에서 읽기동작으로 변하면 512개의 메모리 셀(CELL) 중에서 한 개의 셀(C0)이 제 3노드(WL0)에 의해 선택되고 나머지 511개의 셀은 선택되지 않은 상태로 있게 된다. 만약에 선택되지 않은 나머지 511개의 셀에는 제 1노드(BLT) 쪽에 연결된 셀 노드(Q)에 모두 "LOW", 제 2노드(BLB) 쪽에 연결된 셀 노드(QB)에 모두 "HIGH"가 저장되고, 선택된 한 개의 셀(C0)에는 제 1노드(BLT) 쪽에 연결된 셀 노드(Q)에 "HIGH"가 저장되고 제 2노드(BLB) 쪽에 연결된 셀 노드(QB)에 "LOW"가 저장되어 있다고 가정하자. 읽기동작이 선택된 셀(C0)에 저장된 데이터에 실행이 된다면 도 4의 제 1노드(BLT)에 흐르는 전류는 선택되지 않은 511개 셀의 누설전류(ISUB)의 총합(ITOTAL)이 되고, 제 2노드(BLB)에 흐르는 전류는 선택된 한 개의 셀(C0)의 "ON" 전류(IREAD)가 된다. 제 1노드(BLT)에 흐르는 511개 셀의 누설전류(ISUB)의 총합(ITOTAL)이 제 2노드(BLB)에 흐르는 셀의 "ON"전류(IREAD) 보다 더 크면 제 1노드(BLT)와 제 2노드(BLB)에 연결된 읽기 센스 앰프(Sense Amplifier)는 데이터를 잘못 판별하여 읽기 오류를 일으킬 수 있다.
내장형 SRAM의 경우에 I/O 라인이 칩의 외부와 연결되는 것이 아니고 칩 내부의 다른 블록과 연결되므로 외부 핀(pin)의 개수 한정 등에 의한 I/O 비트 수의 제한이 없다. 이렇기 때문에 I/O 비트 수를 외장형 SRAM의 x16, x32 등 보다 훨씬 더 늘려서 x256, x512 정도의 와이드-버스(wide-bus) I/O를 구현할 수 있다. SRAM의 스위칭 전력소비에서 제일 큰 부분을 차지하는 것은 비트라인 커패시턴스의 충전, 방전 전력소비이다. 이것은 비트라인 커패시턴스의 값이 다른 주변 회로부의 커패시턴스의 크기 보다는 월등히 크기 때문이다. 만약에 I/O 비트 수가 증가한다면 한 번에 충전, 방전해야 하는 비트라인 커패시터의 개수가 증가하므로 SRAM의 스위칭 전력소비량은 더욱 더 증가한다.
도 5는 70-nm 공정에서의 I/O 비트 수의 변화에 따른 SRAM의 누설전력소비와 스위칭 전력소비의 상대적 비율을 비교한 비교도이다. 이 때 시뮬레이션 조건은 전원전압(VDD)은 0.9V이고, 온도는 25oC, SRAM의 동작 주파수는 100Mhz로 설정하였다. 상기 조건에서 I/O 비트 수가 점점 커지게 되면 비트라인 커패시턴스를 충전하고 방전할 때 소비하는 스위칭 전력소비가 누설전류에 의한 전력소비보다 더 커지게 됨을 70-nm 공정 파라미터를 이용한 SPICE 시뮬레이션으로부터 예측할 수 있었다. 도 5의 결과로부터 70-nm 공정에서는 저전력 SRAM을 구현하기 위해서는 셀 어레이의 누설전력과 스위칭 전력을 함께 줄일 수 있는 새로운 방법이 필요함을 알 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 상기 반도체 메모리 회로에서 셀 어레이의 누설전력과 스위칭 전력을 함께 줄일 수 있는 에스램 회로를 제공하는 것이다.
본 발명의 또 다른 기술적 과제는 상기 에스램 회로의 구동방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 구동전원단자와 접지전원단자의 두 개의 전원단자 사이에 제 1 NMOS 트랜지스터, 제 1 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 포함하며, 상기 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 게이트 단자는 제 2노드와 접속되고, 상기 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 드레인 단자는 제 1노드에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 게이트 단자는 제 1노드와 접속되고, 상기 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 드레인 단자는 제 2노드에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 제 1노드와 제 2노드에는 제 3노드에 의해 구동되는 제 1 전달 스위치와 제 2 전달 스위치가 접속된 메모리 셀 구조를 하나 이상 포함하는 SRAM 반도체 메모리 회로에 있어서, 상기 메모리 셀과 접지전원단자 사이에 상기 메모리 셀의 소스라인 전압을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터로 구성되어 있으며, 상기 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트는 제 4노드에 의해서 제어되는 하나의 소스라인 드라이버(source-line driver)를 추가로 포함한 것을 특징으로 하는 에스램 회로를 제공한다.
또한, 본 발명은 상기 소스라인 드라이버의 수가 1 내지 상기 메모리 셀과 동수 범위인 것을 특징으로 하는 에스램 회로를 제공한다.
또한, 본 발명은 상기 에스램 회로의 읽기동작 및 쓰기동작이, ⅰ)선택하고자 하는 워드라인에 연결되어 있는 메모리 셀(CELL)들의 소스라인을 구동하는 소스라인 드라이버(source-line driver)의 제 4노드(CSL)를 "HIGH"로 구동하여 소스라인의 전압(VSL)을 구동전압에서 접지전압 사이의 소정의 값에서 접지전압으로 하는 단계 및; ⅱ)제 3노드(WL)을 선택하여 비트라인 쌍과 제 1 노드 및 제 2 노드를 연결시켜서 원하는 데이터를 읽거나 쓰는 단계를 포함하는 방법으로 이루어지되, SRAM의 메모리 셀이 선택되지 않는 경우에는 제 4노드(CSL)는 항상 "LOW" 이고 따라서 메모리 셀(CELL)과 비트라인을 통해서 흐르는 누설전류가 소스라인 드라이버(source-line driver)의 제 5 NMOS 트랜지스터(MN5)를 통해서 차단이 되게 하여 결과적으로 제 5 NMOS 트랜지스터(MN5)와 제 5 PMOS 트랜지스터로 구성되어 있는 소스라인 드라이버(source-line driver)를 이용하여 소스라인의 전압을 동적으로 구동전압에서 접지전압 사이의 소정의 값으로 제어함으로써 메모리 셀(CELL)과 비트라인을 통해서 흐르는 누설전류의 양을 감소시키는 것을 특징으로 하는 에스램 회로를 제공한다.
또한, 본 발명은 상기의 SRAM 메모리 회로의 쓰기동작이 선택하고자 하는 워드라인에 연결되어 있는 메모리 셀(CELL)들의 소스라인을 구동하는 소스라인 드라이버(source-line driver)의 제 4노드(CSL)를 "HIGH"로 구동하지 않고 계속 "LOW" 인 상태로 유지하여, 소스라인의 전압을 구동전압에서 접지전압까지의 값 사이의 소정의 값으로 유지하면서 비트라인과 /비트라인의 전압 중 높은 쪽은 구동전압으로, 낮은 쪽은 상기 소스라인의 전압으로 구동하여 데이터 쓰기 시의 비트라인과 /비트라인의 스윙전압 폭을 구동전압에서 소스라인 전압까지로 낮추어서, 해당하는 메모리 셀(CELL)에 데이터를 쓰는 경우의 전력소비를 감소시키는 방법으로 이루어짐을 특징으로 하는 에스램 회로를 제공한다.
본 발명의 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 구동전원단자와 접지전원단자의 두 개의 전원단자 사이에 제 1 NMOS 트랜지스터, 제 1 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 포함하며, 상기 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 게이트 단자는 제 2노드와 접속되고, 상기 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 드레인 단자는 제 1노드에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 게이트 단자는 제 1노드와 접속되고, 상기 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 드레인 단자는 제 2노드에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 제 1노드와 제 2노드에는 제 3노드에 의해 구동되는 제 1 전달 스위치와 제 2 전달 스위치가 접속된 메모리 셀 구조와; 상기 메모리 셀과 접지전원단자 사이에 상기 메모리 셀의 소스라인 전압을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터로 구성되어 있으며, 상기 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜 지스터의 게이트는 제 4노드에 의해서 제어되는 소스라인 드라이버(source-line driver)를 포함하는 에스램 회로에 있어서, 상기 회로의 읽기동작 및 쓰기동작은, ⅰ)선택하고자 하는 워드라인에 연결되어 있는 메모리 셀(CELL)들의 소스라인을 구동하는 소스라인 드라이버(source-line driver)의 제 4노드(CSL)를 "HIGH"로 구동하여 소스라인의 전압(VSL)을 구동전압에서 접지전압 사이의 소정의 값에서 접지전압으로 하는 단계 및; ⅱ)제 3노드(WL)을 선택하여 비트라인 쌍과 제 1 노드 및 제 2 노드를 연결시켜서 원하는 데이터를 읽거나 쓰는 단계를 포함하는 방법으로 이루어지되, SRAM의 메모리 셀이 선택되지 않는 경우에는 제 4노드(CSL)는 항상 "LOW" 이고 따라서 메모리 셀(CELL)과 비트라인을 통해서 흐르는 누설전류가 소스라인 드라이버(source-line driver)의 제 5 NMOS 트랜지스터(MN5)를 통해서 차단이 되게 하여 결과적으로 제 5 NMOS 트랜지스터(MN5)와 제 5 PMOS 트랜지스터로 구성되어 있는 소스라인 드라이버(source-line driver)를 이용하여 소스라인의 전압을 동적으로 구동전압에서 접지전압 사이의 소정의 값으로 제어함으로써 메모리 셀(CELL)과 비트라인을 통해서 흐르는 누설전류의 양을 감소시키는 것을 특징으로 하는 에스램 회로 구동방법을 제공한다.
또한, 본 발명은 상기의 SRAM 메모리 회로의 쓰기동작이 선택하고자 하는 워드라인에 연결되어 있는 메모리 셀(CELL)들의 소스라인을 구동하는 소스라인 드라이버(source-line driver)의 제 4노드(CSL)를 "HIGH"로 구동하지 않고 계속 "LOW" 인 상태로 유지하여, 소스라인의 전압을 구동전압에서 접지전압까지의 값 사이의 소정의 값으로 유지하면서 비트라인과 /비트라인의 전압 중 높은 쪽은 구동전압으로, 낮은 쪽은 상기 소스라인의 전압으로 구동하여 데이터 쓰기 시의 비트라인과 /비트라인의 스윙전압 폭을 구동전압에서 소스라인 전압까지로 낮추어서, 해당하는 메모리 셀(CELL)에 데이터를 쓰는 경우의 전력소비를 감소시키는 방법으로 이루어짐을 특징으로 하는 에스램 회로 구동방법을 제공한다.
이하에서는 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명한다.
본 발명의 에스램 회로는 구동전원단자(VDD)와 접지전원단자(VSS)의 두 개의 전원단자 사이에 제 1 NMOS 트랜지스터(MN1), 제 1 PMOS 트랜지스터(MP1), 제 2 NMOS 트랜지스터(MN2) 및 제 2 PMOS 트랜지스터(MP2)를 포함하며, 상기 제 1 NMOS 트랜지스터(MN1)와 제 1 PMOS 트랜지스터(MP1)의 게이트 단자는 제 2노드(QB)와 접속되고, 상기 제 1 NMOS 트랜지스터(MN1)와 제 1 PMOS 트랜지스터(MP1)의 드레인 단자는 제 1노드(Q)에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터(MN2)와 제 2 PMOS 트랜지스터(MP2)의 게이트 단자는 제 1노드(Q)와 접속되고, 상기 제 2 NMOS 트랜지스터(MN2)와 제 2 PMOS 트랜지스터(MP2)의 드레인 단자는 제 2노드(QB)에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 제 1노드(Q)와 제 2노드(QB)에는 제 3노드(WL)에 의해 구동되는 제 1 전달 스위치(MN3)와 제 2 전달 스위치(MN4)가 접속된 메모리 셀 구조를 하나 이상 포함한다. 상기 메모리 셀 구조에 관한 설명은 이미 이루어졌으므로, 더 이상의 상세한 설명은 하지 않기로 한다.
도 6은 본 발명의 에스램 회로에 따른 SRAM 메모리 셀 어레이의 일실시예의 회로도이다. 도 6에서 알 수 있는 바와 같이, 본 발명의 에스램 회로는 종래의 반도체 메모리 셀 구조에 상기 메모리 셀의 소스라인 전압을 동적으로 구동전압에서 접지전압까지로 임의로 제어할 수 있도록 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터로 구성되어 있으며, 상기 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트는 제 4노드에 의해서 제어되는 하나의 소스라인 드라이버(source-line driver)를 추가로 포함한 구조이다. 상기 제 5 NMOS 트랜지스터(MN5)와 제 5 PMOS 트랜지스터(MP5)는 함께 소스라인 드라이버(source-line driver)를 구성하여 액티브 모드(ACTIVE MODE) 상태와 대기모드(STANDBY MODE) 상태에서 메모리 셀(CELL)의 소스라인 전압(VSL)을 동적으로 바꾸는 역할을 한다. 상기 소스라인 드라이버는 각 메모리 셀마다 하나씩 부가될 수도 있고, 모든 메모리 셀에 공통적으로 하나만 부가될 수도 있다. 따라서, 상기 소스라인 드라이버의 수는 1 내지 상기 메모리 셀과 동수 범위일 수 있다.
상기와 같이 구성된 본 발명의 일실시예에 따른 SRAM의 동작을 설명하면 다음과 같다. 본 발명의 일실시예는 액티브 모드(ACTIVE MODE) 상태와 대기모드(STANDBY MODE) 상태로 구분된다. 액티브 모드(ACTIVE MODE) 상태에서는 소스라인 드라이버(source-line driver)의 입력신호(CSL)가 "HIGH"가 되어서 제 5 NMOS 트랜지스터(MN5)를 켜고 따라서 메모리 셀(CELL)의 소스라인 전압(VSL)은 VSS와 같아져서 기존의 SRAM과 같은 동작이 수행되게 된다. 한편, 대기모드(STANDBY MODE) 상태에서는 소스라인 드라이버(source-line driver)의 입력신호(CSL)가 "LOW"가 되어서 제 5 NMOS 트랜지스터(MN5)를 끄고 대신 제 5 PMOS 트랜지스터(MP5)를 켜기 때문에 메모리 셀(CELL)의 소스라인 전압(VSL)은 VSSH가 된다. 이때 VSSH 전압은 접지전압 VSS와 전원전압 VDD 사이(VSS≤VSSH≤VDD)의 전압으로 메모리 셀의 데이터 보존 특성을 보고 미리 결정해 놓은 전압이다. 또한, 대기모드(STANDBY MODE) 상태에서는 메모리 셀(CELL)의 셀 관통 누설전류와 비트라인 누설전류를 1/10 이하, 바람직하게는 1/100으로 감소시키는 것이 목적이므로 제 5 NMOS 트랜지스터(MN5)의 누설전류도 감소되어야 한다. 이를 위하여 소스라인 드라이버(source-line driver)의 입력신호(CSL)의 "LOW" 전압은 VSS 보다 낮은 음전압(VN)으로 해서 제 5 NMOS 트랜지스터(MN5)의 게이트에 음의 게이트-소스 사이의 전압(VGS)이 걸리도록 한다.
대기모드(STANDBY MODE) 상태에서 메모리 셀(CELL)의 소스라인 전압(VSL)을 접지전압 VSS와 전원전압 VDD 사이의 소정의 값인 VSSH로 하는 경우에 도 3의 기존의 SRAM의 대기모드(STANDBY MODE) 상태에서 "OFF"된 트랜지스터의 누설전류가 어떠한 누설전류 억제 효과에 줄어드는 지 그리고 누설전류가 얼마만큼 줄어드는지 다음과 같이 기술할 수 있다. 먼저 제 2 NMOS 트랜지스터(MN2)에 대해서 살펴보면, 메모리 셀(CELL)의 소스라인 전압(VSL)이 전원전압(VSS)와 같은 전위 일 때 트랜지스터의 게이트-소스 사이의 전압(VGS)은 VSS, 벌크-소스 사이의 전압(VBS)은 VSS, 드레인-소스 사이의 전압(VDS)은 VDD 값을 가지게 된다. 만일 메모리 셀(CELL)의 소스라인 전압(VSL)이 VSSH(VSS와 VDD 사이의 전압)가 된다면 제 2 NMOS 트랜지스터(MN2)의 드레인-소스 사이의 전압(VDS)과 벌크-소스 사이의 전압(VBS)은 각각 VDD-VSSH, -VSSH가 된다. 그 결과 리버스 바디-바이어스(reverse body-bias) 효과와 DIBL(Drain-Induced Barrier Lowering)로 인한 문턱전압(threshold voltage) 증가를 가져오게 된다. 문턱전압(threshold voltage)의 증가는 서브-문턱전압(sub-threshold)누설전류를 지수 함수적으로 감소시킨다. 제 3 NMOS 트랜지스터(MN3)에 대해서 살펴보면 메모리 셀(CELL)의 소스라인 전압(VSL)이 VSSH(VSS와 VDD 사이의 전압) 일 때 게이트-소스 사이의 전압(VGS)이 VSSH(VSS와 VDD 사이의 전압)가 되고 드레인-소스 사이의 전압(VDS)과 벌크-소스 사이의 전압(VBS)도 각각 VDD-VSSH, -VSSH로 감소하게 된다. 음의 게이트-소스 사이의 전압(VGS)은 제 3 NMOS 트랜지스터(MN3)를 완전히 차단시키고 reverse body-bias 효과와 DIBL(Drain-Induced Barrier Lowering)에 의해 제 3 NMOS 트랜지스터(MN3)에서 발생하는 비트라인 누설전류를 거의 없앤다. 전원전압 sub-1-V 영역에서는 문턱전압(threshold voltage) 또한 낮아지기 때문에 두 개의 전달 스위치(MN3와 MN4)를 통해서 발생하는 비트라인 누설전류가 크게 증가하는 데, 비트라인 누설전류가 셀의 "ON" 전류 이상 커지게 되면 잘못된 읽기 동작을 초래한다. 이처럼 비트라인 누설전류를 억제하는 것은 sub-1-V SRAM 동작에서 매우 중요하다. 제 1 PMOS 트랜지스터(MP1)에 대해서 살펴보면 제 1 PMOS 트랜지스터(MP1) 의 드레인-소스 사이의 전압(|VDS|) 값은 VDD에서 VDD-VSSH로 감소하여 DIBL(Drain-Induced Barrier Lowering)에 의한 문턱전압(threshold voltage)의 증가를 가져와 누설전류를 지수 함수적으로 감소시킨다.
도 7에는 도 6에 도시된 본 발명에 따른 SRAM 회로의 일실시예의 주요 신호의 전압 파형을 나타내었다. 도 7의 프리차지 신호(PRE)와 워드라인 신호(WL)의 첫 번째 펄스는 쓰기동작을 나타낸 것이고, 두 번째 펄스는 읽기동작을 나타낸 것이다. 쓰기동작과 읽기동작 즉, 액티브 모드(ACTIVE MODE) 상태에서는 명령과 선택할 워드라인에 해당되는 어드레스가 외부로부터 들어오면, SRAM의 주변회로는 외부 어드레스와 명령을 디코딩해서 해당되는 메모리 셀(CELL)에 연결된 워드라인 신호(WL)를 "HIGH"로 구동한다. 이 때 프리차지 신호(PRE)는 워드라인 신호(WL)보다 먼저 "HIGH"신호를 발생한다. 워드라인 신호(WL)가 "HIGH"로 구동되기 전인 대기모드(STANDBY MODE) 상태에서의 메모리 셀(CELL)은 "HIGH" 값을 가지는 제 1노드(Q)는 VDD, "LOW" 값을 가지는 제 2노드(QB)는 VSSH 전압이 저장되어 있는 상태이다. 이 두 노드의 전압은 워드라인 신호(WL)가 "HIGH"로 구동되기 전에 미리 VDD와 VSS 전압이 되어야 한다. 이런 작업은 소스라인 드라이버(source-line driver)를 동작시킴으로서 수행이 된다. 이 소스라인 드라이버(source-line driver)동작 중에 2번의 오버헤드(overhead) 전력소모가 발생하게 된다.
도 8은 액티브 모드(ACTIVE MODE) 상태에서의 풀-스윙(full-swing) 쓰기동작과 로-스윙(low-swing) 쓰기동작의 셀 노드의 전압파형을 나타낸 것이다. 선택된 워드라인에 연결된 셀에 쓰기동작을 수행할 때, 비트라인 전압을 풀-스윙(full-swing)으로 쓰는 방법이 일반적으로 사용되는 방법이다. 하지만 이 방법은 커다란 비트라인 커패시턴스를 VDD에서 VSS까지 충전, 방전해야 하기 때문에 스위칭 전력을 많이 소비하게 된다. 본 발명에서는 비트라인 전압을 풀-스윙(full-swing)이 아닌 로-스윙(low-swing)으로 충전, 방전하는 방법을 제안하였다. 본 발명의 로-스윙(low-swing) 쓰기방법은 메모리 셀(CELL)의 소스라인 전압(VSL)을 액티브 모드(ACTIVE MODE) 상태에서 반드시 VSS가 되게 하는 것이 아니고 만약에 읽기동작 중에는 VSS가 되게 하고, 쓰기동작 중에는 VSSH(VSS와 VDD 사이의 전압) 되게 하여서 비트라인 커패시턴스를 VDD에서 VSS까지 충전, 방전하는 것이 아니라 VDD에서 VSSH까지만 충전, 방전하도록 한 것이다. 이것에 의해서 비트라인 커패시턴스의 스위칭 전력을 감소시킬 수 있게 된다. SRAM의 스위칭 전력소비는 주로 쓰기동작에서의 커다란 비트라인 커패시턴스의 스위칭 동작에서 소비되므로 쓰기동작에서의 비트라인 전압의 스윙 폭을 감소시키는 방법은 액티브 모드(ACTIVE MODE) 상태에서 SRAM의 전체 스위칭 전력을 상당 부분 줄일 수 있다. 비트라인 스윙 폭을 1/2로 줄이면 비트라인 커패시턴스의 스위칭 전력을 1/2로 줄일 수 있고, 전체 액티브 모드(ACTIVE MODE) 상태에서의 전력소비도 거의 1/2로 감소하게 된다.
도 9는 본 발명에 따른 SRAM 회로의 일실시예의 주요 신호의 전압파형을 나타내었다. 프리차지 신호(PRE), 워드라인 신호(WL), "CSL"신호와 메모리 셀(CELL) 의 노드 전위 Q, QB가 주요 신호이다. 도 9의 경우에 읽기동작에서는 "CSL"신호가 "HIGH"로 되어서 셀의 소스라인 전압(VSL)을 VSSH(VSS와 VDD 사이의 전압)에서 VSS로 만들지만 쓰기동작이 선택된 경우에는 "CSL" 신호가 그대로 "LOW"로 남아있게 되어서 메모리 셀(CELL)의 소스라인 전압(VSL)을 VSSH(VSS와 VDD 사이의 전압)에서 VSS로 끌어내리지 않고 그대로 VSSH(VSS와 VDD 사이의 전압)를 유지하게 나둔다. 이 경우에 비트라인이 쓰기동작 도중에 반전이 되더라도 비트라인의 스윙 폭이 VDD-VSS 만큼이 아니라 VDD-VSSH로 줄어들었기 때문에 스윙 폭이 줄어든 만큼 전력소비를 감소시키는 것이 가능하다. 또한 쓰기동작 중에는 메모리 셀(CELL) 안의 Q와 QB의 전압이 모두 VSS 보다 높으므로 선택된 워드라인에 연결된 메모리 셀(CELL)의 누설전류도 선택되지 않은 워드라인에 연결된 메모리 셀(CELL)들과 마찬가지로 줄어들게 된다. 도 9에서 보듯이 대기모드(STANDBY MODE) 상태에서는 소스라인 드라이버(source-line driver)의 PMOS 트랜지스터를 켜서 소스라인 전압을 VSSH(VSS와 VDD 사이의 전압)로 만들고 NMOS 트랜지스터를 꺼야 된다.
도 10은 T=25oC, VDD=0.9V 그리고 VSSH=0.4V에서 기존의 SRAM과 누설전력소비감소기법만을 적용한 SRAM, 그리고 누설전력과 스위칭 전력을 함께 절감할 수 있는 본 발명의 SRAM 회로의 일실시예의 전력소비량을 비교한 것이다. 누설전력소비 감소기법만을 사용하였을 때는 누설전력소비는 기존의 SRAM 구조보다 약 91.5% 감소 하였지만 스위칭 전력소비는 전혀 감소하지 않았다. 그러나 본 발명에 따른 SRAM 회로의 일실시예에서는 스위칭 전력소비가 약 43% 감소하였다. 또한 본 발명의 SRAM 회로의 일실시예의 누설전력소비가 누설전력소비 감소기법만을 사용한 SRAM의 경우보다 더 누설전력을 적게 소비했음을 알 수 있다. 이것은 대기모드(STANDBY MODE) 상태에 있는 메모리 셀(CELL)들뿐 만 아니라 쓰기 동작 중에 있는 메모리 셀(CELL)들의 누설전력소비도 줄었기 때문이다. 도 10에서 알 수 있는 바와 같이, 기존의 SRAM 구조와 본 발명에 따른 SRAM 회로의 일실시예의 누설전력과 스위칭 전력소비량을 비교해 보면 본 발명에 따른 SRAM 회로의 일실시예에서 누설전력소비가 약 93%, 스위칭 전력소비는 약 43% 감소함을 볼 수 있다
이상에서 살펴본 바와 같이, 본 발명의 에스램 회로 및 회로구동방법은 종래의 에스램 회로에 비해 누설전력 및 스위칭전력을 모두 감소시켜 저전력 반도체 메모리의 제작이 가능하다.
앞에서 설명된 본 발명의 일실시예는 본 발명의 기술적 사상을 한정하는 것으로 해석되어서는 안 된다. 본 발명의 보호범위는 청구범위에 기재된 사항에 의하여만 제한되고, 본 발명의 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상을 다양한 형태로 개량 변경하는 것이 가능하다. 따라서 이러한 개량 및 변경은 통상의 지식을 가진 자에게 자명한 것인 한 본 발명의 보호범위에 속하게 될 것이다.

Claims (6)

  1. 구동전원단자와 접지전원단자의 두 개의 전원단자 사이에 제 1 NMOS 트랜지스터, 제 1 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터를 포함하며, 상기 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 게이트 단자는 제 2노드와 접속되고, 상기 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터의 드레인 단자는 제 1노드에 서로 접속되어 하나의 인버터를 이루고 있고, 상기 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 게이트 단자는 제 1노드와 접속되고, 상기 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터의 드레인 단자는 제 2노드에 서로 접속되어 또 하나의 인버터를 이루고 있으며, 이 두 개의 인버터가 서로 마주보고 연결이 되어 상호결합(cross-coupled) 되어 있고, 상기 제 1노드와 제 2노드에는 제 3노드에 의해 구동되는 제 1 전달 스위치와 제 2 전달 스위치가 접속된 메모리 셀 구조를 하나 이상 포함하는 에스램 회로에 있어서,
    상기 메모리 셀과 접지전원단자 사이에 상기 메모리 셀의 소스라인 전압을 동적으로 구동전압에서 접지전압까지의 값 사이의 전압 값으로 제어하는 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터로 구성되어 있으며, 상기 제 5 NMOS 트랜지스터와 제 5 PMOS 트랜지스터의 게이트는 제 4노드에 의해서 제어되는 소스라인 드라이버(source-line driver)를 추가로 포함하며, 도6에 도시된 구조를 갖는 것을 특징으로 하는 에스램 회로.
  2. 제1항에 있어서,
    상기 소스라인 드라이버의 수는 1 내지 상기 메모리 셀과 동수 범위인 것을 특징으로 하는 에스램 회로.
  3. 삭제
  4. 삭제
  5. 제1항 또는 제2항의 에스램 회로에 있어서,
    상기 회로의 읽기동작 및 쓰기동작은,
    ⅰ)선택하고자 하는 워드라인에 연결되어 있는 메모리 셀(CELL)들의 소스라인을 구동하는 소스라인 드라이버(source-line driver)의 제 4노드(CSL)를 "HIGH"로 구동하여 소스라인의 전압(VSL)을 VSSH(VDD와 VSS 사이의 전압)에서 VSS로 하는 단계 및;
    ⅱ)제 3노드(WL)을 선택하여 비트라인 쌍과 제 1 노드 및 제 2 노드를 연결시켜서 원하는 데이터를 읽거나 쓰는 단계를 포함하는 방법으로 이루어지되,
    메모리 셀이 선택되지 않는 경우에는 제 4노드(CSL)는 항상 "LOW" 이고 따라서 메모리 셀(CELL)과 비트라인을 통해서 흐르는 누설전류가 소스라인 드라이버(source-line driver)의 제 5 NMOS 트랜지스터(MN5)를 통해서 차단이 되게 하여 제 5 NMOS 트랜지스터(MN5)와 제 5 PMOS 트랜지스터로 구성되어 있는 소스라인 드라이버(source-line driver)를 이용하여 소스라인의 전압(VSL)을 동적으로 제어함으로써 메모리 셀(CELL)과 비트라인을 통해서 흐르는 누설전류의 양을 감소시키는 것을 특징으로 하는 에스램 회로 구동방법.
  6. 제5항에 있어서,
    상기의 에스램 회로의 쓰기동작은 선택하고자 하는 워드라인에 연결되어 있는 메모리 셀(CELL)들의 소스라인을 구동하는 소스라인 드라이버(source-line driver)의 제 4노드(CSL)를 "HIGH"로 구동하지 않고 계속 "LOW" 인 상태로 유지하여, 소스라인의 전압을 구동전압에서 접지전압까지의 사이의 전압 값으로 유지하면서 비트라인과 /비트라인의 전압 중 높은 쪽은 구동전압으로, 낮은 쪽은 상기 소스라인의 전압으로 구동하여 데이터 쓰기 시의 비트라인과 /비트라인의 스윙전압 폭을 구동전압에서 소스라인 전압까지로 낮추어서, 해당하는 메모리 셀(CELL)에 데이터를 쓰는 경우의 전력소비를 감소시키는 것을 특징으로 하는 에스램 회로 구동방법.
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