JP3357634B2 - 構成可能なハーフ・ラッチによる高速シングルエンド・センシング - Google Patents

構成可能なハーフ・ラッチによる高速シングルエンド・センシング

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）のセンシング方
式に関し、詳細には、単一ビット線上に現れる信号をセ
ンスし増幅することができるシングルエンド・センス増
幅器に関する。
【０００２】
【従来の技術】最小サイズのメモリ・セルを使用する高
速ＲＡＭは、読取り動作のために選択されたとき、セル
から送られる小さな信号をセンスし増幅するための特別
な回路を必要とする。そのようなセンス回路は、「０」
読取り動作中および「１」読取り動作中に信号を確実に
検出するように、きわめて慎重に設計する必要がある。
特にＳＲＡＭでは、ある固有の増幅を有するラッチ型メ
モリ・セルを既に使用している場合でもそうである。高
速動作のためには、データ経路の周辺回路に追加の増幅
手段が必要になる。単一ポートＳＲＡＭの好ましい手法
は、記憶素子として６素子セルを使用し、列センス増幅
器をビット線対に接続して、差動センシングを可能にす
ることである。しかしながら、高密度のマルチ・ポート
ＳＲＡＭは、通常、トランジスタと入出力（Ｉ／Ｏ）線
の数に対してメモリ・セルを最小にしなければならない
ため、シングルエンド・センシングだけが可能である。
たとえば、ｎ個のデータ・ポートを有するｎポートＳＲ
ＡＭセルは、ｎ個のＩ／Ｏトランジスタと、ｎ本のビッ
ト線（列データ線）と、ｎ本のワード線（行選択線）を
含んでいる。Ｉ／Ｏトランジスタは、通常、読取りポー
トと書込みポートの両方にあるＮチャネル電界効果トラ
ンジスタ（ＮＦＥＴ）パス・ゲートによって実装され
る。ＣＭＯＳトランスミッション・ゲートを使用する
と、Ｉ／Ｏトランジスタの数とワード線の数が２倍にな
り、必要なレイアウト面積が大きくなる。
【０００３】図１に、クレメン（Ｃｌｅｍｅｎ）他の米
国特許第５４７３５７４号に開示されているようなシン
グルエンド・センシングによる感知方式のための従来の
ＣＭＯＳ実施形態を示す。各セル１．．．ｎごとに、１
つのインバータＩc１．．．Ｉcｎと１つの読取りポート
ＮＦＥＴ Ｎ１．．．Ｎｎだけを示してある。メモリ・
セルは、単一の読取りビット線ＢＬによってセンス増幅
器に接続されている。簡単な手法では、センス増幅器
は、インバータＩ１によって実現される。セル・ノード
Ｂ１のロー・レベルに対応する「０」が記憶されている
場合は、セルがビット線ＢＬを放電し、インバータＩ１
が反転信号、すなわちハイ・レベルを送る。「１」が記
憶されている場合は、セルが、ビット線ＢＬをプルアッ
プし、インバータＩ１は、その出力ＤＬにロー・レベル
を生成する。
【０００４】メモリ・セル内にＮＦＥＴパス・ゲートを
含むこのシングルエンドＳＲＡＭ方式に伴う大きな問題
は、ビット線のアップレベルが、非選択セルに記憶され
たデータ・パターンと、特にそれらのセルの読取りポー
トＮＦＥＴ Ｎ２．．．Ｎｎを流れるしきい値下の電流
の大きさに依存することである。
【０００５】すべての非選択セルがロー・レベルに対応
する論理「０」を含む場合、ビット線ＢＬは、選択され
た読取りポートＮＦＥＴ Ｎ１から最初に送られた、Ｖ
ｄｄ−ＶＴｎのアップレベルにしか達しない（Ｖｄｄ＝
供給電圧；ＶＴｎ＝セルＮＦＥＴパス・ゲートのしきい
値電圧）。一方、非選択セルが、供給電圧Ｖｄｄに等し
いハイ・レベルに対応する論理「１」を含む場合は、最
初に選択されたポートＮＦＥＴ Ｎ１によってＶｄｄ−
ＶＴｎにだけ駆動された場合でも、ビット線ＢＬは、選
択されたセルから提供されるしきい値下の電流のために
Ｖｄｄに向かってゆっくりとドリフトする。したがっ
て、「１」読取り動作の場合、ビット線ＢＬは、非選択
セルに記憶されている論理レベルに応じて、Ｖｄｄ−Ｖ
ＴｎとＶｄｄの間の任意（高い）電圧レベルに達するこ
とができる（図４）。これは、「０」読取りアクセス時
間がビット線のアップレベルに応じて変化するという欠
点を有する。
【０００６】過去において、この問題は、定義されたア
ップレベル電圧を定常状態で提供し、それを供給電圧Ｖ
ｄｄに等しいこのレベルに維持するために、いわゆる小
さなプルアップ素子すなわちキーパ素子Ｐ０をビット線
ＢＬに加えることによって解決することができた。図１
は、周知のハーフ・ラッチ構成による解決策を示すが、
ここで、ＰＦＥＴキーパ素子Ｐ０のゲートが、ビット線
ＢＬに接続されたインバータＩ１の出力に接続されてい
る。
【０００７】しかしながら、ＣＭＯＳ素子のチャネル長
がますます短くなるにつれて、しきい値電圧が低下して
しきい値下電流がますます大きくなり、その結果、ゼロ
・レベルが記憶されている場合に、ＮＦＥＴｓ Ｎ
２．．．Ｎｎ中を流れかつビット線ＢＬを放電しようと
するしきい値下電流を補償するために、より大きなキー
パ素子Ｐ０が必要になる。
【０００８】適切なキーパ・サイズは、ビット線ＢＬに
接続されるメモリ・セルの数（ｎ）に依存することは明
らかである。たとえば、ＣＭＯＳ７Ｓ／ＳＯＩ技術を使
用するとき、ｎ＝３２の８μｍ ＮＦＥＴ Ｎ１．．．
Ｎｎでは、通常、チャネルの幅／長さの比率Ｗ／Ｌ＝１
μｍ／０．５μｍ（実寸でない）にする必要がある（倍
率：０．４５、Ｌeffｎ＝０．１２μｍ、Ｌeffｐ＝０．
１５μｍ、Ｖｄｄ＝１．８Ｖ、Ｌeff＝有効チャネル
長）。
【０００９】一般に、シミュレーションに使用される素
子モデルは通常、しきい値下の状況ではかなり不正確で
あるため（約±１００％）、必要な最小素子サイズを正
確に決定するのはきわめて困難である。したがって、設
計者は、用心深くなり、どちらかと言うと偶然性に基づ
いて作成するようになり、すなわち、素子サイズをシミ
ュレーションで提案された値の２倍に大きくする。
【００１０】さらに、高品質ＣＭＯＳ製品は、現場での
確実な回路動作を保証するため、高電圧スクリーン試験
とバーンイン試験を必要とする。特に、高電圧（たとえ
ば、１．５×Ｖｄｄ）および高い温度（Ｔ＝１４０℃）
でのバーンイン条件のとき、しきい値下電流は、特にハ
ードウェア上で、最小チャネル長の高速プロセス・コー
ナからさらに大きくなる（図５）。このため、キーパ・
サイズをさらに大きくしなければならない。
【００１１】しかしながら、キーパ・サイズを大きくす
ると、選択されたメモリ・セルがハーフ・ラッチを上書
きしなければならないため、「０」を読み取るときの性
能が低下することになる（図５）。すなわち、信頼性試
験中の完全な機能性と管理可能な電力供給を保証するた
めに、動作性能（Ｖｄｄにおける）を犠牲にしなければ
ならない。
【００１２】
【発明が解決しようとする課題】本発明の主目的は、マ
ルチポートＳＲＡＭ用の高速で完全に静的なシングルエ
ンド・センシング方式を提供することである。もう１つ
の目的は、供給電圧がＶｄｄの場合に、通常のシステム
動作における性能を損なうことなく、漏れ試験中ならび
に信頼性試験中の完全な機能、特に公称動作電圧Ｖｄｄ
を上回る高電圧（たとえば、１．５×Ｖｄｄ）における
電力管理を保証するセンス回路を提供することである。
【００１３】
【課題を解決するための手段】この特定の性能と電力の
トレードオフを解決するために、切換可能なキーパ素子
を有する構成可能ハーフ・ラッチを備える回路を導入す
ることを提案する。通常動作モードすなわち信号増幅が
高速のシステム実行モード、または試験モードすなわち
スタンバイ漏れ試験、特に回路の電力消費が少ない高電
圧高温信頼性スクリーン試験のために回路をセットアッ
プする特別な制御手段を提供する。
【００１４】提案するシングルエンド・センシング方式
は、Ｖｄｄ（たとえば、１．８Ｖ）における高速マルチ
ポートＳＲＡＭ動作と、最大２×Ｖｄｄ（たとえば、
３．６Ｖ）の高電圧での機能性に最適な設計ポイントを
提供する。最良条件下（ＦＥＴの有効チャネル長が最
小）で、高電圧または過大電圧における低電力動作の性
能を犠牲にすることなく、低電圧試験コーナ（Ｖｄｄ−
×％：Ｖｄｄ＝公称供給電圧）における最悪アクセス時
間を最小にすることができる。切換可能なＰＦＥＴ帰還
ループを備えた小スキュー・インバータを使用すること
により、供給電圧に応じて、ビット線上の振れを、高速
システム・モードまたは低電力試験モードに合わせて調
整することができる。従来の方式に比べて、この新しい
手法は、アクセス時間が約１０％改善される。センシン
グは、完全に静的で自己タイミング調整式であり、タイ
ミング・チェーンを必要とせず、設計が簡単になる。よ
り強力なキーパ素子を使用することにより、高電圧スク
リーン試験における機能性が改善される。バーンインに
おける漏れは、６分の１に減少する。本発明を利用する
と、さらに、ＣＭＯＳトランスミッション・ゲートの代
わりにＮＦＥＴパス・ゲートを使用することができ、そ
れによりレイアウト面積が節約できる。
【００１５】
【発明の実施の形態】図２に、提案する回路のＣＭＯＳ
実施形態を示す。この回路は、ドレインがビット線ＢＬ
に接続されソースがモード制御用の信号ＬＴによって制
御される第１のＰＦＥＴ Ｐ１と、第２のＰＦＥＴ Ｐ
２１と第３のＰＦＥＴ Ｐ２２のＰＦＥＴスタックに特
徴があり、後者は、制御信号ＬＴの反転によってゲート
される。ＰＦＥＴ Ｐ１とＰＦＥＴ Ｐ２１両方のゲー
ト端子は、インバータＩ１の出力に接続され、インバー
タＩ１は、メモリ・セルから受け取った信号をセンスし
増幅するために読取りビット線ＢＬに接続されている。
第２のＰＦＥＴ Ｐ２１のソースは、供給電圧Ｖｄｄに
接続され、第３のＰＦＥＴ Ｐ２２のソースは、第２の
ＰＦＥＴ Ｐ２１のドレインに接続され、第３のＰＦＥ
Ｔ Ｐ２２のドレインは、ビット線ＢＬに接続されてい
る。制御信号ＬＴおよびＬＴの反転は、制御信号を設定
するための制御手段として働く２段のインバータ回路に
よって生成される。第１のインバータが、直流制御信号
ＴＥＳＴを受け取る。
【００１６】通常動作（システム実行モード）では、信
号ＴＥＳＴは、したがってＬＴはローであり、すなわ
ち、アース（ＴＥＳＴ＝「０」＝０Ｖ）電位にあり、セ
ルから「１」を読み取る場合、ＰＦＥＴ Ｐ１がオンに
なり、小型プルダウン素子すなわちいわゆるブリーダ素
子として働いて、ビット線ＢＬがしきい値下の電流によ
りＶｄｄに向かってドリフトするのを防止する。その結
果、ビット線ＢＬ上の振れがＶｄｄ−ＶＴｎに制限さ
れ、放電時間が速くなり、したがって性能が向上する。
使用されるマルチポート・メモリ・セルの読取りポート
ＮＦＥＴパス・ゲートＮ１．．．Ｎｎは、いずれにせ
よ、妥当な時間内でＶＤＤ−ＶＴｎに向かってしかビッ
ト線ＢＬを駆動できず、その時間後にはレベル検出器／
センス増幅器Ｉ１の切換点に達することに留意された
い。したがって、センス増幅器Ｉ１から見て、ビット線
ＢＬをわざわざＶｄｄまで引き上げる必要がない。しか
しながら、メモリ・セルに記憶されたロー・レベルを高
速に読み取るために、ビット線ＢＬ上のアップレベルを
Ｖｄｄ−ＶＴｎに制限することが望ましい。
【００１７】ＰＦＥＴ Ｐ１のサイズは、ブリーダ・モ
ードに合わせて最適化されている。そのサイズは、Ｖｄ
ｄのハイ・レベル（最悪事態）を記憶したときに、すべ
てのメモリ・セルからのしきい値下電流を吸い込む（ｓ
ｉｎｋ）ことができるように選択されている。
【００１８】静止インバータＩ１は、切換しきい値をビ
ット線振れ（Ｖｄｄ−ＶＴｎ）の約半分のレベルに調整
することにより、ロー・レベル（Ｖｄｄ−ＶＴｎ）から
通常のＣＭＯＳ電圧レベル（Ｖｄｄ）に変換できるよう
に設計されている。したがって、そのＮＦＥＴは、ＰＦ
ＥＴ（たとえば、Ｗｐ＝１０μｍ）よりも大きい（たと
えば、チャネル幅Ｗｎ＝１５μｍ、実寸に比例せず）。
通常、早期でかつ高速なアップレベル検出のため、ＰＦ
ＥＴ／ＮＦＥＴの幅／長さの比率は１と１／２の間であ
る。
【００１９】ブリーダ素子ＰＦＥＴ Ｐ１が、ビット線
アップレベルをＶｄｄ−ＶＴｎまたはそれよりも少し低
く設定するとき、ＰＦＥＴのサイズに応じて、インバー
タＩ１に直流電流が流れる。この電流を最少にするため
に、インバータＩ１の出力ＤＬにバッファを接続し、そ
れにより、インバータＩ１、特にそのＰＦＥＴをできる
だけ小さく設計し、「０」および「１」レベルの検出に
最適化することができる。
【００２０】回路図（図２）と、シミュレーションから
の典型的タイミング図／波形（図７）を参照すると、こ
のセンシング方式の読取り動作は次の通りである。
【００２１】論理「０」が、メモリ・セルにノードＢ１
がローで記憶され、ビット線ＢＬが、前のサイクルにお
ける「１」読取り動作でハイに設定されたと仮定する
（最悪事態）。その場合、インバータＩ１の出力は、ロ
ーであり、ハーフ・ラッチＰＦＥＴ Ｐ１はオンにな
る。信号ＬＴがローで、供給電圧Ｖｄｄ（通常、１．７
Ｖ）のシステム動作の場合、Ｐ１はブリーダ素子として
働き、ビット線のアップレベルは、約Ｖｄｄ−ＶＴ（た
とえば、１．１５Ｖ）に近い。
【００２２】読取りワード線ＷＬが立ち上がるとき、メ
モリ・セルの読取りポートＮＦＥＴはオンになり、ビッ
ト線ＢＬを放電し、センス増幅器の入力部で信号を生成
する。この場合、ブリーダＰ１は、図１の回路とは対照
的に、ビット線の放電を妨げない。静的インバータＩ１
が、ビット線のレベル検出に使用される場合、その出力
は、入力が切換しきい値を通過した直後に立ち上がる。
この完全に静的なセンシング方式により、タイミング・
スキューはなくなる。ビット線がＶｄｄ（たとえば、
１．７０Ｖ）に復元される従来の方式と同様、ＢＬのア
ップレベルが切換しきい値からそれほど離れていないた
め、出力応答は早い。読取りアドレスＡＡ０からデータ
出力ＤＯａまで（Ｉ１の後のバッファを含む）の測定さ
れた典型的なアクセス時間は、信号ＬＴがハイで、両方
のキーパ経路が最初にオンになっている場合（破線）よ
りも１４％高速（図７の点線）である。
【００２３】論理「１」（すなわち、メモリ・セル・ノ
ードＢ１がハイ）を読み取ると、ビット線ＢＬは、選択
された読取りポートＮＦＥＴ Ｎ１を介してＶｄｄ−Ｖ
Ｔｎに向かってプルアップされる。設計に組み込まれた
切換点が低いため、センス増幅器Ｉ１は、ビット線が、
Ｖｄｄ／２（＝０．８５Ｖ）よりも低いブリーダＰ１に
よって保証されるアップレベル（たとえば、図７では
１．１５Ｖ）の半分に達する前に切り換わっている。し
たがって、センス増幅器の出力ＤＬは早期に低下し、そ
の結果「１」読取りアクセス時間が速くなる。フィード
バックにより、ブリーダＰ１は、オンのまま留まり、ビ
ット線アップレベルをＶｄｄ−ＶＴよりも少し低く維持
する。
【００２４】「０」読取り動作と「１」読取り動作のど
ちらの場合にも、ＰＦＥＴスタックＰ２１／Ｐ２２は、
信号ＴＥＳＴ（＝０Ｖ）によって遮断される。
【００２５】試験モードでは、制御信号ＴＥＳＴはハイ
であり、したがってＬＴはハイ（ＴＥＳＴ＝「１」＝Ｖ
ｄｄ）であり、したがって、ＰＦＥＴ Ｐ１はキーパ素
子に構成され、インバータＩ１と共にハーフ・ラッチを
構成する。弱いキーパ素子ＰＦＥＴ Ｐ１は、このモー
ドにおいてのみ活動状態のＰＦＥＴスタックＰ２１／Ｐ
２２によって確立される並列キーパ経路によって機能強
化される。
【００２６】漏れ試験では、ビット線ＢＬが、完全なＶ
ｄｄ（たとえば、１．７０Ｖ）に復元され、インバータ
Ｉ１内のＰＦＥＴが遮断される。したがって、インバー
タＩ１には、普通ならチップ欠陥による漏れをカバーす
る直流電流が流れない。動的または強化電圧スクリーン
試験は、１．７×Ｖｄｄまたは２×Ｖｄｄで行うことが
でき、バーンイン試験は、１．５×Ｖｄｄで行うことが
できる。
【００２７】この作業のため、ＰＦＥＴスタックＰ２１
／Ｐ２２のサイズを調整することができる。この第２の
経路内の比較的強力なＰＦＥＴでも、この場合はオフに
切り換えられているため、システム実行モードの性能に
影響しない。キーパ・サイズは、インバータＩ１中を流
れる直流電流（クロス電流）を最小レベルに維持するた
めに、特に信頼性スクリーン試験中の高電圧および高温
動作において、一動作サイクル内でビット線をＶｄｄ近
くに復元することができるように選択される。最悪シナ
リオは、選択されていないすべてのセルが、ロー・レベ
ルを含み、読取りポートＮＦＥＴｓ Ｎ２．．．Ｎｎに
おけるしきい値下の効果によって電流を吸い込むもので
ある。
【００２８】この新しいセンス方式は、高電圧（Ｖｄｄ
の１．５倍〜２倍）と高温（たとえば１４０℃、バーン
イン）でも、通常の「０」読取りおよび「１」読取り動
作の経路遅延を最小にし、様々な信頼性スクリーン試験
中の（直流）電力損失を抑制するのに適切である。
【００２９】ＩＢＭ社の１．８Ｖ ＣＭＯＳ７Ｓ／ＳＯ
Ｉ技術に本発明を利用するために、様々な実行コーナ特
に以下のコーナにおいて、１組のＡＳＴＡＰ（Ｔｒａｎ
ｓｉｅｎｔ Ａｎａｌｙｓｉｓ Ｐｒｏｇｒａｍ：過渡
分析プログラム）シミュレーションにより最適な素子サ
イズを決定した。
【００３０】典型的コーナ（たとえば、システム実行モ
ード）： −公称プロセス・パラメータ（ＮＲＮ＝０．５）：たと
えば、公称値Ｌeff 低動作電圧：０．９２×Ｖｄｄ＝１．７０Ｖ 高動作温度：Ｔ＝６５℃ バーンイン・コーナ（たとえば試験モード）： 最高速性能のプロセス・パラメータ（ＮＲＮ＝０）：た
とえば、最小のＬeff １．５×動作電圧： Ｖｄｄ’＝２．８２５Ｖ（テスタ公差０．１２５Ｖを含
む） バーンイン温度：Ｔ＝１４０℃ （Ｖｄｄ−供給電圧、Ｌeff−有効チャネル長、ＮＲＮ
−プロセス・パラメータの分布を制御する公称乱数）
【００３１】図１および図２に示した回路を、ＩＢＭ社
のＣＭＯＳ７Ｓ／ＳＯＩ技術で実施された３２×３６ビ
ットの２読取りポートＳＲＡＭマクロのＡＳＴＡＰシミ
ュレーションによって比較した。得られたＡＳＴＡＰ波
形を、図５／６と図７／８にそれぞれ（ノード電圧およ
び電流を時間に対して）プロットした。
【００３２】図６は、接続されたすべての非選択セルが
「０」（０Ｖ）を含み、インバータ段における過度のク
ロス電流と直流電力消費を十分に防ぐことができない場
合に、従来のハーフ・ラッチ方式では、キーパのＷ／Ｌ
比がＷ／Ｌ＝１．０／０．５（実寸でない）しかないＰ
ＦＥＴキーパ素子Ｐ１が、ビット線をバーンイン条件に
おける最高供給電圧Ｖｄｄに十分に復元できないことを
示す。３１の非選択セルに流れる大きなしきい値下電流
により（０．１３ｍＡ）、ビット線は、１．５×Ｖｄｄ
＝２．８５２Ｖの供給電圧よりも３０５ｍＶ低い２．５
２Ｖのレベルにしか達しない（スタンバイ状態、ｔ＝０
で２．５２Ｖ）。このため、すべての非選択セルが
「１」ではなく「０」を含む場合に（しきい値下の電流
なし：ｉ＿ｕｎｓｅｌ＝０）スタンバイ状態で４０倍大
きく（０．４ｍＡ）、３６のデータ出力ポートで合計１
４．４ｍＡになる直流電流（ｉ＿Ｐ．Ｉ１）がセンシン
グインバータＩ１中を流れる。
【００３３】図７は、新しい構成可能ハーフ・ラッチに
より、低電圧コーナ（１．７Ｖ）における典型的な
「０」読取りアクセス時間が、キーパ・モード（ＬＴ＝
１）よりも１４％改善され、同時に短い「１」アクセス
時間が維持される（４９８ピコ秒）ことを実証する。図
８によれば、構成可能なハーフ・ラッチは、バーンイン
試験モードにおいてビット線を高電圧（たとえば、９０
ｍＶだけ）に復元できるように設計することができる。
これは、従来のハーフ・ラッチ（図６）に比べて、はる
かにより小さなインバータＩ１（Ｗ／Ｌ＝１０／１５）
に伴ってビット線電圧を相対的に高め、直流電流を３分
の１の０．１２ｍＡに減少させる。
【００３４】インバータＩ１と第１のＰＦＥＴ Ｐ１を
特徴とし、第２のＰＦＥＴ帰還経路が２つのハイＰＦＥ
Ｔスタックではなく単一のＰＦＥＴキーパＰ２を含む、
図３の回路によって、より高いＢＬアップレベル（図
９）を得ることができる。ＰＦＥＴ Ｐ２のゲートは、
信号ＬＴとＬＴの反転によって制御される最小サイズの
ＣＭＯＳトランスミッション・ゲートＰＦＥＴ Ｐ２０
／ＮＦＥＴ Ｎ２０によって切り換えることができる帰
還ループによって制御される。ＰＦＥＴ Ｐ２のドレイ
ンは、ビット線ＢＬに接続され、ＰＦＥＴ Ｐ２のソー
スは、供給電圧Ｖｄｄに接続される。前記回路はさら
に、システム・モードの場合に、ＬＴがローのときにキ
ーパＰＦＥＴ Ｐ２を遮断するＰＦＥＴ ＰＧを特徴と
する。ＰＦＥＴ ＰＧのゲートは、信号ＬＴに接続さ
れ、ソースは、Ｖｄｄに接続され、ドレインは、ＰＦＥ
Ｔ Ｐ２のゲートに接続される。ＰＦＥＴ Ｐ２０は、
前記制御信号の反転に接続されたゲートと、ＰＦＥＴ
Ｐ２のゲートに接続されたソースと、前記インバータＩ
１の出力に接続されたドレインとを有し、ＮＦＥＴ Ｎ
２０は、前記制御信号に接続されたゲートと、前記イン
バータＩ１の出力に接続されたソースと、ＰＦＥＴ Ｐ
２のゲートに接続されたドレインとを有する。
【００３５】したがって、３２×３６の２読取りポート
ＳＲＡＭでは、０．１２／０．１５μｍ ＣＭＯＳ／Ｓ
ＯＩ素子により、１．７０Ｖ（Ｖｄｄmin）で約０．５
ｎ秒の典型的なアドレス・アクセス時間（アドレスから
データ出力Ｄ０）を達成することができ、同時に、バー
ンインさらには２×Ｖｄｄ＝３．６Ｖの電圧応力におけ
る機能性と適切な電力消費が維持される。
【００３６】本発明の概念が動的論理回路にも適用可能
なことは、当業者には明らかである。
【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３８】（１）ハーフ・ラッチを有するインバータ
（Ｉ１）を含むシングル・ビット線（ＢＬ）に現れる信
号をセンスし増幅する回路であって、前記インバータ
（Ｉ１）が、２つのＰＦＥＴ帰還経路を有し、第１のＰ
ＦＥＴ経路は、システム実行モードではブリーダ素子と
してまた試験モードではキーパ素子としてセットアップ
することができ、第２のＰＦＥＴ経路は、構成可能なハ
ーフ・ラッチであり、試験モードではキーパ素子として
セットアップし、システム実行モードではオフにするこ
とができ、前記２つのＰＦＥＴ帰還経路が、システム実
行モードまたは試験モード用に回路をセットアップする
ために制御信号によって制御されることを特徴とする回
路。 （２）前記制御信号を設定する制御手段を含むことを特
徴とする、上記（１）に記載の回路。 （３）インバータ（Ｉ１）が、読取りビット線（ＢＬ）
に接続され、メモリ・セルから受け取った信号をセンス
し増幅することを特徴とする、上記（１）に記載の回
路。 （４）第１のＰＦＥＴ経路が、ビット線（ＢＬ）に接続
されたドレインと、制御信号によって制御されるソース
と、インバータ（Ｉ１）の出力に接続されたゲートとを
有する第１のＰＦＥＴ（Ｐ１）を含むことを特徴とす
る、上記（１）に記載の回路。 （５）第２のＰＦＥＴ経路が、第２のＰＦＥＴ（Ｐ２
１）と第３のＰＦＥＴ（Ｐ２２）からなるＰＦＥＴスタ
ックを含み、各ＰＦＥＴ（Ｐ２１、Ｐ２２）が、ソー
ス、ドレインおよびゲートを有し、第２のＰＦＥＴ（Ｐ
２１）と第３のＰＦＥＴ（Ｐ２２）のソースがそれぞ
れ、供給電圧（Ｖｄｄ）と第２のＰＦＥＴ（Ｐ２１）の
ドレインに接続され、第２のＰＦＥＴ（Ｐ２１）と第３
のＰＦＥＴ（Ｐ２２）のドレインがそれぞれ、第３のＰ
ＦＥＴ（Ｐ２２）のソースとビット線（ＢＬ）に接続さ
れ、第２のＰＦＥＴ（Ｐ２１）と第３のＰＦＥＴ（Ｐ２
２）のゲートがそれぞれ、インバータ（Ｉ１）の出力と
前記制御信号の反転に接続されることを特徴とする、上
記（１）に記載の回路。 （６）第２のＰＦＥＴ経路が、単一の第４のＰＦＥＴ
（Ｐ２）と、第５のＰＦＥＴ（ＰＧ）と、第６ＰＦＥＴ
（Ｐ２０）およびＮＦＥＴ（Ｎ２０）を含むＣＭＯＳト
ランスミッション・ゲートとを含み、第４のＰＦＥＴ
（Ｐ２）が、前記第６のＰＦＥＴ（Ｐ２０）のソースに
接続されたゲートと、供給電圧（Ｖｄｄ）に接続された
ソースと、ビット線（ＢＬ）に接続されたドレインとを
含み、第５のＰＦＥＴ（ＰＧ）が、前記制御信号に接続
されたゲートと、供給電圧（Ｖｄｄ）に接続されたソー
スと、第４のＰＦＥＴ（Ｐ２）のゲートに接続されたド
レインとを含み、第６のＰＦＥＴ（Ｐ２０）が、前記制
御信号の反転に接続されたゲートと、第４のＰＦＥＴ
（Ｐ２）のゲートに接続されたソースと、前記インバー
タ（Ｉ１）の出力に接続されたドレインとを含み、ＮＦ
ＥＴ（Ｎ２０）が、前記制御信号に接続されたゲート
と、インバータ（Ｉ１）の出力に接続されたソースと、
第４のＰＦＥＴ（Ｐ２）のゲートに接続されたドレイン
とを含むことを特徴とする、上記（１）に記載の回路。 （７）上記（１）ないし（６）のいずれか一項に記載の
回路によって単一ビット線（ＢＬ）に現れる信号をセン
スし増幅する方法であって、制御手段が、制御信号を第
１の状態にセットすることによりシステム実行モード用
の回路をセットアップし、前記制御手段が、制御信号を
第２の状態にセットすることによって試験モード用の回
路をセットアップし、システム実行モードの場合に、第
１のＰＦＥＴ（Ｐ１）が、ブリーダ素子として働き、第
２のＰＦＥＴ経路が遮断され、試験モードの場合に、第
１のＰＦＥＴ（Ｐ１）が、キーパ素子に構成され、イン
バータ（Ｉ１）と共にハーフ・ラッチを形成し、前記第
１のＰＦＥＴ（Ｐ１）が、ＰＦＥＴスタック（Ｐ２１／
Ｐ２２）によって確立された平行キーパ経路によって機
能強化されることを特徴とする方法。 （８）システム実行モードの場合に、第５のＰＦＥＴ
（ＰＧ）が、第４のＰＦＥＴ（Ｐ２）を遮断することを
特徴とする、上記（７）に記載の方法。 （９）ハーフ・ラッチを有するインバータ（Ｉ１）を含
む、単一ビット線（ＢＬ）に現れる信号をセンスし増幅
する回路であって、前記インバータが、２つのＰＦＥＴ
帰還経路を含み、第１のＰＦＥＴ経路は、システム実行
モードではブリーダ素子としてまたは試験モードではキ
ーパ素子としてセットアップすることができ、第２のＰ
ＦＥＴ経路は、構成可能なハーフ・ラッチであり、試験
モードではキーパ素子としてセット・アップすることが
でき、またはシステム実行モードでは遮断することがで
き、前記２つのＰＦＥＴ帰還経路は、システム実行モー
ド用または試験モード用の回路をセットアップするため
に制御信号によって制御され、前記回路がさらに、前記
制御信号をセットするための制御手段を含み、前記イン
バータ（Ｉ１）が、読取りビット線（ＢＬ）に接続さ
れ、メモリ・セルから受け取った信号をセンスして増幅
し、第１のＰＦＥＴ経路が、ビット線（ＢＬ）に接続さ
れたドレインと、制御信号によって制御されるソース
と、インバータ（Ｉ１）の出力に接続されたゲートとを
有する第１のＰＦＥＴ（Ｐ１）を含み、第２のＰＦＥＴ
経路が、第２のＰＦＥＴ（Ｐ２１）と第３のＰＦＥＴ
（Ｐ２２）からなるＰＦＥＴスタックを含み、各ＰＦＥ
Ｔ（Ｐ２１、Ｐ２２）が、ソースとドレインとゲートと
を有し、第２のＰＦＥＴ（Ｐ２１）と第３のＰＦＥＴ
（ｐ２２）のソースがそれぞれ、供給電圧（Ｖｄｄ）お
よび第２のＰＦＥＴ（Ｐ２１）のドレインに接続され、
第２のＰＦＥＴ（Ｐ２１）のドレインと第３のＰＦＥＴ
（Ｐ２２）がそれぞれ、第３のＰＦＥＴ（Ｐ２２）のソ
ースおよびビット線（ＢＬ）に接続され、第２のＰＦＥ
Ｔ（Ｐ２１）と第３のＰＦＥＴ（Ｐ２２）のゲートがそ
れぞれ、インバータ（Ｉ１）の出力および前記制御信号
の反転に接続され、制御手段が、制御信号を第１の状態
に設定することによってシステム実行モード用の回路を
セットアップし、前記制御手段が、制御信号を第２の状
態に設定することによって試験モード用の回路をセット
アップし、システム実行モードの場合に、第１のＰＦＥ
Ｔ（Ｐ１）が、ブリーダ素子として働き、第２のＰＦＥ
Ｔ経路が遮断され、試験モードの場合に、第１のＰＦＥ
Ｔ（Ｐ１）が、キーパ素子に構成されて、インバータ
（Ｉ１）と共にハーフ・ラッチを形成し、前記第１のＰ
ＦＥＴ（Ｐ１）が、ＰＦＥＴスタック（Ｐ２１／Ｐ２
２）によって確立された平行キーパ経路によって機能強
化されることを特徴とする回路。 （１０）ＰＦＥＴスタック（Ｐ２１／Ｐ２２）の代わり
に、単一の第４のＰＦＥＴ（Ｐ２）が第５のＰＦＥＴ
（ＰＧ）およびＣＭＯＳトランスミッション・ゲートと
共に使用され、第２のＰＦＥＴ経路が、単一の第４のＰ
ＦＥＴ（Ｐ２）と第５のＰＦＥＴ（ＰＧ）を含み、ＣＭ
ＯＳトランスミッション・ゲートが、第６のＰＦＥＴ
（Ｐ２０）とＮＦＥＴ（Ｎ２０）を含み、第４のＰＦＥ
Ｔ（Ｐ２）が、前記第６のＰＦＥＴ Ｐ２０のソースに
接続されたゲートと、供給電圧（Ｖｄｄ）に接続された
ソースと、ビット線（ＢＬ）に接続されたドレインとを
含み、第５のＰＦＥＴ（ＰＧ）が、前記制御信号に接続
されたゲートと、供給電圧（Ｖｄｄ）に接続されたソー
スと、第４のＰＦＥＴ（Ｐ２）のゲートに接続されたド
レインとを含み、第６のＰＦＥＴ（Ｐ２０）が、前記制
御信号の反転に接続されたゲートと、第４のＰＦＥＴ
（Ｐ２）のゲートに接続されたソースと、前記ＮＦＥＴ
（Ｎ２０）の出力に接続されたドレインと含み、ＮＦＥ
Ｔ（Ｎ２０）が、前記制御信号に接続されたゲートと、
第６のＰＦＥＴ（Ｐ２０）のドレインに接続されたソー
スと、第４のＰＦＥＴ（Ｐ２）のゲートに接続されたド
レインと含み、システム実行モードの場合に、第５のＰ
ＦＥＴ（ＰＧ）が、第４のＰＦＥＴ（Ｐ２）を遮断する
ことを特徴とする、上記（９）に記載の回路。 （１１）上記（１）ないし（６）のいずれか一項に記載
の回路を含むことを特徴とする、コンピュータ・システ
ム。
【図面の簡単な説明】
【図１】ハーフ・ラッチを備える従来技術のシングルエ
ンド・センシングの図である。
【図２】本発明による構成可能なハーフ・ラッチを備え
るシングルエンド・センシングの図である。
【図３】本発明による切換可能帰還ループを有する構成
可能ハーフ・ラッチを示す図である。
【図４】キーパのない従来技術のセンシング方式の切換
挙動を示す図である（１．５×Ｖｄｄ＝２．８２５Ｖ
（テスタ公差０．１２５Ｖを含む）。
【図５】典型的条件、すなわち０．９２×Ｖｄｄ＝１．
７０Ｖ、Ｔ＝６５℃、公称乱数ＮＲＮ＝０．５０におけ
る従来技術のセンシング方式の切換挙動と、パラメータ
としてキーパＰ０のサイズを有する３つの波形を示す図
である（チャネル幅Ｗ＝１、２、４μｍ、実寸に比例せ
ず）。
【図６】バーンイン条件、すなわち１．５×Ｖｄｄ＝
２．８２５Ｖ（テスタ公差０．１２１５Ｖを含む）、Ｔ
＝１４０℃、ＮＲＮ＝０．００の従来技術のセンシング
方式の切換挙動を示す図である。 点線の波形：「０」が３１の非選択セルに記憶されてい
る。 破線の波形：「１」が３１の非選択セルに記憶されてい
る。
【図７】典型的条件、すなわち０．９２×Ｖｄｄ＝１．
７０Ｖ、Ｔ＝６５℃、ＮＲＮ＝０．５０におけるシステ
ム・モードと試験モードにおける新規のセンシング方式
の切換挙動を示す図である。 点線の波形：ＬＴ＝０、ブリーダによる通常のシステム
実行モード（Ｗ／Ｌ＝１／１） 破線の波形：ＬＴ＝１：キーパによる漏れ試験モード
（Ｗ／Ｌ＝１／１と４／０．５スタック）
【図８】バーンイン条件、すなわち１．５×Ｖｄｄ＝
２．８２５Ｖ（テスタ公差０．１２５Ｖを含む）、Ｔ＝
１４０℃、ＮＲＮ＝０．００における試験モード（ＬＴ
＝１）の新規および従来技術のセンシング方式を示す図
である。 点線の波形：従来技術 破線の波形：本発明
【図９】バーンイン条件、すなわち１．５×Ｖｄｄ＝
２．８２５Ｖにおける試験モード（ＬＴ＝１）の新規
（図３による回路）および従来技術のセンシング方式を
示す図である。
【符号の説明】
ＢＬ ビット線 Ｉ１ インバータ Ｎ２０ ＮＦＥＴ Ｐ１ ＰＦＥＴ Ｐ２ ＰＦＥＴ Ｐ２０ ＰＦＥＴ Ｐ２１ ＰＦＥＴ Ｐ２２ ＰＦＥＴ ＰＧ ＰＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハラルド・ミーリヒ ドイツ ディー70190 シュトットガル ト ローテンバーグシュトラーセ 93 (72)発明者 ユルゲン・ビッレ ドイツ ディー70199 シュトットガル ト アドラーシュトラーセ 56 (56)参考文献 特開 昭55−25858（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 - 11/419 G11C 16/00

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】ハーフ・ラッチを有するインバータ（Ｉ
    １）を含むシングル・ビット線（ＢＬ）に現れる信号を
    センスし増幅する回路であって、 前記インバータ（Ｉ１）が、２つのＰＦＥＴ帰還経路を
    有し、 第１のＰＦＥＴ経路は、システム実行モードではブリー
    ダ素子としてまた試験モードではキーパ素子としてセッ
    トアップすることができ、 第２のＰＦＥＴ経路は、構成可能なハーフ・ラッチであ
    り、試験モードではキーパ素子としてセットアップし、
    システム実行モードではオフにすることができ、 前記２つのＰＦＥＴ帰還経路が、システム実行モードま
    たは試験モード用に回路をセットアップするために制御
    信号によって制御されることを特徴とする回路。
  2. 【請求項２】前記制御信号を設定する制御手段を含むこ
    とを特徴とする、請求項１に記載の回路。
  3. 【請求項３】インバータ（Ｉ１）が、読取りビット線
    （ＢＬ）に接続され、メモリ・セルから受け取った信号
    をセンスし増幅することを特徴とする、請求項１に記載
    の回路。
  4. 【請求項４】第１のＰＦＥＴ経路が、ビット線（ＢＬ）
    に接続されたドレインと、制御信号によって制御される
    ソースと、インバータ（Ｉ１）の出力に接続されたゲー
    トとを有する第１のＰＦＥＴ（Ｐ１）を含むことを特徴
    とする、請求項１に記載の回路。
  5. 【請求項５】第２のＰＦＥＴ経路が、第２のＰＦＥＴ
    （Ｐ２１）と第３のＰＦＥＴ（Ｐ２２）からなるＰＦＥ
    Ｔスタックを含み、 各ＰＦＥＴ（Ｐ２１、Ｐ２２）が、ソース、ドレインお
    よびゲートを有し、 第２のＰＦＥＴ（Ｐ２１）と第３のＰＦＥＴ（Ｐ２２）
    のソースがそれぞれ、供給電圧（Ｖｄｄ）と第２のＰＦ
    ＥＴ（Ｐ２１）のドレインに接続され、 第２のＰＦＥＴ（Ｐ２１）と第３のＰＦＥＴ（Ｐ２２）
    のドレインがそれぞれ、第３のＰＦＥＴ（Ｐ２２）のソ
    ースとビット線（ＢＬ）に接続され、 第２のＰＦＥＴ（Ｐ２１）と第３のＰＦＥＴ（Ｐ２２）
    のゲートがそれぞれ、インバータ（Ｉ１）の出力と前記
    制御信号の反転に接続されることを特徴とする、請求項
    １に記載の回路。
  6. 【請求項６】第２のＰＦＥＴ経路が、単一の第４のＰＦ
    ＥＴ（Ｐ２）と、第５のＰＦＥＴ（ＰＧ）と、第６ＰＦ
    ＥＴ（Ｐ２０）およびＮＦＥＴ（Ｎ２０）を含むＣＭＯ
    Ｓトランスミッション・ゲートとを含み、 第４のＰＦＥＴ（Ｐ２）が、前記第６のＰＦＥＴ（Ｐ２
    ０）のソースに接続されたゲートと、供給電圧（Ｖｄ
    ｄ）に接続されたソースと、ビット線（ＢＬ）に接続さ
    れたドレインとを含み、 第５のＰＦＥＴ（ＰＧ）が、前記制御信号に接続された
    ゲートと、供給電圧（Ｖｄｄ）に接続されたソースと、
    第４のＰＦＥＴ（Ｐ２）のゲートに接続されたドレイン
    とを含み、 第６のＰＦＥＴ（Ｐ２０）が、前記制御信号の反転に接
    続されたゲートと、第４のＰＦＥＴ（Ｐ２）のゲートに
    接続されたソースと、前記インバータ（Ｉ１）の出力に
    接続されたドレインとを含み、 ＮＦＥＴ（Ｎ２０）が、前記制御信号に接続されたゲー
    トと、インバータ（Ｉ１）の出力に接続されたソース
    と、第４のＰＦＥＴ（Ｐ２）のゲートに接続されたドレ
    インとを含むことを特徴とする、請求項１に記載の回
    路。
  7. 【請求項７】請求項１ないし６のいずれか一項に記載の
    回路によって単一ビット線（ＢＬ）に現れる信号をセン
    スし増幅する方法であって、 制御手段が、制御信号を第１の状態にセットすることに
    よりシステム実行モード用の回路をセットアップし、前
    記制御手段が、制御信号を第２の状態にセットすること
    によって試験モード用の回路をセットアップし、 システム実行モードの場合に、第１のＰＦＥＴ（Ｐ１）
    が、ブリーダ素子として働き、第２のＰＦＥＴ経路が遮
    断され、 試験モードの場合に、第１のＰＦＥＴ（Ｐ１）が、キー
    パ素子に構成され、インバータ（Ｉ１）と共にハーフ・
    ラッチを形成し、 前記第１のＰＦＥＴ（Ｐ１）が、ＰＦＥＴスタック（Ｐ
    ２１／Ｐ２２）によって確立された平行キーパ経路によ
    って機能強化されることを特徴とする方法。
  8. 【請求項８】システム実行モードの場合に、第５のＰＦ
    ＥＴ（ＰＧ）が、第４のＰＦＥＴ（Ｐ２）を遮断するこ
    とを特徴とする、請求項７に記載の方法。
  9. 【請求項９】ハーフ・ラッチを有するインバータ（Ｉ
    １）を含む、単一ビット線（ＢＬ）に現れる信号をセン
    スし増幅する回路であって、 前記インバータが、２つのＰＦＥＴ帰還経路を含み、第
    １のＰＦＥＴ経路は、システム実行モードではブリーダ
    素子としてまたは試験モードではキーパ素子としてセッ
    トアップすることができ、第２のＰＦＥＴ経路は、構成
    可能なハーフ・ラッチであり、試験モードではキーパ素
    子としてセット・アップすることができ、またはシステ
    ム実行モードでは遮断することができ、前記２つのＰＦ
    ＥＴ帰還経路は、システム実行モード用または試験モー
    ド用の回路をセットアップするために制御信号によって
    制御され、 前記回路がさらに、前記制御信号をセットするための制
    御手段を含み、 前記インバータ（Ｉ１）が、読取りビット線（ＢＬ）に
    接続され、メモリ・セルから受け取った信号をセンスし
    て増幅し、 第１のＰＦＥＴ経路が、ビット線（ＢＬ）に接続された
    ドレインと、制御信号によって制御されるソースと、イ
    ンバータ（Ｉ１）の出力に接続されたゲートとを有する
    第１のＰＦＥＴ（Ｐ１）を含み、 第２のＰＦＥＴ経路が、第２のＰＦＥＴ（Ｐ２１）と第
    ３のＰＦＥＴ（Ｐ２２）からなるＰＦＥＴスタックを含
    み、各ＰＦＥＴ（Ｐ２１、Ｐ２２）が、ソースとドレイ
    ンとゲートとを有し、第２のＰＦＥＴ（Ｐ２１）と第３
    のＰＦＥＴ（ｐ２２）のソースがそれぞれ、供給電圧
    （Ｖｄｄ）および第２のＰＦＥＴ（Ｐ２１）のドレイン
    に接続され、第２のＰＦＥＴ（Ｐ２１）と第３のＰＦＥ
    Ｔ（Ｐ２２）のドレインがそれぞれ、第３のＰＦＥＴ
    （Ｐ２２）のソースおよびビット線（ＢＬ）に接続さ
    れ、第２のＰＦＥＴ（Ｐ２１）と第３のＰＦＥＴ（Ｐ２
    ２）のゲートがそれぞれ、インバータ（Ｉ１）の出力お
    よび前記制御信号の反転に接続され、 制御手段が、制御信号を第１の状態に設定することによ
    ってシステム実行モード用の回路をセットアップし、前
    記制御手段が、制御信号を第２の状態に設定することに
    よって試験モード用の回路をセットアップし、 システム実行モードの場合に、第１のＰＦＥＴ（Ｐ１）
    が、ブリーダ素子として働き、第２のＰＦＥＴ経路が遮
    断され、 試験モードの場合に、第１のＰＦＥＴ（Ｐ１）が、キー
    パ素子に構成されて、インバータ（Ｉ１）と共にハーフ
    ・ラッチを形成し、前記第１のＰＦＥＴ（Ｐ１）が、Ｐ
    ＦＥＴスタック（Ｐ２１／Ｐ２２）によって確立された
    平行キーパ経路によって機能強化されることを特徴とす
    る回路。
  10. 【請求項１０】ＰＦＥＴスタック（Ｐ２１／Ｐ２２）の
    代わりに、単一の第４のＰＦＥＴ（Ｐ２）が第５のＰＦ
    ＥＴ（ＰＧ）およびＣＭＯＳトランスミッション・ゲー
    トと共に使用され、 第２のＰＦＥＴ経路が、単一の第４のＰＦＥＴ（Ｐ２）
    と第５のＰＦＥＴ（ＰＧ）を含み、ＣＭＯＳトランスミ
    ッション・ゲートが、第６のＰＦＥＴ（Ｐ２０）とＮＦ
    ＥＴ（Ｎ２０）を含み、 第４のＰＦＥＴ（Ｐ２）が、前記第６のＰＦＥＴ（Ｐ２
    ０）のソースに接続されたゲートと、供給電圧（Ｖｄ
    ｄ）に接続されたソースと、ビット線（ＢＬ）に接続さ
    れたドレインとを含み、 第５のＰＦＥＴ（ＰＧ）が、前記制御信号に接続された
    ゲートと、供給電圧（Ｖｄｄ）に接続されたソースと、
    第４のＰＦＥＴ（Ｐ２）のゲートに接続されたドレイン
    とを含み、 第６のＰＦＥＴ（Ｐ２０）が、前記制御信号の反転に接
    続されたゲートと、第４のＰＦＥＴ（Ｐ２）のゲートに
    接続されたソースと、インバータの出力に接続 されたド
    レインと含み、 ＮＦＥＴ（Ｎ２０）が、前記制御信号に接続されたゲー
    トと、第６のＰＦＥＴ（Ｐ２０）のドレインに接続され
    たソースと、第４のＰＦＥＴ（Ｐ２）のゲートに接続さ
    れたドレインと含み、 システム実行モードの場合に、第５のＰＦＥＴ（ＰＧ）
    が、第４のＰＦＥＴ（Ｐ２）を遮断することを特徴とす
    る、請求項９に記載の回路。
  11. 【請求項１１】請求項１ないし６のいずれか一項に記載
    の回路を含むことを特徴とする、コンピュータ・システ
    ム。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664634B2 (en) * 2001-03-15 2003-12-16 Micron Technology, Inc. Metal wiring pattern for memory devices
US6930483B2 (en) * 2003-08-01 2005-08-16 General Electric Company Method/system for switched frequency ripple reduction in MRI gradient coils
US20050034089A1 (en) * 2003-08-06 2005-02-10 Mcguffin Tyson R. Area based power estimation
US6943586B2 (en) * 2003-08-22 2005-09-13 Hewlett-Packard Development Company, L.P. Method and system to temporarily modify an output waveform
US7199611B2 (en) * 2003-08-22 2007-04-03 Hewlett-Packard Development Company, L.P. System to temporarily modify an output waveform
KR100761358B1 (ko) * 2004-06-03 2007-09-27 주식회사 하이닉스반도체 반도체 기억 소자 및 그의 내부 전압 조절 방법
US7109757B2 (en) * 2004-11-15 2006-09-19 Sun Microsystems, Inc. Leakage-tolerant dynamic wide-NOR circuit structure
KR100733415B1 (ko) * 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자 및 그의 비트라인 센스앰프 구동방법
FR2957449B1 (fr) * 2010-03-11 2022-07-15 S O I Tec Silicon On Insulator Tech Micro-amplificateur de lecture pour memoire

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Publication number Priority date Publication date Assignee Title
US5831467A (en) * 1991-11-05 1998-11-03 Monolithic System Technology, Inc. Termination circuit with power-down mode for use in circuit module architecture
US5701275A (en) * 1996-01-19 1997-12-23 Sgs-Thomson Microelectronics, Inc. Pipelined chip enable control circuitry and methodology

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