KR100228532B1 - 스태틱램의 센스앰프회로 - Google Patents

스태틱램의 센스앰프회로 Download PDF

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KR100228532B1 KR1019970010321A KR19970010321A KR100228532B1 KR 100228532 B1 KR100228532 B1 KR 100228532B1 KR 1019970010321 A KR1019970010321 A KR 1019970010321A KR 19970010321 A KR19970010321 A KR 19970010321A KR 100228532 B1 KR100228532 B1 KR 100228532B1
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Abstract

본 발명은 주변환경의 변화에 무관하게 전위증폭된 출력신호를 제공할 수 있는 스태틱램의 센스앰프회로에 관한 것으로, 행과 열의 매트릭스 형태로 배열된 다수개의 메모리 셀들을 구비하는 스태틱램의 센스앰프회로는 상기 메모리 셀들과 연결되는 비트라인쌍을 통해 유입되는 두 입력신호를 제어펄스에 응답하여 차동증폭된 제1 및 제2신호로써 제1 및 제2출력단자에 제공하기 위한 차동증폭기와; 상기 제1 및 제2신호와 센스앰프 활성화신호에 응답하여 소정폭 지연된 상기 제어펄스를 상기 차동증폭기의 활성화 및 비활성화를 제어하기 위한 신호로서 출력하는 센스앰프 제어부를 구비함을 특징으로 한다.

Description

스태틱램의 센스앰프회로
본 발명은 스태틱램(Static RAM)에 관한 것으로, 특히 외부요인에 무관하게 안정된 센싱동작을 수행할 수 있는 스태틱램의 센스앰프회로에 관한 것이다.
최근, 반도체 메모리장치가 고집적화됨에 따라 더욱 정밀한 센싱(Sensing)동작을 수행하는 소자들이 요구되고 있으며, 아울러 초고속 동기식 스태틱램(Static RAM)으로 갈 수록 사이클 시간이 작아져서 많은 어려움이 발생되고 있다. 그 중에서도 비트라인쌍 BL/
Figure kpo00001
에 유입되는 미세한 전압을 증폭하기 위한 센스앰프회로에서 전위증폭(Develop)을 하기 위한 시간이 가장 결정적인 문제점으로 부각되고 있다. 이러한 문제점은 후술되는 도 3의 타이밍도와 함께 살펴볼 것이다.
우선, 스태틱램의 동작을 살펴보면, 통상적으로 외부신호에 의해 선택된 셀을 동작시키는데 있어서 외부에서 데이터를 입력하는 기입(Write) 동작과 셀의 데이타를 외부로 출력하는 독출(Read) 동작모드로 구분할 수 있다. 또한, 일반적으로, 랜덤 액세스 메모리 (RAM)인 스태틱램은 두개의 교차 연결된 인버터들의 플립-플롭의 구조를 포함하고 있다. 이러한 스태틱 램의 구조는 1990년 4월 10일 출원된 미국 특허번호 4,916,668 인 "INTERNAL SYNCRONIZATION TYPE MOS SRAM WITH ADDRESS TRANSITION DETECTING CIRCUIT" 과 "1985 INTERNATIONAL SOLID-STATE CIRCUITS CONFERENCE DIGEST OF TECHNICAL PAPER page 64, 65A 17ns 64K COMS RAM WITH A SCHMITT TRIGGER SENSE AMPLIFIER" 에 자세히 개재되어 있다.
도 1은 일반적인 스태틱램의 구조를 개략적으로 나타낸 도면이다.
도 1을 참조하여 스태틱램을 살펴보면, 메모리 셀 MC1-1은 고저항 부하 소자인 R1, R2와 엔채널형의 구동 모오스 트랜지스터 Q3, Q4와, 그리고 엔채널형의 패스 모오스 트랜지스터 Q1, Q2를 포함한다.
상기 고저항 부하소자 R1, 그리고 R2의 일단은 전원전압이 인가되고 타단은 상기 트랜지스터 Q3, Q4의 드레인 단자와 연결된다. 그리고, 상기 트랜지스터 Q3, Q4 소오스 단자는 접지전압과 연결된다. 상기 트랜지스터 Q3의 게이트 단자는 상기 고저항성 소자 R2와 상기 트랜지스터 Q4의 접합점인 노드 N2에 공통 연결된다. 상기 트랜지스터 Q4의 게이트 단자는 상기 고저항성 소자 R1과 상기 트랜지스터 Q3의 접합점인 노드 N1에 공통 연결된다. 모오스 트랜지스터 Q1의 전류패스는 비트라인 B/L0과 상기 노드 N1사이에 연결되며, 게이트는 워드라인 WL1에 연결된다. 상기 트랜지스터 Q2의 전류패스는 비트라인
Figure kpo00002
와 상기 노드 N2사이에 연결되며, 게이트는 상기 워드라인 W/L1에 연결된다. 상기 노드 N1 그리고 N2는 상보적인 데이타를 가지며 상기 트랜지스터 Q1, 그리고 Q2가 턴-온 되었을때는 상기 상보적 데이타가 상기 비트라인 B/L0, 그리고
Figure kpo00003
에 전달 되어진다. 이와같은 메모리 셀을 4-트랜지스터형의 스태틱 메모리 셀이라 칭한다. 상기 메모리 셀들 MC1-1"<MC1-j로 구성된 스트링들은 각 비트라인쌍들 B/L0,
Figure kpo00004
, ... , B/Li,
Figure kpo00005
사이에 접속되며, 이들은 메모리 셀 어레이를 구성한다. 즉 메모리 셀들은 행과 열의 매트릭스로 배열된다.
상기 각 비트라인들 B/L0,
Figure kpo00006
, ... , B/Li,
Figure kpo00007
의 일측단자에는 각기 프리차아지를 동작을 위한 프리차아지 트랜지스터 P1가 접속되며, 타측단자에는 칼럼선택신호 Y0,
Figure kpo00008
, ... ,Yi,
Figure kpo00009
의 활성화에 응답하여 구동되는 스위칭 트랜지스터들 P2, P3의 일측단자가 접속된다. 이 스위칭 트랜지스터 P2, P3의 타측단자에는 데이터라인쌍 DL/
Figure kpo00010
과 접속된다
도 2는 종래기술의 따라 센싱동작을 수행하는 센스앰프회로를 나타낸 도면이다.
도 2에 도시된 센스앰프회로를 참조하면, 센스앰프 활성화신호 PLSA에 응답하여 상기 데이터라인쌍 DL/
Figure kpo00011
을 통해 유입되는 신호를 차동증폭하여 출력하는 차동증폭기로 구성된다. 즉 이 차동증폭기는 래치형태로 접속된 두 피모오스 트랜지스터 T1, T2와, 이 트랜지스터 T1, T2의 드레인단자에 각기 접속되며 상기 데이터라인쌍 DL/
Figure kpo00012
을 통해 유입되는 신호에 각기 응답하여 구동되는 엔모오스 트랜지스터 T3, T4와, 이 엔모오스 트랜지스터 T3, T4의 소오스단자와 접지전원사이에 채널이 각기 직렬로 접속되며 게이트를 통해 유입되는 센스앰프 활성화신호 PLSA에 응답하여 구동되는 엔모오스 트랜지스터들 T5, T6로 이루어진다. 상기 피모오스 트랜지스터 T1의 드레인단자와 엔모오스 트랜지스터 T3의 드레인단자가 공통접속되는 출력단자 N1를 통해서는 신호
Figure kpo00013
가 출력되고, 상기 피모오스 트랜지스터 T2의 드레인단자와 엔모오스 트랜지스터 T4의 드레인단자가 공통접속되는 출력단자 N2를 통해서는 신호 SAS가 출력된다.
도 3a 내지 도 3d는 도 1 및 도 2에 도시된 회로의 출력 타이밍도이다.
도 3을 참조하면, 도 1에 도시된 워드라인들중 WL1∼WLj 한 워드라인 WL1이 활성화되면, 대응되는 메모리 셀 MC1이 활성화되어 비트라인쌍 BL/
Figure kpo00014
을 전위증폭(Develop)시킨다. 이렇게 전위증폭된 신호는 상기 칼럼선택신호 YO,
Figure kpo00015
의 활성화에 응답하여 상기 데이터라인쌍 DL/
Figure kpo00016
으로 전송된다. 이러한 전송된 신호는 도 3b에서와 같이, 센스앰프 활성화신호 PLSA가 활성화되는 구간동안 차동증폭된 신호로서 상기 노드 N1, N2를 통해 출력된다. 전술한 동작은 상기 센스앰프 활성화신호 PLSA가 적정 펄스폭일 경우의 동작을 나타낸 것이다. 그러나, 이러한 펄스폭은 항상 일정한 것이아니라 초고속으로 갈수록 사이클 시간이 작아짐으로 인해 더불어 작아지거나 종래와 동일하게 펄스폭을 유지하게됨으로써 유발되는 문제점을 살펴 보고자 한다.
먼저, 센스앰프 활성화신호 PLSA가 적정 펄스폭 즉 도 3b에서 도시된 펄스폭 보다 너무 작은 경우를 나타낸 도 3c를 살펴보면, 전원전압이 낮아질수록 유효한(Valid)한 데이타를 출력하기 위한 센스앰프회로의 동작은 별 문제가 되지 않는다. 즉 전원전압이 낮아지면 그에 상응하는 만큼 각 제어신호들 예컨데 신호 PLSA가 활성화레벨로 천이하는 시간이 늦어지기 때문에 센스앰프회로를 통하여 입력되는 데이타를 전위증폭하는데는 큰 영향을 미치지 않는다. 하지만 전원전압이 높아질수록 비트라인에 유입되는 데이터를 센스앰프회로가 증폭하기에 충분한 DC 스윙(Swing)을 갖기 위한 지연시간이 빨라진다. 이것은 워드라인 WL에 인가되는 신호 및 상기 센스앰프 활성화신호 PLSA의 폭 또한 좁아지기 때문에 유효한 데이타을 출력하기 위한 시간이 불충분하다. 이 때문에 고전원전압에서는 페일을 유발시킨다.
한편, 상기 센스앰프 활성화신호 PLSA가 적정 펄스폭보다 넓은 경우를 나타낸 도 3d를 살펴보면, 고전원전압에서는 센스앰프회로의 동작에 문제가 없는데, 그것은 상기 워드라인 WL에 인가되는 신호와 상기 센스앰프 활성화신호 PLSA의 폭이 좁아지기 때문이다. 또한, 센스앰프회로가 증폭하기에 충분한 DC 스윙을 갖기 위한 지연시간이 빨라진다. 그러므로 고전원전압에서 유효한 데이터의 검출시간이 충분하므로 페일을 유발하지 않는다. 저전원전압에서는 비트라인은 센스앰프회로가 증폭하기에 충분한 DC 스윙을 갖기 위한 지연시간이 늦어진다. 워드라인 WL에 인가되는 신호와 센스앰프 활성화신호 PLSA의 폭 또한 늘어나므로 유효한 데이터의 검출시간은 충분하다. 그러나, 상기 센스앰프 활성화신호 PLSA가 상기 워드라인 WL에 인가되는 신호의 펄스폭보다 충분히 넓은 경우 문제가 된다. 상기 워드라인 WL에 인가되는 신호가 디세이블이 되면 비트라인쌍 BL/
Figure kpo00017
에는 전원전압으로 프리차아지된다. 이때 센스앰프 활성화신호 PLSA가 활성화되는 상태이므로 센스앰프회로의 출력 SAS/
Figure kpo00018
은 언노우(Unknow)상태가 된다. 이는 저전원전압 페일의 주 원인이 된다.
전술한 문제점을 해결하기 위한 본 발명의 목적은 초고속 제품에 적용가능한 스태틱램의 센스앰프회로를 제공함에 있다.
본 발명의 다른 목적은 주변환경의 변화에 무관하게 적정폭의 센스앰프 활성화신호를 제공하는 제어부를 구비하는 스태틱램의 센스앰프회로를 제공함에 있다.
도 1은 일반적인 스태틱램의 구조를 개략적으로 나타낸 도면이고,
도 2는 종래기술에 따라 구현된 스태틱램의 센스앰프회로를 나타낸 도면이고,
도 3a 내지 도 3d는 종래기술의 일 실시예에 따라 구현되는 센스앰프회로의 출력신호 타이밍도이고.
도 4a와 도 4b는 본 발명에 따라 구현되는 스태틱램의 센스앰프회로 및 그 제어회로를 나타낸 도면이고,
도 5a와 도 5b는 본 발명에 따라 도 4a와 도 4b에 도시된 회로의 신호간의 타이밍관계를 나타낸 도면이다.
전술한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 행과 열의 매트릭스 형태로 배열된 다수개의 메모리 셀들을 구비하는 스태틱램의 센스앰프회로는 상기 메모리 셀들과 연결되는 비트라인쌍을 통해 유입되는 두 입력신호를 제어펄스에 응답하여 차동증폭된 제1 및 제2신호로써 제1 및 제2출력단자에 제공하기 위한 차동증폭기와; 상기 제1 및 제2신호와 센스앰프 활성화신호에 응답하여 소정폭 지연된 상기 제어펄스를 상기 차동증폭기의 활성화 및 비활성화를 제어하기 위한 신호로서 출력하는 센스앰프 제어부를 구비함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 4a는 본 발명의 일 실시예에 따라 구현되는 센스앰프회로의 구체 회로도이다.
도 4a를 참조하면, 도 2에서 설명되었던 회로와 동일한 회로에 적용된 본 발명은 종래의 센스앰프 활성화신호 PLSA의 대용으로 상기 출력신호 SAS/
Figure kpo00019
에 응답하여 생성되는 제어펄스 PSE를 이용한 것이다. 이 제어펄스 PSE는 센스앰프 제어부(400)을 통해 생성되는 신호로서, 도 4b에 상세히 나타나 있다.
도 4b를 살펴보면, 상기 센스앰프 제어부(400)는 상기 신호 SAS/
Figure kpo00020
를 두 입력으로 하는 낸드 게이트 NG1와, 상기 센스앰프 활성화신호 PLSA를 입력으로 하는 인버어터 I1와, 전원전압과 접지전원사이에 직렬로 채널이 접속되는 트랜지스터들 T7"<T9로 이루어진 인버어터와, 이 인버어터의 출력단자에 접속된 데이타 래치 L1와, 이 데이타 래치 L1의 출력단자에 접속된 인버어터 I4로 이루어진다. 상기 트랜지스터들 T7,T9의 게이트는 낸드게이트 NG1의 출력단자에 접속되고, 상기 트랜지스터 T8의 게이트는 인버어터 I1의 출력단자와 접속된다. 상기 트랜지스터들 T8와 T9사이의 공통노드와 접속되는 상기 데이타 래치 L1은 두 인버어터 I2와 I3로 이루어진다.
도 5a는 본 발명에 따라 워드라인 WL1을 활성화되는 구간동안 비트라인쌍 BL1/
Figure kpo00021
을 전위증폭시키는 타이밍관계를 나타낸 도면이고, 도 5b는 본 발명에 따라 센스앰프회로의 출력신호 SAS/
Figure kpo00022
를 전위증폭시키는 타이밍관계를 나타낸 도면이다.
도 5b를 참조하면, 상기 신호 SAS/
Figure kpo00023
의 초기 상태는 각각 하이레벨로 프리차아지되어 있다. 그러므로 상기 낸드게이트 NG1의 출력은 로우레벨이 되고, 이 낸드게이트 NG1의 출력신호를 인가받는 피모오스 트랜지스터 T7는 턴온된 상태이다. 이때, 상기 센스앰프 활성화신호 PLSA가 로우레벨에서 하이레벨로 천이되면, 인버어터 I1의 출력은 로우레벨이 되므로 피모오스 트랜지스터 T8은 턴온된다. 결국 피모오스 트랜지스터들 T7, T8이 턴온되어 상기 제어펄스 PSE를 하이레벨로 천이시킨다. 이 제어펄스 PSE는 센스앰프회로의 엔모오스 트랜지스터들 T5, T6의 게이트에 인가되므로 상기 센스앰프회로는 인에이블된다. 이러한 센스앰프회로의 인에이블 동작은 상기 신호 SAS/
Figure kpo00024
와 무관하게 상기 센스앰프 활성화신호 PLSA에 의해 제어됨르로써 단순히 상기 센스앰프 활성화신호 PLSA의 지연에 불과함으로써 종래기술과 유사하다. 그러나, 센스앰프회로의 디세이블 동작은 종래의 방법과 상당한 차이를 가진다. 즉 종래기술에서의 디세이블동작은 상기 센스앰프 활성화신호 PLSA의 펄스폭과 동일하므로써 전술한 언노우 상태라든가 전위증폭 시간의 부족등의 문제를 유발시켜 페일을 일으킨다. 그러나 본 발명에서는 상기 센스앰프 활성화신호 PLSA가 하이레벨이며, 상기 센스앰프회로가 인에이블 상태일때 상기 신호들 SAS/
Figure kpo00025
중 한 신호가 로우레벨로 레벨천이되면, 상기 낸드게이트 NG1의 출력은 하이레벨이 된다. 그러면, 상기 엔모오스 트랜지스터 T9는 턴온되고, 상기 피모오스 트랜지스터 T7은 턴오프되므로서 상기 피모오스 트랜지스터 T8의 턴온이나 턴오프에 상관없이 상기 제어펄스 PSE는 로우레벨로 천이한다. 이 제어펄스 PSE가 로우레벨이 되면, 센스앰프회로는 턴오프되어 상기 신호 SAS/
Figure kpo00026
의 레벨은 다시 하이레벨로 차아지된다.
전술한 바와 같이, 상기 제어펄스 PSE의 펄스폭이 회부에서 인가되는 신호에 의해 결정되는 것이 아니라 상기 센스앰프회로의 출력신호 SAS/
Figure kpo00027
에 의해 결정되므로써 외부변화 예컨대 전압이나 온도, 공정 조건의 변화에 무관하게 펄스폭을 결정할 수 있다.
전술한 바와 같이, 본 발명은 초고속 제품에 적용가능하다는 이점을 가진다. 또한, 본 발명은 주변환경의 변화에 무관하게 전위증폭된 출력신호를 제공할 수 있는 이점을 가진다.

Claims (10)

  1. 행과 열의 매트릭스 형태로 배열된 다수개의 메모리 셀들을 구비하는 스태틱램의 센스앰프회로에 있어서:
    상기 메모리 셀들과 연결되는 비트라인쌍을 통해 유입되는 두 입력신호를 제어펄스에 응답하여 차동증폭된 제1 및 제2신호로써 제1 및 제2출력단자에 제공하기 위한 차동증폭기와;
    상기 제1 및 제2신호와 센스앰프 활성화신호에 응답하여 소정폭 지연된 상기 제어펄스를 상기 차동증폭기의 활성화 및 비활성화를 제어하기 위한 신호로서 출력하는 센스앰프 제어부를 구비함을 특징으로 하는 스태틱램의 센스앰프회로.
  2. 제1항에 있어서, 상기 차동증폭기는
    래치형태로 접속된 제1 및 제2트랜지스터와;
    상기 제1 및 제2트랜지스터의 드레인단자에 각기 접속되며, 상기 입력신호들에 의해 각기 구동되는 제3 및 제4트랜지스터와; 상기 제3 및 제4트랜지스터의 소오스단자와 접지전원사이에 각기 접속되며, 상기 제어펄스에 응답하여 구동되는 제5 및 제6트랜지스터를 구비함을 특징으로 하는 스태틱램의 센스앰프회로.
  3. 제2항에 있어서, 상기 제1 및 제2트랜지스터는 각기 피모오스 트랜지스터임을 특징으로 하는 스태틱램의 센스앰프회로.
  4. 제2항에 있어서, 상기 제3 내지 제6트랜지스터는 각기 엔모오스 트랜지스터임을 특징으로 하는 스태틱램의 센스앰프회로.
  5. 제1항에 있어서, 상기 센스앰프 제어부는 상기 제1 및 제2신호가 전위증폭되어 씨모오스 레벨로 천이되면 제1레벨의 상기 제어펄스를 출력하고, 상기 제1 및 제2신호가 하이레벨인 상태에서 상기 센스앰프 활성화신호가 제2레벨로 천이하면 제2레벨의 상기 제어펄스를 출력하는 것을 특징으로 하는 스태틱램의 센스앰프회로.
  6. 제5항에 있어서, 상기 제1레벨이 로우레벨일 경우 상기 제2레벨은 하이레벨임을 특징으로 하는 스태틱램의 센스앰프회로.
  7. 제5항에 있어서, 상기 센스앰프 제어부는 상기 제1 및 제2신호를 두 입력으로 하여 논리조합된 신호를 출력하는 논리게이트와, 상기 논리조합된 신호와 상기 센스앰프 활성화신호를 입력으로 하여 상기 논리조합된 신호가 제1레벨이면 제2레벨의 신호를 출력하고, 상기 논리조합된 신호가 제2레벨일 때 상기 센스앰프 활성화신호가 제1레벨이면 제1레벨의 신호를 출력하는 제1인버어터와, 상기 제1인버어터의 출력단자에 접속되어 소정폭 지연하기 위한 지연부를 구비함을 특징으로 하는 스태틱램의 센스앰프회로.
  8. 제7항에 있어서, 상기 논리게이트는 낸드게이트임을 특징으로 하는 스태틱램의 센스앰프회로.
  9. 제7항에 있어서, 상기 지연부는 상기 제1인버어터의 출력단자에 접속된 일측단자를 가지는 데이터 래치와, 상기 데이터 래치의 타측단자에 접속된 제2인버어터로 구성됨을 특징으로 하는 센스앰프회로.
  10. 제7항에 있어서, 상기 제1레벨이 하이레벨일 경우 상기 제2레벨은 로우레벨임을 특징으로 하는 스태틱램의 센스앰프회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
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KR100735604B1 (ko) * 2001-02-13 2007-07-04 삼성전자주식회사 반도체 메모리 장치에서의 센스앰프 구동방법

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* Cited by examiner, † Cited by third party
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KR100735604B1 (ko) * 2001-02-13 2007-07-04 삼성전자주식회사 반도체 메모리 장치에서의 센스앰프 구동방법

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