KR100460141B1 - 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체메모리 장치 - Google Patents

듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체메모리 장치 Download PDF

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Abstract

본 발명은 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체 메모리 장치를 공개한다. 이 셀은 비트 라인과 제1노드사이에 연결되고 워드 라인에 연결된 게이트를 가진 제1NMOS트랜지스터, 반전 비트 라인과 제2노드사이에 연결되고 워드 라인에 연결된 게이트를 가진 제2NMOS트랜지스터, 제1노드의 신호를 반전하여 제2노드로 출력하는 제1PMOS트랜지스터와 제3NMOS트랜지스터를 구비하는 제1인버터, 제2노드의 신호를 반전하여 제1노드로 출력하는 제2PMOS트랜지스터와 제4NMOS트랜지스터를 구비하는 제2인버터, 및 제2노드와 스캔 비트 라인사이에 연결되고 스캔 제어 라인에 연결된 게이트를 가진 제3PMOS트랜지스터로 구성되어 있다. 따라서, 메모리 셀동작 중에 유발되는 노이즈를 줄일 수 있고, 노이즈 마아진이 증가하게 되며, 또한, 메모리 셀을 구성하는 풀 다운(드라이버)트랜지스터의 채널 폭을 증가하지 않아도 되기 때문에 레이아웃 면적이 증가되지 않는다.

Description

듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체 메모리 장치{Dual port static memory cell and semiconductor memory device comprising the cell}
본 발명의 정적 메모리 셀(SRAM cell; static random access memory cell)에 관한 것으로, 특히 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체 메모리 장치에 관한 것이다.
일반적인 듀얼 포트 정적 메모리 셀은 워드 라인, 비트 라인쌍, 스캔 제어 라인, 및 스캔 비트 라인사이에 연결된 6개의 트랜지스터들로 구성되어, 리드 동작과 스캔(리드) 동작을 동시에 수행하는 것이 가능하다.
도1은 종래의 듀얼 포트 정적 메모리 셀의 일예의 구성을 나타내는 것으로, NMOS트랜지스터들(N1, N2, N3, N4), 및 PMOS트랜지스터들(P1, P2)로 구성되어 있다.
도1에서, NMOS트랜지스터(N1)의 게이트는 워드 라인(WL)에 연결되고, 소스/드레인은 노드(n1)/비트라인(BL)에 연결되어 있다. PMOS트랜지스터(P1)와 NMOS트랜지스터(N3)는 인버터(I1)의 구성을 가지며 노드(n1)와 노드(n2)사이에 연결되어 있다. PMOS트랜지스터(P2)와 NMOS트랜지스터(N4)는 인버터(I2)의 구성을 가지며 노드(n2)와 노드(n1)사이에 연결되어 있다. NMOS트랜지스터(N2)의 게이트는 스캔 제어 라인(SS)에 연결되고, 소스/드레인은 노드(n2)/스캔 비트 라인(SL)에 연결되어 있다.
도1에 나타낸 듀얼 포트 정적 메모리 셀은 미국 특허 번호 제6,005,795호에 공개되어 있다.
도1에 나타낸 듀얼 포트 정적 메모리 셀은 리드 동작과 스캔 동작이 동시에 수행되면 "하이"레벨의 신호가 워드 라인(WL) 및 스캔 제어 라인(SS)으로 인가된다.
그러면, NMOS트랜지스터들(N1, N2)이 온되어 노드들(n1, n2) 각각에 저장된 데이터가 비트 라인(BL)과 스캔 비트 라인(SL)으로 전송된다.
그런데, 도1에 나타낸 듀얼 포트 정적 메모리 셀은 비트 라인을 쌍으로 구비하지 않기 때문에 리드 동작시에 차동 증폭기를 사용할 수 없다. 따라서, 데이터 리드 동작시에 데이터 리드 시간이 길어지게 된다는 문제가 있다.
또한, 도1에 나타낸 듀얼 포트 정적 메모리 셀은 라이트 동작시에 워드 라인(WL)으로 전원전압(VCC) 레벨보다 높은 승압된 전압을 인가해야만 인버터들(I1, I2)로 구성된 래치에 데이터가 정확하게 라이트될 수 있다는 문제가 있다.
도2는 종래의 듀얼 포트 정적 메모리 셀의 다른 예의 구성을 나타내는 것으로, 도1의 NMOS트랜지스터(N2)를 PMOS트랜지스터(P3)로 대체하여 구성되어 있다.
도2에 나타낸 회로는 미국 특허 번호 제5,754,468호에 공개되어 있다.
그런데, 도2에 나타낸 듀얼 포트 정적 메모리 셀은 도1에 나타낸 듀얼 포트 정적 메모리 셀과 마찬가지로, 비트 라인을 쌍으로 구비하지 않기 때문에 리드 동작시에 차동 증폭기를 사용할 수 없으므로, 데이터 리드 동작시에 데이터 리드 시간이 길어지게 된다는 문제가 있다.
마찬가지로, 라이트 동작시에 워드 라인으로 전원전압 레벨보다 높은 승압된 전압을 인가해야 한다는 문제가 있다.
도3은 종래의 듀얼 포트 정적 메모리 셀의 또 다른 예의 구성을 나타내는 것으로, NMOS트랜지스터들(N5, N6, N7, N8, N9), 및 PMOS트랜지스터들(P4, P5)로 구성되어 있다.
도3에서, NMOS트랜지스터(N5)의 게이트는 워드 라인(WL)에 연결되고, 소스/드레인은 노드(n3)/비트라인(BL)에 연결되어 있다. PMOS트랜지스터(P4)와 NMOS트랜지스터(N7)는 인버터(I3)의 구성을 가지며 노드(n3)와 노드(n4)사이에 연결되어 있다. PMOS트랜지스터(P5)와 NMOS트랜지스터(N8)는 인버터(I4)의 구성을 가지며 노드(n4)와 노드(n3)사이에 연결되어 있다. NMOS트랜지스터(N6)의 게이트는 워드 라인(WL)에 연결되고, 소스/드레인은 노드(n4)/반전 비트라인(BLB)에 연결되어 있다. 그리고, NMOS트랜지스터(N9)의 게이트는 스캔 제어 라인(SS)에 연결되고, 소스/드레인은 노드(n4)/스캔 비트 라인(SL)에 연결되어 있다.
라이트 동작시에 도3에 나타낸 듀얼 포트 정적 메모리 셀의 노드들(n3, n4) 각각에 "하이"레벨과 "로우"레벨의 데이터가 저장되고, 프리차지 동작에 의해서 비트 라인쌍들(BL, BLB)과 스캔 비트 라인(SL)이 "하이"레벨로 프리차지된 상태에서, 리드 동작과 스캔(리드) 동작이 동시에 인가되는 경우의 동작을 설명하면 다음과 같다.
이 경우에, 워드 라인(WL) 및 스캔 제어 라인(SS)으로 "하이"레벨의 신호가 인가되고, NMOS트랜지스터들(N5, N6, N9)이 모두 온된다. 그러면, 반전 비트 라인(BLB) 및 스캔 라인(SL)으로부터의 (+)전하가 노드(n4)로 동시에 유입됨으로써, 노드(n4)로 노이즈가 유입됨으로써 듀얼 포트 정적 메모리 셀의 노이즈 마아진이 줄어들게 된다는 문제가 있다.
따라서, 노드들(n3, n4)로 유입되는 노이즈를 줄이기 위해서는 NMOS트랜지스터들(N7, N8)의 채널 폭을 크게함으로써 노드들(n3, n4)로 유입되는 전하를 충분히 빠르게 방전할 수 있어야 한다. 이것은 앞의 도 1 및 2의 6TR 비트셀 구성의 노드(n2)에서 생기는 노이즈 보다 도 3의 노드(n4)에 2배의 노이즈가 생겨 NMOS트랜지스터들(N7, N8)의 채널폭이 2배가 되어야 함을 나타낸다. 그런데, NMOS트랜지스터들(N7, N8)의 채널 폭을 크게하게 되면 레이아웃시에 듀얼 포트 정적 메모리 셀의 레이아웃 면적이 증가하게 된다는 문제점이 있다.
즉, 도3에 나타낸 듀얼 포트 정적 메모리 셀은 비트 라인이 쌍으로 구성되어 차동 증폭기를 사용할 수 있으므로 데이터 리드 시간이 빨라지게 된다는 장점이 있다. 그러나, 도3에 나타낸 듀얼 포트 정적 메모리 셀은 도1 및 도2에 나타낸 듀얼 포트 메모리 셀에 비해서 레이아웃 면적이 증가된다는 문제점이 있다.
본 발명의 목적은 데이터 리드 시간을 빠르게 하는 동시에 레이아웃 면적 증가를 최소화 할 수 있는 듀얼 포트 정적 메모리 셀을 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 듀얼 포트 정적 메모리 셀을 구비한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 듀얼 포트 정적 메모리 셀은 비트 라인과 제1노드사이에 연결되고 워드 라인에 연결된 게이트를 가진 제1NMOS트랜지스터, 반전 비트 라인과 제2노드사이에 연결되고 상기 워드 라인에 연결된 게이트를 가진 제2NMOS트랜지스터, 상기 제1노드의 신호를 반전하여 상기 제2노드로 출력하는 제1PMOS트랜지스터와 제3NMOS트랜지스터를 구비하는 제1인버터, 상기 제2노드의 신호를 반전하여 상기 제1노드로 출력하는 제2PMOS트랜지스터와 제4NMOS트랜지스터를 구비하는 제2인버터, 및 상기 제2노드와 스캔 비트 라인사이에 연결되고 스캔 제어 라인에 연결된 게이트를 가진 제3PMOS트랜지스터를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 듀얼 포트 정적 메모리 셀을 구비한 반도체 메모리 장치는 복수개의 비트 라인쌍들과 복수개의 워드 라인들 사이에 메트릭스(matrix) 형태로 연결된 복수개의 메모리 셀들, 복수개의 스캔 비트 라인들, 상기 복수개의 메모리 셀들, 및 복수개의 스캔 제어 라인들에 메트릭스 형태로 연결된 복수개의 스캔 트랜지스터들, 상기 복수개의 비트 라인쌍들을 프리차지하는 프리차지 수단, 및 상기 복수개의 스캔 비트 라인들을 프리디스차지하는 프리디스차지 수단을 구비하고, 상기 스캔 트랜지스터들 각각은 상기 복수개의 메모리 셀들 중 하나와 상기 복수개의 스캔 비트 라인들 중 하나사이에 연결되고 상기 복수개의 스캔 제어 라인들 중 하나에 연결된 게이트를 가진 PMOS트랜지스터를 구비하는 것을 특징으로 한다.
도1은 종래의 듀얼 포트 정적 메모리 셀의 일예의 구성을 나타내는 것이다.
도2는 종래의 듀얼 포트 정적 메모리 셀의 다른 예의 구성을 나타내는 것이다.
도3은 종래의 듀얼 포트 정적 메모리 셀의 또 다른 예의 구성을 나타내는 것이다.
도4는 본 발명의 듀얼 포트 정적 메모리 셀의 실시예의 구성을 나타내는 것이다.
도5는 도4에 나타낸 듀얼 포트 정적 메모리 셀을 이용한 반도체 메모리 장치의 실시예의 구성을 개략적으로 나타내는 블록도이다.
도6a는 종래의 듀얼 포트 정적 메모리 셀의 일예의 레이아웃을 나타내는 것이고, 도6b는 본 발명의 듀얼 포트 정적 메모리 셀의 실시예의 레이아웃을 나타내는 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 듀얼 포트 정적 메모리 셀 및 이 셀을 구비한 반도체 메모리 장치를 설명하면 다음과 같다.
도4는 본 발명의 듀얼 포트 정적 메모리 셀의 실시예의 구성을 나타내는 것으로, 도3의 NMOS트랜지스터(N9)를 PMOS트랜지스터(P6)로 대체하여 구성되어 있다.
도4에 나타낸 듀얼 포트 정적 메모리 셀의 동작을 설명하면 다음과 같다.
라이트 동작시에 도4에 나타낸 듀얼 포트 정적 메모리 셀의 노드들(n3, n4) 각각에 "로우"레벨과 "하이"레벨의 데이터가 저장되어 있다고 가정한다.
이 후, 프리차지 동작시에 비트 라인쌍들(BL, BLB)은 "하이"레벨로 프리차지되고, 스캔 비트 라인(SL)은 "로우"레벨로 프리디스차지된다.
이 상태에서, 리드 동작과 스캔(리드) 동작이 동시에 수행되면, 워드 라인(WL)으로 "하이"레벨의 신호가 인가되고, 스캔 제어 라인(SS)으로 "로우"레벨의 신호가 인가되어, NMOS트랜지스터들(N5, N6), 및 PMOS트랜지스터(P6)가 모두 온된다. 그러면, 비트 라인(BL)으로부터의 (+)전하가 노드(n3)로 유입되고, 스캔 라인(SL)으로부터의 (-)전하는 노드(n4)로 유입된다. 그런데, 도4에서, 노드(n4)에 영향을 주는 노이즈는 도3의 노드(n4)에 영향을 주는 노이즈보다 반감된다. 즉, 도3의 셀 래치에서는 하나의 노드(n4)에 노이즈가 집중된 반면, 도4에서는 셀 래치의 노이즈가 양 노드들(n3, n4)에 분산되므로, 노이즈 마아진을 향상시킨다.
또한, 본 발명의 듀얼 포트 정적 메모리 셀은 노이즈 성분을 셀 래치의 양 노드들(n3, n4)에 양분하여, NMOS트랜지스터들(N7, N8)의 채널 폭을 도3에 나타낸 듀얼 포트 정적 메모리 셀의 NMOS트랜지스터들(N7, N8)의 채널 폭보다 작게 구성하여도 되기 때문에, 레이아웃 면적 증가를 방지할 수 있다.
도5는 도4에 나타낸 듀얼 포트 정적 메모리 셀을 이용한 반도체 메모리 장치의 실시예의 구성을 개략적으로 나타내는 블록도로서, 메모리 셀 어레이(10), 리드/라이트 로우 디코더(12), 스캔 로우 디코더(14), 스캔 래치 회로(16), 프리차지 회로(18), 프리디스차지 회로(28), 데이터 입출력 게이트 (22), 센스 증폭기(20), 데이터 입출력 회로(26), 및 컬럼 디코더(24)로 구성되어 있다.
도5에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
리드/라이트 로우 디코더(12)는 리드/라이트 동작시에 리드/라이트 로우 어드레스(RWRA)를 디코딩하여 워드 라인들(WL1 ~ WLi)을 선택한다. 스캔 로우 디코더(14)는 스캔 어드레스(SA)를 디코딩하여 스캔 제어 라인들(SS1 ~ SSi)을 선택한다. 스캔 래치 회로(16)는 스캔 인에이블 신호(SE)에 응답하여 스캔 라인들(SL1 ~ SLj)로부터 출력되는 데이터를 래치하여 스캔 출력신호들(Sout)을 발생한다. 프리차지 회로(18)는 비트 라인쌍들((BL1, BL1B) ~ (BLj, BLjB))을 프리차지하고, 프리디스차지 회로(28)는 스캔 라인들(SL1 ~ SLj)을 프리디스차지한다. 데이터 입출력 게이트(22)는 컬럼 선택신호들(Y1 ~ Yj)에 응답하여 비트 라인쌍들((BL1, BL1B) ~ (BLj, BLjB))의 데이터를 입출력한다. 센스 증폭기(20)는 비트 라인쌍들((BL1, BL1B) ~ (BLj, BLjB)) 각각의 전압 차를 증폭한다. 컬럼 디코더(24)는 리드/라이트 동작시에 리드/라이트 컬럼 어드레스(RWCA)를 디코딩하여 컬럼 선택신호들(Y1 ~ Yj)을 발생한다. 데이터 입출력 회로(26)는 센스 증폭기(20)로부터 출력되는 데이터를 출력 데이터(Dout)로 발생하고, 입력 데이터(Din)를 입력하여 데이터 입출력 게이트(22)로 출력한다.
도5에 나타낸 반도체 메모리 장치의 동작은 도4에 나타낸 듀얼 포트 정적 메모리 셀의 동작을 참고로 하면 쉽게 이해될 것이다.
도5에 나타낸 본 발명의 반도체 메모리 장치의 리드 동작과 스캔 동작이 동시에 수행되는 경우의 동작을 메모리 셀(MC)의 노드들(n3, n4) 각각에 "하이"레벨과 "로우"레벨이 저장된 경우를 가정하여 설명하면 다음과 같다.
프리차지 동작시에 프리차지 회로(18')에 의해서 비트 라인쌍들((BL1, BL1B)~ (BLj, BLjB))이 "하이"레벨로 프리차지되고, 프리디스차지 회로(28)에 의해서 스캔 라인들(SL1 ~ SLj)이 "로우"레벨로 프리디스차지된다.
이 후, 리드 동작시에 리드/라이트 로우 디코더(12)에 의해서 워드 라인(WL1)이 선택되고, 스캔 로우 디코더(14)에 의해서 스캔 제어 라인(SS1)이 선택되면, NMOS트랜지스터들(N5, N6) 및 PMOS트랜지스터(P6)가 온된다.
그러면, 반전 비트 라인들(BL1B ~ BLjB)로부터 노드(n4)로 (+)전하가 유입된다. 그러나, 스캔 비트 라인들(SL1 ~ SLj)로부터 노드(n4)로는 전하가 유입되지 않는다.
반면에, 메모리 셀(MC)의 노드들(n3, n4) 각각에 "로우"레벨과 "하이"레벨이 저장된 경우를 가정하여 설명하면 다음과 같다.
프리차지 동작시에 프리차지 회로(18)에 의해서 비트 라인쌍들((BL1, BL1B) ~ (BLj, BLjB))이 "하이"레벨로 프리차지되고, 프리디스차지 회로(28)에 의해서 스캔 비트 라인들(SL1 ~ SLj)이 "로우"레벨로 프리디스차지된다.
이 후, 리드 동작시에 리드/라이트 로우 디코더(12)에 의해서 워드 라인(WL1)이 선택되고, 스캔 로우 디코더(14)에 의해서 스캔 제어 라인(SS1)이 선택되면, NMOS트랜지스터들(N5, N6) 및 PMOS트랜지스터(P6)가 온된다.
그러면, 비트라인들(BL1~BLj)로부터 노드(n3)로 (+)전하가 유입되고, 반전 비트 라인들(BL1B ~ BLjB)로부터 노드(n4)로 전하가 유입되지 않지만, 노드(n4)로부터 스캔 라인들(SL1 ~ SLj)로 (+)전하가 전달된다. 따라서, 노이즈 성분은 양 노드들(n3, n4)에 분산된다. 결과적으로, 기존 구성(도3)보다 노이즈 마아진이 증가하게 된다
도4의 반도체 메모리 장치의 듀얼 포트 정적 메모리 셀의 노이즈 마아진은 도3의 장치의 듀얼 포트 정적 메모리 셀의 노이즈 마아진에 비해서 크다.
따라서, 듀얼 포트 정적 메모리 셀을 구성하는 NMOS트랜지스터들(N7, N8)의 채널 폭은 노이즈 마아진이 향상되어 기존(도3)보다 크게 설계할 필요가 없으므로, 반도체 메모리 장치의 레이아웃 면적이 증가되지 않는다.
그리고, 아래의 표 1은 전원전압, 온도, 및 공정을 달리하면서 도3 및 도4에 나타낸 듀얼 포트 메모리 셀의 노이즈 마아진을 시뮬레이션한 결과를 나타내는 것이다.
번호 조건 도3의 셀의 노이즈 마아진(V) 도4의 셀의 노이즈 마아진(V)
전원전압(V) 온도(℃) 공정
1 3 -55 FF 0.0891 0.1433
2 3 -55 FS 0.0349 0.1559
3 3 -55 SF 0.2911 0.1972
4 3 -55 SS 0.2364 0.2243
5 3 125 FF 0.0033 0.0820
6 3 125 FS -0.0648 0.1052
7 3 125 SF 0.2160 0.1137
8 3 125 SS 0.1498 0.1515
9 2.5 25 NN 0.1512 0.1586
10 1.8 25 NN 0.1924 0.1474
상기 표 1에서, F로 표시한 것은 공정 조건이 아주 좋은 것을, S로 표시한 것은 공정 조건이 아주 나쁜 것을, N으로 표시한 것은 공정 조건이 노말(normal)한 것을 나타낸다. 그리고, 앞쪽에 표시한 것이 NMOS트랜지스터들의 공정 조건을, 뒤쪽에 표시한 것이 PMOS트랜지스터들의 공정 조건을 나타낸다.
상기 표 1로부터, 여섯 번째의 경우, 즉, 전원전압이 3V이고, 온도가 125℃이고, NMOS트랜지스터의 공정 조건이 좋고, PMOS트랜지스터의 공정 조건이 나쁜 경우에 도3에 나타낸 종래의 듀얼 포트 정적 메모리 셀의 노이즈 마아진이 도4에 나타낸 본 발명의 듀얼 포트 정적 메모리 셀의 노이즈 마아진에 비해서 줄어듬을 알 수 있다. 즉, 도3에 나타낸 종래의 듀얼 포트 정적 메모리 셀은 상기 표1의 여섯 번째 조건에서 동작 특성이 나빠져서 데이터를 정확하게 래치할 수 없다.
도6a는 종래의 듀얼 포트 정적 메모리 셀의 일예의 레이아웃을 나타내는 것으로, NMOS트랜지스터들(N5 ~ N9) 및 PMOS트랜지스터들(P4, P5)의 액티브 영역과 게이트 영역들만을 나타내는 것이다.
먼저, NMOS트랜지스터들(N5 ~ N9)의 액티브 영역(30)과 PMOS트랜지스터들(P4, P5)의 액티브 영역(32)이 배치된다.
그리고, 액티브 영역(30)위에 NMOS트랜지스터들(N5, N6, N9)의 게이트 영역들(34, 38, 36)이 배치되고, 액티브 영역(30)과 액티브 영역(32)위에 PMOS트랜지스터들(P4, P5) 및 NMOS트랜지스터들(N7, N8)의 공통 게이트 영역들(40, 42)이 배치된다.
도6b는 본 발명의 듀얼 포트 정적 메모리 셀의 실시예의 레이아웃을 나타내는 것으로, NMOS트랜지스터들(N5 ~ N8)과 PMOS트랜지스터들(P4 ~ P6)의 액티브 영역들과 게이트 영역들만을 나타내는 것이다.
먼저, NMOS트랜지스터들(N5 ~ N8)의 액티브 영역(50)과 PMOS트랜지스터들(P4~ P6)의 액티브 영역(52)이 배치된다.
그리고, 액티브 영역(50)위에 NMOS트랜지스터들(N5, N6)의 게이트 영역들(54, 56)이 배치되고, 액티브 영역(50)과 액티브 영역(52)위에 PMOS트랜지스터들(P4, P5) 및 NMOS트랜지스터들(N7, N8)의 공통 게이트 영역들(60, 62)이 배치되고, 액티브 영역(52)위에 PMOS트랜지스터(P6)의 게이트 영역(58)이 배치된다.
도3에 나타낸 듀얼 포트 정적 메모리 셀의 레이아웃은 도6a에 나타낸 바와 같이 NMOS트랜지스터들의 갯수가 PMOS트랜지스터들의 갯수에 비해서 불균형적으로 많아 레이아웃 면적이 커지게 된다.
그러나, 도4에 나타낸 듀얼 포트 정적 메모리 셀의 레이아웃은 도6b에 나타낸 바와 같이 NMOS트랜지스터들의 갯수와 PMOS트랜지스터들의 갯수가 균형적이어서 레이아웃 면적을 적게 차지하게 된다.
상기 표의 시뮬레이션 결과와 도6a의 레이아웃은 도3에 나타낸 듀얼 포트 메모리 셀의 NMOS트랜지스터들(N7, N8)의 채널 폭을 도4에 나타낸 듀얼 포트 메모리 셀의 PMOS트랜지스터(P6)의 채널 폭과 동일하게 한 경우의 시뮬레이션 결과와 레이아웃을 나타내는 것이다.
따라서, 만일 도3에 나타낸 듀얼 포트 메모리 셀의 NMOS트랜지스터들(N7, N8)의 채널 폭을 넓게 레이아웃하면 레이아웃 면적이 더 증가하게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 듀얼 포트 정적 메모리 셀 및 이를 이용한 반도체 메모리 장치는 메모리 셀에서 유발되는 노이즈를 줄일 수 있으므로, 노이즈 마아진이 증가하게 된다.
또한, 본 발명의 듀얼 포트 정적 메모리 셀 및 이를 이용한 반도체 메모리 장치는 메모리 셀을 구성하는 트랜지스터의 채널 폭을 증가하지 않아도 되기 때문에 레이아웃 면적이 증가되지 않는다.

Claims (6)

  1. 비트 라인과 제1노드사이에 연결되고 워드 라인에 연결된 게이트를 가진 제1NMOS트랜지스터;
    반전 비트 라인과 제2노드사이에 연결되고 상기 워드 라인에 연결된 게이트를 가진 제2NMOS트랜지스터;
    상기 제1노드의 신호를 반전하여 상기 제2노드로 출력하는 제1PMOS트랜지스터와 제3NMOS트랜지스터를 구비하는 제1인버터;
    상기 제2노드의 신호를 반전하여 상기 제1노드로 출력하는 제2PMOS트랜지스터와 제4NMOS트랜지스터를 구비하는 제2인버터; 및
    상기 제2노드와 스캔 비트 라인사이에 연결되고 스캔 제어 라인에 연결된 게이트를 가진 제3PMOS트랜지스터를 구비하는 것을 특징으로 하는 듀얼 포트 정적 메모리 셀.
  2. 삭제
  3. 삭제
  4. 복수개의 비트 라인쌍들과 복수개의 워드 라인들사이에 메트릭스(matrix) 형태로 연결된 복수개의 메모리 셀들;
    복수개의 스캔 비트 라인들, 상기 복수개의 메모리 셀들, 및 복수개의 스캔 제어 라인들에 메트릭스 형태로 연결된 복수개의 스캔 트랜지스터들;
    상기 복수개의 비트 라인쌍들을 프리차지하는 프리차지 수단; 및
    상기 복수개의 스캔 비트 라인들을 프리디스차지하는 프리디스차지 수단을 구비하고,
    상기 스캔 트랜지스터들 각각은
    상기 복수개의 메모리 셀들 중 하나와 상기 복수개의 스캔 비트 라인들 중 하나사이에 연결되고 상기 복수개의 스캔 제어 라인들 중 하나에 연결된 게이트를 가진 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 복수개의 메모리 셀들 각각은
    비트 라인과 제1노드사이에 연결되고 워드 라인에 연결된 게이트를 가진 제1NMOS트랜지스터;
    반전 비트 라인과 제2노드사이에 연결되고 상기 워드 라인에 연결된 게이트를 가진 제2NMOS 트랜지스터; 및
    상기 제1노드와 상기 제2노드사이에 연결된 래치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 래치는
    상기 제1노드의 신호를 반전하여 상기 제2노드로 출력하는 제1CMOS 인버터; 및
    상기 제2노드의 신호를 반전하여 상기 제1노드로 출력하는 제2CMOS인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7126866B1 (en) * 2002-08-10 2006-10-24 National Semiconductor Corporation Low power ROM architecture
KR100539229B1 (ko) * 2003-01-30 2005-12-27 삼성전자주식회사 듀얼 포트 반도체 메모리 장치
US7440312B2 (en) * 2006-10-02 2008-10-21 Analog Devices, Inc. Memory write timing system
KR100865633B1 (ko) * 2007-07-19 2008-10-27 주식회사 동부하이텍 듀얼 포트 에스램
CN101452742B (zh) * 2007-12-07 2011-10-05 中芯国际集成电路制造(上海)有限公司 改善sram匹配度的方法
CN101677016B (zh) * 2008-09-17 2012-02-08 中国科学院微电子研究所 一种双端口静态随机存取存储器单元
CN101753011B (zh) * 2008-12-16 2012-10-03 上海华虹Nec电子有限公司 适用于spice级仿真的电荷泵电路的行为级模型的建模方法
FR2996950B1 (fr) 2012-10-11 2016-01-01 Dolphin Integration Sa Réseau de mémoire base sur des bascules
CN104900259B (zh) * 2014-03-07 2018-03-06 中芯国际集成电路制造(上海)有限公司 用于静态随机存储器的存储单元和静态随机存储器
CN104900258B (zh) * 2014-03-07 2018-04-27 中芯国际集成电路制造(上海)有限公司 用于静态随机存储器的存储单元和静态随机存储器
CN105448317B (zh) * 2014-06-20 2018-03-23 中芯国际集成电路制造(上海)有限公司 数据的处理装置、方法及控制信号的使能、处理电路
CN106067317A (zh) * 2016-07-25 2016-11-02 西安紫光国芯半导体有限公司 一种两端口静态随机存储器单元
CN115426258B (zh) * 2022-08-23 2023-10-24 迈普通信技术股份有限公司 信息配置方法、装置、交换机及可读存储介质
CN116032858A (zh) * 2022-12-30 2023-04-28 迈普通信技术股份有限公司 信息同步方法、装置、iNOF交换机及可读存储介质

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990055503A (ko) * 1997-12-27 1999-07-15 구본준 멀티 포트 에스램
JP2000228087A (ja) * 1999-02-04 2000-08-15 United Microelectronics Corp デュアルポートｒａｍ
US6380592B2 (en) * 1997-11-28 2002-04-30 Stmicroelectronics S.R.L. Low power RAM memory cell using a precharge line pulse during write operation
KR20020047877A (ko) * 2000-12-14 2002-06-22 윤종용 고집적 멀티포트 에스램 셀

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60236187A (ja) 1984-05-08 1985-11-22 Nec Corp 多ポ−トレジスタセル
DE3886938T2 (de) 1988-10-28 1994-06-30 Ibm Reprogrammierbare logische Sicherung für logische Anordnungen, basierend auf einer 6-Elementen-SRAM-Zelle.
US4984214A (en) * 1989-12-05 1991-01-08 International Business Machines Corporation Multiplexed serial register architecture for VRAM
JPH07153277A (ja) 1993-12-01 1995-06-16 Nec Corp スタティックランダムアクセスメモリ
EP0718847B1 (en) 1994-12-22 2003-06-25 Cypress Semiconductor Corporation Single ended dual port memory cell
CA2180421C (en) * 1995-08-03 2001-09-18 Steven William Wood Multi-port random access memory
US5742557A (en) * 1996-06-20 1998-04-21 Northern Telecom Limited Multi-port random access memory
US5754468A (en) 1996-06-26 1998-05-19 Simon Fraser University Compact multiport static random access memory cell
US6341083B1 (en) 2000-11-13 2002-01-22 International Business Machines Corporation CMOS SRAM cell with PFET passgate devices
US6751151B2 (en) 2001-04-05 2004-06-15 International Business Machines Corporation Ultra high-speed DDP-SRAM cache

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380592B2 (en) * 1997-11-28 2002-04-30 Stmicroelectronics S.R.L. Low power RAM memory cell using a precharge line pulse during write operation
KR19990055503A (ko) * 1997-12-27 1999-07-15 구본준 멀티 포트 에스램
JP2000228087A (ja) * 1999-02-04 2000-08-15 United Microelectronics Corp デュアルポートｒａｍ
KR20020047877A (ko) * 2000-12-14 2002-06-22 윤종용 고집적 멀티포트 에스램 셀

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