KR100865633B1 - 듀얼 포트 에스램 - Google Patents

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Abstract

실시예에 의한 듀얼 포트 에스램은 P웰 영역에 배치된 제1영역 및 제3영역; 상기 제1영역 및 제3영역 사이에 배치되며, N웰 영역에 배치된 제2영역; 상기 제1영역에 배치되는 제1 및 제2 활성 영역, 상기 제2영역에 배치되는 제3 및 제4 활성 영역 및 상기 제3영역에 배치되는 제5 및 제6 활성 영역; 상기 제1 및 제2 활성 영역을 교차하는 제1게이트 패턴; 상기 제2 및 제3 활성 영역을 교차하는 제2게이트 패턴; 상기 제4 및 제5 활성 영역을 교차하는 제3게이트 패턴; 및 상기 제5 및 제6 활성 영역을 교차하는 제4게이트 패턴을 포함한다.
듀얼 포트 SRAM

Description

듀얼 포트 에스램{Dual Port SRAM}
실시예는 듀얼 포트 에스램에 관한 것이다.
최근 반도체 기억장치의 집적도가 증가함에 따라 반도체 칩의 면적 축소는 다양한 방법으로 시도되고 있다. 그 중 여러 제품에서 필수적으로 사용되는 SRAM(static random access memory)이 차지하는 면적이 점점 커지고 있다.
SRAM은 6개의 트랜지스터(transistor)로 하나의 SRAM 셀을 구성하는 싱글 포트(single port) SRAM과 8개의 트랜지스터가 하나의 SRAM 셀을 구성하는 듀얼 포트(dual port) SRAM이 있다.
듀얼 포트 SRAM은 어드레스 버스(address bus)와 데이타 버스(data bus)가 동시에 있어 우수한 그래픽 성능을 갖기 때문에, 싱글 포트 SRAM보다 많이 사용되고 있다.
실시예는 듀얼 포트 SRAM의 셀 면적을 줄여, 반도체 소자의 고집적화를 구현하고자 한다.
듀얼 포트 SRAM을 구성하고 있는 각 트랜지스터의 배치과 배선 연결을 개선하여, 셀 면적을 줄일 수 있다.
듀얼 포트 SRAM을 구성하고 있는 각 트랜지스터와 배선 연결을 효과적으로 배치하여 셀 면적을 줄일 수 있다.
셀 면적을 줄임으로써, 반도체 소자의 고집적화를 구현할 수 있다.
또한 PMOS를 셀 중앙에 위치시킴으로써 이웃하는 NMOS와의 간섭에 영향을 주지 않으며 셀의 워드라인(word line) access control 트랜지스터와 비트라인(bit line) access control 트랜지스터와의 연결 반경을 최소화하였다.
이 각각의 트랜지스터를 연결하는 배선을 최적화하여 셀을 구현할 수 있다.
실시예에 의한 듀얼 포트 에스램은 P웰 영역에 배치된 제1영역 및 제3영역; 상기 제1영역 및 제3영역 사이에 배치되며, N웰 영역에 배치된 제2영역; 상기 제1영역에 배치되는 제1 및 제2 활성 영역, 상기 제2영역에 배치되는 제3 및 제4 활성 영역 및 상기 제3영역에 배치되는 제5 및 제6 활성 영역; 상기 제1 및 제2 활성 영 역을 교차하는 제1게이트 패턴; 상기 제2 및 제3 활성 영역을 교차하는 제2게이트 패턴; 상기 제4 및 제5 활성 영역을 교차하는 제3게이트 패턴; 및 상기 제5 및 제6 활성 영역을 교차하는 제4게이트 패턴을 포함한다.
도 1은 듀얼 포트 SRAM 셀의 등가회로도이다.
도 1에 도시된 바와 같이, 듀얼 포트 SRAM 셀은 총 3개의 트랜지스터로 구성되어 있으며, 부하소자용 2개의 PMOS 트랜지스터와 6개의 NMOS 트랜지스터로 구성된다.
듀얼 포트 SRAM 셀에 있어서, 제1포트는 제1워드라인(WL1) 및 제1비트라인쌍(BL1, BLB1)에 의해 제어되고, 제2포트는 제2워드라인(WL2) 및 제2비트라인쌍(BL2, BLB2)에 의해 제어된다.
제1NMOS 트랜지스터(NM1) 및 제2NMOS 트랜지스터(NM2)는 드라이브 트랜지스터로 작용하며, 제1PMOS 트랜지스터(PM1) 및 제2PMOS 트랜지스터(PM2)는 부하소자로서 작용한다.
제1워드라인(WL1)은 제4NMOS 트랜지스터(NM4) 및 제6NMOS 트랜지스터(NM6)를 제어하고, 제2워드라인(WL2)은 제3NMOS 트랜지스터(NM3) 및 제5NMOS 트랜지스터(NM5)를 제어한다.
상기 제3, 제4, 제5 및 제6NMOS 트랜지스터(NM3, NM4, NM5, NM6)는 억세스 트랜지스터이다.
듀얼 포트 SRAM 셀은 저전압 동작시의 스태틱 노이즈마진(SNM, static noise margin) 특성 및 다이나믹 노이즈 마진(DNM, dynamic noise margin) 특성을 향상시 키기 위하여 부하소자를 PMOS 트랜지스터로 구현하였다.
도 2 및 도 3은 도 1에 도시된 듀얼 포트 SRAM 셀의 레이아웃을 도시한 것이다.
도 2는 활성 영역과 게이트 패턴이 배치된 것을 도시하였다.
도 2에 도시된 바와 같이, 제1영역(100)과 제3영역(300)은 P웰 영역을 배치하고, 상기 제1영역(100)과 제3영역(300) 사이에는 N웰 영역이 위치하도록 배치한다.
상기 P웰 영역에는 NMOS 트랜지스터가 형성되도록 배치되며, 상기 N웰 영역에는 PMOS 트랜지스터가 형성되도록 배치된다.
그리고, 상기 제1영역(100)에 제1 활성 영역(1)과 제2 활성 영역(2)을 배치한다. 상기 제1 활성 영역(1)과 제2 활성 영역(2)은 겹치지 않도록 배치된다.
또한, 상기 제2영역(200)에 제3 활성 영역(3)과 제4 활성 영역(4)을 배치하며, 상기 제3영역(300)에 제5 활성 영역(5)과 제6 활성 영역(6)을 배치한다.
그리고, 상기 활성 영역이 형성된 제1, 제2 및 제3 영역(100, 200, 300)에 제1, 제2, 제3 및 제4게이트 패턴(11, 21, 31, 41)을 배치한다.
상기 제1게이트 패턴(11)은 상기 제1 활성 영역(1)과 제2 활성 영역(2)을 교차하도록 배치되며, 상기 제1게이트 패턴(11)과 상기 제1 활성 영역(1)의 교차지점에는 제1트랜지스터(NM1)가 배치되고, 상기 제1게이트 패턴(11)과 상기 제2 활성 영역(2)의 교차지점에는 제2트랜지스터(NM3)가 배치된다.
상기 제2게이트 패턴(21)은 상기 제2 활성 영역(2)과 제3 활성 영역(3)을 교 차하도록 배치되며, 상기 제2게이트 패턴(21)과 상기 제2 활성 영역(2)의 교차지점에는 제3트랜지스터(NM4)가 배치되고, 상기 제2게이트 패턴(21)과 상기 제3 활성 영역(3)의 교차지점에는 제4트랜지스터(PM1)가 배치된다.
상기 제3게이트 패턴(31)은 상기 제4 활성 영역(4)과 제5 활성 영역(5)을 교차하도록 배치되며, 상기 제3게이트 패턴(31)과 상기 제4 활성 영역(4)의 교차지점에는 제5트랜지스터(PM2)가 배치되고, 상기 제3게이트 패턴(31)과 상기 제5 활성 영역(5)의 교차지점에는 제6트랜지스터(NM6)가 배치된다.
상기 제4게이트 패턴(41)은 상기 제5 활성 영역(5)과 제6 활성 영역(6)을 교차하도록 배치되며, 상기 제4게이트 패턴(41)과 상기 제5 활성 영역(5)의 교차지점에는 제7트랜지스터(NM5)가 배치되고, 상기 제4게이트 패턴(41)과 상기 제6 활성 영역(6)의 교차지점에는 제8트랜지스터(NM2)가 배치된다.
도 3은 활성 영역과 게이트 패턴이 배치된 도 2에 콘택홀 패턴을 더 포함하여 도시하였다.
도 3에 도시된 바와 같이, 상기 활성 영역과 게이트 패턴이 배치된 영역에 제1 내지 제8 콘택홀 패턴(10, 20, 30, 40, 50, 60, 70, 80), 제1, 제2 워드라인 패턴(WL1, WL2), 제1, 제2 비트라인 패턴(BL1, BL2), 제1, 제2 상보비트라인 패턴(BLB1, BLB2), 제1, 제2 접지 콘택홀 패턴(GND1, GND2) 및 제1, 제2 전원 콘택홀 패턴(Vcc1, Vcc2)을 배치한다.
상기 콘택홀 패턴들은 상기 활성 영역 및 게이트 패턴이 금속배선과 접하는 영역에 형성된다. 도면에서는 콘택이 형성된 부분이 금속배선이 형성된 부분이며, 따로 금속배선을 도면부호로 표시하지는 않았다.
상기 제1트랜지스터(NM1)와 접하는 제1 활성 영역(1)에는 제1 접지 콘택홀 패턴(GND1) 및 제1콘택홀 패턴(10)이 배치된다.
즉, 상기 제1트랜지스터(NM1)를 사이에 두고 제1 접지 콘택홀 패턴(GND1) 및 제1콘택홀 패턴(10)이 배치된다.
그리고, 상기 제1트랜지스터(NM1)와 접하는 제1 게이트 패턴(11)에 제1 워드라인 콘택홀 패턴(WL1)이 배치된다.
상기 제2트랜지스터(NM3)와 제3트랜지스터(NM4) 사이에 배치된 제2 활성영역(2)에는 제2콘택홀 패턴(20)이 배치되고, 상기 제3트랜지스터(NM4)와 접하는 제2 활성 영역(2)에 제1 상보비트라인 콘택홀 패턴(BLB1)이 배치되며, 상기 제2트랜지스터(NM3)와 접하는 제2 활성 영역(2)에는 제2 상보비트라인 콘택홀 패턴(BLB2)이 배치된다.
즉, 상기 제2트랜지스터(NM3)를 사이에 두고 상기 제2 상보비트라인 콘택홀 패턴(BLB2)과 상기 제2콘택홀 패턴(20)이 배치되며, 상기 제3트랜지스터(NM4)를 사이에 두고, 상기 제2콘택홀 패턴(20)과 상기 제1 상보비트라인 콘택홀 패턴(BLB1)이 배치된다.
상기 제3트랜지스터(NM4)와 제4트랜지스터(PM1)를 교차하는 제2 게이트 패턴(21)에 제3콘택홀 패턴(30)이 배치된다. 상기 제3콘택홀 패턴(30)은 상기 제3트랜지스터(NM4)와 제4트랜지스터(PM1)의 사이에 배치된 상기 제2 게이트 패턴(21)에 배치된다.
그리고, 상기 제4트랜지스터(PM1)와 접하는 제3 활성 영역(3)에는 제4콘택홀 패턴(40) 및 제1 전원 콘택홀 패턴(Vcc1)이 배치된다.
즉, 상기 제4트랜지스터(PM1)를 사이에 두고, 상기 제4콘택홀 패턴(40) 및 제1 전원 콘택홀 패턴(Vcc1)이 배치된다.
상기 제5트랜지스터(PM2)와 접하는 제4 활성 영역(4)에는 제2 전원 콘택홀 패턴(Vcc2) 및 제5콘택홀 패턴(50)이 배치된다.
즉, 상기 제5트랜지스터(PM2)를 사이에 두고, 상기 제2 전원 콘택홀 패턴(Vcc2) 및 제5콘택홀 패턴(50)이 배치된다.
그리고, 상기 제6트랜지스터(NM6)와 제7트랜지스터(NM5) 사이에 배치된 제5 활성영역(5)에 제7콘택홀 패턴(70)이 배치되고, 상기 제7트랜지스터(NM5)와 접하는 제5 활성 영역(5)에 제1 비트라인 콘택홀 패턴(BL1)이 배치되며, 상기 제6트랜지스터(NM6)와 접하는 제5 활성 영역(5)에는 제2 비트라인 콘택홀 패턴(BL2)이 배치된다.
상기 제8트랜지스터(NM2)와 접하는 제6 활성 영역(6)에는 제2 접지 콘택홀 패턴(GND2) 및 제8콘택홀 패턴(80)이 상기 제8트랜지스터(NM2)를 사이에 두고 배치된다.
그리고, 상기 제8트랜지스터(NM2)와 접하는 제4 게이트 패턴(41)에 제2 워드라인 콘택홀 패턴(WL2)이 배치된다.
상기 제1, 제2 워드라인 패턴(WL1, WL2), 제1, 제2 비트라인 패턴(BL1, BL2), 제1, 제2 상보비트라인 패턴(BLB1, BLB2), 제1, 제2 접지 콘택홀 패턴(GND1, GND2) 및 제1, 제2 전원 콘택홀 패턴(Vcc1, Vcc2)에는 각각 금속 배선이 배치된다.
그리고, 상기 제1 내지 제8 콘택홀 패턴이 배치된 위치에는 제1금속배선(15) 및 제2금속배선(25)이 배치된다.
상기 제1금속배선(15)은 상기 제1, 제3, 제5 및 제7 콘택홀 패턴(10, 30, 50, 70)을 경유하여 배치되며, 제2금속배선(25)은 상기 제2, 제4, 제6 및 제8 콘택홀 패턴(20, 40, 60, 80)을 경유하여 배치된다.
도 4는 도 3의 I-I'의 단면도이다.
도 4에 도시된 바와 같이, I-I' 라인에는 상기 제7트랜지스터(NM5)와 제6트랜지스터(NM6)가 배치되어 있다.
상기 제7트랜지스터(NM5)와 제6트랜지스터(NM6)는 제5활성영역(5)에 배치되며, 상기 제7트랜지스터(NM5)를 사이에 두고 제1 비트라인 패턴(BL1)과 제7콘택홀 패턴(70)이 배치된다.
그리고, 상기 제6트랜지스터(NM6)와 접하는 제5활성영역(5)에는 상기 제2비트라인 패턴(BL2)이 배치되며, 상기 제6트랜지스터(NM6)는 상기 제2비트라인 패턴(BL2)과 제7콘택홀 패턴(70) 사이에 배치된다.
그리고, 상기 제7콘택홀 패턴(70)에는 제1금속배선(15)과 연결된다.
이상에서 설명한 바와 같이, 트랜지스터의 배치구조와 패턴의 모양 및 배선 연결 방법을 개선하여 셀 면적을 줄일 수 있다.
또한 PMOS 트랜지스터를 셀 중앙에 위치시킴으로써 이웃하는 NMOS와의 간섭에 영향을 주지 않으면서, 셀의 억세스 트랜지스터의 연결 반경을 최소화하였으며, 각 트랜지스터를 연결하는 금속배선의 연결을 최적화하였다.
도 1은 듀얼 포트 SRAM 셀의 등가회로도이다.
도 2 및 도 3은 도 1에 도시된 듀얼 포트 SRAM 셀의 레이아웃을 도시한 것이다.
도 4는 도 3의 I-I'의 단면도이다.

Claims (5)

  1. P웰 영역에 배치된 제1영역 및 제3영역;
    상기 제1영역 및 제3영역 사이에 배치되며, N웰 영역에 배치된 제2영역;
    상기 제1영역에 배치되는 제1 및 제2 활성 영역, 상기 제2영역에 배치되는 제3 및 제4 활성 영역 및 상기 제3영역에 배치되는 제5 및 제6 활성 영역;
    상기 제1 및 제2 활성 영역을 교차하는 제1게이트 패턴;
    상기 제2 및 제3 활성 영역을 교차하는 제2게이트 패턴;
    상기 제4 및 제5 활성 영역을 교차하는 제3게이트 패턴;
    상기 제5 및 제6 활성 영역을 교차하는 제4게이트 패턴;
    상기 제1 및 제2 활성 영역과 상기 제1게이트 패턴을 교차하는 영역에 배치되는 제1 및 제2 트랜지스터;
    상기 제2 및 제3 활성 영역과 상기 제2게이트 패턴을 교차하는 영역에 배치되는 제3 및 제4 트랜지스터;
    상기 제4 및 제5 활성 영역과 상기 제3게이트 패턴을 교차하는 영역에 배치되는 제5 및 제6 트랜지스터; 및
    상기 제5 및 제6 활성 영역과 상기 제4게이트 패턴을 교차하는 영역에 배치되는 제7 및 제8 트랜지스터를 포함하는 듀얼 포트 에스램.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1, 제2, 제3, 제 6, 제7 및 제8 트랜지스터는 NMOS 트랜지스터이며, 상기 제4 및 제5 트랜지스터는 PMOS 트랜지스터인 듀얼 포트 에스램.
  4. 제 1항에 있어서,
    상기 제1트랜지스터와 접하는 제1 활성 영역에 배치된 제1 접지 콘택홀 패턴 및 제1콘택홀 패턴;
    상기 제1트랜지스터와 접하는 제1 게이트 패턴에 배치된 제1 워드라인 콘택홀 패턴 및 상기 제2트랜지스터와 제3트랜지스터 사이에 배치된 제2 활성영역에 배치된 제2콘택홀 패턴;
    상기 제3트랜지스터와 접하는 제2 활성 영역에 배치된 제1 상보비트라인 콘택홀 패턴 및 상기 제2트랜지스터와 접하는 제2 활성 영역에 배치된 제2 상보비트라인 콘택홀 패턴;
    상기 제3트랜지스터와 제4트랜지스터 사이에 배치된 제2 게이트 패턴에 배치된 제3콘택홀 패턴 및 상기 제4트랜지스터와 접하는 제3 활성 영역에 배치된 제4콘택홀 패턴 및 제1 전원 콘택홀 패턴;
    상기 제5트랜지스터와 접하는 제4 활성 영역에 배치된 제2 전원 콘택홀 패턴 및 제5콘택홀 패턴;
    상기 제6트랜지스터와 제7트랜지스터 사이에 배치된 제5 활성영역에 배치된 제7콘택홀 패턴;
    상기 제7트랜지스터와 접하는 제5 활성 영역에 배치된 제1 비트라인 콘택홀 패턴 및 상기 제6트랜지스터와 접하는 제5 활성 영역에 배치된 제2 비트라인 콘택홀 패턴;
    상기 제8트랜지스터와 접하는 제6 활성 영역에 배치된 제2 접지 콘택홀 패턴 및 제8콘택홀 패턴;
    상기 제8트랜지스터와 접하는 제4 게이트 패턴에 배치된 제2 워드라인 콘택홀 패턴이 배치되는 듀얼 포트 에스램.
  5. 제 4항에 있어서,
    상기 제1 내지 제8 콘택홀 패턴이 배치된 위치에는 제1금속배선 및 제2금속배선이 배치되며,
    상기 제1금속배선은 상기 제1, 제3, 제5 및 제7 콘택홀 패턴을 경유하여 배치되며, 제2금속배선은 상기 제2, 제4, 제6 및 제8 콘택홀 패턴을 경유하여 배치되는 듀얼 포트 에스램.
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