JP4425153B2 - Ｓｒａｍセル - Google Patents

Description

本発明は、一般的に、ＰおよびＮウェル（well）・コンタクトを有し、好ましくはグランド（ground：接地）へのＰ＋拡散交差部（crossing）を有する低コストＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）セルに関し、より詳細には、第２の金属（Ｍ２）レベルで完成し、かつセル・パスゲートのリーク（leakage）、機能および製造歩留りが改善されたＳＲＡＭセルの低コスト設計に関する。

図１、２、４および５に示すすべての寸法は、ミクロン単位であり、図１および２は、また、ＳＲＡＭセル・サイズのミクロン単位の寸法も示す。

図１は、従来技術の９０ｎｍノード技術のＳＲＡＭセルの回路配置の平面図を示す。図１は、ポリシリコン導体（ＰＣ）エリア（area）だけを示し、ＲＸ（トレンチ分離領域で分離された能動シリコン導体領域）領域、およびＳＲＡＭセルおよびチップの第１の金属（Ｍ１）レベル（level：層）、および第２（Ｍ２）および第３の金属（Ｍ３）レベルは示されていない。

図２は、図１の簡単化されたものを示し、ＳＲＡＭセルおよびチップのポリシリコン導体（ＰＣ）エリアおよびＲＸ領域だけを示し、Ｍ１金属レベルは示されていない。

従来技術の９０ｎｍ技術のＳＲＡＭセルは、ベース・ポリシリコン導体（ＰＣ）レベル、その上にある最下層Ｍ１金属レベル、その１つ上の金属レベルＭ２、およびその１つ上の金属層Ｍ３で作られている。従来技術の９０ｎｍノード技術のＳＲＡＭセルは、１０に湾曲Ｖ字形状を有するポリシリコン導体レベル・ワードラインＷＬおよびＭ２金属レベル・ビットラインＢＬを用いて作られる。大きなＳＲＡＭアレイでは、ポリシリコン導体レベルは広域（global）ワードラインにとって十分効率の良い導体ではなく、Ｍ３金属レベルを広域ワードラインに使用しなければならない。

要約すると、ポリシリコン導体レベルはワードラインＷＬを含み、Ｍ２金属レベルはグランドＧＮＤおよびＶＤＤ電源（これらは、図１にＭ１ＧＮＤおよびＭ１ＶＤＤとして示すＭ１金属層を通して接続されており、隣接するＳＲＡＭセルに接続している）およびビットラインＢＬを含み、そしてＭ３金属レベルは広域ワードラインを含む。従来技術のＳＲＡＭセルは、８．５ＣＡ（コンタクト）および２Ｖ１（ビア）を含み、ＰＷ（Ｐウェル）およびＮＷ（Ｎウェル）コンタクトを含んでいない。このＰＷおよびＮＷコンタクトで、ＰＷおよびＮＷへの周期的なコンタクトのための追加のチップ面積（real estate）を、図１に示す回路の外のチップに設けることが必要となる。

図３は、従来技術の９０ｎｍノード技術のＳＲＡＭセルの回路図を示す。従来技術９０ｎｍノード技術のＳＲＡＭセルの回路はよく知られており、交差結合されたｐｎｐプルアップ・デバイスＰ１、Ｐ２およびｎｐｎプルダウン・デバイスＮ１、Ｎ２を含む。このＰ１、Ｐ２デバイスは電源ＶＤＤに接続され、またＮ１、Ｎ２デバイスはグランドＧＮＤに直接に接続されている。左のｎｐｎパスゲートＮＬは、左のビットラインＢＬと、デバイスＰ１とＮ１の接合部の間に結合され、パスゲートＮＬのゲートはワードラインＷＬに結合されている。右のｎｐｎパスゲートＮＲは、右のビットラインＢＲと、デバイスＰ２とＮ２の接合部の間に結合され、パスゲートＮＲのゲートはワードラインＷＬに結合されている。

図１および、より分かりやすくは図２を参照して、ポリシリコン導体レベルのＷＬは、中央部にＶ字状のくぼみ１０を有してチップの下方部分を水平方向に横切って延び、下部のＭ字状Ｎ＋ＲＸ（能動シリコン導体）領域の左および右の脚部と交差する。ここで、左の交差部がパスゲートＮＬを画定し、ＷＬがパスゲートＮＬのゲートＧを画定しＲＸ領域がパスゲートＮＬのソース領域Ｓおよびドレイン領域Ｄを画定している。また、右の交差部がパスゲートＮＲを画定し、ＷＬがパスゲートＮＲのゲートＧを画定しＲＸ領域がパスゲートＮＲのソース領域Ｓおよびドレイン領域Ｄを画定している。

図１および２に示すように、左および右のポリシリコン導体領域は、ＳＲＡＭセルの相対する左部分および右部分を垂直方向に延びている。

下部のＭ字状ＲＸ領域の上部水平部分は、左のポリシリコン導体領域と交差し、プルダウン・デバイスＮ１を画定する。ここで、左のポリシリコン導体領域がプルダウン・デバイスＮ１のゲートＧを画定しＲＸ領域がプルダウン・デバイスＮ１のドレイン領域Ｄおよびソース領域Ｓを画定している。Ｍ字状ＲＸ領域の上部水平部分は、右のポリシリコン導体領域と交差し、プルダウン・デバイスＮ２を画定する。ここで、右のポリシリコン導体領域がプルダウン・デバイスＮ２のゲートＧを画定しＲＸ領域がプルダウン・デバイスＮ２のソース領域Ｓおよびドレイン領域Ｄを画定し、プルダウン・デバイスＮ１とＮ２の間に共通ソース領域Ｓを有する。

上部のＷ字状Ｐ＋ＲＸ（能動シリコン導体）領域の水平ベース部は、左および右のポリシリコン導体領域の上方部分と交差する。

上部のＷ字状ＲＸ領域の下部水平部分は、左のポリシリコン導体領域と交差し、プルアップ・デバイスＰ１を画定する。ここで、左のポリシリコン導体領域がプルアップ・デバイスＰ１のゲートＧを画定しＲＸ領域がプルアップ・デバイスＰ１のドレイン領域Ｄおよびソース領域Ｓを画定している。Ｗ字状ＲＸ領域の下部水平部分は、右のポリシリコン導体領域と交差し、プルアップ・デバイスＰ２を画定する。ここで、右のポリシリコン導体領域がプルアップ・デバイスＰ２のゲートＧを画定しＲＸ領域がプルアップ・デバイスＰ２のソース領域Ｓおよびドレイン領域Ｄを画定し、プルアップ・デバイスＰ１とＰ２の間に共通ソース領域Ｓを有する。

図１に示すように、ポリシリコン導体レベル・ワードラインＷＬのＶ字形状は、ＧＮＤコンタクトＣＡ１２の周りでくねっている（にがせている）。ポリシリコン導体レベル・ワードラインＷＬがＧＮＤコンタクト１２の周りでくねっているのは、第３の金属（Ｍ３）レベルの広域ワードラインおよび１０に示すようなパスゲートの上でのポリシリコン導体レベルの４５度傾斜が主な理由である。

ＲＸ／ポリシリコン導体マスク／レベルの位置合わせ不良がある場合、従来技術セルの挙動は不安定になる。

製造されたＳＲＡＭセルのパスゲートのリークは、また、ロット間で変動し、かつ大抵の場合に非常に大きかった。

第２の金属（Ｍ２）レベルで完成し、かつセル・パスゲートのリークを適切に抑制した低コストＳＲＡＭが求められている。

本発明は、ウェル・コンタクトおよび好ましくはグランドへのＰ＋拡散交差部もしくはＶＤＤへのＮ＋交差部を有する低コストＳＲＡＭセルを提供し、より詳細には、第２の金属（Ｍ２）レベルで完成し、かつセル・パスゲートのリーク、機能および製造歩留りが改善されたＳＲＡＭセルの低コスト設計を提供する。

本ＳＲＡＭセルは、ＰウェルおよびＮウェルのコンタクトおよび好ましくはグランドへのＰ＋拡散交差部を有する。本ＳＲＡＭセルは、第２の金属（Ｍ２）レベルで完成し、セル・パスゲートのリーク、機能および製造歩留りを改善する。本ＳＲＡＭセルは、交差結合されたｐｎｐプルアップ・デバイスＰ１、Ｐ２およびｎｐｎプルダウン・デバイスＮ１、Ｎ２を備え、Ｐ１、Ｐ２デバイスは電源ＶＤＤに接続され、Ｎ１、Ｎ２デバイスとグランドとの間に抵抗として働くＰ＋拡散領域が接続されている。第１のパスゲートは、第１のビットラインと、デバイスＰ１とＮ１の接合点の間に結合され、そのゲートがワードラインに結合されている。そして、第２のパスゲートは、第２のビットラインと、デバイスＰ２とＮ２の接合点の間に結合され、そのゲートがワードラインに結合されている。

ウェル・コンタクトおよびグランドへのＰ＋拡散交差部またはＶＤＤへのＮ＋拡散交差部を有するＳＲＡＭセルに関する本発明の前述の目的および利点は、添付の図面に関連して解釈されるいくつかの実施例についての以下の詳細な説明を参照して、当業者がより容易に理解することができる。この図面では、いくつかの図面全体を通して、同様な要素は同一参照数字で示される。

従来技術のＳＲＡＭセルにおいて、ポリシリコン導体レベルのワードラインＷＬがＧＮＤコンタクト１２の周りの１０で曲がりくねっているのは、第３の金属（Ｍ３）レベルの広域ワードラインおよびパスゲートの上でのポリシリコン導体レベルの４５度傾斜が主な理由である。さらに、ポリシリコン導体レベルでのプルダウンＮＦＥＴの仮の（pseudo）アンカ（anchor）１４は、１６でのポリシリコン導体レベル角とＣＡレベル角の間の短絡を最小限にするために必要である。そして、仮のアンカのために、１８のパスゲートの縁部でポリシリコン導体レベル・ワードラインＷＬが切り欠きを入れなければならない。

従来技術のこれらの問題を認識して、本発明は、図４に示すように、ＧＮＤコンタクト４０をセルの境界に移す。そして、図５に示すように、プルダウンＮＦＥＴとＧＮＤコンタクトの間に、Ｐウェルと下部Ｍ字状ＲＸ領域の中心の脚部の間に形成されたＰ＋拡散交差部４２が接続される。

本発明は、第２の金属（Ｍ２）レベルで完成し、セル・パスゲートのリーク、機能および製造歩留りが改善され、ＰおよびＮウェル・コンタクトおよびグランドへのＰ＋拡散交差部を有する低コストＳＲＡＭセルを提供する。

図４は、本発明のＳＲＡＭセルの好ましい実施例の回路配置の平面図を示し、ポリシリコン導体（ＰＣ）エリアだけを示し、ＲＸ（トレンチ分離領域内に分離された能動シリコン導体領域）領域、およびＳＲＡＭセルの第１の金属（Ｍ１）レベル、および第２（Ｍ２）および第３（Ｍ３）金属レベルは示されていない。

図５は、図４の簡単化されたものを示し、ＳＲＡＭセルのポリシリコン導体エリアおよびＲＸ領域だけを示し、Ｍ１金属レベルは示されていない。

図４は、本発明に従ったＳＲＡＭセルの配置の平面図を示す。本発明のＳＲＡＭセルは、位置を変えたＧＮＤコンタクト４０のために一直線のポリシリコン導体レベル・ワードラインＷＬ、および第２の金属（Ｍ２）レベル・ビットラインＢＬを有する。第１の金属（Ｍ１）レベルは、ここで、Ｍ１ＧＷＬで示すように広域ワードラインＧＷＬに使用され、またＭ１ＶＤＤで示すように電源ＶＤＤにも使用される。要約すると、ポリシリコン導体レベルはワードラインＷＬを含み、第１の金属（Ｍ１）レベルは広域ワードラインＧＷＬおよびＶＤＤ電源を含み、また、第２の金属（Ｍ２）レベルはビットラインＢＬおよびグランドＧＮＤを含み、そして第３の金属（Ｍ３）レベルはＳＲＡＭセルの形成には使用されない。

本発明のＳＲＡＭセルは、従来技術の８．５ＣＡ（０．５ＣＡはＣＡを共有することで生じる）よりも少ない８．０ＣＡ（コンタクト）、従来技術の２．０Ｖ１よりも少ない１．５Ｖ１（ビア）を含み、またＰＷおよびＮＷコンタクトも実現する。

図６は、本発明のＳＲＡＭセルの回路図を示す。従来技術のＳＲＡＭセルの回路と同様に、この回路は、交差結合されたｐｎｐプルアップ・デバイスＰ１、Ｐ２およびｎｐｎプルダウン・デバイスＮ１、Ｎ２を含み、Ｐ１、Ｐ２デバイスは電源ＶＤＤに接続されている。Ｎ１、Ｎ２デバイスとグランドとの間に、０．５Ｋ抵抗器として示すＰ＋拡散領域が接続されている。図５の下部Ｍ字状ＲＸ領域の中央脚部と抵抗として働くＰ＋拡散領域とを、図６に示すように接続するためのコンタクトを設けることができる。このことは、従来技術のＳＲＡＭセルと異なっている。左のｎｐｎパスゲートＮＬは、左のビットラインＢＬと、デバイスＰ１とＮ１の接合部の間に結合され、パスゲートＮＬのゲートはワードラインＷＬに結合されている。右のｎｐｎパスゲートＮＲは、右のビットラインＢＲと、デバイスＰ２とＮ２の接合部の間に結合され、パスゲートＮＲのゲートはワードラインＷＬに結合されている。

図４およびより分かりやすくは図５を参照して、ポリシリコン導体ＷＬはＳＲＡＭセルの下方部分を横切って水平に一直線に延び（従来技術のように中ほどにＶ字状のくぼみ（dip）１０なしに）、そして、下部Ｍ字状Ｎ＋ＲＸ領域の左および右の脚部と交差する。ここで、左の交差部がパスゲートＮＬを画定し、ＷＬがパスゲートＮＬのゲートＧを画定しＲＸ領域がパスゲートＮＬのソース領域Ｓおよびドレイン領域Ｄを画定する。さらに、右の交差部がパスゲートＮＲを画定し、ＷＬがパスゲートＮＲのゲートＧを画定しＲＸ領域がパスゲートＮＲのソース領域Ｓおよびドレイン領域Ｄを画定する。

左および右のポリシリコン導体領域は、図４および５に示すようにＳＲＡＭセルの相対する左および右部分で垂直方向に延びている。

下部Ｍ字状ＲＸ領域の上部水平部分は、左のポリシリコン導体領域と交差し、プルダウン・デバイスＮ１を画定する。ここで、左のポリシリコン導体領域がプルダウン・デバイスＮ１のゲートＧを画定しＲＸ領域がプルダウン・デバイスＮ１のドレイン領域Ｄおよびソース領域Ｓを画定する。Ｍ字状ＲＸ領域の上部水平部分は、右のポリシリコン導体領域と交差し、プルダウン・デバイスＮ２を画定する。ここで、右のポリシリコン導体領域がプルダウン・デバイスＮ２のゲートＧを画定しＲＸ領域がプルダウン・デバイスＮ２のソース領域Ｓおよびドレイン領域Ｄを画定し、プルダウン・デバイスＮ１とＮ２の間に共通ソース領域Ｓがある。

上部Ｗ字状Ｐ＋ＲＸ（能動シリコン導体）領域の水平ベース部は左および右のポリシリコン導体領域の上方部分と交差する。

上部Ｗ字状ＲＸ領域の下部水平部分は左のポリシリコン導体領域と交差し、プルアップ・デバイスＰ１を画定する。ここで、左のポリシリコン導体領域がプルアップ・デバイスＰ１のゲートＧを画定しＲＸ領域がプルアップ・デバイスＰ１のドレイン領域Ｄおよびソース領域Ｓを画定する。Ｗ字状ＲＸ領域の下部水平部分は右のポリシリコン導体領域と交差し、プルアップ・デバイスＰ２を画定する。ここで、右のポリシリコン導体領域がプルアップ・デバイスＰ２のゲートＧを画定しＲＸ領域がプルアップ・デバイスＰ２のソース領域Ｓおよびドレイン領域Ｄを画定し、プルアップ・デバイスＰ１とＰ２の間に共通ソース領域Ｓがある。

図４は、セルの下方部分にあるＰＷコンタクトの位置を示し、また、セル上方部分でＶＤＤ電源のまわりに追加されたＮＷコンタクトの位置を示す。図４および５は、ＲＸ領域の能動シリコン中にＰ＋拡散を形成するために使用される下方の点線のマスクＢＰ１の位置を示す。また、ＰＷＣＯＮＴとして示すＰウェル・コンタクトは、点線のマスクＢＰ１のエリア内のＰ＋拡散を覆って下部Ｍ字状ＲＸ領域の中心脚部の重なったエリア／領域に形成されている。図４および５は、また、ＲＸ領域の能動シリコン中にＮ＋拡散を形成するために使用される上方の点線のマスクＢＰ２の位置を示す。また、ＮＷＣＯＮＴとして示すＮウェル・コンタクトは、点線のマスクＢＰ２のエリア内のＮ＋拡散を覆って上部Ｗ字状ＲＸ領域の中心脚部の重なったエリア／領域に形成されている。

本発明の全体的な利点は次の通りである。

これらの利点に対する負担は、抵抗であるＰ＋拡散領域をＧＮＤコンタクトに対して追加的に形成することであり、この追加抵抗は、この特定の配置の場合に約５００オームであり、このＰ＋拡散領域はポリシリコン導体ワードラインと交差するように形成され、そしてＧＮＤコンタクトに達する。

この追加抵抗は、ＮＷの上ではなくてＰＷの上のＰＦＥＴに類似している。

最高で２００ｍＶのＢＬ差を切り換えるＷＬからの読出しアクセスは、０．５７ｎｓから０．６ｎｓに〜５％だけ悪化し、これは、２ｎｓから１０ｎｓの範囲の一般的なサイクル時間を有する９０ｎｍノード技術の回路設計にとって無視できるものである。さらに、読出しアクセスのどのような悪化も、書込み時間の同様な量の改善で補償される。

雑音マージンを以下に表で示す。再び、僅かな劣化があるが、増分（delta）はシミュレーションの精度よりも小さいかもしれない。

このグランド（接地）抵抗は、Ｐ＋拡散とポリシリコン導体の交点のＰ＋チャネル注入（implant）でなくすることができる。

同様な考えはＰＦＥＴパスゲート・セルの代替の実施形態で実施することができ、この場合には、交差部（crossing）は、ＶＤＤへのＮ＋拡散とであるかもしれない。図７は、図６の回路図と考え方が似ているＰＦＥＴパスゲート・セルの回路図であるが、ここでは、すべてのＮデバイスはＰデバイスに変えられ、すべてのＰデバイスはＮデバイスに変えられており、さらにＶＤＤとＧＮＤは逆にされている。

ウェル・コンタクトおよびグランドへのＰ＋拡散交差部またはＶＤＤへのＮ＋拡散交差部を有するＳＲＡＭセルに関する本発明のいくつかの実施例および変形物をここで詳細に説明したが、本発明の開示および教示は多くの他の設計を当業者に暗示することは当然明らかなはずである。

従来技術の９０ｎｍノード技術のＳＲＡＭセルの回路配置を示す平面図であり、ポリシリコン導体エリアだけを図示し、ＲＸ（トレンチ分離領域で分離された能動シリコン導体領域）領域、およびＳＲＡＭセルの第１の金属（Ｍ１）レベル、および第２の金属（Ｍ２）および第３の金属（Ｍ３）レベルは示されていない。 図１の簡単化されたものを示す図であり、ＳＲＡＭセルのポリシリコン導体エリアおよびＲＸ領域だけを示し、Ｍ１金属レベルは示されていない。 従来技術９０ｎｍノード技術のＳＲＡＭセルを示す回路図である。 本発明のＳＲＡＭセルの好ましい実施例の回路配置を示す平面図であり、ＳＲＡＭセルおよびチップのポリシリコン導体エリア、ＲＸ領域、およびＭ１レベルだけを図示し、Ｍ２およびＭ３金属レベルは示されていない。 図４の簡単化されたものを示す図であり、ＳＲＡＭセルおよびチップのポリシリコン導体エリアおよびＲＸ領域だけを示し、Ｍ１金属レベルは示されていない。 本発明のＳＲＡＭセルを示す回路図である。 図６の回路図と考え方が似ているＰＦＥＴパスゲート・セルの代替の実施形態を示す概略図であり、ここでは、すべてのＮデバイスはＰデバイスに変えられ、すべてのＰデバイスはＮデバイスに変えられ、さらにＶＤＤとＧＮＤは逆にされている。

符号の説明

Ｐ１、Ｐ２ ｐｎｐプルアップ・デバイス
Ｎ１、Ｎ２ ｎｐｎプルダウン・デバイス
ＮＬ 左のパスゲート
ＮＲ 右のパスゲート
Ｓ ソース領域
Ｇ ゲート
Ｄ ドレイン領域
ＶＤＤ 電源
ＰＣ ポリシリコン導体
Ｍ１ 第１の金属
Ｍ２ 第２の金属
ＷＬ ワードライン
ＢＬ 左のビットライン
ＢＲ 右のビットライン
ＲＸ トレンチ分離領域で分離された能動シリコン領域
Ｐ＋ＲＸ Ｗ字状Ｐ＋能動シリコン導体領域
Ｎ＋ＲＸ Ｍ字状Ｎ＋能動シリコン導体領域
ＣＡ コンタクト
ＮＷ ＣＯＮＴ Ｎウェル・コンタクト
ＰＷ ＣＯＮＴ Ｐウェル・コンタクト
４０ ＧＮＤ（グランド）コンタクト
４２ Ｐ＋拡散交差部
ＢＰ１ Ｐ＋拡散用マスク
ＢＰ２ Ｎ＋拡散用マスクＢＰ２

Claims (16)

1. 交差結合された第１導電型のプルアップＦＥＴ（Ｐ１）及びＦＥＴ（Ｐ２）と第２導電型のプルダウンＦＥＴ（Ｎ１）及びＦＥＴ（Ｎ２）であって、前記ＦＥＴ（Ｐ１）及びＦＥＴ（Ｐ２）が電源ＶＤＤに接続されている、前記第１導電型のプルアップＦＥＴ（Ｐ１）及びＦＥＴ（Ｐ２）と前記第２導電型のプルダウンＦＥＴ（Ｎ１）及びＦＥＴ（Ｎ２）と、
   第１のビットラインと、前記ＦＥＴ（Ｐ１）及び前記ＦＥＴ（Ｎ１）の接合点との間に結合された第１のパスゲートＦＥＴであって、ゲートがワードラインに結合されている前記第１のパスゲートＦＥＴと、
   第２のビットラインと、前記ＦＥＴ（Ｐ２）及び前記ＦＥＴ（Ｎ２）の接合点の間に結合された第２のパスゲートＦＥＴであって、ゲートが前記ワードラインに結合されている前記第２のパスゲートＦＥＴとを備えるＳＲＡＭセルであって、
   前記ＦＥＴ（Ｎ１）及び前記ＦＥＴ（Ｎ２）のＮ型の共通ソース領域とグランドとの間に抵抗として働くＰ＋拡散領域が接続されており、前記Ｐ＋拡散領域が前記Ｎ型の共通ソース領域に隣接し且つ前記ワードラインと交差して設けられており、前記Ｎ型の共通ソース領域が前記Ｐ＋拡散領域の一端に接続され、前記グランドが前記Ｐ＋拡散領域の他端に接続されている、前記ＳＲＡＭセル。
2. 前記ワードラインがポリシリコン導体レベルのワードラインであり、該ワードラインが、前記第１のビットライン、前記第２のビットライン及び前記Ｐ＋拡散領域と交差して一直線状に延び、前記ＳＲＡＭセルを囲む境界にグランド・コンタクトが設けられている、請求項１に記載のＳＲＡＭセル。
3. 第１の金属レベルが広域ワードライン及び電源ＶＤＤラインを含み、第２の金属レベルが前記第１のビットライン、前記第２のビットライン及びグランド・ラインを含む、請求項１に記載のＳＲＡＭセル。
4. Ｐウェル・コンタクト及びＮウェル・コンタクトを備える、請求項１に記載のＳＲＡＭセル。
5. 前記第１のパスゲートＦＥＴ及び前記第２のパスゲートＦＥＴが第２導電型である、請求項１に記載のＳＲＡＭセル。
6. 前記ＳＲＡＭセルが上部領域と下部領域とに分けられており、該下部領域に設けられている前記ワードラインが、前記第１のビットライン及び前記第２のビットラインと交差して一直線状に延びるポリシリコン導体レベルのワードラインであり、該ワードラインが、前記下部領域に設けられトレンチ分離領域で分離された能動シリコン領域であるＭ字状ＲＸ領域の左の脚部及び右の脚部と交差し、前記ポリシリコン導体レベルのワードラインと前記左の脚部との交差部が前記第１のパスゲートＦＥＴを画定し、前記ポリシリコン導体レベルのワードラインが前記第１のパスゲートＦＥＴのゲートを構成し、前記ＲＸ領域が前記第１のパスゲートＦＥＴのソース領域およびドレイン領域を構成し、さらに、前記ポリシリコン導体レベルのワードラインと前記右の脚部との交差部が前記第２のパスゲートＦＥＴを画定し、前記ポリシリコン導体レベルのワードラインが前記第２のパスゲートＦＥＴのゲートを構成し、前記ＲＸ領域が前記第２のパスゲートＦＥＴのソース領域およびドレイン領域を構成する、請求項１に記載のＳＲＡＭセル。
7. 左および右のポリシリコン導体領域が、前記ＳＲＡＭセルの左の部分及び右の部分において前記ワードラインと交差する方向に延び、前記Ｍ字状ＲＸ領域の前記左の脚部及び前記右の脚部を結ぶ上部水平部分が前記左のポリシリコン導体領域の下方部分と交差して前記プルダウンＦＥＴ（Ｎ１）を画定し、前記左のポリシリコン導体領域の下方部分が前記プルダウンＦＥＴ（Ｎ１）のゲートを構成し、前記上部水平部分が前記プルダウンＦＥＴ（Ｎ１）のドレイン領域およびソース領域を構成し、前記Ｍ字状ＲＸ領域の前記上部水平部分が前記右のポリシリコン導体領域の下方部分と交差して前記プルダウンＦＥＴ（Ｎ２）を画定し、前記右のポリシリコン導体領域の下方部分が前記プルダウンＦＥＴ（Ｎ２）のゲートを構成し、前記上部水平部分が前記プルダウンＦＥＴ（Ｎ２）のソース領域およびドレイン領域を構成し、前記プルダウンＦＥＴ（Ｎ１）と前記プルダウンＦＥＴ（Ｎ２）との間の前記上部水平部分が共通ソース領域を構成する、請求項６に記載のＳＲＡＭセル。
8. 前記上部領域に設けられているＷ字状ＲＸ領域の下部水平部分が前記左および右のポリシリコン導体領域の上方部分と交差し、前記Ｗ字状ＲＸ領域の下部水平部分が前記左のポリシリコン導体領域の上方部分と交差して前記プルアップＦＥＴ（Ｐ１）を画定し、前記左のポリシリコン導体領域の上方部分が前記プルアップＦＥＴ（Ｐ１）のゲートを構成し、前記Ｗ字状ＲＸ領域の下部水平部分が前記プルアップＦＥＴ（Ｐ１）のドレイン領域およびソース領域を構成し、前記Ｗ字状ＲＸ領域の下部水平部分が前記右のポリシリコン導体領域と交差して前記プルアップＦＥＴ（Ｐ２）を画定し、前記右のポリシリコン導体領域の上方部分が前記プルアップＦＥＴ（Ｐ２）のゲートを構成し、前記ＲＸ領域の下部水平部分が前記プルアップＦＥＴ（Ｐ２）のソース領域およびドレイン領域を構成し、前記プルアップＦＥＴ（Ｐ１）と前記プルアップＦＥＴ（Ｐ２）との間の前記Ｗ字状ＲＸ領域の下部水平部分が共通ソース領域を構成する、請求項７に記載のＳＲＡＭセル。
9. 交差結合された第１導電型のＦＥＴ（Ｐ１）及びＦＥＴ（Ｐ２）と第２導電型のＦＥＴ（Ｎ１）及びＦＥＴ（Ｎ２）であって、前記ＦＥＴ（Ｎ１）及びＦＥＴ（Ｎ２）がグランドに接続されている、前記第１導電型のＦＥＴ（Ｐ１）及びＦＥＴ（Ｐ２）と前記第２導電型のＦＥＴ（Ｎ１）及びＦＥＴ（Ｎ２）と、
   第１のビットラインと、前記ＦＥＴ（Ｐ１）及び前記ＦＥＴ（Ｎ１）の接合点との間に結合された第１のパスゲートＦＥＴであって、ゲートがワードラインに結合されている前記第１のパスゲートＦＥＴと、
   第２のビットラインと、前記ＦＥＴ（Ｐ２）及び前記ＦＥＴ（Ｎ２）の接合点の間に結合された第２のパスゲートＦＥＴであって、ゲートが前記ワードラインに結合されている前記第２のパスゲートＦＥＴとを備えるＳＲＡＭセルであって、
   前記ＦＥＴ（Ｐ１）及び前記ＦＥＴ（Ｐ２）のＰ型の共通ソース領域と電源ＶＤＤとの間に抵抗として働くＮ＋拡散領域が接続されており、前記Ｎ＋拡散領域が前記ＦＥＴ（Ｐ１）及び前記ＦＥＴ（Ｐ２）のＰ型の共通ソース領域に隣接し且つ前記ワードラインと交差して設けられており、前記Ｐ型の共通ソース領域が前記Ｎ＋拡散領域の一端に接続され、前記電源ＶＤＤが前記Ｎ＋拡散領域の他端に接続されている、前記ＳＲＡＭセル。
10. 前記ワードラインがポリシリコン導体レベルのワードラインであり、該ワードラインが、前記第１のビットライン、前記第２のビットライン及び前記Ｎ＋拡散領域と交差して一直線状に延び、前記ＳＲＡＭセルを囲む境界に電源ＶＤＤコンタクトが設けられている、請求項９に記載のＳＲＡＭセル。
11. 第１の金属レベルが広域ワードライン及びグランド・ラインを含み、第２の金属レベルが前記第１のビットライン、前記第２のビットライン及び電源ＶＤＤラインを含む、請求項９に記載のＳＲＡＭセル。
12. Ｐウェル・コンタクト及びＮウェル・コンタクトを備える、請求項９に記載のＳＲＡＭセル。
13. 前記第１のパスゲートＦＥＴ及び前記第２のパスゲートＦＥＴが第１導電型である、請求項９に記載のＳＲＡＭセル。
14. 前記ＳＲＡＭセルが上部領域と下部領域とに分けられており、該下部領域に設けられている前記ワードラインが、前記第１のビットライン及び前記第２のビットラインと交差して一直線状に延びるポリシリコン導体レベルのワードラインであり、該ワードラインが、前記下部領域に設けられトレンチ分離領域で分離された能動シリコン領域であるＭ字状ＲＸ領域の左の脚部及び右の脚部と交差し、前記ポリシリコン導体レベルのワードラインと前記左の脚部との交差部が前記第１のパスゲートＦＥＴを画定し、前記ポリシリコン導体レベルのワードラインが前記第１のパスゲートＦＥＴのゲートを構成し、前記ＲＸ領域が前記第１のパスゲートＦＥＴのソース領域およびドレイン領域を構成し、さらに、前記ポリシリコン導体レベルのワードラインと前記右の脚部との交差部が前記第２のパスゲートＦＥＴを画定し、前記ポリシリコン導体レベルのワードラインが前記第２のパスゲートＦＥＴのゲートを構成し、前記ＲＸ領域が前記第２のパスゲートＦＥＴのソース領域およびドレイン領域を構成する、請求項９に記載のＳＲＡＭセル。
15. 左および右のポリシリコン導体領域が、前記ＳＲＡＭセルの右の部分及び左の部分において前記ワードラインと交差する方向に延び、前記Ｍ字状ＲＸ領域の前記左の脚部及び前記右の脚部を結ぶ上部水平部分が前記左のポリシリコン導体領域の下方部分と交差して前記ＦＥＴ（Ｐ１）を画定し、前記左のポリシリコン導体領域の下方部分が前記ＦＥＴ（Ｐ１）のゲートを構成し、前記上部水平部分が前記ＦＥＴ（Ｐ１）のドレイン領域およびソース領域を構成し、前記Ｍ字状ＲＸ領域の前記上部水平部分が前記右のポリシリコン導体領域の下方部分と交差して前記ＦＥＴ（Ｐ２）を画定し、前記右のポリシリコン導体領域の下方部分が前記ＦＥＴ（Ｐ２）のゲートを構成し、前記上部水平部分が前記ＦＥＴ（Ｐ２）のソース領域およびドレイン領域を構成し、前記ＦＥＴ（Ｐ１）と前記ＦＥＴ（Ｐ２）との間の前記上部水平部分が共通ソース領域を構成する、請求項１４に記載のＳＲＡＭセル。
16. 前記上部領域に設けられたＷ字状ＲＸ領域の下部水平部分が前記左および右のポリシリコン導体領域の上方部分と交差し、前記Ｗ字状ＲＸ領域の下部水平部分が前記左のポリシリコン導体領域の上方部分と交差して前記ＦＥＴ（Ｎ１）を画定し、前記左のポリシリコン導体領域の上方部分が前記ＦＥＴ（Ｎ１）のゲートを構成し、前記Ｗ字状ＲＸ領域の下部水平部分が前記ＦＥＴ（Ｎ１）のドレイン領域およびソース領域を構成し、前記Ｗ字状ＲＸ領域の下部水平部分が前記右のポリシリコン導体領域と交差して前記ＦＥＴ（Ｎ２）を画定し、前記右のポリシリコン導体領域の上方部分が前記ＦＥＴ（Ｎ２）のゲートを構成し、前記ＲＸ領域の下部水平部分が前記ＦＥＴ（Ｎ２）のソース領域およびドレイン領域を構成し、前記ＦＥＴ（Ｎ１）と前記ＦＥＴ（Ｎ２）との間の前記Ｗ字状ＲＸ領域の下部水平部分が共通ソース領域を構成する、請求項１５に記載のＳＲＡＭセル。

Images