CN116249340A - 存储器器件和结构 - Google Patents

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Abstract

提供了一种存储器器件。根据本发明的存储器器件包括：第一下拉器件(PD‑1)、第二下拉器件(PD‑2)、第一传输门器件(PG‑1)和第二传输门器件(PG‑2)，设置在衬底上的第一p阱中；以及第一上拉器件(PU‑1)、第二上拉器件(PU‑2)、第一隔离器件(IS‑1)和第二隔离器件(IS‑2)，设置在邻近第一p阱的n阱中。PD‑1、PD‑2、PG‑1和PG‑2共享第一有源区。PU‑1、PU‑2、IS‑1和IS‑2共享第二有源区。IS‑1的第一栅极和IS‑2的第二栅极连接至正电源电压。PU‑1的漏极和PU‑2的漏极连接至正电源电压(CVdd)。本发明的实施例还提供了一种存储器结构。

Description

存储器器件和结构
技术领域
本发明的实施例涉及存储器器件和存储器结构。
背景技术
半导体行业经历了快速增长。半导体材料和设计的技术进步已经产生了几代半导体器件，其中每一代都比前一代具有更小、更复杂的电路。在集成电路(IC)发展的过程中，通常是功能密度(即每个芯片区域的互连器件的数量)增加了，而几何尺寸(即可以使用制造工艺产生的最小部件(或者导线))却减小了。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供收益。然而，这些进步也增加了处理和制造半导体器件的复杂性。
在深亚微米集成电路技术中，嵌入式静态随机存取存储器(SRAM)器件已经成为高速通信、图像处理和片上系统(SOC)产品的流行存储单元。一些现有的SRAM单元设计需要将有源区图案化为具有不同长度的区段，这可能会导致泄漏。因此，尽管现有的SRAM单元通常足以满足其预期目的，但其并非在所有方面都令人满意。
发明内容
根据本发明实施例的一个方面，提供了一种存储器器件，包括：第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，设置在衬底上的第一p阱中；以及第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，设置在邻近第一p阱的n阱中，其中，第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)共享第一有源区，其中，第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)共享第二有源区，其中，第一隔离器件(IS-1)的第一栅极和第二隔离器件(IS-2)的第二栅极耦接至正电源电压，
其中，第一上拉器件(PU-1)的漏极和第二上拉器件(PU-2)的漏极耦接至正电源电压(CVdd)。
根据本发明实施例的另一个方面，提供了一种存储器结构，包括：第一单元结构，包括：第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，设置在衬底上的第一p阱中，以及第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，设置在邻近第一p阱的n阱中；以及第二单元结构，包括：第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)，设置在第二p阱中，使得n阱夹在第一p阱和第二p阱之间，以及第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)，设置在n阱中，其中，第一隔离器件(IS-1)和第三隔离器件(IS-3)共享第一栅极，其中，第二隔离器件(IS-2)和第四隔离器件(IS-4)共享第二栅极，其中，第一栅极和第二栅极电耦接至正电源电压(CVdd)。
根据本发明实施例的又一个方面，提供了一种存储器结构，包括：第一单元结构，包括：第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，共享沿着第一方向纵向延伸的第一有源区，以及第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，共享沿着第一方向纵向延伸的第二有源区；以及第二单元结构，包括：第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)，共享沿着第一方向纵向延伸的第三有源区，以及第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)，共享沿着第一方向纵向延伸的第四有源区，其中，第一有源区、第二有源区、第三有源区和第四有源区沿着第一方向的长度相同。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面的静态随机存取存储器(SRAM)单元的示意性电路图；
图2是根据本发明的各个方面的图1中的SRAM单元的可替代的示意性电路图；
图3是根据本发明的各个方面的图2中的SRAM单元的示意性布局；
图4是根据本发明的各个方面的图2中的SRAM单元的可替代的示意性布局；
图5是根据本发明的各个方面的图3或者图4中的用于SRAM单元的金属层的第一示意性布局；
图6是根据本发明的各个方面的图3或者图4中的用于SRAM单元的金属层的第二示意性布局；
图7是根据本发明的各个方面的包括图3中的SRAM单元和图5中的金属层的第一示意性布局的示意性布局；
图8是根据本发明的各个方面的包括图3中的SRAM单元和图6中的金属层的第一示意性布局的示意性布局；
图9是根据本发明的各个方面的在SRAM单元上方的各种金属层中分布的各种金属线的示意图；
图10是根据本发明的各个方面的SRAM阵列的电路图图示；
图11和图12是根据本发明的各个方面的包括SRAM阵列的SRAM器件的示意图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
另外，当用“约”“近似”等描述数字或者数字范围时，该术语旨在涵盖在合理范围内的考虑了如由本领域普通技术人员所理解的在制造期间固有地引起的变化的数字。例如，基于与制造一个部件(其具有与该数字相关的特征)相关的已知制造公差，该数字或者数字范围涵盖一个包括所描述的数字的合理的范围，例如，在所描述的数字的+/-10％以内。例如，所具有的厚度为“约5nm”的材料层可以涵盖的尺寸范围为从4.25nm至5.75nm，其中本领域的普通技术人员已知与沉积材料层相关的制造公差为+/-15％。更进一步，本发明可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
静态随机存取存储器(SRAM)通常用于集成电路中，因为其具有无需刷新即可保存数据的能力。在IC设计中，多个器件可以组合在一起作为SRAM单元，用作存储器阵列或者存储器器件的基本构建块。为了满足不断缩小的需求，人们投入了努力来缩小SRAM单元的尺寸。这种缩小尺寸的工艺并非没有挑战。例如，为了允许共享栅极结构和共享源极/漏极接触件以减小单元尺寸，可以实施不连续的有源区和密集封装的金属线。不连续的有源区是指通过图案化进行分段并且由介电部件端封的有源区，并且可能涉及额外的工艺、成本、或者泄漏路径。另外，金属层中靠近前端制程(FEOL)结构的密集封装金属线可能会导致窄金属线，这可能会导致电阻-电容延迟(RC延迟)。
本发明提供了一种单端口(SP)SRAM单元，其包括允许更多间隔开的金属线以减少RC延迟的连续的有源区和布线结构。SP SRAM单元包括八(8)个器件——第一上拉晶体管(PU-1)、第二上拉晶体管(PU-2)、第一隔离器件(IS-1)、第二隔离器件(IS-2)、第一传输门晶体管(PG-1)、第二传输门晶体管(PG-2)、第一下拉晶体管(PD-1)和第二下拉晶体管(PD-2)。IS-1和IS-2的栅极节点电耦接至正电源电压(CVdd)。IS-1和IS-2的漏极节点电耦接相邻的上拉晶体管。本发明的SRAM单元的单元高度约为栅极节距的4倍，栅极节距包括栅极长度和栅极间隔。本发明的SRAM单元允许更大的位线宽度和间隔，这可以使得电阻和电容减小。
图1和图2是单端口静态随机存取存储器(SP SRAM)单元100的示意性电路图。SPSRAM单元100可以使用平面场效应晶体管(FET)或者多栅极FET来实现。平面FET所包括的栅极结构可以沿着其有源区的一个表面产生平面沟道区，因此得名。多栅极FET所包括的栅极结构与其有源区的至少两个表面接触。多栅极FET的示例包括鳍型FET(FinFET)和多桥沟道(MBC)FET。FinFET包括从衬底产生的鳍状有源区和设置在鳍状有源区的顶面和侧壁上方的栅极结构。MBCFET包括在两个源极/漏极部件之间延伸的至少一个沟道元件，和完全环绕该至少一个沟道元件的栅极结构。由于其栅极结构环绕沟道元件，因此MBCFET也可以称为全环栅(GAA)FET或者环绕栅极晶体管(SGT)。根据形状和方向，MBCFET中的沟道元件可以称为纳米片、半导体线、纳米线、纳米结构、纳米柱、纳米梁、或者纳米桥。在一些情况下，MBCFET可以通过沟道元件的形状来命名。例如，具有一个或者多个纳米片沟道元件的MBCFET也可以称为纳米片晶体管或者纳米片FET。
图1示出了SP SRAM单元100的示意性电路图。SP SRAM单元100包括一对交叉耦接的反相器——反相器1(反相器101)和反相器2(反相器102)、第一传输门晶体管(PG-1)104、第二传输门晶体管(PG-2)106、第一隔离晶体管(IS-1)108、第二隔离晶体管(IS-2)110。反相器——反相器101和反相器102在节点n1和n2之间交叉耦接，并且形成锁存电路。在一些实施例中，节点n1和n2中的一个用作锁存电路的输出端，而另一个节点用作锁存电路的输入端。第一传输门晶体管(PG-1)104耦接在位线BL 122和节点n1之间，而第二传输门晶体管(PG-2)106耦接在互补位线BLB 124和节点n2之间，其中互补位线BLB与位线BL互补。传输门晶体管(PG-1)104和(PG-2)106的栅极耦接至相同的字线WL112。另外，传输门晶体管(PG-1)104和(PG-2)106是NMOS晶体管。第一隔离晶体管(IS-1)108和第二隔离晶体管(IS-2)110的栅极连接至正电源电压(CVdd)，并且隔离晶体管(IS-1)108和(IS-2)110的源极浮置。另外，第一隔离晶体管(IS-1)108的漏极电耦接至节点n1，并且第二隔离晶体管(IS-2)110的漏极电耦接至节点2。在一些实施例中，第一隔离晶体管(IS-1)108和第二隔离晶体管(IS-2)110是PMOS晶体管。
图2示出了根据本发明的一些实施例的图1的SP SRAM单元100的简化图。反相器101包括第一上拉晶体管(PU-1)126和第一下拉晶体管(PD-1)130。第一上拉晶体管(PU-1)126是PMOS晶体管，第一下拉晶体管(PD-1)130是NMOS晶体管。第一上拉晶体管(PU-1)126的漏极和第一下拉晶体管(PD-1)130的漏极耦接至节点n1，节点n1连接至第一传输门晶体管(PG-1)104。第一上拉晶体管(PU-1)126和第一下拉晶体管(PD-1)130的栅极耦接至节点n2，节点n2连接至第二传输门晶体管(PG-2)106。另外，第一上拉晶体管(PU-1)126的源极连接至正电源电压CVdd，第一下拉晶体管(PD-1)130的源极连接至接地电压CVss。
类似地，反相器102包括第二上拉晶体管(PU-2)128和第二下拉晶体管(PD-2)132。第二上拉晶体管(PU-2)128是PMOS晶体管，而第二下拉晶体管(PD-2)132是NMOS晶体管。第二上拉晶体管(PU-2)128和第二下拉晶体管(PD-2)132的漏极耦接至节点n2，节点n2连接至第二传输门晶体管(PG-2)106。第二上拉晶体管(PU-2)128和第二下拉晶体管(PD-2)132的栅极耦接至节点n1，节点n1连接至第一传输门晶体管(PG-1)104。另外，第二上拉晶体管(PU-2)128的源极耦接至正电源电压CVdd，第二下拉晶体管(PD-2)132的源极耦接至接地电压CVss。如图2所示，SP SRAM单元100可以包括总共8个晶体管，因此也可以称为8T SRAM单元100。
应该注意，在图2的SP SRAM单元100中，第一上拉晶体管(PU-1)126的源极、第二上拉晶体管(PU-2)128的源极、以及第一隔离晶体管(IS-1)108和第二隔离晶体管(IS-2)110的栅极都耦接至正电源电压(CVdd)。
图2中的SP SRAM单元100可以使用诸如FinFET或者MBCFET的多栅极晶体管来实现。图3示出了使用FinFET来实现图2中的SP SRAM单元100的示意性布局，而图4示出了使用MBCFET来实现图2中的SP SRAM单元100的示意性布局。
首先参考图3。图3示出了对偶单元200的布局，其包括沿着中心线接合的第一单元2002和第二单元2004，中心线沿着Y方向延伸。应该注意，对偶单元200的图示是为了展示本发明的SRAM单元的高度对称性质，以及两个相邻的SRAM单元如何共享相同的N型阱区200N。第一单元2002和第二单元2004中的每一个是图2中的SP SRAM单元100的实现。也就是说，第一单元2002和第二单元2004中的每一个是具有八(8)个晶体管的8T SRAM单元，包括两个传输门晶体管、两个上拉晶体管、两个下拉晶体管和两个隔离晶体管。第一单元2002和第二单元2004中的每一个包括沿着Y方向的单元高度H，和沿着X方向的单元宽度W。在所描绘的实施例中，单元高度H跨过总共4个栅极结构，并且在约4个栅极节距处测量。每个栅极节距包括沿着Y方向的栅极长度，和沿着Y方向的两个相邻栅极结构之间的栅极间隔。
参考图3的左侧所示的第一单元2002。第一单元2002包括设置在第一p型阱200P1中的第一传输门晶体管(PG-11)、第二传输门晶体管(PG-12)、第一下拉晶体管(PD-1)和第二下拉晶体管(PD-12)，以及设置在n型阱中的第一隔离晶体管(IS-11)、第二隔离晶体管(IS-12)、第一上拉晶体管(PU-1)和第二上拉晶体管(PU-2)。在一些实施例中，第一p型阱可以掺杂有诸如硼(B)或者二氟化硼(BF2)的p型掺杂剂，而n型阱可以掺杂有诸如磷(P)或者砷(As)的n型掺杂剂。如图3所示，第一传输门晶体管(PG-11)、第二传输门晶体管(PG-12)、第一下拉晶体管(PD-11)和第二下拉晶体管(PD-12)可以形成在第一鳍202和第二鳍204上方，其也可以视为是双鳍有源区。第一鳍202和第二鳍204沿着Y方向纵向延伸。第一隔离晶体管(IS-11)、第二隔离晶体管(IS-12)、第一上拉晶体管(PU-11)和第二上拉晶体管(PU-12)可以形成在也沿着Y方向纵向延伸的第三鳍206上方。与第一传输门晶体管(PG-11)、第二传输门晶体管(PG-12)、第一下拉晶体管(PD-11)和第二下拉晶体管(PD-12)是双鳍晶体管不同，第一隔离晶体管(IS-11)、第二隔离晶体管(IS-12)、第一上拉晶体管(PU-11)和第二上拉晶体管(PU-12)是单鳍晶体管。
仍然参考图3，第一传输门晶体管(PG-11)、第二传输门晶体管(PG-12)、第一下拉晶体管(PD-11)、第二下拉晶体管(PD-12)、第一隔离晶体管(IS-11)、第二隔离晶体管(IS-12)、第一上拉晶体管(PU-11)和第二上拉晶体管(PU-12)的栅极结构沿着垂直于Y方向的X方向纵向延伸。如图3所示，第一传输门晶体管(PG-11)和第一隔离晶体管(IS-11)的栅极结构彼此隔离，但是沿着X方向对准。在一些实施方式中，第一传输门晶体管(PG-11)和第一隔离晶体管(IS-11)的栅极结构可以通过利用介电部件对这些栅极结构进行划分，而由单个栅极结构形成。第一下拉晶体管(PD-11)和第一上拉晶体管(PU-11)共享相同的栅极结构。第二下拉晶体管(PD-12)和第二上拉晶体管(PU-12)共享相同的栅极结构。第二传输门晶体管(PG-12)和第二隔离晶体管(IS-12)的栅极结构彼此隔离，但是沿着X方向对准。在一些实施方式中，第二传输门晶体管(PG-12)和第二隔离晶体管(IS-12)的栅极结构可以通过利用介电部件对这些栅极结构进行划分，而由单个栅极结构形成。
仍然参考图3，第一下拉晶体管(PD-11)的漏极和第一上拉晶体管(PU-11)的漏极共享跨过第一鳍202、第二鳍204和第三鳍206的相同的源极/漏极接触件。该共享的源极/漏极接触件通过沿着Y方向延伸的局部接触线电耦接至第二下拉晶体管(PD-12)和第二上拉晶体管(PU-12)的共享栅极结构。第二下拉晶体管(PD-12)的漏极和第二上拉晶体管(PU-12)的漏极共享跨过第一鳍202、第二鳍204和第三鳍206的相同的源极/漏极接触件。该共享的源极/漏极接触件通过沿着Y方向延伸的另外的局部接触线电耦接至第一下拉晶体管(PD-11)和第一上拉晶体管(PU-11)的共享栅极结构。
类似地，第二单元2004包括设置在第二p型阱200P2中的第三传输门晶体管(PG-21)、第四传输门晶体管(PG-22)、第三下拉晶体管(PD-21)和第四下拉晶体管(PD-22)，以及设置在n型阱中的第三隔离晶体管(IS-21)、第四隔离晶体管(IS-22)、第三上拉晶体管(PU-21)和第四上拉晶体管(PU-22)。第一p型阱200P1和第二p型阱200P2可以是连续p型阱的两个部分，而n型阱设置在连续p型阱内。在一些实施例中，与第一p型阱200P1一样，第二p型阱200P2可以掺杂有诸如硼(B)或者二氟化硼(BF2)的p型掺杂剂。如图3所示，第三传输门晶体管(PG-21)、第四传输门晶体管(PG-22)、第三下拉晶体管(PD-21)和第四下拉晶体管(PD-22)可以形成在第五鳍210和第六鳍212上方，其也可以视为是双鳍有源区。第五鳍210和第六鳍212沿着Y方向纵向延伸。第三隔离晶体管(IS-21)、第四隔离晶体管(IS-22)、第三上拉晶体管(PU-21)和第四上拉晶体管(PU-22)可以形成在也沿着Y方向纵向延伸的第四鳍208上方。与第三传输门晶体管(PG-21)、第四传输门晶体管(PG-22)、第三下拉晶体管(PD-21)和第四下拉晶体管(PD-22)是双鳍晶体管不同，第三隔离晶体管(IS-21)、第四隔离晶体管(IS-12)、第三上拉晶体管(PU-21)和第四上拉晶体管(PU-22)是单鳍晶体管。
参考图3，第三传输门晶体管(PG-21)、第四传输门晶体管(PG-22)、第三下拉晶体管(PD-21)、第四下拉晶体管(PD-22)、第三隔离晶体管(IS-21)、第四隔离晶体管(IS-22)、第三上拉晶体管(PU-21)和第四上拉晶体管(PU-22)的栅极结构沿着垂直于Y方向的X方向纵向延伸。如图3所示，第三传输门晶体管(PG-21)和第三隔离晶体管(IS-21)的栅极结构彼此隔离，但是沿着X方向对准。在一些实施方式中，第三传输门晶体管(PG-21)和第三隔离晶体管(IS-21)的栅极结构可以通过利用介电部件对这些栅极结构进行划分，而由单个栅极结构形成。第三下拉晶体管(PD-21)和第三上拉晶体管(PU-21)共享相同的栅极结构。第四下拉晶体管(PD-22)和第四上拉晶体管(PU-22)共享相同的栅极结构。第四传输门晶体管(PG-22)和第四隔离晶体管(IS-22)的栅极结构彼此隔离，但是沿着X方向对准。在一些实施方式中，第四传输门晶体管(PG-22)和第四隔离晶体管(IS-22)的栅极结构可以通过利用介电部件对这些栅极结构进行划分，而由单个栅极结构形成。
仍然参考图3，第三下拉晶体管(PD-21)的漏极和第三上拉晶体管(PU-21)的漏极共享跨过第四鳍208、第五鳍210和第六鳍212的相同的源极/漏极接触件。该共享的源极/漏极接触件通过沿着Y方向延伸的局部接触线，电耦接至第四下拉晶体管(PD-22)和第四上拉晶体管(PU-22)的共享栅极结构。第四下拉晶体管(PD-22)的漏极和第四上拉晶体管(PU-22)的漏极共享跨过第四鳍208、第五鳍210和第六鳍212的相同的源极/漏极接触件。该共享的源极/漏极接触件通过沿着Y方向延伸的另外的局部接触线，电耦接至第三下拉晶体管(PD-21)和第三上拉晶体管(PU-21)的共享栅极结构。
仍然参考图3，在对偶单元200中，第一单元2002中的第一隔离晶体管(IS-11)和第二单元2004中的第三隔离晶体管(IS-21)共享相同的栅极结构，该栅极结构电耦接至设置在第一单元2002和第二单元2004的界面上方的金属线250。金属线250电耦接至正电源电压(CVdd)，并且也可以称为电源轨250。类似地，第一单元2002中的第二隔离晶体管(IS-12)和第二单元2004中的第四隔离晶体管(IS-22)共享相同的栅极结构，该栅极结构电耦接至设置在第一单元2002和第二单元2004的界面上方的金属线250。相同的金属线250电耦接至用于第一上拉晶体管(PU-11)、第二上拉晶体管(PU-12)、第三上拉晶体管(PU-21)和第四上拉晶体管(PU-22)的共享的源极接触件。也就是说，第一上拉晶体管(PU-11)、第二上拉晶体管(PU-12)、第三上拉晶体管(PU-21)和第四上拉晶体管(PU-22)的源极也耦接至正电源电压(CVdd)。
第一传输门晶体管(PG-11)和第二传输门晶体管(PG-12)的栅极与第一接合焊盘220电耦接在一起，第一接合焊盘220耦接至沿着X方向延伸的第一字线。第三传输门晶体管(PG-21)和第四传输门晶体管(PG-22)的栅极与第二接合焊盘222电耦接在一起，第二接合焊盘222耦接至沿着X方向延伸的第二字线。在第一单元2002中，第一下拉晶体管(PD-11)和第二下拉晶体管(PD-12)共享相同的源极接触件，该源极接触件耦接至接触焊盘252用以连接至接地电压(CVss)。在第二单元2004中，第三下拉晶体管(PD-21)和第四下拉晶体管(PD-22)共享相同的源极接触件，该源极接触件耦接至另一个接触焊盘254用以连接至接地电压(CVss)。在第一单元2002中，第一传输门晶体管(PG-11)的源极耦接至BL接合焊盘230，并且第二传输门晶体管(PG-12)的源极耦接至BLB接合焊盘232。在第二单元2004中，第三传输门晶体管(PG-21)的源极耦接至BL接合焊盘240，并且第四传输门晶体管(PG-22)的源极耦接至BLB接合焊盘242。
如图3所示，在对偶单元200的边界内，第一鳍202、第二鳍204、第三鳍206、第四鳍208、第五鳍210和第六鳍212全部沿着X方向具有相同的宽度，并且沿着Y方向延伸相同的长度。对偶单元200中的鳍都没有剪短或者截断而具有沿着Y方向的不同长度。对偶单元200中的十六(16)个晶体管的全部栅极结构沿着Y方向具有相同的栅极长度，其中栅极长度由电流流动方向限定。另外，栅极结构沿着Y方向以恒定的栅极节距设置。为免疑义，此处的栅极节距是指一个栅极长度与两个相邻栅极结构之间的一个间隔之和。就栅极节距而言，对偶单元200具有基本上等于四(4)个栅极节距的单元高度H。第一单元2002和第二单元2004中的每一个也具有相同的单元高度H。沿着X方向，第一单元2002和第二单元2004中的每一个具有单元宽度W。因此对偶单元200所具有的宽度等于单元宽度W的两倍(2W)。
第一接合焊盘220、第二接合焊盘222、BL接合焊盘230、BLB接合焊盘232、BL接合焊盘240、BLB接合焊盘242、电源轨250设置在直接位于中间制程(MEOL)结构上方的第一金属层(M1)中，MEOL结构设置在前端制程(FEOL)结构上方。如本文所使用的FEOL结构可以包括源极/漏极部件和栅极结构，而MEOL结构可以包括源极/漏极接触件、位于源极/漏极接触件上方的源极/漏极接触件通孔和栅极通孔。诸如连接共享漏极接触件的局部接触线的局部互连件也设置在第一金属层(M1)中。
图3中的对偶单元200也可以使用如图4所示的MBC晶体管来实现。图4中的对偶单元200包括第一纳米结构堆叠件2012、第二纳米结构堆叠件2014、第三纳米结构堆叠件2016和第四纳米结构堆叠件2018。这些纳米结构堆叠件中的每一个都包括沿着Y方向纵向延伸的纳米结构的垂直堆叠件。当纳米结构堆叠件中的每个纳米结构的厚度为了易于制造而保持相同时，可以通过改变每个纳米结构的宽度来调制MBC晶体管的导通状态电流(Ion)。如图3所示，当需要更大的Ion时，可以在第一单元2002和第二单元2004中实现双鳍有源区。作为具有两个鳍结构的替代，第一纳米结构堆叠件2012和第四纳米结构堆叠件2018沿着X方向所具有的纳米结构宽度大于第二纳米结构堆叠件2014和第三纳米结构堆叠件2016中的纳米结构宽度。在一些情况下，第一纳米结构堆叠件2012(或者第四纳米结构堆叠件2018)中的纳米结构宽度可以是第二纳米结构堆叠件2014(或者第三纳米结构堆叠件2016)中的纳米结构宽度的约1.2倍至约5倍之间(例如约1.5倍和约3倍之间)。对于图4中的每个晶体管，栅极结构环绕相应纳米结构堆叠件中的每个纳米结构，这是MBC晶体管的特征。除了纳米结构堆叠件的使用和栅极结构如何与有源区接合外，图4中的对偶单元200类似于图3中的对偶单元。因此，图3的特征描述在很大程度上适用于图4，为了简洁起见不再重复。
图5和图6示出了用于在图3或者图4中的对偶单元200中路由信号的两个示例金属层结构。图5和图6中的示例金属层结构设置在图3和图4所示的结构上方，并且可以设置在位于第一金属层(M1)上方的第二金属层(M2)和位于第二金属层(M2)上方的第三金属层(M3)中。为了清楚起见，图3或者图4中所示的FEOL、MEOL和第一金属层(M1)结构从图5和图6省略。图5和图6中的金属层之间的垂直重叠以及图3中的示意性布局进一步示出于图7和图8中。图5和图6中的金属层之间的垂直重叠以及图4中的示意性布局省略，原因在于，除了纳米结构堆叠件的使用外，其与图7和图8中的所示内容基本相似。
首先参考图5和图7。对偶单元200可以还包括通过通孔耦接至第一接合焊盘220的第一字线282，和通过通孔耦接至第二接合焊盘222的第二字线284。第一字线282和第二字线284均沿着X方向纵向延伸。就此而言，对偶单元200以及第一单元2002和第二单元2004中的每一个由两个字线而不是仅仅由一个字线跨过。接地轨280设置在第一字线282和第二字线284之间，并且也沿着X方向纵向延伸。接地轨280电耦接至第一下拉晶体管(PD-11)、第二下拉晶体管(PD-12)、第三下拉晶体管(PD-21)和第四下拉晶体管(PD-22)的共享源极接触件。第一BL扩展焊盘290设置在BL接合焊盘230上方并且电耦接至BL接合焊盘230，以重新路由BL信号。第一BLB扩展焊盘292设置在BLB接合焊盘232上方并且电耦接至BLB接合焊盘232，以重新路由BLB信号。第二BL扩展焊盘294设置在BL接合焊盘240上方并且电耦接至BL接合焊盘240，以重新路由BL信号。第二BLB扩展焊盘296设置在BLB接合焊盘242上方并且电耦接至BLB接合焊盘242，以重新路由BLB信号。第一字线282、第二字线284、接地轨280、第一BL扩展焊盘290、第一BLB扩展焊盘292、第二BL扩展焊盘294和第二BLB扩展焊盘296设置在第二金属层(M2)中。
为了确保良好的接地，接地轨280还电耦接至位于第三金属层(M3)中沿着Y方向延伸的第一接地线322、第二接地线324、第三接地线326和第四接地线328。第一BL 302电耦接至第一BL扩展焊盘290。第一BLB312电耦接至第一BLB扩展焊盘292。第二BL 304电耦接至第二BL扩展焊盘294。第二BLB 314电耦接至第二BLB扩展焊盘296。第一BL302、第一BLB 312、第二BL 304和第二BLB 314在第三金属层(M3)中沿着Y方向纵向延伸。
图6提供了不同于图5所示的金属线配置。如图6和图8所示，图5中的第二接地线324和第三接地线326由中间接地线325替代，中间接地线325设置在第一单元2002和第二单元2004之间的界面的上方，并且沿着第一单元2002和第二单元2004之间的界面延伸。在对偶单元200中，图5和图7中的配置包括沿着Y方向延伸的四(4)个接地线，而图6和图8中的配置包括沿着Y方向延伸的三(3)个接地线。应该注意，如图6和图8所示，第三金属层(M3)中的中间接地线325与电耦接至正电源电压(CVdd)的第一金属层(M1)中的电源轨250垂直重叠。
图3-图7所示的FEOL、MEOL和BEOL结构的垂直布置可以概括于图9中。在本发明的实施例中，用于正电源电压(CVdd)的电源轨250位于第一金属层(M1)中；第一字线282和第二字线284位于第二金属层(M2)中；接地线、BL和BLB设置在第三金属层(M3)中。应该注意，位于第二金属层(M2)中的接地轨280并不像第一接地线322、第二接地线324、中间接地线325、第三接地线326和第四接地线328那样延伸很长的距离。第一金属层(M1)、第二金属层(M2)、第三金属层(M3)和进一步上覆的金属层可以认为是BEOL结构，或者是多层互连(MLI)结构的一部分。
图10、图11和图12示出了包括图2-图8所示的SP SRAM单元100或者对偶单元200的存储器器件300的电路图或者示意图。图10以电路图图示示出存储器器件300。图10中的存储器器件300包括图2所示的SP SRAM单元100的阵列。图10中的阵列包括四(4)行——第1行、第2行、第3行和第4行。每一行包括两个对偶单元，其包括相对于沿着Y方向延伸的中心线彼此镜像的两个单元。对偶单元中的每个单元包括一对BL和BLB。也就是说，对偶单元中的每一个包括沿着X方向延伸的两个BL和两个BLB。将两个BL和两个BLB放入一个组中，图10示出了两组BL——第一组BL和第二组BL。相邻行中的单元相对于沿着X方向延伸的中心线是彼此的镜像。例如，第2行中最左边的对偶单元是第1行中最左边的对偶单元相对于第1行和第2行之间的界面的镜像。这同样适用于其他行。例如，第3行中最左边的对偶单元是第2行中最左边的对偶单元的镜像。如以上图3和图4所描述的，本发明的对偶单元中的两个单元通过不同的字线访问。对于第1行中最左边的对偶单元，左侧的8T SRAM单元通过字线WL1访问，而右侧的8T SRAM单元通过字线WL2访问。然而，应该注意，一行中的对偶单元由相同的字线访问。例如，第1行中最右边的对偶单元也包括左侧单元和右侧单元。前者通过字线WL2访问，而后者通过字线WL1访问。这同样适用于其他行中的单元。
参考图11，其示出了存储器器件300。图11还显示，存储器器件300还包括列多路复用器350和字线(WL)解码器/驱动器340。与图10中的存储器器件300一样，存储器器件300包括4行——R1、R2、R3和R4。图11中的存储器器件300在每行中包括4个对偶单元。4行中的每一行都由两个字线沿着X方向跨过。R1通过两个字线——WL1和WL2访问；R2通过两个字线——WL3和WL4访问；R3通过两个字线——WL5和WL6访问；R4通过两个字线WL7和WL8访问。由数字标记的单元通过相同数字的字线访问。例如，R1中标记为“1”的单元通过WL1访问，而R1中标记为“2”的单元通过WL2访问。所有字线——WL1至WL8沿着X方向延伸，以连接至对单元进行解码或者驱动的WL解码器/驱动器340。BL和BLB，包括BL-1至BL-8和BLB-1至BLB-8，连接至列多路复用器(MUX)350。列MUX350还包括或者连接至读出放大器，以读出和放大存储在单元中的数据。列MUX350还可以包括或者连接至写入驱动器，以将数据写入单元中。图11中的存储器器件300包括8列，每一列连接至一对BL和BLB；以及4行，每一行通过两个字线访问。由于每个单元可以存储一个数据位，因此图11中的存储器器件300是32位SRAM阵列。与通过8TSRAM单元或者6T SRAM单元形成的现有存储器器件相比，存储器器件300包括两倍的位线。
图12示出了通用存储器器件300，存储器器件300包括8行——行M、行M+1、行M+2、行M+3；以及8列——C1-C8，每一个都通过BL和BLB访问。BL和BLB沿着Y方向延伸，以连接至列MUX 350，其也可以读出和写入每个位线。每列中的BL和BLB形成一个组，包括两个外部BL和两个内部BLB。图12中的存储器器件300包括组N、组N+1、组N+2和组N+3。应该注意，图12还示意性地示出了沿着X方向纵向延伸的BL扩展焊盘和BLB扩展焊盘。每行通过两个字线访问，每个字线连接至通常对应于图3和图4所示的第一接合焊盘220和第二接合焊盘222的接合焊盘。每行的字线连接至WL解码器/驱动器340。
因此，在一个方面，本发明提供了一种存储器器件。存储器器件包括：第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，设置在衬底上的第一p阱中；以及第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，设置在邻接第一p阱的n阱中。第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)共享第一有源区。第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)共享第二有源区。第一隔离器件(IS-1)的第一栅极和第二隔离器件(IS-2)的第二栅极连接至正电源电压。第一上拉器件(PU-1)的漏极和第二上拉器件(PU-2)的漏极连接至正电源电压(CVdd)。
在一些实施例中，第一有源区和第二有源区沿着第一方向纵向延伸，并且第一有源区沿着第一方向的长度与第二有源区沿着第一方向的长度相同。在一些实施方式中，第一有源区包括多个鳍，而第二有源区包括单个鳍。在一些情况下，第一有源区包括第一纳米结构垂直堆叠件，并且第二有源区包括第二纳米结构垂直堆叠件。第一纳米结构垂直堆叠件中的每一个包括沿着垂直于第一方向的第二方向的第一宽度，并且第二纳米结构垂直堆叠件中的每一个包括沿着第二方向的第二宽度。第一宽度大于第二宽度。在一些实施例中，存储器器件还包括：第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)，设置在衬底上的第二p阱中；以及第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)，设置在n阱中。n阱夹在第一p阱和第二p阱之间。第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)共享第三有源区。第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)共享第四有源区。第三隔离器件(IS-3)的栅极和第四隔离器件(IS-4)的栅极连接至正电源电压(CVdd)。在一些情况下，第一隔离器件(IS-1)和第三隔离器件(IS-3)共享第一栅极，第二隔离器件(IS-2)和第四隔离器件(IS-4)共享第二栅极。在一些实施例中，存储器器件还包括：第一金属线，电耦接至正电源电压。第一栅极通过第一通孔电耦接至第一金属线，并且第二栅极通过第二通孔电耦接至第一金属线。
在另一方面，本发明提供了一种存储器结构。存储器结构可以包括第一单元结构和第二单元结构。第一单元结构包括：第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，设置在衬底上的第一p阱中；以及第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，设置在邻接第一p阱的n阱中。第二单元结构包括：第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)，设置在第二p阱中，使得n阱夹在第一p阱和第二p阱之间；以及第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)，设置在n阱中。第一隔离器件(IS-1)和第三隔离器件(IS-3)共享第一栅极。第二隔离器件(IS-2)和第四隔离器件(IS-4)共享第二栅极。第一栅极和第二栅极电耦接至正电源电压(CVdd)。
在一些实施例中，第二单元结构是第一单元结构相对于n阱的中心线的镜像。在一些实施例中，存储器结构还包括：第一金属线，电耦接至正电源电压(CVdd)。第一栅极通过第一通孔电耦接至第一金属线。第二栅极通过第二通孔电耦接至第一金属线。第一金属线设置在中心线正上方。在一些实施例中，第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)共享沿着第一方向纵向延伸的第一有源区；第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)共享沿着第一方向纵向延伸的第二有源区；第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)共享沿着第一方向纵向延伸的第三有源区；并且第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)共享沿着第一方向纵向延伸的第四有源区。在一些情况下，第一有源区、第二有源区、第三有源区和第四有源区沿着第一方向的长度相同。在一些情况下，第一有源区包括第一多个鳍，第二有源区包括第一单个鳍，第三有源区包括第二单个鳍，并且第四有源区包括第二多个鳍。在一些实施例中，第一多个鳍和第二多个鳍中的每一个包括两个半导体鳍。在一些情况下，第一有源区包括第一纳米结构垂直堆叠件，并且第二有源区包括第二纳米结构垂直堆叠件。第一纳米结构垂直堆叠件中的每一个包括沿着垂直于第一方向的第二方向的第一宽度，并且第二纳米结构垂直堆叠件中的每一个包括沿着第二方向的第二宽度。第一宽度大于第二宽度。
在又一方面，本发明提供了一种存储器结构。存储器结构包括第一单元结构和第二单元结构。第一单元结构包括：第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，共享沿着第一方向纵向延伸的第一有源区；以及第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，共享沿着第一方向纵向延伸的第二有源区。第二单元结构包括：第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)，共享沿着第一方向纵向延伸的第三有源区；以及第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)，共享沿着第一方向纵向延伸的第四有源区。第一有源区、第二有源区、第三有源区和第四有源区沿着第一方向的长度相同。
在一些实施例中，存储器结构还包括：第一金属线和第二金属线，沿着第一方向延伸；以及第一字线和第二字线，沿着垂直于第一方向的第二方向，在第一金属线和第二金属线上方延伸。第一传输门器件(PG-1)的栅极和第二传输门器件(PG-2)的栅极电耦接至第一金属线。第三传输门器件(PG-3)的栅极和第四传输门器件(PG-4)的栅极电耦接至第二金属线。第一字线电耦接至第一金属线，并且与第二金属线绝缘。第二字线电耦接至第二金属线，并且与第一金属线绝缘。在一些实施方式中，第一隔离器件(IS-1)和第三隔离器件(IS-3)共享第一栅极。第二隔离器件(IS-2)和第四隔离器件(IS-4)共享第二栅极。第一栅极和第二栅极电耦接至正电源电压(CVdd)。在一些情况下，存储器结构还包括：金属线，电耦接至正电源电压(CVdd)。第一栅极通过第一通孔电耦接至金属线。第二栅极通过第二通孔电耦接至金属线。第一金属线设置在第一单元结构和第二单元结构之间的边界的正上方。在一些实施例中，第一单元结构和第二单元结构中的每一个包括沿着第一方向的长度，和沿着垂直于第一方向的第二方向的宽度，并且宽度与长度的比值在约0.5和约1之间。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种存储器器件，包括：
第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，设置在衬底上的第一p阱中；以及
第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，设置在邻近所述第一p阱的n阱中，
其中，所述第一下拉器件(PD-1)、所述第二下拉器件(PD-2)、所述第一传输门器件(PG-1)和所述第二传输门器件(PG-2)共享第一有源区，
其中，所述第一上拉器件(PU-1)、所述第二上拉器件(PU-2)、所述第一隔离器件(IS-1)和所述第二隔离器件(IS-2)共享第二有源区，
其中，所述第一隔离器件(IS-1)的第一栅极和所述第二隔离器件(IS-2)的第二栅极耦接至正电源电压，
其中，所述第一上拉器件(PU-1)的漏极和所述第二上拉器件(PU-2)的漏极耦接至所述正电源电压(CVdd)。
2.根据权利要求1所述的存储器器件，
其中，所述第一有源区和所述第二有源区沿着第一方向纵向延伸，
其中，所述第一有源区沿着所述第一方向的长度与所述第二有源区沿着所述第一方向的长度相同。
3.根据权利要求2所述的存储器器件，
其中，所述第一有源区包括多个鳍，
其中，所述第二有源区包括单个鳍。
4.根据权利要求2所述的存储器器件，
其中，所述第一有源区包括第一纳米结构垂直堆叠件，
其中，所述第二有源区包括第二纳米结构垂直堆叠件，
其中，所述第一纳米结构垂直堆叠件中的每一个包括沿着垂直于所述第一方向的第二方向的第一宽度，
其中，所述第二纳米结构垂直堆叠件中的每一个包括沿着所述第二方向的第二宽度，
其中，所述第一宽度大于所述第二宽度。
5.根据权利要求1所述的存储器器件，还包括：
第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)，设置在所述衬底上的第二p阱中，所述n阱夹在所述第一p阱和所述第二p阱之间；以及
第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)，设置在所述n阱中，
其中，所述第三下拉器件(PD-3)、所述第四下拉器件(PD-4)、所述第三传输门器件(PG-3)和所述第四传输门器件(PG-4)共享第三有源区，
其中，所述第三上拉器件(PU-3)、所述第四上拉器件(PU-4)、所述第三隔离器件(IS-3)和所述第四隔离器件(IS-4)共享第四有源区，
其中，所述第三隔离器件(IS-3)的栅极和所述第四隔离器件(IS-4)的栅极耦接至所述正电源电压(CVdd)。
6.根据权利要求5所述的存储器器件，
其中，所述第一隔离器件(IS-1)和所述第三隔离器件(IS-3)共享所述第一栅极，
其中，所述第二隔离器件(IS-2)和所述第四隔离器件(IS-4)共享所述第二栅极。
7.根据权利要求6所述的存储器器件，还包括：
第一金属线，电耦接至所述正电源电压，
其中，所述第一栅极通过第一通孔电耦接至所述第一金属线，
其中，所述第二栅极通过第二通孔电耦接至所述第一金属线。
8.一种存储器结构，包括：
第一单元结构，包括：
第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，设置在衬底上的第一p阱中，以及
第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，设置在邻近所述第一p阱的n阱中；以及
第二单元结构，包括：
第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)，设置在第二p阱中，使得所述n阱夹在所述第一p阱和所述第二p阱之间，以及
第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)，设置在所述n阱中，
其中，所述第一隔离器件(IS-1)和所述第三隔离器件(IS-3)共享第一栅极，
其中，所述第二隔离器件(IS-2)和所述第四隔离器件(IS-4)共享第二栅极，
其中，所述第一栅极和所述第二栅极电耦接至正电源电压(CVdd)。
9.根据权利要求8所述的存储器结构，其中，所述第二单元结构是所述第一单元结构相对于所述n阱的中心线的镜像。
10.一种存储器结构，包括：
第一单元结构，包括：
第一下拉器件(PD-1)、第二下拉器件(PD-2)、第一传输门器件(PG-1)和第二传输门器件(PG-2)，共享沿着第一方向纵向延伸的第一有源区，以及
第一上拉器件(PU-1)、第二上拉器件(PU-2)、第一隔离器件(IS-1)和第二隔离器件(IS-2)，共享沿着所述第一方向纵向延伸的第二有源区；以及
第二单元结构，包括：
第三下拉器件(PD-3)、第四下拉器件(PD-4)、第三传输门器件(PG-3)和第四传输门器件(PG-4)，共享沿着所述第一方向纵向延伸的第三有源区，以及
第三上拉器件(PU-3)、第四上拉器件(PU-4)、第三隔离器件(IS-3)和第四隔离器件(IS-4)，共享沿着所述第一方向纵向延伸的第四有源区，
其中，所述第一有源区、所述第二有源区、所述第三有源区和所述第四有源区沿着所述第一方向的长度相同。
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