JP5232201B2 - デュアルポートｓｒａｍセルの構造 - Google Patents

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Description

本発明は、半導体デバイスに関し、特に、メモリセルに関し、更に特にスタティックランダムアクセスメモリセルの構造とレイアウト設計に関するものである。
スタティックランダムアクセスメモリ（SRAM）は、通常集積回路に用いられる。埋め込みSRAMは、特に高速通信、画像処理と、システムオンチップ（SOC）アプリケーションに広く用いられている。SRAMセルは、リフレッシュを必要とすることなくデータを保持する特徴を有する。特に、SRAMセルは、２つのパスゲートトランジスタを含み、それによってビットがSRAMセルから読み込まれる、または書き込まれることができる。このタイプのSRAMセルは、シングルポートSRAMセルと言われる。もう１つのタイプのSRAMセルは、デュアルポートSRAMセルと言われ、４つのパスゲートトランジスタを含む。
図１は、プルアップトランジスタPU-1とPU-2とプルダウントランジスタPD-1とPD-2を含む従来の8つのトランジスタのデュアルポートスタティックランダムアクセスメモリ（SRAM）セルを含む。パスゲートトランジスタPG-1とPG-3は、デュアルポートSRAMセルの第１ポート（ポートA）を形成する。パスゲートトランジスタPG-2とPG-4は、デュアルポートSRAMセルの第２ポート（ポートB）を形成する。パスゲートトランジスタPG-1とPG-3のゲートは、ワード線port-A WLによって制御され、パスゲートトランジスタPG-2とPG-4のゲートは、ワード線port-B WLによって制御される。プルアップトランジスタPU-1とPU-2とプルダウントランジスタPD-1とPD-2で形成されたラッチは、ビットを保存する。保存されたビットは、ビット線port-A BLとport-A BLBを用いてport-Aによって、またはビット線port-B BLとport-B BLBを用いてport-Bによって読み込まれることができる。反対にビットは、port-Aまたはport-BのどちらかによってSRAMセルに書き込まれることができる。
２つのポートにより、SRAMセルに保存されたビットは、同時にport-Aとport-Bから読み込まれることができる。これは、異なるアプリケーションによる並行動作（parallel operation）をすることができる。また、第１SRAMセルと第２SRAMセルが同じ行または同じ列にある場合、第１SRAMセルに対する読み込み動作が第２SRAMセルに対する書き込み動作と同時に行われることもできる。
通常、２つのポートが同時に"オン"状態にあることができる並行動作を支持するには、プルダウントランジスタPD-1とPD-2のそれぞれがパスゲートトランジスタPG-1とPG-4のそれぞれの駆動電流の２倍維持する必要がある。よって、従来の設計では、プルダウントランジスタPD-1とPD-2は、パスゲートトランジスタPG-1とPG-4の２倍の広さで設計される。通常、LまたはT型の活性領域は、この不均一なデバイスサイズを提供するのに用いられる。図２は、一般的な活性領域のトランジスタPG-1とPD-1の従来のレイアウトを示している。点線領域（dotted region）は、活性領域であり、網掛け領域は、ゲートポリシリコンライン（gate polysilicon line）である。活性領域は、パスゲートトランジスタPG-1を形成する狭窄部分の２倍、またはそれより更に大きいプルダウントランジスタPD-1を形成する幅広部分を有するL型である。光学効果により、幅広部分と狭窄部分間の交差領域Iは、円形である。仮に照準ミスが生じ、パスゲートトランジスタPG-1のゲートポリが上方に移動した場合、パスゲートトランジスタPG-1の実際のゲート幅は、必要よりも大きくなる。よって、パスゲートトランジスタPG-1とパスゲートトランジスタPG-2〜PG-4との間に不整合が生じた時、今度はSRAMセルの性能に影響する。
もう１つの問題は、交差領域の電流集中（current crowding）である。交差領域では、電流は均一に分布されない。よって、プルダウントランジスタPD-1とPD-2のいくつかの部分は、他の部分より高い電流密度を有することができる。接合漏れ電流（Junction Leakage）も１つの問題である。
よって、そのデュアルポートを組み込み、並行動作に関連した利点を生かすことができる改善されたSRAMセルが必要である。
デュアルポートSRAMセルの構造とレイアウト設計を提供する。
本実施例は、データ蓄積ノードとデータバー蓄積ノード（data bar storage node）を有する第１と第２交差結合（cross-coupled）インバータを含み、各インバータは、プルアップトランジスタとプルダウンデバイスを含み、各プルダウンデバイスは、共通して接続されたソース、ドレインと、ゲート端子を有する少なくとも一対のプルダウントランジスタを含むマルチポートSRAMセルが提供される。SRAMセルは、第１と第２ワード線導体に接続された第１と第２アクセスポートを含み、各アクセスポートは、データ蓄積ノードに接続された第１パスゲートトランジスタと、データバー蓄積ノードに接続された第２パスゲートトランジスタを含み、各パスゲートトランジスタは、それぞれのビット線導体に接続され、第１インバータのプルダウントランジスタは、第１活性領域に形成され、第２インバータのプルダウントランジスタは、第２活性領域に形成され、データ蓄積ノードに接続されたパスゲートトランジスタは、第３活性領域に形成され、データバー蓄積ノードに接続されたパスゲートトランジスタは、第４活性領域に形成される。
本実施例は、データ蓄積ノードとデータバー蓄積ノードを有し、プルアップトランジスタと共通して接続されたソース、ドレインと、ゲート端子を有する少なくとも一対のプルダウントランジスタを含むプルダウンデバイスをそれぞれ含む第１と第２交差結合インバータ、第１と第２ワード線導体に接続され、データ蓄積ノードに接続された第１パスゲートトランジスタと、データバー蓄積ノードに接続された第２パスゲートトランジスタを含み、各パスゲートトランジスタがそれぞれのビット線導体に接続されている第１と第２アクセスポート、第１電力供給導体Vddと一対の第２電力供給導体Vss、第１パスゲートトランジスタとプルダウンデバイス間の内部セル領域接続（local intra-cell connections）を形成する導体を含む第１金属化層、ビット線導体と電力供給導体を含む第１金属化層上に形成された第２金属化層と、ワード線導体を含む第２金属化層上に形成された第３金属化層を含むマルチポートSRAMセルも提供する。
本実施例は、データ蓄積ノードとデータバー蓄積ノードを有し、プルアップトランジスタとプルダウントランジスタを含む第１と第２交差結合インバータ、第１と第２ワード線導体に接続され、データ蓄積ノードに接続された第１パスゲートトランジスタと、データバー蓄積ノードに接続された第２パスゲートトランジスタを含み、各パスゲートトランジスタがそれぞれのビット線導体に接続されている第１と第２アクセスポートと、第１電力供給導体Vddと一対の第２電力供給導体Vssを含むマルチポートSRAMセルも提供される。ビット線導体と電力供給導体は、共通金属化層に形成され、ビット線と電力供給導体は、平行に設置され、第１電力供給導体Vddが導体と第１電力供給導体の反対側の第１電力供給導体に隣接して設置された一対の第２電力供給導体Vssとの間の中心に位置される。
本実施例は、マルチポートスタティックランダムアクセスメモリ（SRAM）セル、前記SRAMセルのアクセスポートに接続された第１ビット線導体、第１相補ビット線導体、第２ビット線導体と、第２相補ビット線導体、SRAMセルのアクセスポートに接続された第１ワード線と第２ワード線と、SRAMセルに接続されたVdd電力供給導体と、４つのVss電力供給導体を含むメモリデバイスも提供される。ビット線導体と電力供給導体は、第１共通金属化層に平行に設置され、Vdd電力供給導体が第１共通金属化層の導体、Vdd電力供給導体の第１側上にある第１対のビット線導体、Vdd電力供給導体の第２側上にある第２対のビット線導体、Vdd電力供給導体の第１と第２側にあるVdd電力供給導体に隣接してそれぞれ設置された４つのVss電力供給導体の１つ目と２つ目、ビット線導体の第１対のビット線導体間に設置された第３Vss 電力供給導体と、ビット線導体の第２対のビット線導体間に設置された第４Vss 電力供給導体との間の中心に位置される。
従来の8つのトランジスタのデュアルポートスタティックランダムアクセスメモリ（SRAM）セルの回路図を示している。 図１のトランジスタPG-1とPD-1を示すレイアウトの部分を示している。 デュアルポートSRAMセルの実施例の回路図を示している。 従来のデュアルポートSRAMセルの金属ルーティングレイアウト（routing layout）の図である。 本発明のもう１つの実施例に基づいたデュアルポートSRAMセルの金属ルーティングレイアウトを示している。 本発明のもう１つの実施例に基づいたデュアルポートSRAMセルの金属ルーティングレイアウトを示している。 本発明のもう１つの実施例に基づいたデュアルポートSRAMセルの金属ルーティングレイアウトを示している。 本発明のもう１つの実施例に基づいたデュアルポートSRAMセルの金属ルーティングレイアウトを示している。 図４の金属ルーティングレイアウトのより詳細な図を示している。 図５の金属ルーティングレイアウトのより詳細な図を示している。 図６の金属ルーティングレイアウトのより詳細な図を示している。 図７の金属ルーティングレイアウトのより詳細な図を示している。 図８の金属ルーティングレイアウトのより詳細な図を示している。 図１に示された従来の8つのトランジスタのSRAMセルのレイアウトを示している。 リソグラフィー近接効果によるコーナーラウンディング（Corner rounding）を示している図１４のレイアウトの部分図である。 本発明の１つの実施例に基づいた図３に示されたSRAMセルのレイアウトを示している。 図１６のレイアウトのもう１つの実施例を示している。 セルアレイの一部となる図１６のレイアウトを示している。 ねじれ（twisted）ビット線導体接合（conductor coupling）によって接合されたアレイのSRAMセルを示している。
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
ここに詳述されているのは、デュアルポートSRAMセルレイアウトの改善された設計である。実施例では、設計は、セルの電流低下と薄膜（例えば、Yピッチ（WLの長さ）とXピッチ（BLの長さ）の比率が３.５より大きい）デュアルポートセルの非対称の問題を制限する低抵抗の電流経路を提供する。実施例では、SRAMセルは、他の設計と関連した電流集中効果を暖和し、且つそれと関連したデータノード漏れ（data node leakage）も暖和する改善されたプルダウントランジスタ設計を用いる。提案されたレイアウトも予期する未来の技術に容易に適合することができる。
図４は、従来のデュアルポートSRAMセルの金属ルーティングレイアウト（routing layout）の図である。図４に見られるように、Vss（接地）とVdd導体は、ポートAとBに対して、隣接のビット線の間に設置される。図５と図６は、ここに述べられた８つのトランジスタまたは１０のトランジスタのタイプのデュアルポートSRAMセルの金属ルーティングレイアウトを示している。これらの図に見られるように、２つのVss導体とVdd導体が中心に位置され、２つのVss導体が中心のVdd導体の両側に直接隣接している。ポートAとBのビット線データバー導体（bit line data bar conductors）は、電力供給導体の１つ側に設置され、ポートAとBのビット線データ導体は、電力供給導体の反対側に設置される。これらの導体（即ち、ビット線導体と電力供給導体）は、同じ金属化層、特に、本実施例では、第２金属化層（M2）に設置されることが好ましく、例えば以下に述べられるように、第１金属化層（M1）は、内部セル領域接続（local intra-cell connections）を提供するように用いられる。この特殊のM2のレイアウトは、A-BL〜A-BLBまたはB-BL〜B-BLB間のビット線の結合容量（coupling capacitance）を効果的に平衡させる。ポートAとBのワード線（WL）導体は、ビット線と電力供給導体に直交して、第２金属化層の上に形成された第３金属化層（M3）に設置される。これらのレイアウトのより詳細な金属の図は、図９〜図１１に示される。
図７と図８は、デュアルポートSRAMユニットセルのもう１つの実施例の金属ルーティングレイアウトを示している。図７と図８は、ここに述べられた８つのトランジスタまたは１０のトランジスタのタイプのデュアルポートSRAMセルの改善された金属ルーティングレイアウトを示している。これらの図に見られるように、各セルは、中心のVdd導体の両側に直接隣接した２つのVss導体と、ポートAとBの隣接のビット線導体の間に設置された２つのVss導体を有する４つのVss導体を有する。ポートAとBのビット線データバー導体は、Vdd導体の１つ側に設置され、ポートAとBのビット線データ導体は、Vdd導体の反対側に設置される。これらの導体（即ち、ビット線導体と電力供給導体）は、同じ金属化層、特に、本実施例では、第２金属化層（M2）に設置されることが好ましく、例えば以下に述べられるように、第１金属化層（M1）は、内部セル領域接続を提供するように用いられる。隣接のビット線（即ちA-BLBとB-BLB間と、A-BLとB-BL間）の間に設置されたVss導体は、隣接のビット線ペア間のAC信号からの交差雑音結合（crossover noise coupling）を減少する助けをする。金属レイアウトもA-BL〜A-BLBまたはB-BL〜B-BLB間のビット線の結合容量を効果的に平衡させる。ポートAとBのワード線（WL）導体は、ビット線と電力供給導体に直交して、第２金属化層の上に形成された第３金属化層（M3）に設置される。これらのレイアウトのより詳細な金属の図は、図１２、図１３に示される。
模範的な実施例では、BLに対するWL導体の長さの比率（ユニットセルによって定義される）は、３.５またはそれより大きい。薄型のSRAMセルに対する主要な設計懸念事項は、速度である。このようなセルは、ユニットセルで短いビット線の長さを有する。これらのビット線の接続は、読み込みサイクル中、信号検出（即ち、ロジック"０"または"１"を検出する）をする感知増幅器を接続する。短いビット線は、低い金属結合容量を提供するため、より高い速度（またはより低いRC遅延）を有する。もう１つの利点は、チップ面積を節約するセルサイズの縮小である。参考のために示す２００７年４月１７日に出願された、同時系列の同一出願人による米国特許第１１／７８７，６７７号の題名"Cell Structure for Dual Port SRAM"に新しいスタティックランダムアクセスメモリセルの構造とその対応のレイアウトが提示される。図３は、このデュアルポートSRAMセル構造の回路図である。SRAMセルは、プルアップトランジスタPU-1とPU-2とプルダウントランジスタPD-11とPD-12、PD-21とPD-22を含む。パスゲートトランジスタPG-1とPG-3は、デュアルポートSRAMセルの第１ポート（ポートA）を形成する。パスゲートトランジスタPG-2とPG-4は、デュアルポートSRAMセルの第２ポート（ポートB）を形成する。パスゲートトランジスタPG-1とPG-3のゲートは、port-A WLで示されるワード線によって制御され、パスゲートトランジスタPG-2とPG-4のゲートは、port-B WLで示されるワード線によって制御される。
プルダウントランジスタPD-11とPD-12は、そのソース、ドレインと、ゲートが相互に接続されている。プルダウントランジスタPD-21とPD-22は、そのソース、ドレインと、ゲートが相互に接続されている。よって、プルダウントランジスタPD-11とPD-12は、単一のプルダウントランジスタとなり、プルダウントランジスタPD-21とPD-22は、単一のプルダウントランジスタとなる。
図１４は、図１に示された従来の8つのトランジスタのSRAMセルのレイアウト例を示しており、図１の同様のデバイスとノードは、同様の表記をしている。図１４は、セルの活性領域、NとPウェル、poly-1、コンタクトと、M1構造を示している。図１４に見られるように、PD-1とPG-2は、T型の活性領域１０に形成される。同様に、PD-2とPG-4は、T型の活性領域２０に形成される。PG-1とPG-2は、独立して形成され、活性領域３０と４０をそれぞれ分離する。PU-1とPU-2は、活性領域５０と６０にそれぞれ形成される。当業者にはわかるように、活性領域は、例えばシャロートレンチアイソレーション（STI）領域などのフィールド分離によって互いに分離される。
共通のゲートポリ７０は、トランジスタPD-1とPU-1によって共用され、共通のゲートポリ８０は、トランジスタPG-1とPG-3によって共用される。同様に、共通のゲートポリ９０は、トランジスタPD-2とPU-2によって共用され、共通のゲートポリ１００は、トランジスタPG-2とPG-4によって共用される。本説明中、"ゲートポリ"は、トランジスタのゲートを形成するのに用いられ、仮に導電線がポリシリコンでない、例えば金属、金属ケイ酸塩、金属窒化物と、その組み合わせなどの導電材料で形成されても、導電線を指すように用いられている。特に注意するのは、PD-1のゲートとPG-3のソース間の電気的接続は、比較的高いシート抵抗Rsを有するゲートポリ７０を通過して形成される。同様に、PD-2のゲートとPG-2のソース間の接続は、ゲートポリ９０を通過して形成される。この高抵抗の接続は、セル電流を低下させ、低動作電圧のデバイスに対して深刻な問題となる。
図１５は、リソグラフィー近接効果による活性領域のコーナーラウンディング（矢印によって示されている）を示している図１４のレイアウトの部分図である。このコーナーラウンディングは、上述の電流集中と不整合の問題を招く可能性がある。
図１６は、図３に示された１０トランジスタのSRAMセルの改善されたレイアウトを示しており、図３の同様のデバイスとノードは、同様の表記をしている。図１６は、セルの活性領域、NとPウェル、poly-1、コンタクトと、M1構造を示している。図１６に見られるように、PG-1とPG-2は、第１活性領域２００に形成される。同様に、PG-3とPG-4は、第２活性領域２１５に形成される。折り畳み（folded）トランジスタPD-12とPD-11は、第３活性領域２０５に形成され、PD-21とPD-22は、第４活性領域２１０に形成される。PU-1とPU-2は、第５と第６活性領域２２０、２２５にそれぞれ形成される。活性領域は、例えばシャロートレンチアイソレーション（STI）領域などのフィールド分離によって互いに分離される。
図１６に示されるように、PDとPGデバイスの活性領域２００、２０５、２１０と、２１５は、シンプルな長方形パターンを有する。これらの活性領域は、改善されたデバイスの整合を提供し、均一幅が正確に定義されることができ、非常に適合したリソグラフィー環境も提供する。電流集中と接合漏れ電流もこのレイアウトでは問題でなくなる。半導体技術が持続的に縮小するにつれ、このレイアウトの方法は、この設計を特に高k誘電体／金属ゲート構造とフィン型電界効果トランジスタ（FinFET）金属酸化膜半導体電界効果トランジスタ（MOSFET） 構造に適合するようにする。また、同じセル面積（cell footprint）において、従来の設計（以下に述べる）のセル電流経路の高抵抗ポリシリコン線（poly line）７０、９０に関連したセル電流ペナルティ（penalties）を考慮に入れる前でさえも、このセルレイアウト設計は、上述の従来の設計に比べ、少なくとも３０％のセル電流（I-cell）を提供することができる。例えば、同じセルサイズ（固定のXとYピッチ（pitch））において、図１６の新しいセルのレイアウトは、従来のセルのこれらのサイズの少なくとも１.３倍であるPGとPDチャネル幅を有することができる。これは少なくともセル電流の３０％の増加を提供する。
ゲートポリ２３０、２３５はPG-2とPG-1にそれぞれ対応し、ゲートポリ２５０、２５５はPG-3とPG-4にそれぞれ対応する。共通ゲートポリ２４０は、PU-1、PD-12と、PD-11に対応する。図に見られるように、この共通ゲートポリは、PD-12とPD-11の部分となる活性領域２０５を覆うu型部分を有する。同様に、共通ゲートポリ２４５は、PU-2、PD-21と、PD-22に対応し、活性領域２１０を覆うu型部分をそれぞれ含む。
第１金属化層の部分も図１６に示される。PDトランジスタのドレイン端子をP型PUトランジスタのドレイン端子に接合するために、金属−I（MI）層は、PGとPDトランジスタ間の低抵抗接続を提供する。更に特に、金属−I接続２６０は、PG-1とPG-2の共通ソース端子とPD-11とPD-12の共通ドレイン端子間の低抵抗接続を提供する。同様に、金属−I接続２６５は、PG-3とPG-4の共通ソース端子とPD-21とPD-22の共通ドレイン端子間の低抵抗接続を提供する。
PD-11とPD-12のドレイン端子は、好ましくは低抵抗のシリサイド層によって、活性領域で互いに電気的接続される。PD-21とPD-22のドレイン端子は、同じ方法で互いに接続される。PG-1とPG-2のソース端子も、例えばシリサイド層によって、活性領域で互いに電気的接続され、PG-3とPG-4のソース端子も電気的接続される。WL-Aの個別の接触は、PG-1とPG-3のゲート端子によって形成され、WL-Aの個別の接触は、PG-2とPG-4によって形成される。
PDとPGデバイス用のより大きなチャネル幅による上述のセル電流の増加に加え、図１６の新しいセルレイアウトは、従来の設計（図１４を参照）のセル電流経路の高抵抗ポリシリコン線７０、９０に関連したセル電流ペナルティ（penalties）を招くことがない。増加したセル電流は、デバイスのベータ比と信号雑音比（SNR）に有益であり、特に低動作電圧の要求に対して有益である。従来のセルでは、２つの異なるセル電流（Icell）経路があり、１つはBLを通過し、もう１つはBLBを通過する。これらの経路は、パスゲートデバイスとプルダウンデバイス間に異なる接続抵抗を有する。これらの抵抗経路の例は、図１４のレイアウト図の点線に示される。PG-4とPD-2を通過するB-BLバーとVss間の短い、低抵抗電流経路は、抵抗R1として示され、PG-3とPD-2を通過するA-BLバーとVss間の長い、高抵抗電流経路は、抵抗R2として示される。ベータ比は、セル電流（Icell）インパクト（impact）対接続経路抵抗（connection path resistance）に対して定義される。以下の表は、０.８５ボルトのVddレベルのシミュレーション結果を表している。抵抗は所定のセル電流経路でPGとPDデバイス間に加えられた付加抵抗を指している。表は、この付加抵抗（PGとPD間）がセル電流とベータ比に対する効果を示している。例えば２０００Ωの付加抵抗は、例えば、図１４のレイアウトのPG-3〜PD-2からの１つ（R2）の高抵抗電流経路によって予測できる抵抗に対応する。
Figure 0005232201
図１６に示されたデバイスのレイアウトでは、BLとBLBの両方の電流経路の接続経路抵抗は、小さいセル電流低下と優れたベータ比を提供する２００Ωより小さい。
図１７は、図３に示された１０トランジスタのSRAMセルのもう１つのレイアウトを示している。図１７のレイアウトは、PG、PDと、PUゲートがFinFETデバイス構造を有して示される以外は図１６のレイアウトと同じである。PDとPGデバイスは、マルチドレイン／ソースFinFETsである。ドレインノード接続は、接触の方式で、またはエピタキシャルシリコン／シリサイド層によることができる。
図１８は、特に１行、２列のアレイのセルアレイの図１６のSRAMセルレイアウトを示している。図１８は、２つのセル（1C x 2R）のみを示しているが、SRAMアレイ設計を熟知している者にはわかるように一般のSRAMセルアレイは、４×４セル〜５１２×５１２セルのマトリクスである。図１８は、PGとPDトランジスタが形成された活性領域２００、２１０、２０５、２１５がセルの複数列（例えば少なくとも４列のセル）全体に連続的（示されている図の上下方向）に延伸することができるのを簡単に示すように提供されている。
図１９は、ねじれ（twisted）ビット線導体接合（conductor coupling）によってセルアレイに一緒に接合されることができるSRAMセルを示している。このねじれ接続は、ポートA のBLとBLB接続用にのみ示されているが、これらの接続はポートBの接続のためにも形成されることができる。このねじれ接続は、アレイ全体の異なる環境を補償する助けをする（それらが全体的により類似した環境になるように、アレイによって効果的なスイッチング位置（effect switching places）の線によって）か、または製造の容易さ、空間の節約、または他の性能向上を提供することができる。
上述のように、PGとPDトランジスタの両方用のストレートエッジ（straight-edge）の使用と連続ODレイアウト（continue OD layouts）は、より広い範囲の動作電圧（最高から最低Vddレベル）でPGデバイスとPDデバイス間のより良いデバイストラッキング（または整合）を提供する。同じ活性領域にPGデバイスを形成するのは、パスゲートデバイス（PG1、PG2、PG3と、PG4）間の不対称も最小化することができる。このODレイアウトの形状は、例えばPD電流集中の問題とリソグラフィー近接効果の不規則形状の活性領域と関連した問題も解決する。また、新しいPD／PGデバイスレイアウトは、L型またはT型誘導のNノードの接合漏れ電流の問題に対処するため、より良いVdd＿min性能を提供する。設計は、低動作電圧（例えば０.８５Vとそれより低い）で改善されたベータ比とSNMを提供する。同じ面積では、新しいセルは、従来の設計に比べ、セル電流上、著しく改善する。この設計の特徴は、低動作電圧のベータ比とSNMでも役立つことである。
前述の実施例では、２つのプルダウン（PD）トランジスタが相互接続されて単一のプルダウントランジスタとなるが、必要ならば、３つまたはそれ以上（例えば３〜６４）のプルダウントランジスタが相互接続されて単一のプルダウントランジスタとなり、特に高い駆動電流を有するMOSデバイスに対して、より均一に分布された電流となる。当業者はこの対応のレイアウトがわかるであろう。プルダウントランジスタの数によって、これらのプルダウントランジスタは、同じ活性領域または複数に分布された活性領域（例えば１つの活性領域で２〜４プルダウントランジスタ）にそれぞれ形成されることができる。
また、デュアルポートSRAMセルの実施例が示されているが、本発明はこれに限定されず、且つここに示された概念は、例えば３〜６４ポートのより高い段階のマルチポートSRAMセルに適応するように変更されることができる。ワード線とセルトランジスタの数は、そのようなデバイスの需要に適応して調整されることができる。
また、必要に応じ、各セルは、複数の活性領域上に形成された複数のプルアップデバイス（例えば２〜３２）、即ち１つの活性領域に少なくとも１つのプルアップデバイスを有することができる。この設計は、特にFinFETデバイスを用いたセルに適合する。平面なMOSFETでは、デバイスの幅サイズは、トランジスタの電流を増加するために増加されることができる。しかしFinFETデバイスでは、トランジスタの電流は、フィンの数によって決まる。複数のデバイス（全体のより広いチャネル幅用の）が高速設計のために用いられることができる。
実施例では、SRAMデバイスの基板材料は、バルクシリコン、シリコンゲルマニウム（SiGe）、シリコンカーバイド（SiC）、ゲルマニウム、シリコンオンインシュレータシリコン（SOI-Si）、シリコンオンインシュレータシリコンゲルマニウム（SOI-SiGe）、またはその組み合わせであることができる。模範的な実施例では、SRAMデバイスは、システムオンチップ（SOC）の設計内に組み込まれる。SRAMデバイスのゲート構造は、ポリシリコンゲート／酸化窒化（SiON）誘電構造、金属ゲート／高k誘電構造、またはそのいくつかの組み合わせであることができる。トランジスタ構造は、その平面MOSFET、FinFET MOSFET、またはその組み合わせであることができる。
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することが可能である。従って、本発明が請求する保護範囲は、特許請求の範囲を基準とする。
PU-1、PU-2、PD-1、PD-11、PD-12、PD-2、PD-21、PD-22、PG-1、PG-2、PG-3、PG-4 トランジスタ
Port-A WL、Port-B WL、WL-A、WL-B ワード線
Port-A BL、Port-A BLB、Port-B BL、Port-B BLB、A_BL、A_BLB、B_BL、B_BLB ビット線
I 交差領域
Vss、Vdd 導体
１０、２０、３０、４０、５０、６０、２００、２０５、２１０、２１５、２２０、２２５ 活性領域
７０、８０、９０、１００、２３０、２３５、２４０、２４５、２５０、２５５ ゲート
２６０ 接続

Claims (15)

  1. マルチポートスタティックランダムアクセスメモリ（SRAM）セルと、
    前記SRAMセルのアクセスポートに接続された第１ビット線導体と、第１相補ビット線導体、第２ビット線導体と、第２相補ビット線導体と、
    前記SRAMセルのアクセスポートに接続された第１ワード線と第２ワード線と、及び
    前記SRAMセルに接続されたVdd電力供給導体と、４つのVss電力供給導体とを含み、
    前記ビット線導体と前記電力供給導体は第１共通金属化層において互いに平行に設置され、前記Vdd電力供給導体が、前記第１共通金属化層の導体である、前記Vdd電力供給導体の第１側にある第１対の前記ビット線導体と、前記Vdd電力供給導体の第２側にある第２対の前記ビット線導体と、前記Vdd電力供給導体の前記第１側と第２側にある前記Vdd電力供給導体に隣接してそれぞれ設置された前記４つのVss電力供給導体のうちの第１、第２Vss電力供給導体と、前記ビット線導体の前記第１対の前記ビット線導体間に設置された第３Vss電力供給導体と、前記ビット線導体の前記第２対の前記ビット線導体間に設置された第４Vss電力供給導体との間の中心に位置される
    メモリデバイス。
  2. 前記第１対の前記ビット線導体は、前記第１ビット線導体と前記第２ビット線導体を含み、前記第２対の前記ビット線導体は、第１相補ビット線導体と第２相補ビット線導体を含む
    請求項１に記載のメモリデバイス。
  3. 前記ワード線導体は、第２共通金属化層に形成され、前記第２共通金属化層は、前記第１共通金属化層の上に形成される
    請求項１に記載のメモリデバイス。
  4. 前記第１共通金属化層の下に第３共通金属化層が設置され、前記第１共通金属化層は、前記SRAMセル内に内部セル領域接続を形成する導体を含む
    請求項３に記載のメモリデバイス。
  5. 列と行に配列されたマルチポートスタティックランダムアクセスメモリ（SRAM）セルのアレイを含むメモリデバイスであって、各SRAMセルは、
    データ蓄積ノードとデータバー蓄積ノードを有し、プルアップトランジスタと、共通して接続されたソース、ドレイン、ゲート端子をそれぞれ有するプルダウンデバイスをそれぞれ含む第１と第２交差結合インバータと、及び
    第１と第２ワード線導体に接続され、前記データ蓄積ノードに接続された第１パスゲートトランジスタと、前記データバー蓄積ノードに接続された第２パスゲートトランジスタとをそれぞれ含み、各パスゲートトランジスタが第１ビット線導体、第１相補ビット線導体、第２ビット線導体と、第２相補ビット線導体の対応する１つに接続される第１と第２アクセスポートを含み、
    各セルは、Vdd電力供給導体と４つのVss電力供給導体に接続され、前記ビット線導体と前記電力供給導体は第１共通金属化層において互いに平行に設置され、前記Vdd電力供給導体が、前記第１共通金属化層の前記導体である、前記Vdd電力供給導体の第１側にある第１対の前記ビット線導体と、前記Vdd電力供給導体の第２側にある第２対の前記ビット線導体と、前記Vdd電力供給導体の前記第１側と第２側にある前記Vdd電力供給導体に隣接してそれぞれ設置された前記４つのVss電力供給導体のうちの第１、第２Vss電力供給導体と、前記ビット線導体の前記第１対の前記ビット線導体間に設置された第３Vss電力供給導体と、前記ビット線導体の前記第２対の前記ビット線導体間に設置された第４Vss電力供給導体との間の中心に位置される
    メモリデバイス。
  6. 前記第１インバータの前記プルダウントランジスタは、第１活性領域に形成され、前記第２インバータの前記プルダウントランジスタは、第２活性領域に形成され、前記データ蓄積ノードに接続された前記パスゲートトランジスタは、第３活性領域に形成され、前記データバー蓄積ノードに接続された前記パスゲートトランジスタは、第４活性領域に形成される
    請求項５に記載のメモリデバイス。
  7. 前記第１インバータの前記プルアップトランジスタは、第５活性領域に位置され、前記第２インバータの前記プルアップトランジスタは、第６活性領域に位置される
    請求項６に記載のメモリデバイス。
  8. 前記活性領域は、前記アレイの複数のSRAMセル全体に延伸する
    請求項６に記載のメモリデバイス。
  9. 前記第１インバータのプルダウントランジスタのゲート端子と前記第１インバータのプルアップトランジスタのゲート端子は、第１共通ゲートラインによって一緒に接続され、且つ
    前記第２インバータのプルダウントランジスタのゲート端子と前記第２インバータのプルアップトランジスタのゲート端子は、第２共通ゲートラインによって一緒に接続される
    請求項６に記載のメモリデバイス。
  10. 前記第１と第２共通ゲートラインは、前記第１と第２活性領域をそれぞれ覆うU型部分をそれぞれ含む
    請求項９に記載のメモリデバイス。
  11. 前記第１対の前記ビット線導体は、前記第１ビット線導体と前記第２ビット線導体を含み、前記第２対の前記ビット線導体は、第１相補ビット線導体と第２相補ビット線導体を含む
    請求項５に記載のメモリデバイス。
  12. 前記ワード線導体は、第２共通金属化層に形成され、前記第２共通金属化層は、前記第１共通金属化層の上に形成される
    請求項５に記載のメモリデバイス。
  13. 前記第１共通金属化層の下に第３共通金属化層が設置され、前記第１共通金属化層は、前記SRAMセル内に内部セル領域接続を形成する導体を含む
    請求項１２に記載のメモリデバイス。
  14. 前記第１共通金属化層は、前記パスゲートトランジスタと前記プルダウンデバイス間と、前記プルダウンデバイスと前記プルアップトランジスタ間の内部セル領域接続を形成する導体を含む
    請求項１３に記載のメモリデバイス。
  15. 各SRAMセルは、ねじれビット線導体接合によってアレイのもう１つのSRAMセルに接合される
    請求項５に記載のメモリデバイス。
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