TW202141703A - 靜態隨機存取記憶體單元 - Google Patents

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Abstract

本揭露之靜態隨機存取記憶體(SRAM)單元包括設置於一基板上的第一p井中的第一下拉裝置、第二下拉裝置、第一傳輸閘裝置、以及第二傳輸閘裝置；設置於基板上的第二p井中的第三下拉裝置、第四下拉裝置、第三傳輸閘裝置、以及第四傳輸閘裝置；設置於被設置在第一p井與第二p井之間的n井中的第一上拉裝置及第二上拉裝置；以及第二下拉裝置與第一上拉裝置之間的第一著陸墊。第一著陸墊藉由第一閘極通孔的路徑電性耦接至第二傳輸閘裝置的閘極結構。

Description

靜態隨機存取記憶體單元
本揭露係有關於一種靜態隨機存取記憶體(SRAM)單元，特別係有關於一種具有正交之金屬線的靜態隨機存取記憶體單元。
半導體產業已經歷了快速的成長。技術在半導體材料及設計上的進步，已產生了好幾世代的半導體裝置，其中每一世代都具有比先前世代更小且更複雜的電路。在積體電路(integrated circuit, IC)發展的過程中，功能密度(functional density, 例如：每單位晶片面積之互連裝置的數量)通常會增加，而幾何尺寸(例如：使用製造製程所能產生的最小組件(或線路))則會縮小。這種微縮的過程通常會藉由提高生產效率及降低相關成本來提供益處。然而，這些進步也確實增加了半導體裝置在製程與製造上的複雜性。
在深次微米(deep sub-micron)積體電路技術中，嵌入式靜態隨機存取記憶體(static random access memory, SRAM)裝置在高速通訊、影像處理以及系統單晶片(system-on- chip, SOC)產品上成為了廣受歡迎的儲存單元。舉例來說，雙埠(dual port, DP)SRAM裝置允許平行操作，例如在一個週期內操作1R(1讀取)1W(1寫入)以及2R(2讀取)或2W(2寫入)，並因此具有高於單埠SRAM的頻寬。在具有縮小之特徵尺寸及增加之封裝密度的先進技術中，單元結構的低負載與高速是嵌入式記憶體和SOC產品的重要要素。雙埠SRAM單元可能具有複雜的金屬選路(routing)，這可能會為選路設置及微影(lithography)製程窗口帶來挑戰。因此，儘管現行之雙埠SRAM單元通常足以滿足其預期目的，但它們並非在所有方面都是令人滿意的。
本揭露實施例提供一種SRAM單元。上述SRAM單元包括第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、第一傳輸閘裝置(PG-1)、以及第二傳輸閘裝置(PG-2)，設置於一基板上的第一p井中，其中第二傳輸閘裝置(PG-2)及第二下拉裝置(PD-2)的主動區沿著第一方向對準；第三下拉裝置(PD-3)、第四下拉裝置(PD-4)、第三傳輸閘裝置(PG-3)、以及第四傳輸閘裝置(PG-4)，設置於上述基板上的第二p井中，其中第三傳輸閘裝置(PG-3)及上述第三下拉裝置(PD-3)的主動區沿著第一方向對準；第一上拉裝置(PU-1)及第二上拉裝置(PU-2)，設置於被設置在第一p井與第二p井之間的n井中，其中第一上拉裝置(PU-1)的主動區沿著第一方向延伸；以及第一著陸墊，設置於第二下拉裝置(PD-2)與第一上拉裝置(PU-1)之間，其中第一著陸墊藉由第一閘極通孔的路徑電性耦接至第二傳輸閘裝置(PG-2)的一閘極結構。
本揭露實施例提供一種SRAM單元。上述SRAM單元可包括第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、第一傳輸閘裝置(PG-1)、以及第二傳輸閘裝置(PG-2)，設置於一基板上的第一p井中；第三下拉裝置(PD-3)、第四下拉裝置(PD-4)、第三傳輸閘裝置(PG-3)、以及第四傳輸閘裝置(PG-4)，設置於上述基板上的第二p井中；以及第一上拉裝置(PU-1)及第二上拉裝置(PU-2)，設置於被設置在第一p井與第二p井之間的n井中。第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、以及第一上拉裝置(PU-1)，共享沿著第一方向延伸的閘極結構，第一下拉裝置(PD-1)的汲極、第二下拉裝置(PD-2)的汲極、以及第一上拉裝置(PU-1)的汲極，電性耦接至第一長接點。
本揭露實施例提供一種SRAM單元。上述SRAM單元包括第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、第一傳輸閘裝置(PG-1)、以及第二傳輸閘裝置(PG-2)，設置於一基板上的第一p井中；第三下拉裝置(PD-3)、第四下拉裝置(PD-4)、第三傳輸閘裝置(PG-3)、以及第四傳輸閘裝置(PG-4)，設置於上述基板上的第二p井中；以及第一上拉裝置(PU-1)及第二上拉裝置(PU-2)，設置於被設置在第一p井與第二p井之間的n井中。第一傳輸閘裝置(PG-1)與第一下拉裝置(PD-1)共享沿著第一方向延伸的第一主動區。第二傳輸閘裝置(PG-2)與第二下拉裝置(PD-2)共享沿著第一方向延伸的第二主動區。第一上拉裝置(PU-1)的第三主動區沿著第一方向延伸。第一主動區與第二主動區以第一間隔彼此分隔。第二主動區與第三主動區以大於第一間隔的第二間隔彼此分隔。
以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵形成於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。
此外，本揭露可在多種範例中重複參考數字及/或字母。該重複之目的係為簡化及清晰易懂，且本身並不規定所討論之多種實施例及/或配置間之關係。除此之外，本揭露於下文所述之將一個特徵形成於另一個特徵上、連接至另一個特徵、及/或耦接至另一個特徵，可包括特徵的形成是直接接觸的實施例，以及亦可包括有額外特徵被插入形成於特徵之間，使得特徵並未直接接觸的實施例。此外，例如「較低」、「較高」、「水平」、「垂直」、「上方」、「上」、「下」、「下方」、「向上」、「向下」、「頂部」、「底部」等、及其衍生詞(例如：「水平地」、「向下地」、「向上地」等)之空間相對術語被使用，以使本揭露之一個特徵與另一個特徵之間的關係易於理解。空間相對術語旨於涵蓋包含特徵之裝置的不同方向。
再進一步來說，除非特定否認，單數詞包含複數詞，反之亦然。而當一數字或一數字範圍以「大約」、「大概」或類似之用語描述，該用語旨在涵蓋包括所述數字在內之合理數字，例如所述數字之+/-10％或於本技術領域中具有通常知識者所理解之其他數值。舉例來說，用語「約5奈米(nm)」所涵蓋的尺寸範圍自4.5nm到5.5nm。
第1圖及第2圖係雙埠隨機存取記憶體(DP SRAM)單元100的示意性電路圖。可使用平面場效電晶體(field effect transistors, FET)或多重閘極FET來實施DP SRAM單元100。平面FET包括閘極結構，閘極結構可感應出沿著其主動區(active region)的一個表面的平面通道區域，並因而得名。多重閘極FET包括與其主動區之至少兩個表面接觸的閘極結構。多重閘極FET的範例包括鰭式FET(FinFET)及多橋通道(multi-bridge channel, MBC)FET。FinFET包括自基板升起的鰭狀主動區，以及設置於鰭狀主動區之頂部表面與側壁上的閘極結構。MBC FET包括在兩個源極/汲極特徵之間延伸的至少一個通道構件，以及完全包裹在至少一個通道構件周圍的閘極結構。由於它那閘極結構環繞包裹通道構件的特徵，因此MBC FET亦可稱為閘極全環(gate-all-around, GAA)FET或圍繞閘極電晶體(surrounding gate transistor, SGT)。根據形狀及方向，MBC FET中的通道構件可被稱為奈米片、半導體線、奈米線、奈米結構、奈米柱、奈米束或是奈米橋。在一些情況下，MBC FET可藉由通道構件的形狀來指稱。舉例來說，具有一或多個奈米片通道構件的MBC FET，亦可被稱為奈米片電晶體或奈米片FET。為了避免疑慮，本揭露的實施例可適用於使用平面FET或多重閘極FET實施的DP SRAM單元100。
在一些實施例中，DP SRAM單元100可包括總共10個電晶體，且可被稱為10T SRAM單元100。參照第1圖，DP SRAM單元100包括交叉耦合(cross-coupled)的第一反相器101與第二反相器102。如第2圖所示，第一反相器101包括由p型場效電晶體(pFET)形成的第一上拉裝置(PU-1)142、由n型場效電晶體(nFET)形成的第一下拉裝置(PD-1)146、以及由nFET形成的第二下拉裝置(PD-2)148。第一下拉裝置(PD-1)146與第二下拉裝置(PD-2) 148被配置為平行模式(parallel mode)。具體來說，第一下拉裝置(PD-1)146與第二下拉裝置(PD-2)148的汲極電性連接在一起、其對應的源極電性連接在一起、且其對應的閘極電性連接在一起。第二反相器101包括由pFET形成的第二上拉裝置(PU-2)144、由nFET形成的第三下拉裝置(PD-3)150、以及由nFET形成的第四下拉裝置(PD-4)152。第三下拉裝置(PD-3)150與第四下拉裝置(PD-4)152被配置為平行模式。
第一上拉裝置(PU-1)142、第一下拉裝置(PD-1) 146以及第二下拉裝置(PD-2)148的汲極電性連接在一起，定義了第一汲極節點(亦稱為第一節點或節點1)。第二上拉裝置(PU-2) 144、第三下拉裝置(PD-3)150以及第四下拉裝置(PD-4)152的汲極電性連接在一起，定義了第二汲極節點(亦稱為第二節點或節點2)。第一上拉裝置(PU-1)142、第一下拉裝置(PD-1)146以及第二下拉裝置(PD-2)148的閘極電性連接及耦接至第二節點。第二上拉裝置(PU-2)144、第三下拉裝置(PD-3)150以及第四下拉裝置(PD-4)152的閘極電性連接及耦接至第一節點。第一上拉裝置(PU-1)142與第二上拉裝置(PU-2)144的源極電性連接到電源線(Vdd或CVdd)。第一下拉裝置(PD-1)146、第二下拉裝置(PD-2) 148、第三下拉裝置(PD-3)150、以及第四下拉裝置(PD-4)152的源極，電性連接至互補電源線(Vss或CVss)。
DP SRAM單元100更包括第一埠(埠A)112以及第二埠(埠B)114。在一個實施例中，埠A 112及埠B 114包括至少四個傳輸閘裝置，稱為第一傳輸閘裝置(PG-1)104、第二傳輸閘裝置(PG-2)106、第三傳輸閘裝置(PG-3)108、以及第四傳輸閘裝置(PG-4)110。埠A 112包括第一傳輸閘裝置(PG-1)104及第二傳輸閘裝置(PG-2)106。埠B 114包括第三傳輸閘裝置(PG-3)108及第四傳輸閘裝置(PG-4)110。第一傳輸閘裝置(PG-1)104的汲極電性連接至第一位元線122(稱為BL-A)。第一傳輸閘裝置(PG-1)104的源極電性連接至第一節點。第一傳輸閘裝置(PG-1)104的閘極電性連接至第一字元線112(稱為埠A WL)。第二傳輸閘裝置(PG-2)106的汲極電性連接至第一互補位元線(bit-line bar)124(BL-A bar)。第二傳輸閘裝置(PG-2)106的源極電性連接至第二節點。第二傳輸閘裝置(PG-2)106的閘極電性連接至第一字元線112(埠A WL)。第三傳輸閘裝置(PG-3)108的汲極電性連接至第二位元線132(BL-B)。第三傳輸閘裝置(PG-3)108的源極電性連接至第一節點。第三傳輸閘裝置(PG-3)108的閘極電性連接至第二字元線114(埠B WL)。第四傳輸閘裝置(PG-4)110的汲極電性連接至第二互補位元線134(BL-B bar)。第四傳輸閘裝置(PG-4)110的源極電性連接至第二節點。第四傳輸閘裝置(PG-4)110的閘極電性連接至第二字元線114(埠B WL)。應注意的是，為了便於參考，埠A與埠A WL共享相同的參考符號112，而埠B與埠B WL共享相同的參考符號114。自第2圖可以看出，DP SRAM單元100包括兩個上拉裝置(PU-1及PU-2)、四個下拉裝置(PD-1、PD-2、PD-3及PD-4)、以及四個傳輸閘裝置(PG-1、PG-2、PG-3及PG-4)，可使用10個電晶體(10T)來實施，例如10個平面FET或10個多重閘極FET 。
第3圖係DP SRAM裝置10的示意圖。如第3圖所示，DP SRAM裝置10包括由4×4或更多的雙埠SRAM單元組成的SRAM陣列12，每個單元可具有第1圖及第2圖所示的電路佈局。SRAM陣列12中之雙埠SRAM單元的第一字元線(WL-A)連接至第一字元線(WL-A)驅動器/選擇器14並由第一字元線(WL-A)驅動器/選擇器14控制，而SRAM陣列12中之雙埠SRAM單元的第二字元線(WL-B)連接至第二字元線(WL-B)驅動器/選擇器16並由第二字元線(WL-B)驅動器/選擇器16控制。根據各種前述實施例，SRAM陣列12中之雙埠SRAM單元的第一字元線(WL-A)及第二字元線(WL-B)形成於相同或不同的金屬層中，例如第二金屬層(M2)及/或第四金屬層(M4)。舉例來說，第一字元線(WL-A)被形成在第二金屬層(M2)中，而第二字元線(WL-B)被形在第四金屬層(M4)中。再舉例來說，第一字元線(WL-A)與第二字元線(WL-B)兩者被形成在第二金屬層(M2)中。不同的金屬層被繪製於第5圖及第6圖中，且將於下文做更詳細的描述。
仍舊參照第3圖，SRAM陣列12中之雙埠SRAM單元的第一位元線(BL-A)及第一互補位元線(BL-A bar)連接至第一Y多工器(MUX)及感測放大器(sensing amplifier)18。當選擇第一字元線(WL-A)時，可選擇SRAM單元的第一位元線(BL-A)及第一互補位元線(BL-A bar)，且可藉由第一Y多工器(MUX)及感測放大器18讀取及感測(或寫入)SRAM單元傳輸的資料。SRAM陣列12中之雙埠SRAM單元的第二位元線(BL-B)及第二互補位元線(BL-B bar)連接至第二Y多工器(MUX)及感測放大器20。當選擇第二字元線(WL-B)時，可選擇SRAM單元的第二位元線(BL-B)及第二互補位元線(BL-B bar)，且可藉由第二Y多工器(MUX)及感測放大器20讀取及感測(或寫入)SRAM單元傳輸的資料。根據基於本揭露的各種實施例，雙端口SRAM單元的第一位元線(BL-A)、第一互補位元線(BL-A bar)、第二位元線(BL-B)、以及第二互補位元線(BL-B bar)，可被形成在相同的金屬層中，例如第一金屬層(M1)，顯示於第5圖及第6圖。
為了說明第1圖及第2圖所示之DP SRAM單元100中的選路特徵，DP SRAM單元的示意性佈局被繪製於第4A圖及第4B圖。因為第4A圖及第4B圖中的示意性佈局顯示比第1圖及第2圖中的電路圖更進一步的特徵，因此對於第4A圖及第4B圖採用不同的參考符號。然而，應注意的是，儘管在第1圖、第2圖、第4A圖及第4B圖中的特徵中可使用不同的參考符號，但在第1圖及第2圖中標識的裝置與節點在第4A圖及第4B圖中仍具有對應的對應部分。舉例來說，儘管第1圖及第2圖中的DP SRAM單元、PG-1、PG-2、PG-3、PG-4、PD-1、PD-2、PD-3、PD-4、PU-1、PU-2、WL-A、WL-B、BL-A、BL-B、BL-A bar、BL-B bar、Vss、Vdd對應於第4A圖或第4B圖中的相似特徵，但它們的參考符號並不相同。與第4A圖中的示意性佈局相比，第4B圖中所示的示意性佈局被簡化，以顯示本揭露之創造性特徵的範例。
首先參照第4A圖。第1圖及第2圖所示的DP SRAM單元100可被實施為第4A圖所示的DP SRAM單元200。DP SRAM單元200可被製造於基板202上。在一些實施例中，基板202可包括半導體材料，例如矽或矽鍺。在一些替代性實施例中，基板202可為絕緣層上矽(silicon-on-insulator, SOI)，包括支撐體晶圓(supporting bulk wafer)上用於隔離的絕緣層以及絕緣層上的矽層。可使用不同的技術來形成SOI基板，這些技術包括分離植入氧氣(Separation by Implanted Oxygen, SIMOX)、黏合和蝕刻的SOI(Bonding and Etching Back SOI, BESOI)、以及區域熔融和再結晶(Zone Melting and Recrystallization, ZMR)SOI。基板202可包括不同的摻雜區域。在第4A圖所示的實施例中，關於DP SRAM單元200，基板202可包括n型井1000以及第一p型井2000-1與第二p型井2000-2，其中n型井1000以n型摻雜物摻雜，例如磷(P)和砷(As)，而第一p型井2000-1與第二p型井2000-2以p型摻雜物摻雜，例如硼(B)。如將於下文所述，n型裝置將被形成於第一p型井2000-1與第二p型井2000-2上，而p型裝置將被形成於n型井1000上。在一些實施例中，當考慮越過DP SRAM單元200的邊界時，第一p型井2000-1與第二p型井2000-2可為相同p型井2000的不同區域。關於DP SRAM單元200，n型井1000被夾設於第一p型井2000-1與第二p型井2000-2之間。
DP SRAM單元200包括第一主動區204-1、第二主動區204-2、第三主動區204-3、第四主動區204-4、第五主動區204-5、以及第六主動區204-6。每個主動區沿著Y方向縱向(lengthwise)延伸。在第4A圖所示的一些實施例中，第一主動區204-1、第二主動區204-2、第五主動區204-5以及第六主動區204-6中的每一者，包括兩個鰭片結構或兩個垂直堆疊的通道構件，而第三主動區204-3及第四主動區204-4中的每一者，包括單一鰭片結構或單一垂直堆疊的通道構件。其他數量的主動區、設置及實施方式也是可能的，且本揭露內容對其進行了充分地預想。在一些實施例中，第一上拉裝置(PU-1)206被形成在第三主動區204-3上、第二上拉裝置(PU-2)208被形成在第四主動區204-4之上、第一傳輸閘裝置(PG-1)210及第一下拉裝置(PD-1)218被形成在第一主動區204-1上、第二傳輸閘裝置(PG-2)212及第二下拉裝置(PD-2)220被形成在第二主動區204-2上、第三下拉裝置(PD-3)222及第三傳輸閘裝置(PG-3)214被形成第五主動區204-5上、以及第四下拉裝置(PD-4)224及第四傳輸閘裝置(PG-4)216被形成第六主動區204-6上。在第4A圖所示的一些實例中，第一傳輸閘裝置(PG-1)210、第二傳輸閘裝置(PG-2)212、第三傳輸閘裝置(PG-3)214、以及第四傳輸閘裝置(PG-4)216中的每一者，具有自己的閘極結構，這些閘極結構沿著X方向縱向延伸，其中X方向垂直於Y方向。第一下拉裝置(PD-1)218、第二下拉裝置(PD-2)220、以及第一下拉裝置(PU-1)206共享一個閘極結構，此閘極結構亦沿著X方向縱向延伸。第三下拉裝置(PD-3)222、第四下拉裝置(PD-4)224、以及第二上拉裝置(PU-2)208共享一個閘極結構，此閘極結構亦沿著X方向縱向延伸。
DP SRAM單元200包括閘極通孔(via)及源極/汲極接點(contact)，形成通往(to) DP SRAM單元200中之電晶體的閘極結構及源極/汲極的連接。參照第4A圖，在一些實施例中，DP SRAM單元200包括第一閘極通孔252、第二閘極通孔254、第三閘極通孔256、以及第四閘極通孔258。第一閘極通孔252被設置於第二傳輸閘裝置(PG-2)212的閘極結構上，並與該閘極結構電性耦接。沿著X方向，第一閘極通孔252被設置於第二主動區204-2與第三主動區204-3之間的隔離特徵上。隔離特徵可為淺溝槽隔離(shallow trench isolation, STI)特徵，且代表性地顯示於第5圖中。第一閘極通孔252將第二傳輸閘裝置(PG-2)212的閘極結構電性耦接至第一WL-B著陸墊(landing pad)228-1。第一WL-B著陸墊228-1沿著Y方向縱向延伸，且位於第二主動區204-2與第三主動區204-3之間。第二閘極通孔254被設置於第三傳輸閘裝置(PG-3) 214的閘極結構上，並與該閘極結構電性耦接。沿著X方向，第二閘極通孔254被設置於第四主動區204-4與第五主動區204-5之間的隔離特徵(例如：STI特徵)上。第二閘極通孔254將第三傳輸閘裝置(PG-3)214的閘極結構電性耦接至第二WL-B著陸墊228-2。第二WL-B著陸墊228-2沿著Y方向縱向延伸，且位於第四主動區204-4與第五主動區204-5之間。第三閘極通孔256被設置於第一傳輸閘裝置(PG-1) 210的閘極結構上，並與該閘極結構電性耦接。沿著X方向，第三閘極通孔256被設置於DP SRAM單元200的末端或邊界處。第三閘極通孔256將第一傳輸閘裝置(PG-1)210的閘極結構電性耦接至第一WL-A著陸墊226-1。第一WL-A著陸墊226-1沿著Y方向縱向延伸，且位於DP SRAM單元200的末端或邊界處。第四閘極通孔258被設置於第四傳輸閘裝置(PG-4) 216的閘極結構上，並與該閘極結構電性耦接。沿著X方向，第四閘極通孔258被設置於DP SRAM單元200的另一個末端或邊界處。第四閘極通孔258將第四傳輸閘裝置(PG-4)216的閘極結構電性耦接至第二WL-A著陸墊226-2。第二WL-A著陸墊226-2沿著Y方向縱向延伸，且位於DP SRAM單元200的另一個末端或邊界處。沿著Z方向，每個閘極通孔可具有圓形、橢圓形、跑道形、正方形或矩形的形狀。在一些實施例中，因為第三閘極通孔256及第四閘極通孔258被設置於DP SRAM單元200的邊界處，因此它們可被擴大以降低電阻並改善DP SRAM單元200的性能。相反地，第一閘極通孔252及第二閘極通孔254被設置於DP SRAM單元200的主動區內，擴大它們的空間可能受限。如此一來，在那些實施例中，第三閘極通孔256及第四閘極通孔258的X-Y平面投影面積，大於第一閘極通孔252及第二閘極通孔254的X-Y平面投影面積。
第一下拉裝置(PD-1)218、第二下拉裝置(PD-2) 220、以及第一上拉裝置(PU-1)206的汲極(或汲極特徵)，電性耦接至第一長接點240。第一長接點240在第一主動區204-1、第二主動區204-2、以及第三主動區204-3上，沿著X方向縱向延伸。如第4A圖所示，第一長接點240被設置於第一傳輸閘裝置(PG-1)210的閘極結構與第一下拉裝置(PD-1)218、第二下拉裝置(PD-2)220及第一上拉裝置(PU-1)206的共同閘極結構之間。相似地，第一長接點240被設置於第二傳輸閘裝置(PG-2)212的閘極結構與第一下拉裝置(PD-1)218、第二下拉裝置(PD-2)220及第一上拉裝置(PU-1)206的共同閘極結構之間。第一長接點240被設置於第一下拉裝置(PD-1)218、第二下拉裝置(PD-2)220及第一上拉裝置(PU-1)206的共同閘極結構與第三下拉裝置(PD-3)222、第四下拉裝置(PD-4)224及第二上拉裝置(PU-2)208的共同閘極結構之間。如第4A圖所示，因為第一長接點240沿著X方向延伸以跨越第一WL-B著陸墊228-1(其沿著Y方向縱向延伸)上方，因此第一閘極通孔252可能與第一長接點240相鄰。如本文所使用的，長接點指的是物理上跨越一個以上之源極/汲極區域的接點特徵。舉例來說，第一長接點240物理地跨越第一下拉裝置(PD-1)218、第二下拉裝置(PD-2)220、以及第一上拉裝置(PU-1)206上方。或者，長接點是指物理上跨越一個以上之主動區的接點特徵。舉例來說，第一長接點240物理地跨越第一主動區204-1、第二主動區204-2及第三主動區204-3上方。
第三下拉裝置(PD-3)222、第四下拉裝置(PD-4) 224、以及第二上拉裝置(PU-2)208的汲極(或汲極特徵)，電性耦接至第二長接點242。第二長接點242在第四主動區204-4、第五主動區204-5、以及第六主動區204-6上，沿著X方向縱向延伸。如第4A圖所示，第二長接點242被設置於第四傳輸閘裝置(PG-4)216的閘極結構與第三下拉裝置(PD-3)222、第四下拉裝置(PD-4)224及第二上拉裝置(PU-2)208的共同閘極結構之間。相似地，第二長接點242被設置於第三傳輸閘裝置(PG-3)214的閘極結構與第三下拉裝置(PD-3)222、第四下拉裝置(PD-4)224及第二上拉裝置(PU-2)208的共同閘極結構之間。第二長接點242被設置於第一下拉裝置(PD-1)218、第二下拉裝置(PD-2)220及第一上拉裝置(PU-1)206的共同閘極結構與第三下拉裝置(PD-3)222、第四下拉裝置(PD-4)224及第二上拉裝置(PU-2)208的共同閘極結構之間。如第4A圖所示，因為第二長接點242沿著X方向延伸以跨越第二WL-B著陸墊228-2(其沿著Y方向縱向延伸)上方，因此第二閘極通孔254可能與第二長接點242相鄰。
第一下拉裝置(PD-1)218及第二下拉裝置(PD-2) 220的源極(或源極特徵)電性耦接至第三長接點244。第三長接點244在第一主動區204-1及第二主動區204-2上沿著X方向縱向延伸。第三下拉裝置(PD-3)222及第四下拉裝置(PD-4)224的源極(或源極特徵)電性耦接至第四長接點246。第四長接點246在第五主動區204-5及第六主動區204-6上沿著X方向縱向延伸。
除了第一、第二、第三及第四長接點之外，第一傳輸閘裝置(PG-1)210具有第一源極接點272、第二傳輸閘裝置(PG-2)212具有第二源極接點274、第一上拉裝置(PU-1)206具有第四源極接點278、第二上拉裝置(PU-2)具有第三源極接點276、第三傳輸閘裝置(PG-3)具有第五源極接點280、且第四傳輸閘裝置(PG-4)具有第六源極接點282。如第4A圖所示，藉由接點通孔，第一源極接點272電性耦接至第一位元線(BL-A)230-1。以相似的方式，第二源極接點274電性耦接至第二位元線(BL-B)230-2、第六源極接點282電性耦接至第一互補位元線(BL-A bar)232-1、且第五源極接點280電性耦接至第二互補位元線(BL-B bar)232-2。藉由接點通孔，第三源極接點276及第四源極接點278電性耦接到電源線(Vdd)238。藉由第一Vss通孔260，第三長接點244電性耦接到第一互補電源線(1st Vss)234。藉由第二Vss通孔262，第四長接點246電性耦接到第二互補電源線(2nd Vss)236。
仍舊參照第4A圖，第一WL-A著陸墊226-1、第一位元線(BL-A)230-1、第一互補電源線(1st Vss)234、第二位元線(BL-B)230-2、第一WL-B著陸墊228-1、電源線(Vdd)238、第二WL-B著陸墊228-2、第二互補位元線(BL-B bar)232-2、第二互補電源線(2nd Vss)236、第一互補位元線(BL-A bar)232-1、以及第二WL-A著陸墊226-2中的每一者，沿著Y方向縱向延伸，並平行於主動區(204-1~204-6)的縱向方向。在一些實施例中，第一WL-A著陸墊226-1、第一位元線(BL-A)230-1、第一互補電源線(1st Vss)234、第二位元線(BL-B)230-2、第一WL-B著陸墊228-1、電源線(Vdd)238、第二WL-B著陸墊228-2、第二互補位元線(BL-B bar)232-2、第二互補電源線(2nd Vss)236、第一互補位元線(BL-A bar)232-1、以及第二WL-A著陸墊226-2，被設置於第一金屬層(M1)中。
參照第4B圖，當沿著Z方向觀察時，DP SRAM單元200的形狀為矩形，且沿著X方向伸長。在一些實施例中，DP SRAM單元200包括沿著X方向的長度L以及沿著Y方向的寬度W。長度L對寬度W的比值可介於約4與約7之間。較小的寬度W可減少位元線及互補位元線的線長度，以降低沿著位元線及互補位元線之長度的歐姆電壓降(ohmic drop)(即：IR降)。藉由將第一WL-B著陸墊228-1設置於n型之第二主動區204-2與p型之第三主動區204-3之間，n型之第二主動區204-2與p型之第三主動區204-3之間的間隔得以增加。相似地，藉由將第二WL-B著陸墊228-2設置於n型之第五主動區204-5與p型之第四主動區204-4之間，n型之第五主動區204-5與p型之第四主動區204-4之間的間隔亦得以增加。如此一來，相鄰之n型主動區之間的第一間隔S1，小於n型主動區與相鄰之p型主動區之間的第二間隔S2。舉例來說，同為n型的第一主動區204-1與第二主動區204-2，沿著X方向以第一間隔S1隔開。同為n型的第五主動區204-5與第六主動區204-6，亦沿著X方向以第一間隔S1彼此間隔。n型的第二主動區204-2與p型的第三主動區204-3以第二間隔S2彼此間隔。n型的第五主動區204-5與p型的第四主動區204-4以第二間隔S2彼此間隔。如上文關於第4A圖所述，第一主動區204-1、第二主動區204-2、第五主動區204-5以及第六主動區204-6中的每一者，包括兩個鰭片結構或兩個垂直堆疊的通道構件，而第三主動區204-3及第四主動區204-4中的每一者，則包括單一鰭片結構或單一垂直堆疊的通道構件。因此，第一間隔S1是指第一主動區204-1中的鰭片/堆疊與第二主動區204-2中的鰭片/堆疊之間的，最小的鰭片至鰭片或堆疊至堆疊的間隔，或者，是指第五主動區204-5中的鰭片/堆疊與第六主動區204-6中的鰭片/堆疊之間的，最小的鰭片至鰭片或堆疊至堆疊的間隔。相似地，第二間隔S2是指第二主動區204-2中的鰭片/堆疊與第三主動區204-3中的鰭片/堆疊之間的，最小的鰭片至鰭片或堆疊至堆疊的間隔，或者，是指第五主動區204-5中的鰭片/堆疊與第四主動區204-4中的鰭片/堆疊之間的，最小的鰭片至鰭片或堆疊至堆疊的間隔。
在一些實施例中，第二間隔S2對第一間隔S1的比值，可介於約1.05與約2.00之間。較大的第二間隔S2能夠提供益處。舉例來說，較大的第二間隔S2可允許n型井1000與p型井2000(包括第一p型井2000-1及第二p型井2000-2)之間更大的間隔，這帶來了降低的井隔離漏電(well isolation leakage)，並增加了裝置對閂鎖(latch-up)及軟錯誤率(soft-error-rate)的抗擾力(immunity)。再舉例來說，較大的第二間隔S2可為較大的n型井騰出空間，這能夠帶來DP SRAM單元200之更平衡的性能特性。如同在第4A圖及第4B圖中可以看出的，在DP SRAM單元200中，p型井2000(包括第一p型井2000-1及第二p型井2000-2)在面積方面大於n型井1000。增加n型井的面積有助於平衡DP SRAM單元200的性能。此外，因為第一互補電源線(1st Vss)234及第二互補電源線(2nd Vss)236是僅有的設置於相鄰之n型主動區之間(第一主動區204-1與第二主動區204-2之間或是第五主動區204-5與第六主動區204-6之間)的金屬線，因此第一互補電源線(1st Vss)234及第二互補電源線(2nd Vss)236可以較寬，以為較大的第一Vss通孔260及第二Vss通孔262騰出空間，這能夠為DP SRAM單元200帶來改進的性能。與閘極通孔(第一閘極通孔252、第二閘極通孔254、第三閘極通孔256及第四閘極通孔258)相比，第一Vss通孔260與第二Vss通孔262具有更大的尺寸。舉例來說，當閘極通孔及Vss通孔兩者都實質上為矩形時，沿著孤立的一側，閘極通孔具有第一尺寸D1，而Vss通孔具有第二尺寸D2。在一些實施例中，第二尺寸D2對第一尺寸D1的比值，可介於約1.1與約4之間。
DP SRAM單元200的各種金屬層以及接點通孔顯示於第5圖及第6圖。第5圖為沿著Y方向察看之金屬層的示意圖，而第6圖則為沿著X方向察看之金屬層的示意圖。為了簡化說明，在第5圖及第6圖中，第一、第二、第三、第四、第五及第六主動區(在第4A圖中的參考符號為204-1〜6)可代表性地顯示為主動區204；10個電晶體(在第4A圖中顯示為PU-1、PU-2、PG-1〜4及PD-1〜4)的閘極結構可代表性地顯示為閘極結構G；第一、第二、第三及第四閘極通孔(在第4A圖中參考符號為252、254、256及258)可代表性地顯示為閘極通孔GV；源極接點(在第4A圖中參考符號為272、274、276、278、280及282)、長接點(在第4A圖中參考符號為240、242、244及246)在第6圖中代表性地顯示為接點C；源極/汲極接點通孔可代表性地顯示為通孔V0；以及n型井1000與p型井2000(包括第一p型井2000-1及第二p型井2000-2)可代表性地顯示為井SW。諸如淺溝槽隔離(STI)層的隔離層205，可被設置於相鄰的主動區204之間以提供隔離。每個主動區204可被設置於諸如第4A圖中之n型井1000的n型井上，或是諸如第4A圖中之p型井2000(包括第一p型井2000-1及第二p型井2000-2)的p型井上。第一金屬層(M1)中的金屬線沿著Y方向縱向延伸。第二金屬層(M2)中的金屬線沿著X方向縱向延伸。第三金屬層(M3)中的金屬線沿著Y方向縱向延伸。第四金屬層(M4)中的金屬線沿著X方向縱向延伸。第一通孔(V1)電性耦接第一金屬層(M1)與第二金屬層(M2)。第二通孔(V2)電性耦接第二金屬層(M2)與第三金屬層(M3)。第三通孔(V3)電性耦接第三金屬層(M3)與第四金屬層(M4)。如上所述，第一WL-A著陸墊226-1、第一位元線(BL-A)230-1、第一互補電源線(1st Vss)234、第二位元線(BL-B)230-2、第一WL-B著陸墊228-1、電源線(Vdd)238、第二WL-B著陸墊228-2、第二互補位元線(BL-B bar)232-2、第二互補電源線(2nd Vss)236、第一互補位元線(BL-A bar)232-1、以及第二WL-A著陸墊226-2，可被設置於第一金屬層(M1)中。
因為第一金屬層(M1)、第二金屬層(M2)、第三金屬層(M3)及第四金屬層(M4)中的金屬線沿著X方向延伸或是沿著垂直的Y方向延伸，因此DP SRAM單元200中的金屬線並未包括複雜的形狀，因而帶來產量的提升。如第3圖、第5圖及第6圖所示，在X方向上延伸的第二金屬層(M2)及第四金屬層(M4)可被用作第一字元線(WL-A)及第二字元線(WL-B)，以耦接到第一字元線(WL-A)驅動器/選擇器14及第二字元線(WL-B)驅動器/選擇器16。在Y方向上延伸的第一位元線(BL-A)、第一互補位元線(BL-A bar)、第二位元線(BL-B)及第二互補位元線(BL-B bar)，可被耦接至第一Y多工器(MUX)及感測放大器18或第二Y多工器(MUX)及感測放大器20。
第7圖所示的一些實施例中，可在第二金屬層(M2)中實施第一字元線(WL-A)及第二字元線(WL-B)兩者。在這些實施例中，第一字元線(WL-A)可藉由兩個第一通孔V1的路徑，耦接到第一WL-A著陸墊226-1及第二WL-A著陸墊226-2；而第二字元線(WL-B)可藉由兩個第一通孔V1的路徑，耦接到第一WL-B著陸墊228-1及第二WL-B著陸墊228-2。
在第8圖所示的一些替代性實施例中，第二字元線(WL-B)可被實施於第二金屬層(M2)中，而第一字元線(WL-A)可被實施於第四金屬層(M4)。因為第一字元線(WL-A)與第二字元線(WL-B)被製造於不同的金屬層中，因此可在第二金屬層(M2)中形成第一金屬微動(jog)特徵290，以增加第二字元線(WL-B)的寬度來降低歐姆電壓降(即：IR降)。在第8圖所示的一些實施例中，第二字元線(WL-B)具有第一寬度W1，且第一金屬微動特徵290可將寬度增加到第二寬度W2。第二寬度W2大於第一寬度W1。在這些實施例中，第二字元線(WL-B)可藉由兩個第一通孔V1的路徑，耦接到第一WL-B著陸墊228-1及第二WL-B著陸墊228-2。第一字元線(WL-A)可藉由兩個第一通孔V1、第二金屬層(M2)中的兩個接觸墊294及接觸墊296、兩個第二通孔V2、第三金屬層(M3)中的兩個接觸墊302及接觸墊304、以及兩個第三通孔V3的路徑，耦接到第一WL-A著陸墊226-1及第二WL-A著陸墊226-2。第二金屬層(M2)中的兩個接觸墊294及接觸墊296、兩個第二通孔V2、第三金屬層(M3)中的兩個接觸墊302及接觸墊304、以及兩個第三通孔V3，幫助重新路由(reroute)第四金屬層(M4)與第一WL-A著陸墊226-1及第二WL-A著陸墊226-2之間的訊號路徑。
金屬層的進一步實施例可被顯示於第9圖中。與第8圖所示的金屬層結構相比，第9圖中的金屬層結構更包括電力網格(power mesh)特徵，電力網格特徵可被結合到第8圖所示的金屬層結構中，以降低歐姆電壓降(即：IR降)。如第9圖所示，第一互補電源線(1st Vss)234可藉由第一通孔V1、第二金屬層(M2)中的接觸墊295、第二通孔V2、第三金屬層(M3)中的接觸墊306、以及第三通孔V3的路徑，路由到第四金屬層(M4)。相似地，第二互補電源線(2nd Vss)236可藉由第一通孔V1、第二金屬層(M2)中的接觸墊297、第二通孔V2、第三金屬層(M3)中的接觸墊308、以及第三通孔V3的路徑，路由到第四金屬層(M4)。因為接觸墊295及接觸墊297佔據了第二金屬層(M2)中的空間，因此第二金屬層(M2)在第9圖中的第二金屬微動特徵291，可能會小於在第8圖中的第一金屬微動特徵290。
儘管並非旨於限制，但本揭露的一或多個實施例提供了益處。舉例來說，本揭露提供的10T SRAM單元的實施例，包括兩個上拉裝置(PU-1及PU-2)、四個下拉裝置(PD-1、PD-2、PD-3及PD-4)、以及四個傳輸閘裝置(PG-1、PG-2、PG-3及PG-4)。本揭露的SRAM單元包括被設置於n型裝置與p型裝置之間，以增加它們之間的間隔的字元線接觸墊。增加的間隔允許降低閂鎖並減少軟錯誤率以提高性能。此外，n型與p型裝置之間增加的間隔允許將空間用於較大的n型井，以使SRAM單元具有更加平衡的性能。為了簡化選路結構並增加可擴縮性(scalability)，一個金屬層中的金屬線與相鄰之金屬層中的金屬線正交。本揭露的SRAM單元包括第一長接點以及第二長接點，第一長接點耦接到第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、以及第一上拉裝置(PU-1)的汲極，而第二長接點耦接到第三下拉裝置(PD-3)、第四下拉裝置(PD-4)、以及第二上拉裝置(PU-2)的汲極。長接點的實施簡化了選路結構。
因此，在一種態樣中，本揭露提供一種SRAM單元。上述SRAM單元包括第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、第一傳輸閘裝置(PG-1)、以及第二傳輸閘裝置(PG-2)，設置於一基板上的第一p井中，其中第二傳輸閘裝置(PG-2)及第二下拉裝置(PD-2)的主動區沿著第一方向對準；第三下拉裝置(PD-3)、第四下拉裝置(PD-4)、第三傳輸閘裝置(PG-3)、以及第四傳輸閘裝置(PG-4)，設置於上述基板上的第二p井中，其中第三傳輸閘裝置(PG-3)及上述第三下拉裝置(PD-3)的主動區沿著第一方向對準；第一上拉裝置(PU-1)及第二上拉裝置(PU-2)，設置於n井中，n井被設置在第一p井與第二p井之間，其中第一上拉裝置(PU-1)的主動區沿著第一方向延伸；以及第一著陸墊，設置於第二下拉裝置(PD-2)與第一上拉裝置(PU-1)之間，其中第一著陸墊藉由第一閘極通孔的路徑電性耦接至第二傳輸閘裝置(PG-2)的一閘極結構。
在一些實施例中，第一閘極通孔被設置於第二下拉裝置(PD-2)與第一上拉裝置(PU-1)之間。
在一些實施例中，上述SRAM單元可進一步包括第二著陸墊，設置於第三下拉裝置(PD-3)與第二上拉裝置(PU-2)之間，且第二著陸墊藉由第二閘極通孔的路徑電性耦接至第二傳輸閘裝置(PG-2)的閘極結構。
在一些實施例中，第二閘極通孔被設置於第三下拉裝置(PD-3)與第二上拉裝置(PU-2)之間。
在一些實施例中，第一下拉裝置(PD-1)的汲極、第二下拉裝置(PD-2)的汲極、以及第一上拉裝置(PU-1)的汲極，電性耦接至第一長接點。
在一些實施例中，第三下拉裝置(PD-3)的汲極、第四下拉裝置(PD-4)的汲極、以及第二上拉裝置(PU-2)的汲極，電性耦接至第一長接點。
在一些實施例中，第一下拉裝置(PD-1)的源極以及第二下拉裝置(PD-2)的源極，電性耦接至第三長接點。
在一些實施例中，第三下拉裝置(PD-3)的源極以及第四下拉裝置(PD-4)的源極，電性耦接至第三長接點。
在另一種態樣中，本揭露提供一種SRAM單元。上述SRAM單元可包括第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、第一傳輸閘裝置(PG-1)、以及第二傳輸閘裝置(PG-2)，設置於一基板上的第一p井中；第三下拉裝置(PD-3)、第四下拉裝置(PD-4)、第三傳輸閘裝置(PG-3)、以及第四傳輸閘裝置(PG-4)，設置於上述基板上的第二p井中；以及第一上拉裝置(PU-1)及第二上拉裝置(PU-2)，設置於n井中，n井被設置在第一p井與第二p井之間。第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、以及第一上拉裝置(PU-1)，共享沿著第一方向延伸的閘極結構，第一下拉裝置(PD-1)的汲極、第二下拉裝置(PD-2)的汲極、以及第一上拉裝置(PU-1)的汲極，電性耦接至第一長接點。
在一些實施例中，上述SRAM單元可進一步包括第一著陸墊，設置於第二下拉裝置(PD-2)與第一上拉裝置(PU-1)之間，且第一著陸墊藉由第一閘極通孔的路徑電性耦接至第二傳輸閘裝置(PG-2)的閘極結構。
在一些實施例中，第一閘極通孔是相鄰於第一長接點設置的。
在一些實施例中，第三下拉裝置(PD-3)的汲極、第四下拉裝置(PD-4)的汲極、以及第二上拉裝置(PU-2)的汲極，電性耦接至第二長接點。
在一些實施例中，上述SRAM單元可進一步包括第二著陸墊，設置於第三下拉裝置(PD-3)與第二上拉裝置(PU-2)之間。第二著陸墊藉由第二閘極通孔的路徑電性耦接至第二傳輸閘裝置(PG-2)的閘極結構。
在一些實施例中，第二閘極通孔是相鄰於第二長接點設置的。
在又一個態樣中，本揭露提供一種SRAM單元。上述SRAM單元包括第一下拉裝置(PD-1)、第二下拉裝置(PD-2)、第一傳輸閘裝置(PG-1)、以及第二傳輸閘裝置(PG-2)，設置於一基板上的第一p井中；第三下拉裝置(PD-3)、第四下拉裝置(PD-4)、第三傳輸閘裝置(PG-3)、以及第四傳輸閘裝置(PG-4)，設置於上述基板上的第二p井中；以及第一上拉裝置(PU-1)及第二上拉裝置(PU-2)，設置於n井中，n井被設置在第一p井與第二p井之間。第一傳輸閘裝置(PG-1)與第一下拉裝置(PD-1)共享沿著第一方向延伸的第一主動區。第二傳輸閘裝置(PG-2)與第二下拉裝置(PD-2)共享沿著第一方向延伸的第二主動區。第一上拉裝置(PU-1)的第三主動區沿著第一方向延伸。第一主動區與第二主動區以第一間隔彼此分隔。第二主動區與第三主動區以大於第一間隔的第二間隔彼此分隔。
在一些實施例中，第二間隔對第一間隔的比值介於1.05與2之間。
在一些實施例中，第一主動區包括兩個鰭片結構，第二主動區包括兩個鰭片結構，且第三主動區包括單一鰭片結構。
在一些實施例中，上述SRAM單元可進一步包括第一著陸墊，設置於第二下拉裝置(PD-2)與第一上拉裝置(PU-1)之間。第一著陸墊藉由第一閘極通孔的路徑電性耦接至第二傳輸閘裝置(PG-2)的閘極結構，且第一著陸墊在第一方向上延伸。
在一些實施例中，上述SRAM單元可進一步包括第一長接點。第一下拉裝置(PD-1)的汲極、第二下拉裝置(PD-2)的汲極、以及第一上拉裝置(PU-1)的汲極，電性耦接至第一長接點。
在一些實施例中，第一長接點在垂直於第一方向的第二方向上延伸，且第一著陸墊跨越第一長接點上方。
前述內文概述多項實施例或範例之特徵。本技術領域中具有通常知識者應當理解他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
100:DP SRAM單元 101:第一反相器 102:第二反相器 104:第一傳輸閘裝置 106:第二傳輸閘裝置 108:第三傳輸閘裝置 110:第四傳輸閘裝置 112:第一字元線 114:第二字元線 122:第一位元線 124:第一互補位元線 132:第二位元線 134:第二互補位元線 142:第一上拉裝置 144:第二上拉裝置 146:第一下拉裝置 148:第二下拉裝置 150:第三下拉裝置 152:第四下拉裝置 10:DP SRAM裝置 12:SRAM陣列 14:第一字元線(WL-A)驅動器/選擇器 16:第二字元線(WL-B)驅動器/選擇器 18:第一Y多工器(MUX)及感測放大器 20:第二Y多工器(MUX)及感測放大器 200:DP SRAM單元 202:基板 204-1:第一主動區 204-2:第二主動區 204-3:第三主動區 204-4:第四主動區 204-5:第五主動區 204-6:第六主動區 206:第一上拉裝置 208:第二上拉裝置 210:第一傳輸閘裝置 212:第二傳輸閘裝置 214:第三傳輸閘裝置 216:第四傳輸閘裝置 218:第一下拉裝置 220:第二下拉裝置 222:第三下拉裝置 224:第四下拉裝置 226-1:第一WL-A著陸墊 226-2:第二WL-A著陸墊 228-1:第一WL-B著陸墊 228-2:第二WL-B著陸墊 230-1:第一位元線 230-2:第二位元線 232-1:第一互補位元線 232-2:第二互補位元線 234:第一互補電源線 236:第二互補電源線 238:電源線 240:第一長接點 242:第二長接點 244:第三長接點 246:第四長接點 252:第一閘極通孔 254:第二閘極通孔 256:第三閘極通孔 258:第四閘極通孔 260:第一Vss通孔 262:第二Vss通孔 272:第一源極接點 274:第二源極接點 276:第三源極接點 278:第四源極接點 280:第五源極接點 282:第六源極接點 1000:n型井 2000:p型井 2000-1:第一p型井 2000-2:第二p型井 S1:第一間隔 S2:第二間隔 W:寬度 L:長度 204:主動區 205:隔離層 SW:井 G:閘極結構 GV:閘極通孔 V1:第一通孔 V2:第二通孔 V3:第三通孔 M1:第一金屬層 M2:第二金屬層 M3:第三金屬層 M4:第四金屬層 V0:通孔 C:接點 290:第一金屬微動特徵 294:接觸墊 296:接觸墊 302:接觸墊 304:接觸墊 W1:第一寬度 W2:第二寬度 291:第二金屬微動特徵 295:接觸墊 297:接觸墊 306:接觸墊 308:接觸墊
本揭露之態樣自後續實施方式及附圖可更佳理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製。事實上，各種特徵之尺寸可能任意增加或減少以清楚論述。 第1圖係根據本揭露多種態樣所建構之雙埠靜態隨機存取記憶體(DP SRAM)單元的示意性電路圖。 第2圖係根據本揭露多種態樣所建構之雙埠靜態隨機存取記憶體(DP SRAM)單元的替代示意性電路圖。 第3圖係根據本揭露多種態樣所建構之雙埠靜態隨機存取記憶體(DP SRAM)陣列的示意圖。 第4A圖係根據本揭露多種態樣所示，雙埠靜態隨機存取記憶體(DP SRAM)單元的示意性佈局。 第4B圖係根據本揭露多種態樣所示，第4A圖中之雙埠靜態隨機存取記憶體(DP SRAM)單元的簡化示意性佈局。 第5圖係根據本揭露多種態樣所示，沿著主動區的方向所見之雙埠靜態隨機存取記憶體(DP SRAM)單元的各種金屬層的示意圖。 第6圖係根據本揭露一個實施例的多種態樣所示，沿著閘極結構的方向所見之雙埠靜態隨機存取記憶體(DP SRAM)單元的各種金屬層的示意圖。 第7圖係根據本揭露多種態樣所示，雙埠靜態隨機存取記憶體(DP SRAM)單元之字元線的實施例。 第8圖係根據本揭露多種態樣所示，雙埠靜態隨機存取記憶體(DP SRAM)單元之字元線的實施例。 第9圖係根據本揭露多種態樣所示，雙埠靜態隨機存取記憶體(DP SRAM)單元之字元線的實施例。
200:DP SRAM單元
204-1:第一主動區
204-2:第二主動區
204-3:第三主動區
204-4:第四主動區
204-5:第五主動區
204-6:第六主動區
206:第一上拉裝置
208:第二上拉裝置
210:第一傳輸閘裝置
212:第二傳輸閘裝置
214:第三傳輸閘裝置
216:第四傳輸閘裝置
218:第一下拉裝置
220:第二下拉裝置
222:第三下拉裝置
224:第四下拉裝置
228-1:第一WL-B著陸墊
228-2:第二WL-B著陸墊
234:第一互補電源線
236:第二互補電源線
240:第一長接點
242:第二長接點
244:第三長接點
246:第四長接點
252:第一閘極通孔
254:第二閘極通孔
256:第三閘極通孔
258:第四閘極通孔
260:第一Vss通孔
262:第二Vss通孔
1000:n型井
S1:第一間隔
S2:第二間隔
W:寬度
L:長度

Claims (1)

  1. 一種靜態隨機存取記憶體單元，包括： 一第一下拉裝置、一第二下拉裝置、一第一傳輸閘裝置、以及一第二傳輸閘裝置，設置於一基板上的一第一p井中，其中上述第二傳輸閘裝置及上述第二下拉裝置的主動區沿著一第一方向對準； 一第三下拉裝置、一第四下拉裝置、一第三傳輸閘裝置、以及一第四傳輸閘裝置，設置於上述基板上的一第二p井中，其中上述第三傳輸閘裝置及上述第三下拉裝置的主動區沿著上述第一方向對準； 一第一上拉裝置及一第二上拉裝置，設置於一n井中，上述n井設置在上述第一p井與上述第二p井之間，其中上述第一上拉裝置的主動區沿著上述第一方向延伸；以及 一第一著陸墊，設置於上述第二下拉裝置與上述第一上拉裝置之間，其中上述第一著陸墊藉由一第一閘極通孔的路徑電性耦接至上述第二傳輸閘裝置的一閘極結構。
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