KR101459220B1 - FinFET을 구비한 SRAM 셀 - Google Patents

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Abstract

스태틱 랜덤 액세스 메모리(SRAM) 셀은 제 1 풀업 핀 전계 효과 트랜지스터(FinFET) 및 제 2 풀업 FinFET, 및 제 1 풀업 FinFET 및 제 2 풀업 FinFET과 크로스 래치된 인버터를 형성하는 제 1 풀다운 FinFET 및 제 2 풀다운 FinFET을 포함한다. 제 1 풀업 FinFET 및 제 1 풀다운 FinFET의 드레인에 제 1 패스 게이트 FinFET이 접속된다. 제 2 풀업 FinFET 및 제 2 풀다운 FinFET의 드레인에 제 2 패스 게이트 FinFET이 접속되고, 제 1 패스 게이트 FinFET 및 제 2 패스 게이트 FinFET은 p형 FinFET이다. p웰 영역이 SRAM 셀의 중심 영역 내에 있고, 제 1 풀다운 FinFET 및 상기 제 2 풀다운 FinFET 아래에 놓인다. 제 1 n웰 영역 및 제 2 n웰 영역이 p웰 영역의 대향하는 측면 상에 있다.

Description

FinFET을 구비한 SRAM 셀{SRAM CELL COMPRISING FINFETS}
본 발명은 반도체 디바이스에 관한 것이고, 보다 구체적으로는 FinFET을 구비한 SRAM 셀에 관한 것이다.
관련 출원의 상호 참조
본 출원은 다음의 일반적으로 할당된 미국 특허 출원: 2012년 xx월 xx일자로 출원된, 발명의 명칭 "SRAM Cell Comprising FinFETs"의 출원 일련 번호 XX/XXX,XXX (대리인 사건 번호 TSM12-1032)에 관한 것이며, 상기 출원은 참조에 의해 여기에 통합된다.
배경 기술
스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM)는 집적 회로에서 일반적으로 사용된다. SRAM 셀은 리프레싱(refreshing)의 필요없이 데이터를 유지하는 이점을 갖는다. 집적 회로의 속도에 대해 요구하는 요건이 증가함에 따라 SRAM 셀의 쓰기 속도도 더 중요해진다.
일부 실시형태에 따르면, SRAM 셀은 제 1 풀업 FinFET 및 제 2 풀업 FinFET, 및 제 1 풀업 FinFET 및 제 2 풀업 FinFET과 크로스 래치된(cross-latched) 인버터를 형성하는 제 1 풀다운 FinFET 및 제 2 풀다운 FinFET을 포함한다. 제 1 풀업 FinFET 및 제 1 풀다운 FinFET의 드레인에 제 1 패스 게이트 FinFET이 접속된다. 제 2 풀업 FinFET 및 제 2 풀다운 FinFET의 드레인에 제 2 패스 게이트 FinFET이 접속되고, 제 1 패스 게이트 FinFET 및 제 2 패스 게이트 FinFET은 p형 FinFET이다. p웰 영역이 SRAM 셀의 중심 영역 내에 있고, 제 1 풀다운 FinFET 및 상기 제 2 풀다운 FinFET 아래에 놓인다. 제 1 n웰 영역 및 제 2 n웰 영역이 p웰 영역의 대향하는 측면 상에 있다.
다른 실시형태에 따르면, SRAM 셀은 SRAM 셀 내의 p웰 영역, p웰 영역의 대향하는 측면 상의 제 1 n웰 영역 및 제 2 n웰 영역, 제 1 n웰 영역 내의 제 1 반도체 핀, p웰 영역 내의 제 2 반도체 핀을 포함한다. 제 1 n웰 영역 내에 제 1 게이트 전극이 있다. 제 1 게이트 전극은 제 1 패스 게이트 FinFET을 형성하기 위해 제 1 반도체 핀과 크로스한다. 제 2 게이트 전극은 제 1 n웰 영역 및 p웰 영역으로 연장한다. 제 2 게이트 전극은 제 1 반도체 핀과 함께 제 1 풀업 FinFET을 형성하고, 및 제 2 반도체 핀과 함께 제 1 풀다운 FinFET을 형성한다.
또 다른 실시형태에 따르면, SRAM 셀은 제 1 풀업 FinFET 및 제 2 풀업 FinFET, 및 제 1 풀업 FinFET 및 상기 제 2 풀업 FinFET과 크로스 래치된 인버터를 형성하는 제 1 풀다운 FinFET 및 제 2 풀다운 FinFET을 포함한다. 제 1 풀업 FinFET 및 제 1 풀다운 FinFET의 제 1 드레인에 제 1 패스 게이트 FinFET가 접속된다. 제 2 풀업 FinFET 및 제 2 풀다운 FinFET의 제 2 드레인에 제 2 패스 게이트 FinFET이 접속되고, 제 1 패스 게이트 FinFET 및 제 2 패스 게이트 FinFET은 p형 FinFET이다. 제 3 풀업 FinFET은 제 2 풀업 FinFET 및 제 2 풀다운 FinFET의 게이트에 접속된 게이트를 포함한다. 제 3 패스 게이트 FinFET은 제 3 풀업 FinFET과 케스케이드(cascade)된다. p웰 영역이 제 1 풀다운 FinFET 및 제 2 풀다운 FinFET 아래에 놓인다. 제 1 n웰 영역 및 제 2 n웰 영역이 p웰 영역의 대향하는 측면 상에 있다. 제 1 풀업 FinFET 및 제 1 패스 게이트 FinFET은 제 1 n웰 영역 내에 있다. 제 2 풀업 FinFET, 제 3 풀업 FinFET, 제 2 패스 게이트 FinFET, 및 제 3 패스 게이트 FinFET은 제 2 n웰 영역 내에 있다.
본 실시형태 및 그 이점을 보다 완벽하게 이해하기 위해, 이제 첨부되는 도면과 함께 취해진 다음의 설명을 참조한다.
도 1 및 도 2는 예시적인 실시형태에 따른 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀의 회로도이다.
도 3은 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)의 사시도이다.
도 4는 SRAM 셀의 층들을 나타내는 개략 단면도를 도시한다.
도 5 내지 도 8은 다양한 실시형태에 따른 일부 예시적인 SRAM 셀들의 레이아웃이다.
도 9는 예시적인 실시형태에 따른 2-포트 SRAM 셀의 회로도이다.
도 10은 예시적인 실시형태에 따른 도 9의 2-포트 SRAM 셀의 레이아웃을 도시한다.
본 개시의 실시형태의 제작 및 사용이 이하 상세하게 논의된다. 그러나, 본 실시형태는 광범위하고 다양한 특정 상황에서 실시될 수 있는 많은 적용가능한 발명적 개념을 제공한다는 것을 인지하여야 한다. 논의된 구체적인 실시형태는 예시이며 본 개시의 범주를 제한하지 않는다.
다양한 예시적인 실시형태에 따라 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀이 제공된다. 본 실시형태의 변형이 논의된다. 다양한 도면 및 예시적인 실시형태에 걸쳐 동일한 참조 번호가 동일한 구성요소를 지시하기 위해 사용된다.
도 1은 일부 실시형태에 따른 SRAM 셀(10)의 회로도를 도시한다. SRAM 셀(10)은 패스 게이트(pass-gate) 트랜지스터(PG-1 및 PG-2), P형 금속 산화물 반도체(P-type Metal-Oxide-Semiconductor; PMOS) 트랜지스터인 풀업(pull-up) 트랜지스터(PU-1 및 PU-2), 및 N형 금속 산화물 반도체(N-type Metal-Oxide-Semiconductor; NMOS)인 풀다운(pull-down) 트랜지스터(PD-1 및 PD-2)을 포함한다. 일부 실시형태에 따르면, 패스 게이트 트랜지스터(PG-1 및 PG-2)는 P형 트랜지스터이다. 패스 게이트 트랜지스터(PG-1 및 PG-2)의 게이트는 SRAM 셀(10)이 선택되었는지의 여부를 결정하는 워드 라인(word-line; WL)에 접속되어 워드 라인(WL)에 의해 제어된다. 풀업 트랜지스터(PU-1 및 PU-2) 및 풀다운 트랜지스터(PD-1 및 PD-2)로 형성된 래치(latch)는 비트를 저장하고, 여기서 비트의 상보 값(complementary value)은 스토리지 노드(110) 및 스토리지 노드(112)에 저장된다. 저장된 비트는 비트 라인(Bit-line; BL) 또는 비트 라인 바(Bit-Line Bar; BLB)를 통해 SRAM 셀(10)으로 쓰여지거나, SRAM 셀(10)으로부터 읽혀질 수 있고, 여기서 BL 및 BLB는 상보성 비트 라인 신호를 반송할 수 있다. SRAM 셀(10)은 양의 전원 전압(또는 Vdd로서 나타냄)을 갖는 양의 전원 노드(Vdd)를 통하여 전력이 공급된다. 또한, SRAM 셀(10)은 전기 접지일 수 있는 전원 전압(Vss)에 접속된다.
풀업 트랜지스터(PU-1 및 PU-2)의 소스는 CVdd-노드1 및 CVdd-노드2에 각각 접속되고, 그것은 전원 전압(Vdd)에 또한 접속된다. 전원 전압(Vdd)은 금속 라인에 의해 반송(carry)될 수 있다(CVdd). 풀다운 트랜지스터(PD-1 및 PD-2)의 소스는 CVss-노드1 및 CVss-노드2에 각각 접속되고, 그것은 전원 전압(Vss)에 또한 접속된다. 전원 전압(Vss)은 금속 라인에 의해 반송될 수 있다. 트랜지스터(PU-1 및 PD-1)의 게이트는 트랜지스터(PU-2 및 PD-2)의 드레인에 접속되고, 그 접속 노드는 스토리지 노드(110)이다. 트랜지스터(PU-2 및 PD-2)의 게이트는 트랜지스터(PU-1 및 PD-1)의 드레인에 접속되고, 그 접속 노드는 스토리지 노드(112)이다. 패스 게이트 트랜지스터(PG-1)의 소스/드레인 영역은 비트 라인 노드에서 비트 라인(BL)에 접속된다. 패스 게이트 트랜지스터(PG-2)의 소스/드레인 영역은 비트 라인 바 노드에서 비트 라인 바(BLB)에 접속된다.
도 2는 SRAM 셀(10)의 대안적인 회로도를 나타내고, 도 1의 트랜지스터(PU-1 및 PD-1)는 제 1 인버터(Inverter-1)로서 나타내어지고, 트랜지스터(PU-2 및 PD-2)는 제 2 인버터(Inverter-2)로서 나타내어진다. 제 1 인버터(Inverter-1)의 출력은 트랜지스터(PG-1) 및 제 2 인버터(Inverter-2)의 입력에 접속된다. 제 2 인버터(Inverter-2)의 출력은 트랜지스터(PG-2) 및 제 1 인버터(Inverter-1)의 입력에 접속된다.
도 3은 PG-1, PU-1, PD-1, PG-2, PU-2, 및 PD-2를 포함하는 SRAM 셀(10) 내의 FinFET 중의 어떤 FinFET일 수 있는 FinFET 트랜지스터(120)의 사시도를 도시한다. FinFET(120)는 게이트 유전체(117), 게이트 전극(114), 및 반도체 핀을 포함할 수 있고, 반도체 핀은 중심 핀 부분(115), 드레인 영역(113), 및 소스 영역(116)을 포함한다. 절연 영역(118)이 반도체 스트립(119)의 대향하는 측면 상에 형성되고, 그 상부에 핀 부분(115)이 위치된다. 일부 실시형태에 있어서, 핀 부분(115)은 반도체 스트립(119)에 정렬될 수 있고, 반도체 스트립(119)과 동일한 물질을 포함할 수 있다. 조합에서 핀 부분(115), 드레인 영역(113), 및 소스 영역(116)은 본 개시의 레이아웃에 걸쳐 반도체 핀(14, 20, 34, 및/또는 40)(예를 들어, 도 5 내지 도 8)을 나타낸다. 절연 영역(118)은 쉘로우 트렌치 절연(Shallow Trench Isolation; STI)일 수 있지만, 필드 산화물 영역이 사용될 수 있다. 게이트 유전체(117) 및 게이트 전극(114)은 핀 부분(115)의 최상면 및 측벽 상의 부분들을 포함한다. 따라서, 드레인 영역(113)과 소스 영역(116) 사이의 채널은 반도체 핀(115)의 최상면 부분 및 측벽 부분을 포함한다.
일부 실시형태에 있어서, p형 FinFET(PG-1, PG-2, PU-1, 및 PU-2)의 소스 영역(116) 및 드레인 영역(113)은 붕소, 인듐 등의 p형 불순물로 반도체 핀의 단부 부분을 주입함으로써 형성된다. 대안의 실시형태에 있어서, 드레인 영역(113) 및 소스 영역(116)은 리세스(recess)를 형성하기 위해 원래의 핀[도 5 내지 도 8에서 핀(14 및 34) 등]의 단부 부분을 에칭하고, 리세스에서 에피택시 영역을 성장시킴으로써 형성된다. 에피택시 영역은 Si, SiGe, SiGe C, Ge, 또는 그 조합을 포함할 수 있다. 따라서, 도 3에서 드레인 영역(113) 및 소스 영역(116)은 일부 실시형태에 있어서 실리콘 게르마늄을 포함할 수 있지만, 아래 놓인 반도체 스트립은 실리콘 스트립일 수 있다. p형 불순물이 에피택시 동안에 소스 및 드레인 영역 내에 인시튜(in-situ) 도핑될 수 있다. 에피택시 영역을 형성함으로써, 패스 게이트 FinFET(PG-1 및 PG-2)의 구동 전류(Ion)는 풀다운 트랜지스터(PD-1 및 PD-2)의 구동 전류(Ion)보다 적어도 5% 이상 강할 수 있다.
도 4는 반도체 칩 또는 웨이퍼 상에 층들이 형성된 SRAM 셀(10)의 개략 단면도를 도시한다. 도 4는 상호접속 구조체 및 트랜지스터의 여러 레벨을 나타내도록 개략적으로 도시되었고, SRAM 셀(10)의 실제 단면도를 반영하지 않을 수 있다는 것이 주목된다. 상호접속 구조체는 게이트 콘택 레벨, OD(여기서 "OD"란 용어는 "액티브 영역"을 나타냄) 레벨, 비아 레벨(Via_0, Via_1 및 Via_2), 및 금속층(M1, M2, 및 M3)을 포함한다. 레벨 및 층 각각은 그 내부에 형성된 하나 이상의 유전체층 및 전도성 피처를 포함한다. 동일한 레벨에 있는 전도성 피처는 실질적으로 서로 동일한 레벨의 최상면, 및 실질적으로 서로 동일한 최하면을 가질 수 있고, 동시에 형성될 수 있다. 게이트 콘택 레벨 내의 피처는 트랜지스터[도시된 예시적인 트랜지스터(PU-1 및 PU-2) 등]의 게이트 전극을 Via_0 레벨과 같은 아래 놓인 레벨에 접속한다. OD 레벨 내의 피처는 트랜지스터의 소스 및 드레인 영역, 웰 영역의 픽업(pickup) 영역 등을 Via_0 레벨과 같은 아래 놓인 레벨에 접속한다.
도 5는 예시적인 실시형태에 따른 SRAM 셀(10)의 레이아웃을 도시한다. SRAM 셀(10)의 외부 경계는 직사각형을 형성하는 파선을 이용하여 도시된다. 도 1에 나타낸 노드(CVdd-노드1, CVdd-노드2, CVss-노드1, CVss-노드2, 비트 라인 노드, 및 비트 라인 바 노드)가 또한 도 5에서 도시된다. 또한, 워드 라인 콘택과 같은 일부 다른 노드가 또한 도 5에서 도시된다. 게이트 전극(16)은 아래 놓인 반도체 핀(14)과 함께 풀업 트랜지스터(PU-1)를 형성한다. 게이트 전극(16)은 아래 놓인 반도체 핀(20)과 함께 풀업 트랜지스터(PD-1)를 또한 형성한다. 게이트 전극(18)은, 풀업 트랜지스터(PU-1)를 또한 형성하는 동일한 핀인, 아래 놓인 반도체 핀(14)과 함께 패스 게이트 트랜지스터(PG-1)를 형성한다. 게이트 전극(36)은 아래 놓인 반도체 핀(34)과 함께 풀업 트랜지스터(PU-2)를 형성한다. 게이트 전극(36)은 아래 놓인 반도체 핀(40)과 함께 풀다운 트랜지스터(PD-2)를 또한 형성한다. 게이트 전극(38)은, 풀업 트랜지스터(PU-2)를 또한 형성하는 동일한 핀인, 아래 놓인 반도체 핀(34)과 함께 패스 게이트 트랜지스터(PG-2)를 형성한다.
SRAM 셀(10)은 P웰 영역, 및 P웰 영역의 대향하는 측면 상의 2개의 N웰 영역(N웰-1 및 N웰-2)을 포함한다. 제 1 버티드(butted) 콘택 플러그(Butt-CO)는 트랜지스터(PU-2 및 PD-2)의 게이트 전극(36)을 트랜지스터(PD-1)의 드레인 영역에 전기적으로 접속하기 위해 사용되고, 제 2 버티드 콘택 플러그(Butt-CO)는 트랜지스터(PU-1 및 PD-1)의 게이트 전극(16)을 트랜지스터(PD-2)의 드레인 영역에 전기적으로 접속하기 위해 사용된다. 버티드 콘택 플러그(Butt-CO)는 도 4의 콘택 레벨 및 OD 레벨 내에 형성된다. 롱 콘택(24)은 핀(14)[FinFET(PU-1)의 드레인 영역]을 핀(20) 및 제 1 버티드 콘택(Butt-CO)에 접속하기 위해 사용되고, 여기서 롱 콘택(24) 및 제 1 버티드 콘택(Butt-CO)은 스토리지 노드(110)를 형성한다(또한 도 1에 관련함). 롱 콘택(24)은 핀(14, 20, 34, 및 40)의 길이 방향과 직교하는 길이 방향을 갖는다. 롱 콘택(44)은 핀(34)[FinFET(PU-2)의 드레인 영역]을 핀(40) 및 제 2 버티드 콘택(Butt-CO)에 접속하기 위해 사용되고, 여기서 롱 콘택(44) 및 제 2 버티드 콘택(Butt-CO)은 스토리지 노드(112)를 형성한다(또한 도 1에 관련함). 롱 콘택(44)은 롱 콘택(24)의 길이 방향에 평행하는 길이 방향을 갖는다.
도 6 내지 도 8은 대안의 실시형태에 따른 SRAM 셀(10)의 레이아웃을 도시한다. 달리 특정되지 않은 한, 후속하여 논의되는 실시형태에서의 컴포넌트는 도 1 내지 도 5에 나타낸 실시형태에서 동일한 참조 번호에 의해 지시되는 동일한 컴포넌트와 본질적으로 동일하다. 그러므로, 후속하여 논의되는 실시형태에 나타낸 컴포넌트에 관한 상세는 도 1 내지 도 5에 나타낸 실시형태의 논의에서 찾을 수 있다.
도 6은 p형 FinFET(PG-1, PU-1, PG-2, 및 PU-2) 각각이 복수의(예를 들어, 2개, 3개, 4개, 또는 그 이상의) 반도체 핀을 포함하는 다중 핀 FinFET일 수 있다는 것을 제외하고, 도 5의 실시형태와 유사한 SRAM 셀(10)을 도시한다. 풀다운 FinFET(PD-1 및 PD-2)은 단일 반도체 핀(20 또는 40)을 각각 포함하는 단일 핀 FinFET일 수 있지만, 다중 핀 FinFET일 수도 있다. 예를 들어, 도 6에 나타낸 바와 같이, p형 FinFET(PG-1 및 PU-1) 각각은 14-1 및 14-2로 지시되는 2개의 핀(14)을 포함하고, p형 FinFET(PG-2 및 PU-2) 각각은 34-1 및 34-2로 지시되는 2개의 핀(34)을 포함한다. 더 많은 핀을 추가함으로써, p형 FinFET(PG-1, PU-1, PG-2, 및 PU-2)의 전류(Ion)는 개선되고, 이에 따라 SRAM 셀(10)의 속도가 개선된다. 다시, 도 6은 2개의 N웰 영역(N웰-1 및 N웰-2) 사이에 형성된 P웰 영역을 포함하는 SRAM 셀(10)을 포함한다.
도 7은 풀업 FinFET(PU-1 및 PU-2) 각각이 2개의 핀(14-1 및 14-2)을 포함하는 SRAM 셀(10)을 도시한다. 그러나, 프레스 게이트 FinFET(PG-1 및 PG-2)은 단일 핀 FinFET이다. 풀다운 FinFET(PD-1 및 PD-2)은 단일 핀 FinFET일 수 있지만, 다중 핀 FinFET일 수도 있다. 도 8은 도 7에서 P웰 영역에 더 가까운 핀(34-1)은 아래 놓인 게이트 전극(38)으로 연장하지 않고, P웰에 덜 가까운 핀(34-2)은 아래 놓인 게이트 전극(38)으로 연장하는 것을 제외하고, 도 7의 실시형태와 유사한 실시형태를 도시한다. 그러나, 도 8에서 핀(34-1)은 아래 놓인 게이트 전극(38)으로 연장하고, 핀(34-2)은 아래 놓인 게이트 전극(38)으로 연장하지 않는다. 유사하게는, 도 7 및 도 8의 핀(14-1 및 14-2)은 각각 핀(34-1 및 34-2)과 유사한 배열을 갖는다.
도 9는 읽기 포트 및 쓰기 포트를 포함하는 2-포트 SRAM 셀(10')의 회로도를 도시한다. 쓰기 포트는 도 2의 인버터(Inverter-1 및 Inverter-2)와 본질적으로 동일한 인버터(Inverter-1 및 Inverter-2)를 포함하고, 인버터(Inverter-1)는 도 1의 FinFET(PU-1 및 PD-1)을 포함하고, 인버터(Inverter-2)는 도 1의 FinFET(PU-2 및 PD-2)을 포함한다. 쓰기 포트는 p형 패스 게이트 FinFET(W_PG-1 및 W_PG-2)를 더 포함하고, 여기서 FinFET(W_PG-1 및 W_PG-2)의 게이트는 쓰기 워드 라인(W-WL)에 연결된다. SRAM 셀(10)의 쓰기는 상보성 쓰기 비트 라인(W-BL 및 W-BLB)을 통한다. 읽기 포트는 인버터(Inverter-1 및 Inverter-2), 풀업 트랜지스터(R_PU), 및 패스 게이트 트랜지스터(R_PG)를 포함한다. 트랜지스터(R_PU 및 R_PG)는 p형 트랜지스터이고, 도 3에 나타낸 것과 유사한 구조를 갖는 FinFET일 수 있다. SRAM 셀로부터 읽혀진 데이터는 읽기 비트 라인(R-BL)으로 전송된다. 트랜지스터(R_PU)는 인버터(Inverter-1 및 Inverter-2)의 입력 중 하나와 양의 전원(CVdd)에 더 연결된다. 트랜지스터(R_PU 및 R_PG)는 케스케이드(cascade)된다. 트랜지스터(R-PG)의 게이트는 읽기 워드 라인(WL)에 연결될 수 있다.
도 10은 2개의 N웰 영역(N웰-1 및 N웰-2) 사이에 위치된 P웰 영역을 포함하는 2-포트 SRAM 셀(10')의 예시적인 레이아웃을 도시한다. p형 FinFET(R_PU 및 R_PG)는 N웰 영역(N웰-2) 내에 배치된다. 따라서, N웰 영역(N웰-2)의 폭(W2)은 FinFET(R_PU 및 R_PG)을 수용하기 위해 N웰 영역(N웰-1)의 폭(W1)보다 크다. 트랜지스터(PG-1, PU-1, PG-2, PU-2, R_PU, 및 R_PG)는 2-핀 FinFET으로서 도시되었지만, 그들 각각은 단일 핀 FinFET이거나 또는 2개보다 많은 핀을 포함할 수 있다는 것이 인지된다.
본 개시의 예시적인 실시형태에 따르면, p형 패스 게이트 FinFET을 채용함으로써 강한 구동 전류(Ion)가 얻어질 수 있고, 각각의 SRAM 셀의 속도가 향상된다. 실시형태는 알파 입자 유도된 에러(alpha-particle induced error)에 대해 좋은 저항성을 갖는다. SRAM 셀 내의 FinFET의 소스 및 드레인 영역을 위한 융기된 SiGe 에피택시 영역은 낮은 접촉 저항을 초래할 수 있고, 이에 따라 구동 전류(Io)는 더 올라간다. 소스 및 드레인 영역 상에 랜딩하기 위한 콘택 플러그에 대한 랜딩 마진(landing margin)은 융기된 SiGe 에피택시 영역을 이용함으로써 또한 향상된다.
일부 실시형태에 따르면, SRAM 셀은 제 1 풀업 FinFET 및 제 2 풀업 FinFET, 및 제 1 풀업 FinFET 및 제 2 풀업 FinFET과 크로스 래치된(cross-latched) 인버터를 형성하는 제 1 풀다운 FinFET 및 제 2 풀다운 FinFET을 포함한다. 제 1 풀업 FinFET 및 제 1 풀다운 FinFET의 드레인에 제 1 패스 게이트 FinFET이 접속된다. 제 2 풀업 FinFET 및 제 2 풀다운 FinFET의 드레인에 제 2 패스 게이트 FinFET이 접속되고, 제 1 패스 게이트 FinFET 및 제 2 패스 게이트 FinFET은 p형 FinFET이다. p웰 영역이 SRAM 셀의 중심 영역 내에 있고, 제 1 풀다운 FinFET 및 상기 제 2 풀다운 FinFET 아래에 놓인다. 제 1 n웰 영역 및 제 2 n웰 영역이 p웰 영역의 대향하는 측면 상에 있다.
다른 실시형태에 따르면, SRAM 셀은 SRAM 셀 내의 p웰 영역, p웰 영역의 대향하는 측면 상의 제 1 n웰 영역 및 제 2 n웰 영역, 제 1 n웰 영역 내의 제 1 반도체 핀, p웰 영역 내의 제 2 반도체 핀을 포함한다. 제 1 n웰 영역 내에 제 1 게이트 전극이 있다. 제 1 게이트 전극은 제 1 패스 게이트 FinFET을 형성하기 위해 제 1 반도체 핀과 크로스한다. 제 2 게이트 전극은 제 1 n웰 영역 및 p웰 영역으로 연장한다. 제 2 게이트 전극은 제 1 반도체 핀과 함께 제 1 풀업 FinFET을 형성하고, 및 제 2 반도체 핀과 함께 제 1 풀다운 FinFET을 형성한다.
또 다른 실시형태에 따르면, SRAM 셀은 제 1 풀업 FinFET 및 제 2 풀업 FinFET, 및 제 1 풀업 FinFET 및 상기 제 2 풀업 FinFET과 크로스 래치된 인버터를 형성하는 제 1 풀다운 FinFET 및 제 2 풀다운 FinFET을 포함한다. 제 1 풀업 FinFET 및 제 1 풀다운 FinFET의 제 1 드레인에 제 1 패스 게이트 FinFET가 접속된다. 제 2 풀업 FinFET 및 제 2 풀다운 FinFET의 제 2 드레인에 제 2 패스 게이트 FinFET이 접속되고, 제 1 패스 게이트 FinFET 및 제 2 패스 게이트 FinFET은 p형 FinFET이다. 제 3 풀업 FinFET은 제 2 풀업 FinFET 및 제 2 풀다운 FinFET의 게이트에 접속된 게이트를 포함한다. 제 3 패스 게이트 FinFET은 제 3 풀업 FinFET과 케스케이드(cascade)된다. p웰 영역이 제 1 풀다운 FinFET 및 제 2 풀다운 FinFET 아래에 놓인다. 제 1 n웰 영역 및 제 2 n웰 영역이 p웰 영역의 대향하는 측면 상에 있다. 제 1 풀업 FinFET 및 제 1 패스 게이트 FinFET은 제 1 n웰 영역 내에 있다. 제 2 풀업 FinFET, 제 3 풀업 FinFET, 제 2 패스 게이트 FinFET, 및 제 3 패스 게이트 FinFET은 제 2 n웰 영역 내에 있다.
본 실시형태 및 그 이점이 상세하게 설명되었지만, 다양한 변경, 대체 및 수정이 첨부된 청구범위에 의해 규정되는 바와 같은 본 실시형태의 사상 및 범주로부터 벗어남 없이 여기서 이루어질 수 있다는 것을 이해하여야 한다. 게다가, 본 출원의 범주는 본 명세서에 기재된 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 및 단계의 특정 실시형태에 한정되도록 의도되지 않는다. 당업자는 본 개시로부터, 여기에 기재된 대응하는 실시형태와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 성취하는, 현재 존재하거나 이후 개발될, 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다는 것을 쉽게 인지할 것이다. 따라서, 첨부된 청구범위는 그러한 공정, 머신, 제조, 및 물질의 구성, 수단, 방법, 또는 단계 등의 범주 내에 포함하도록 의도된다. 추가적으로, 각 청구항은 개별의 실시형태를 구성하고, 여러 청구항 또는 실시형태의 조합이 본 개시의 범주 내에 있다.

Claims (10)

  1. 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀에 있어서,
    제 1 풀업(pull-up) 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 제 2 풀업 FinFET;
    상기 제 1 풀업 FinFET 및 상기 제 2 풀업 FinFET과 크로스 래치된(cross-latched) 인버터를 형성하는 제 1 풀다운(pull-down) FinFET 및 제 2 풀다운 FinFET;
    상기 제 1 풀업 FinFET 및 상기 제 1 풀다운 FinFET의 드레인들에 접속된 제 1 패스 게이트 FinFET;
    상기 제 2 풀업 FinFET 및 상기 제 2 풀다운 FinFET의 드레인들에 접속된 제 2 패스 게이트 FinFET - 상기 제 1 패스 게이트 FinFET 및 상기 제 2 패스 게이트 FinFET은 p형 FinFET임 - ;
    상기 SRAM 셀의 중심 영역 내에 있고, 상기 제 1 풀다운 FinFET 및 상기 제 2 풀다운 FinFET 아래에 놓인 p웰 영역; 및
    상기 p웰 영역의 대향하는 측들 상의 제 1 n웰 영역 및 제 2 n웰 영역을 포함하고,
    상기 제 1 풀업 FinFET, 상기 제 2 풀업 FinFET, 상기 제 1 풀다운 FinFET, 상기 제 2 풀다운 FinFET, 상기 제 1 패스 게이트 FinFET, 또는 상기 제 2 패스 게이트 FinFET 중 적어도 하나의 FinFET의 소스 및 드레인 영역은 에피택시 영역들을 포함하고, 상기 에피택시 영역들은 핀의 단부 부분들을 에칭하여 형성된 리세스 내에서 성장됨으로써 남아있는 핀의 중심 부분과 함께 핀 구조를 형성하는 것인, 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  2. 제 1 항에 있어서,
    상기 제 1 패스 게이트 FinFET의 반도체 핀의 길이 방향에 수직한 길이 방향을 갖는 롱 콘택 플러그를 더 포함하고,
    상기 롱 콘택 플로그는 상기 제 1 풀업 FinFET의 드레인 영역 및 상기 제 1 풀다운 FinFET의 드레인 영역을 상호접속시키는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  3. 제 1 항에 있어서,
    상기 제 1 풀업 FinFET의 게이트 전극 및 상기 제 1 풀다운 FinFET의 게이트 전극은 연속하는 게이트 전극 스트립을 형성하도록 상호접속되고, 상기 연속하는 게이트 전극 스트립은 상기 p웰 영역 및 상기 제 1 n웰 영역으로 연장하는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  4. 제 1 항에 있어서,
    상기 제 1 풀다운 FinFET은 단일 핀 FinFET이고, 상기 제 1 풀업 FinFET 및 상기 제 1 패스 게이트 FinFET은 다중 핀 FinFET인 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  5. 제 1 항에 있어서,
    상기 제 1 풀다운 FinFET, 상기 제 1 풀업 FinFET, 및 상기 제 1 패스 게이트 FinFET은 단일 핀 FinFET인 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  6. 제 1 항에 있어서,
    상기 에피택시 영역들은 실리콘 게르마늄을 포함하는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  7. 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀에 있어서,
    상기 SRAM 셀 내의 p웰 영역;
    상기 p웰 영역의 대향하는 측들 상의 제 1 n웰 영역 및 제 2 n웰 영역;
    상기 제 1 n웰 영역 내의 제 1 반도체 핀;
    상기 p웰 영역 내의 제 2 반도체 핀;
    상기 제 1 n웰 영역 내의 제 1 게이트 전극으로서, 상기 제 1 게이트 전극은 제 1 패스 게이트 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)를 형성하기 위해 상기 제 1 반도체 핀과 크로스하는 것인, 상기 제 1 게이트 전극; 및
    상기 제 1 n웰 영역 및 상기 p웰 영역으로 연장하는 제 2 게이트 전극으로서, 상기 제 2 게이트 전극은 상기 제 1 반도체 핀과 함께 제 1 풀업 FinFET을 형성하고, 상기 제 2 반도체 핀과 함께 제 1 풀다운 FinFET을 형성하는 것인, 상기 제 2 게이트 전극을 포함하고,
    상기 제 1 풀업 FinFET, 상기 제 1 풀다운 FinFET, 또는 상기 제 1 패스 게이트 FinFET 중 적어도 하나의 FinFET의 소스 및 드레인 영역은 에피택시 영역들을 포함하고, 상기 에피택시 영역들은 핀의 단부 부분들을 에칭하여 형성된 리세스 내에서 성장됨으로써 남아있는 핀의 중심 부분과 함께 핀 구조를 형성하는 것인, 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 핀을 상기 제 2 반도체 핀으로 접속시키는 롱 콘택 플러그
    를 더 포함하고,
    상기 롱 콘택 플러그는 상기 제 1 게이트 전극과 상기 제 2 게이트 전극 사이에 있으며, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극과 평행한 길이 방향을 갖는 것인 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  9. 제 7 항에 있어서,
    상기 제 1 n웰 영역 내의 제 3 반도체 핀으로서, 상기 제 3 반도체 핀은 상기 제 2 게이트 전극과 함께 제 2 풀업 FinFET을 형성하는 것인, 상기 제 3 반도체 핀; 및
    상기 제 1 n웰 영역 내의 제 3 게이트 전극으로서, 상기 제 3 게이트 전극은 상기 제 3 반도체 핀과 함께 제 2 패스 게이트 FinFET을 형성하는 것인, 상기 제 3 게이트 전극
    을 더 포함하는 스태틱 랜덤 액세스 메모리(SRAM) 셀.
  10. 스태틱 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 셀에 있어서,
    제 1 풀업 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 제 2 풀업 FinFET;
    상기 제 1 풀업 FinFET 및 상기 제 2 풀업 FinFET과 크로스 래치된 인버터를 형성하는 제 1 풀다운 FinFET 및 제 2 풀다운 FinFET;
    상기 제 1 풀업 FinFET 및 상기 제 1 풀다운 FinFET의 제 1 드레인들에 접속된 제 1 패스 게이트 FinFET;
    상기 제 2 풀업 FinFET 및 상기 제 2 풀다운 FinFET의 제 2 드레인들에 접속된 제 2 패스 게이트 FinFET - 상기 제 1 패스 게이트 FinFET 및 상기 제 2 패스 게이트 FinFET은 p형 FinFET임 - ;
    상기 제 2 풀업 FinFET 및 제 2 풀다운 FinFET의 게이트들에 접속된 게이트를 포함하는 제 3 풀업 FinFET;
    상기 제 3 풀업 FinFET과 케스케이드(cascade)된 제 3 패스 게이트 FinFET;
    상기 제 1 풀다운 FinFET 및 상기 제 2 풀다운 FinFET 아래에 놓인 p웰 영역; 및
    상기 p웰 영역의 대향하는 측들 상의 제 1 n웰 영역 및 제 2 n웰 영역을 포함하고, 상기 제 1 풀업 FinFET 및 상기 제 1 패스 게이트 FinFET은 상기 제 1 n웰 영역 내에 있고, 상기 제 2 풀업 FinFET, 상기 제 3 풀업 FinFET, 상기 제 2 패스 게이트 FinFET 및 상기 제 3 패스 게이트 FinFET은 상기 제 2 n웰 영역 내에 있으며,
    상기 제 1 풀업 FinFET, 상기 제 2 풀업 FinFET, 상기 제 1 풀다운 FinFET, 상기 제 2 풀다운 FinFET, 상기 제 1 패스 게이트 FinFET, 또는 상기 제 2 패스 게이트 FinFET 중 적어도 하나의 FinFET의 소스 및 드레인 영역은 에피택시 영역들을 포함하고, 상기 에피택시 영역들은 핀의 단부 부분들을 에칭하여 형성된 리세스 내에서 성장됨으로써 남아있는 핀의 중심 부분과 함께 핀 구조를 형성하는 것인, 스태틱 랜덤 액세스 메모리(SRAM) 셀.
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TW (1) TWI523152B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893064B2 (en) 2015-03-25 2018-02-13 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US9899393B2 (en) 2015-03-03 2018-02-20 Samsung Electronics Co., Ltd. Integrated circuit devices including fin shapes

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8889561B2 (en) * 2012-12-10 2014-11-18 Globalfoundries Inc. Double sidewall image transfer process
US9653563B2 (en) * 2014-04-18 2017-05-16 Taiwan Semiconductor Manufacturing Company Limited Connection structure for vertical gate all around (VGAA) devices on semiconductor on insulator (SOI) substrate
US9711510B2 (en) 2014-04-30 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US9853033B2 (en) 2014-04-30 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US9251888B1 (en) * 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9691471B2 (en) 2014-09-15 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
KR102288869B1 (ko) * 2014-10-01 2021-08-10 삼성전자주식회사 시스템 온 칩
US9741452B2 (en) 2015-02-23 2017-08-22 Qualcomm Incorporated Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods
US10026456B2 (en) 2015-02-23 2018-07-17 Qualcomm Incorporated Bitline positive boost write-assist circuits for memory bit cells employing a P-type Field-Effect transistor (PFET) write port(s), and related systems and methods
KR102293185B1 (ko) * 2015-04-21 2021-08-24 삼성전자주식회사 콘택 플러그들을 갖는 반도체 소자 및 그 형성 방법
US9419003B1 (en) * 2015-05-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9653281B2 (en) 2015-06-22 2017-05-16 Qualcomm Incorporated Structure and method for tunable memory cells including fin field effect transistors
US9704564B2 (en) * 2015-11-30 2017-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM structure with reduced capacitance and resistance
US10128253B2 (en) 2016-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Two-port SRAM structure
CN106448725B (zh) * 2016-09-21 2018-11-30 宁波大学 一种基于FinFET器件的读写分离存储单元
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US10050045B1 (en) 2017-06-16 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell with balanced write port
CN108665943B (zh) * 2018-05-04 2020-06-09 上海华力集成电路制造有限公司 一种静态随机存取存储器读取电流的测试方法
US10529414B2 (en) 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell having SiGe PMOS fin lines
US10971586B2 (en) 2018-06-28 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Double height cell regions, semiconductor device having the same, and method of generating a layout diagram corresponding to the same
US11315933B2 (en) * 2018-06-29 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM structure and method for forming the same
US11069692B2 (en) 2018-07-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM cells with dielectric fins
US11437385B2 (en) 2018-09-24 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM cells with reduced fin pitch
US10916550B2 (en) 2018-10-30 2021-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices with gate all around transistors
CN110634870B (zh) * 2019-09-23 2022-03-18 中国科学院微电子研究所 Sram单元及包括sram单元的存储器和电子设备
US20240062811A1 (en) 2022-08-18 2024-02-22 Ecole Polytechnique Federale De Lausanne (Epfl) Fin Field-Effect Transistor (FinFET) Based Semiconductor Memory Array Having Memory Cells Using A Reduced Surface Area

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080089190A (ko) * 2007-03-30 2008-10-06 인피니언 테크놀로지스 아게 엑세스 디바이스
KR20110065355A (ko) * 2009-12-07 2011-06-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티 핀을 가진 ＦｉｎＦＥＴ들을 구비한 ＳＲＡＭ 구조
US20110317485A1 (en) 2010-06-25 2011-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for sram cell circuit
US8315084B2 (en) 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4623989A (en) 1983-08-31 1986-11-18 Texas Instruments Incorporated Memory with p-channel cell access transistors
CA2342575A1 (en) 2001-04-03 2002-10-03 Mosaid Technologies Incorporated Content addressable memory cell
US7033734B2 (en) 2003-02-28 2006-04-25 Intel Corporation Dipole illumination
US7250657B2 (en) * 2005-03-11 2007-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Layout structure for memory arrays with SOI devices
JP2006269674A (ja) 2005-03-23 2006-10-05 Nec Electronics Corp 半導体集積回路
US7723806B2 (en) 2006-03-28 2010-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cells and semiconductor memory device using the same
JP2009534783A (ja) * 2006-04-24 2009-09-24 エヌエックスピー ビー ヴィ スタティック・ランダムアクセスメモリ・セル
US20080121948A1 (en) * 2006-08-16 2008-05-29 International Business Machines Corporation FINFET drive strength de-quantization using multiple orientation fins
US7655989B2 (en) * 2006-11-30 2010-02-02 International Business Machines Corporation Triple gate and double gate finFETs with different vertical dimension fins
US20080299780A1 (en) 2007-06-01 2008-12-04 Uv Tech Systems, Inc. Method and apparatus for laser oxidation and reduction
US7737501B2 (en) 2007-07-11 2010-06-15 International Business Machines Corporation FinFET SRAM with asymmetric gate and method of manufacture thereof
US7829951B2 (en) * 2008-11-06 2010-11-09 Qualcomm Incorporated Method of fabricating a fin field effect transistor (FinFET) device
US7674703B1 (en) 2009-01-27 2010-03-09 Infineon Technologies Ag Gridded contacts in semiconductor devices
US8203867B2 (en) 2009-05-21 2012-06-19 Texas Instruments Incorporated 8T SRAM cell with one word line
US8654568B2 (en) 2009-08-24 2014-02-18 Texas Instruments Incorporated 10T SRAM cell with near dual port functionality
US8675397B2 (en) * 2010-06-25 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure for dual-port SRAM
US8399931B2 (en) * 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8597994B2 (en) 2011-05-23 2013-12-03 GlobalFoundries, Inc. Semiconductor device and method of fabrication

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080089190A (ko) * 2007-03-30 2008-10-06 인피니언 테크놀로지스 아게 엑세스 디바이스
KR20110065355A (ko) * 2009-12-07 2011-06-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 멀티 핀을 가진 ＦｉｎＦＥＴ들을 구비한 ＳＲＡＭ 구조
US8315084B2 (en) 2010-03-10 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Fully balanced dual-port memory cell
US20110317485A1 (en) 2010-06-25 2011-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for sram cell circuit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9899393B2 (en) 2015-03-03 2018-02-20 Samsung Electronics Co., Ltd. Integrated circuit devices including fin shapes
US10535666B2 (en) 2015-03-03 2020-01-14 Samsung Electronics Co., Ltd. Integrated circuit devices including fin shapes
US9893064B2 (en) 2015-03-25 2018-02-13 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US10522545B2 (en) 2015-03-25 2019-12-31 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same

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