TWI482268B - 靜態隨機存取記憶胞及其製造方法 - Google Patents

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Description

靜態隨機存取記憶胞及其製造方法
本發明係關於半導體裝置，且特別是關於一種靜態隨機存取記憶胞(static random access memory cell，SRAM cell)及其製作方法。
靜態隨機存取記憶體(static random access memory，以下簡稱SRAM)係適用於高效率獨立記憶裝置或埋入式記憶裝置之一種可靠且經驗證之技術。SRAM之優點在於快速之讀取速度、低耗能、高雜訊容限(noise margin)以及相容於習知互補型金氧半導體(CMOS)製程，尤其是相容於習知CMOS製程。然而，SRAM記憶胞的尺寸仍受限於製程問題。如此使得無法於需要極小SRAM記憶胞的裝置中使用SRAM。再者，習知SRAM記憶胞的製程需求中並無法於SRAM中應用鰭型場效應電晶體(FinFETs)。如此，便需要一種適用於SRAM記憶胞之佈局(layout)，以排除較小尺寸記憶胞的製程問題並允許於SRAM內應用鰭型場效應電晶體。
習知之六電晶體SRAM(6T SRAM)之佈局尚可應用於如90奈米、65奈米、45奈米與32奈米等製程技術中，但是其仍遭遇了無法應用於具有更小線寬佈局的製程。舉例來說，隨著記憶胞尺寸的逐漸縮小，如電晶體之主動區、胞內連接物以及接觸物等個別構件便需要更為縮小。然而，目前微影與蝕刻程序限制了個別構件之尺寸。因此，一旦個別元件縮減至其最小可能尺寸時，當記憶胞尺寸逐漸縮減時，此些構件將會造成於內記憶胞內之極大元件密度且可能覆蓋其他構件。如此之覆蓋情形可能導致不同構件間之短路並造成裝置毀損。
一般而言，6T SRAM包括兩個通道閘電晶體(pass-gate transistor)、兩個下拉電晶體(pull-down transistor)與兩個上拉電晶體(pull-up transistor)。各通道閘電晶體通常與上述下拉電晶體之一共用了一源極/汲極區。基於佈局關係以及通道閘電晶體與下拉電晶體之期望電性特徵，主動區通常為非長方形(non-rectangular)，因而於通道閘電晶體之主動區與下拉電晶體之主動區之間形成一主動急彎(active zag)，即主動區在此改變了其方向或寬度。此些主動急彎通常造成了如下拉電晶體與上拉電晶體間之電流不匹配(current mismatch)以及介於通道閘電晶體與下拉電晶體間之漏電流等問題。此些問題通常起因於於製造尖銳轉角時所遭遇之弱點，即如前述之主動急彎所遭遇問題。此外，於此轉角處之強電場亦可能造成漏電流問題。
於習知佈局中，通道閘電晶體與下拉電晶體的主動區通常緊鄰，因而使得此些電晶體的主動區的長度主要定義了記憶胞佈局的尺寸。再者，於此些電晶體間的主動區內且介於個別電晶體之閘極之間形成有單一接觸物。因此，當上述單一接觸物並無法經由蝕刻而使之為縮小時，接觸物便形成了一限制條件。或者，接觸物與閘極間隔物之重疊情形亦可能造成不利影響。因此，於接觸物或間隔物尺寸上的限制可更定義了記憶胞佈局的尺寸。如此尺寸的長度將將導致長的位元線的形成，因而增加了線路電容值並減緩SRAM記憶胞的表現。
習知佈局通常亦包括一粗大接觸物，其中此粗大接觸物電性地耦接位於第一金屬化層上之金屬與下拉電晶體及上拉電晶體之閘極。由於此些構件需於不同深度處形成接觸，故此些粗大接觸物通常需要多重蝕刻步驟以形成之。上述多重蝕刻步驟通常形成製程成本的增加並造成了更多之製程控制問題。
再者，習知佈局並無法相容於鰭型場效應電晶體的製作。一般而言，鰭型場效應電晶體與三重閘電晶體(tri-gate transistor)需與SRAM記憶胞具有相同線寬，但藉由製作具有有習知佈局之相同線寬電晶體，可能產生起因於過低β比例(beta-ratio)而導致SRAM之失效等SRAM問題。
如此，便需要一種新的SRAM佈局，以克服前述習知問題。本發明之實施例係尋求解決前述習知SRAM佈局所遭遇之限制與問題並具有下文中所述之其他優點。
有鑑於此，本發明提供了一種靜態隨機存取記憶胞及其製造方法。
依據一實施例，本發明提供了一種靜態隨機存取記憶胞，包括：一第一下拉電晶體；一第一上拉電晶體；一第一通道閘電晶體；一第二下拉電晶體；一第二上拉電晶體；一第二通道閘電晶體、一第一直線胞內連接物與一第二直線胞內連接物。上述電晶體之主動區係設置於一基板內，且該些電晶體之主動區係相互平行。第一直線胞內連接物電性耦接該第一下拉電晶體之主動區、該第一上拉電晶體之主動區及該第一通道閘電晶體之主動區與該第二下拉電晶體之一閘極以及該第二上拉電晶體之一閘極。第二直線胞內連接物電性耦接該第二下拉電晶體之主動區、該第二上拉電晶體之主動區及該第二通道閘電晶體之主動區至該第一下拉電晶體之一閘極與該第一上拉電晶體之一閘極。
依據另一實施例，本發明提供了一種靜態隨機存取記憶胞，包括：複數個電晶體，具有平行設置於一半導體基底內之主動區、一第一胞內連接物，位於半導體基底之上與一第二胞內連接物，位於半導體基底之上。上述電晶體包括一第一通道閘電晶體、一第一下拉電晶體、一第一上拉電晶體、一第二上拉電晶體、一第二下拉電晶體以及一第二通道閘電晶體。上述第一胞內連接物電性耦接該第一通道閘電晶體之一主動區、該第一下拉電晶體之一主動區及該第一上拉電晶體之一主動區與該第二上拉電晶體之一閘極以及該第二下拉電晶體之一閘極，其中該第一胞內連接物為直線。上述第二胞內連接物電性耦接該第二通道閘電晶體之一主動區、該第二下拉電晶體之一主動區及該第二上拉電晶體之一主動區與該第一上拉電晶體之一閘極與該第一下拉電晶體之一閘極，其中該第二胞內連接物為直線。
依據又一實施例，本發明提供了一種靜態隨機存取記憶胞之製造方法，包括：形成複數個電晶體於一半導體基底上，以及形成一第一直線胞內連接物與一第二直線胞內連接物。上述電晶體具有相平行之主動區縱軸且包括一第一下拉電晶體、一第一上拉電晶體、一第二上拉電晶體與一第二下拉電晶體，其中該第一下拉電晶體與該第一上拉電晶體共用了一第一共同閘極結構，而該第二下拉電晶體與該第二上拉電晶體共用了一第二共同閘極結構。該第一直線胞內連接物電性耦接該第一下拉電晶體之一主動區及該第一下拉電晶體之一主動區與該第二共同閘極結構，而該第二直線胞內連接物電性耦接該第二下拉電晶體之一主動區及該第二下拉電晶體之一主動區與該第一共同閘極結構。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
以下將藉由多個實施例以解說本發明之六電晶體靜態隨機存取記憶體(下稱6T SRAM)之佈局以及雙埠靜態隨機存取記憶體(dual port SRAM)之佈局。本發明亦適用於如十電晶體靜態隨機存取記憶體(10T SRAM)之任何型態之靜態隨機存取記憶胞佈局。
請參照第1A圖，顯示了依據本發明一實施例之6T SRAM之記憶胞100之佈局。在此，記憶胞100包括設置於一半導體基底內之一第一通道閘(pass-gate)電晶體PG-1、一第二通道(pass-gate)閘電晶體PG-2、一第一下拉(pull-down)電晶體PD-1、一第二下拉(pull-down)電晶體PD-2、一第一上拉(pull-up)電晶體PU-1與一第二上拉(pull-up)電晶體PU-2。
上述電晶體之主動區的縱軸(longitudinal axes)係為平行，因而使得上述電晶體於操作時的電流方向係為平行。再者，第一通道閘電晶體PG-1、第一下拉電晶體PD-1與第一上拉電晶體PU-1的主動區係對準於第二上拉電晶體PU-2的多晶矽閘極116與第二下拉電晶體PD-2之多晶矽閘極118，以使得直線胞內連接物122電性耦接第一通道閘電晶體PG-1與第一下拉電晶體PD-1之主動區，以及電性耦接第一上拉電晶體PU-1與第二上拉電晶體PU-2之多晶矽閘極116以及第二下拉電晶體PD-2之多晶矽閘極118。同樣地，第二通道閘電晶體PG-2、第二下拉電晶體PD-2與第二上拉電晶體PU-2之主動區係對準第一上拉電晶體PU-1之多晶矽閘極110以及第一下拉電晶體PD-1之多晶矽閘極112，以使得一直線胞內連接物(linear intra-cell connection)124電性耦接第二通道閘電晶體PG-2、第二下拉電晶體PD-2之主動區，以及第二上拉電晶體PU-2與第一上拉電晶體PU-1之多晶矽閘極110以及第一下拉電晶體PD-1之多晶矽閘極112。
直線胞內連接物122與124則位於第一金屬化層之下方，例如為位於半導體基底上之一第0金屬層(metal 0 layer)。直線胞內連接物122與124可藉由實體緊鄰於或覆蓋個別之多晶矽閘極等方式而電性耦接個別之多晶矽閘極。請參照第1A圖，繪示為單一且連續之多晶矽部係作為第二上拉電晶體PU-2之多晶矽閘極116以及第二下拉多晶體PD-2之多晶矽閘極118。直線胞內連接物122可藉由實體緊鄰於或覆蓋此單一且連續之多晶矽部而電性耦接之。基於如此耦接情形，並不需要用於連結第二上拉電晶體PU-2之多晶矽閘極116與第二下拉電晶體PD-2之多晶矽閘極118至直線胞內連接物122之其他接觸物(contact)。直線胞內連接物124、第一上拉電晶體PU-1之多晶矽閘極110以及第一下拉電晶體PD-1之多晶矽閘極112可採用相同方式形成。熟悉此技藝者可以理解到上述直線胞內連接物以及多晶矽閘極亦可採用如金屬、多晶矽與金屬矽化物或其他之導電材質。
上述電晶體係電性耦接覆蓋於SRAM記憶胞100之一金屬化層(metallization layer)。請參照第1B圖，顯示了依據本發明一實施例之覆蓋了SRAM記憶胞100之一第一金屬化層。在此，第一上拉電晶體PU-1之主動區更藉由接觸物126(見於第1A圖)而電性耦接Vdd線路186。第一下拉電晶體PD-1之主動區則藉由接觸物128(見於第1A圖)而電性耦接Vss線路184。第一通道閘電晶體PG-1之主動區則藉由接觸物130(見於第1A圖)而電性耦接位元線(bitline，BL)線路182。第一通道閘電晶體PG-1之多晶矽閘極114則藉由接觸物132(見於第1A圖)而電性耦接字元線(wordline，WL)接墊180。
第二上拉電晶體PU-2之主動區則更藉由接觸物134(見於第1A圖)而電性耦接於Vdd線路186。第二下拉電晶體PD-2之主動區則藉由接觸物136(見於第1A圖)而電性耦接Vss線路188。第二通道閘電晶體PG-2之主動區則藉由接觸物138(見於第1A圖)而耦接互補位元線(BLB)線路190。第二通道閘電晶體PG-2之多晶矽閘極120係藉由接觸物140(見於第1A圖)而電性耦接字元線接墊192。如第1B圖所示之，位於第一金屬化層上之上述線路以及各線路之接墊可皆為直線，雖然Vdd線路186並未繪示為一直線。
字元線(wordline)線路係位於覆蓋第一金屬化層之一第二金屬化層(未顯示)上，因而使得第二金屬化層與第一金屬化層或位於一內連結構內之其他相對膜層相分隔。字元線線路則藉由位於介電層或一內連結構內之介層物而電性耦接字元線接墊180與192。熟悉此技藝者當能知悉，字元線線路通常垂直於位元線線路182與互補位元線線路190，因而使得字元線線路通常係位於不同於位元線線路182與互補位元線線路190之一不同金屬層內。另一方面，在此討論之線路並不需要位於前述膜層之上且可能位於其他膜層之上。舉例來說，字元線線路可位於介於位元線線路與互補位元線線路間之第一金屬化層上，因而使得位元線線路與互補位元線線路可位於第二金屬化層上且可電性耦接位元線線路與互補位元線線路。此外，Vdd線路186以及Vss線路184與188則可位於任一金屬化層之上而不限制其位置。
第1A圖內所示之結構則定義了一單位記憶胞150，如虛線所示之範圍。單位記憶胞150則定義了設計記憶胞用之基本設置區塊，並可藉由重複設置而製造出更多記憶體。
參照第1A圖所示之記憶胞佈局，可解決習知佈局所遭遇之許多問題，或減低習知佈局所遭遇之衝擊或問題。首先，於記憶胞內之直線胞內連接物122與124並非為其他構件所環繞，故其覆蓋情形並不是問題且可更降低構件密度。再者，由於各構件僅於一方向上延伸而沒有彎曲，因而為單一方向或直線，因而使得上述佈局適用於22奈米或以下之製程。此外，由於不需要加大接觸物(butted contact)，進而使得製程較為簡單且步驟更為減少。再者，由於各電晶體之主動區係連結於一胞內連接物，故於電晶體之主動區內並不需要形成主動彎角(active zag)。因此，可更為降低漏電流與電流不匹配等問題。再者，於y方向上之記憶胞尺寸係為一電晶體之長度所定義而非由兩電晶體長度而定義，如此使得於一陣列中之於記憶胞之y方向上可更為緊密，因而可降低位元線之距離與密度並增加整體SRAM速度。再者，於如第1A圖所示之佈局中，通道閘與下拉電晶體可具有不同線寬且由於移除了主動彎角，因而使得記憶胞佈局於應用鰭型場效應電晶體與三重閘電晶體等應用時更具有彈性，其較佳地有助於鰭型場效應電晶體製程中定義鰭部、自其鰭部側壁之介電與金屬閘極移除以及鰭部溝填情形等步驟之實施。
如第1A圖所示之佈局具有以下之其他優點。首先，可省去一層金屬膜層的設置。藉由於半導體基底之上設置直線胞內連接物122與124，因而不需要一金屬層以及露出之接觸物。再者，可更為改善N型金氧半導體(NMOS)電晶體。由於鄰近電晶體之淺溝槽隔離物可為縮短，故NMOS電晶體之表現可獲得改善。於習知佈局中，由於通道閘電晶體與下拉電晶體之主動區係相互連接，故淺溝槽隔離物係連續地環繞於通道閘電晶體與下拉電晶體之主動區的側邊。而於如第1A圖所示之佈局中，並不會形成有兩個相連結之主動區，因此可降低了淺溝槽隔離物處之應力並改善了NMOS電晶體的表現。此外，於第1A圖所示之佈局中，由於電晶體主動區係為隔離，通道閘電晶體與下拉電晶體可個別地摻雜與調整。於習知佈局中，通道閘電晶體與下拉電晶體之主動區係相鄰而無法分開調整。再者，本發明之多晶矽閘膜層的製程係較為有效與簡單。於第1A圖內之多晶矽閘係為連續，因而使得微影與蝕刻程序較為簡單。
第2圖則顯示了依據本發明一實施例之四記憶胞100之佈局。第3圖則顯示了依據本發明另一實施例之三十二記憶胞100之佈局。於個別圖式中，虛線部分係繪示了各單位記憶胞之邊界。對於各單位記憶胞而言，四記憶胞100內佈局係緊鄰於特定記憶胞之邊界而鏡像地、翻轉地、上下顛倒地與旋轉地而環繞相對其特定記憶胞之邊界而佈局。如此使得主動區或閘極電晶體之沿著邊界而分享了如第1B圖內所討論之位於金屬層上之共同接觸物與線路。
第4圖為一流程圖，顯示了依據本發明一實施例之靜態隨機存取記憶胞(SRAM cell)之製作。於本實施例中之流程解說時，製程步驟可採用不同順序而實施，並非以第4圖所示之順序而加以限定本發明之製程順序與步驟。
於步驟400中，於一半導體基底內行數個電晶體之主動區。此一步驟可包括形成環繞各電晶體之主動區之淺溝槽隔離物(STI)。此外，各主動區可摻雜有適當之n型或P型摻質，以形成用於PMOS或NMOS電晶體之n井區或p井區。上述形成STI與n井區與p井區等製程需要採用如阻劑層形成與圖案化等習知技術。或者，當形成鰭型場效應電晶體時，上述步驟可包括形成淺溝槽隔離物以及蝕刻與摻雜半導體基底以形成FinFET之主動區之步驟。
各主動區之縱軸係形成平行於其他主動區之縱軸。當各主動區於操作時，此具有相同方向之縱軸係作為通過主動區之電流方向。形成用於記憶胞之一第一半部的電晶體(即如第1A圖所示之第一通道閘電晶體PG-1、第一下拉電晶體PD-1以及第一上拉電晶體PU-1)主動區，以使得一軸可垂直於第一半部內之各主動區之縱軸與之交叉。同樣地，形成用於記憶胞內第二半部之電晶體之主動區(即如第1A圖所示之第二通道閘電晶體PG-2、第二下拉電晶體PD-2以及第二上拉電晶體PU-2)形成。如下文所述，如此之主動區的設置可形成直線內部連接物並使之覆蓋源極/汲極區。
再者，於第一半部之主動區以及於第二半部之主動區可設置於相對於另一半部之內，因而可接著形成直線胞內連接物並電性耦接於第一半部之主動區與第二半部內部分電晶體之閘結構，並可形成其他之直線胞內連接物以電性耦接第二半部之主動區與第一半部內部分電晶體之閘極。如第1A圖所示，直線胞內連接物122係電性耦接第一通道閘電晶體PG-1、第一下拉電晶體PD-1與第一上拉電晶體PU-1之主動區與第二下拉電晶體PD-2之多晶矽閘極118，而直線胞內連接物124則電性耦接第二通道閘電晶體PG-2、第二下拉電晶體PD-2以及第二上拉電晶體PU-2之主動區與第一上拉電晶體PU-1之多晶矽閘極110以及第一下拉電晶體PD-1之多晶矽閘極112。
步驟410則形成了電晶體之閘極結構。於此步驟中包括了於半導體基底之上形成一介電層，例如為形成二氧化矽層。接著於介電層上形成一閘極(gate electrode)層，閘極層可為多晶矽或金屬材質。當使用多晶矽材質時，於後續步驟中閘極可與金屬反應以形成一金屬矽化物，藉以降低其接觸電阻。可接著蝕刻介電層與閘極層以使得此些膜層僅於主動區處形成閘極。同樣地，當應用鰭型場效應電晶體時，可形成位於電晶體主動區之上且環繞之的閘極結構。
位於第一半部之兩電晶體可為下拉電晶體與上拉電晶體，其可具有一單一片狀閘極層之閘極，雖然其並非必要，位於第二半部之兩電晶體可為採用相似方式形成之下拉電晶體與上拉電晶體。此外，可沿著閘極邊緣設置介電層間隔物(dielectric spacer)，且閘極可按照需求而經過適當摻雜。
步驟420內形成了電晶體之源極區與汲極區。此步驟係關於摻雜各電晶體之閘極兩側之主動區。當採用p型摻質與採用n型摻質佈值電晶體時可採用不同阻劑層。
步驟430內形成了直線胞內連接物。於此步驟中，首先於半導體基板之上形成了一金屬層，於金屬層上形成圖案化之一阻劑層，接著蝕刻去除非直線胞內連接物所應用之金屬層材料部分。或者，可採用雙鑲嵌製程以形成直線胞內連接物。在此採用金屬電性耦接於通道閘電晶體、下拉電晶體與一上拉電晶體之主動區與另一下拉電晶體及上拉電晶體之閘極結構。再者，金屬可能覆蓋部分閘極。或者，可採用多晶矽替代金屬，而多晶矽可更與金屬反應以形成金屬矽化物。
步驟440內形成了第一金屬化層。此步驟包括了於形成於記憶胞上之一介電層內採用鑲嵌製程或雙鑲嵌製程，並經過蝕刻介電層後以於其內形成用於接觸電晶體之主動區或閘極以及如Vdd、Vss、位元線及互補位元線等線路之第一金屬化層之數個開口。接著，可於此些開口內沈積一金屬以形成上述線路、接墊與接觸物。接著藉由如化學機械研磨製程以移除過量金屬。於此步驟中可適當地電性耦接電晶體之主動區與如Vdd、Vss、位元線以及互補位元線等線路，並可耦接字元線接墊與通道閘電晶體之閘極。
步驟450中形成了一第二金屬化層。此步驟可採用鑲嵌製程或雙鑲嵌製程，其中於記憶胞之上形成一介電層且經過蝕刻以於期內形成設置介層物(via)與線路之數個開口。此些用於介層物之開口可蝕刻至第一金屬化層內之接墊處。接著，可於此些開口內沈積一金屬以形成介層物與線路。並藉由如CMP製程之方法以移除過量金屬。於此步驟中可電性耦接通道閘電晶體之閘極與字元線線路。
第5圖繪示了依據本發明另一實施例之一雙埠靜態隨機存取記憶胞(dual port SRAM cell)500。記憶胞500包括設置於一半導體基底內之一第一讀取通道閘(read pass-gate)電晶體PG-1A’、一第一寫入通道閘(write pass-gate)電晶體PG-1B’、一第二讀取通道閘電晶體PG-2A’、一第二寫入通道閘電晶體PG-2B’、一第一下拉電晶體PD-1’、一第二下拉電晶體PD-2’、一第一上拉電晶體PU-1’以及一第二上拉電晶體PU-2’。
上述電晶體之主動區的縱軸係相平行，因而使得上述電晶體於操作時其電流方向係相平行。再者，第一讀取通道閘電晶體PG-1A’、第一寫入通道閘電晶體PG-1B’、第一下拉電晶體PD-1’與第一上拉電晶體PU-1’的主動區係對準第二上拉電晶體PU-2’的多晶矽閘極518與第二下拉電晶體PD-2’之多晶矽閘極520，以使得直線胞內連接物526電性耦接第一讀取通道閘電晶體PG-1A’、第一寫入通道閘電晶體PG-1B’、第一下拉電晶體PD-1’以及第一上拉電晶體PU-1’之主動區與第二上拉電晶體PU-2’之多晶矽閘極518以及第二下拉電晶體PD-2’之多晶矽閘極520。同樣地，第二讀取通道閘電晶體PG-2A’、第二寫入通道閘電晶體PG-2B’、第二下拉電晶體PD-2’與第二上拉電晶體PU-2’之主動區則對準第一上拉電晶體PU-1’之多晶矽閘極510與第一下拉電晶體PD-1’之多晶矽閘極512，使得直線胞內連接物528可電性耦接第二讀取通道閘電晶體PG-2A’、第二寫入通道閘電晶體PG-2B’、第二下拉電晶體PD-2’之主動區，以及第二上拉電晶體PU-2’與第一上拉電晶體PU-1’之多晶矽閘極510以及第一下拉電晶體PD-1’之多晶矽閘極512。
直線胞內連接物526與528則位於半導體基底上如一第0金屬層(Metal 0 layer)之第一金屬化層之下方。相似於第1A圖內所示之直線胞內連接物122與124，直線胞內連接物526與528可藉由實體鄰近或覆蓋個別之多晶矽閘極而電性耦接於各別多晶矽閘極，並不需要連接閘極與直線胞內連接物之其他接觸物。熟悉此技藝者可以理解到直線胞內連接物以及多晶矽閘極可採用如金屬、多晶矽與金屬矽化物或其他之導電材質。上述結構內則定義了一單位記憶胞560，如虛線範圍所示。
上述電晶體係電性耦接覆蓋於記憶胞500之一第一金屬化層。此第一金屬化層可相似於如第1B圖所示之金屬化層或者相似於第1B圖所示之其他金屬化層。然而，亦可於於第一金屬化層內設置至少兩額外之接墊(pad)及/或線路，以因應額外之字元線與位元線的設置。
於一實施例中，第一上拉電晶體PU-1’之主動區更藉由接觸物530而電性耦接Vdd線路。第一下拉電晶體PD-1’之主動區則藉由接觸物532電性耦接Vss線路。第一寫入通道閘電晶體PG-1B’之主動區則藉由接觸物534耦接寫入位元線(BBL)線路。第一寫入通道閘電晶體PG-1B’之多晶矽閘極514則藉由接觸物536耦接於寫入字元線(WL-2)接墊。第一讀取通道閘電晶體PG-1A’之主動區係藉由接觸物538電性耦接讀取位元線。第一讀取通道閘電晶體PG-1A’之多晶矽閘極516則藉由接觸物540電性耦接於讀取字元線接墊。
第二上拉電晶體PU-2’之主動區則更藉由接觸物542而電性耦接Vdd線路。第二下拉電晶體PD-2’之主動區則藉由接觸物544而電性耦接Vss線路。第二寫入通道閘電晶體PG-2B’之主動區則藉由接觸物546耦接於互補位元線線路。第二寫入通道閘電晶體PG-2B’之多晶矽閘極522係藉由接觸物548而電性耦接另一寫入字元線接墊。第二讀取通道閘電晶體PG-2A’之主動區藉由接觸物550而電性耦接於讀取互補位元線線路。第二讀取通道閘電晶體PG-2A’之多晶矽閘極524則藉由接觸物552而電性耦接於另一字元線接墊。
相似於第1B圖所示情形，於第5圖所示之實施例中，讀取字元線與寫入字元線係位於覆蓋第一金屬化層之一第二金屬化層(未顯示)上，以使得第二金屬化層係與第一金屬化層為一介電膜層或一內連結構內之其他對等膜層所分隔。上述讀取字元線藉由位於介電層或一內連結構內之介層物而電性耦接一寫入字元線接墊，而上述寫入字元線電性則亦採用相似方式而耦接另一寫入字元線。在此討論之線路並不需要位於此些膜層之上或而可能於其他膜層之上。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．靜態隨機存取記憶胞
110．．．第一上拉電晶體之多晶矽閘極
112．．．第一下拉電晶體之多晶矽閘極
114．．．第一通道閘電晶體之多晶矽閘極
116．．．第二上拉電晶體的多晶矽閘極
118．．．第二下拉電晶體之多晶矽閘極
120．．．第二通道閘電晶體之多晶矽閘極
122、124．．．直線胞內連接物
126、128、130、132、134、136、138、140．．．接觸物
150．．．單位記憶胞
180．．．字元線接墊
182．．．位元線線路
184．．．Vss線路
186．．．Vdd線路
188．．．Vss線路
190．．．互補位元線線路
192．．．字元線接墊
500．．．雙埠靜態隨機存取記憶胞
510．．．第一上拉電晶體之多晶矽閘極
512．．．第一下拉電晶體之多晶矽閘極
514．．．第一寫入通道閘電晶體之多晶矽閘極
516．．．第一讀取通道閘電晶體之多晶矽閘極
518．．．第二上拉電晶體的多晶矽閘極
520．．．第二下拉電晶體之多晶矽閘極
522．．．第二寫入通道閘電晶體之多晶矽閘極
524．．．第二讀取通道閘電晶體之多晶矽閘極
526、528．．．直線胞內連接物
530、532、534、536、538、540、542、544、546、548、550、552．．．接觸物
560．．．單位記憶胞
PD-1、PD-1’．．．第一下拉電晶體
PD-2、PD-2’．．．第二下拉電晶體
PU-1、PU-1’．．．第一上拉電晶體
PU-2、PU-2’．．．第二上拉電晶體
PG-1．．．第一通道閘電晶體
PG-2．．．第二通道閘電晶體
PG-1A’．．．第一讀取通道閘電晶體
PG-1B’．．．第一寫入通道閘電晶體
PG-2A’．．．第二讀取通道閘電晶體
PG-2B’．．．第二寫入通道閘電晶體
第1A圖繪示了依據本發明一實施例之六電晶體靜態隨機存取記憶胞(6T SRAM cell)之佈局情形；
第1B圖繪示了依據本發明一實施例之六電晶體靜態隨機存取記憶胞(6T SRAM cell)之佈局情形中之第一金屬化層；
第2圖顯示了依據本發明一實施例之四記憶胞之佈局情形；
第3圖顯示了依據本發明一實施例之三十二記憶胞之佈局情形；
第4圖為一流程圖，顯示了依據本發明一實施例之記憶胞之製造方法；以及
第5圖顯示了依據本發明另一實施例之雙埠靜態隨機存取記憶胞之佈局情形。
100．．．靜態隨機存取記憶胞
110．．．第一上拉電晶體之多晶矽閘極
112．．．第一下拉電晶體之多晶矽閘極
114．．．第一通道閘電晶體之多晶矽閘極
116．．．第二上拉電晶體的多晶矽閘極
118．．．第二下拉電晶體之多晶矽閘極
120．．．第二通道閘電晶體之多晶矽閘極
122、124．．．直線胞內連接物
126、128、130、132、134、136、138、140．．．接觸物
150．．．單位記憶胞
PD-1．．．第一下拉電晶體
PD-2．．．第二下拉電晶體
PU-1．．．第一上拉電晶體
PU-2．．．第二上拉電晶體
PG-1．．．第一通道閘電晶體
PG-2．．．第二通道閘電晶體

Claims (20)

  1. 一種靜態隨機存取記憶胞，包括：一第一下拉電晶體；一第一上拉電晶體；一第一通道閘電晶體；一第二下拉電晶體；一第二上拉電晶體；一第二通道閘電晶體，其中上述電晶體之主動區係分隔地設置於一基板內，且該些電晶體之主動區係相互平行；一第一直線胞內連接物，電性耦接該第一下拉電晶體之主動區、該第一上拉電晶體之主動區及該第一通道閘電晶體之主動區與該第二下拉電晶體之一閘極以及該第二上拉電晶體之一閘極；以及一第二直線胞內連接物，電性耦接該第二下拉電晶體之主動區、該第二上拉電晶體之主動區及該第二通道閘電晶體之主動區與該第一下拉電晶體之一閘極與該第一上拉電晶體之一閘極。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶胞，更包括：一第三通道閘電晶體，其中該第三通道閘電晶體之一主動區係電性耦接於該第一直線胞內連接物；以及一第四通道閘電晶體，其中該第四通道閘電晶體之一主動區係電性耦接該第二直線胞內連接物，而其中該第三通道閘電晶體之該主動區之縱軸與該第四通道閘電 晶體之該主動區之縱軸係平行於其他電晶體之該主動區之縱軸。
  3. 如申請專利範圍第1項所述之靜態隨機存取記憶胞，其中該第一直線胞內連接物與該第二直線胞內連接物係設置於該基板並相鄰。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶胞，其中該第二下拉電晶體之該閘極與該第二上拉電晶體之該閘極係為單一且連續閘極，而該第一直線胞內連接物係藉由覆蓋與鄰近該單一且連續閘極之一部而電性耦接該單一且連續閘極。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶胞，其中該第一下拉電晶體之閘極與該第一上拉電晶體之閘極係為單一且連續之閘極，而該第二線性胞內連接物係藉由覆蓋與鄰近該單一且連續閘極之一部而電性耦接該單一且連續閘極。
  6. 如申請專利範圍第1項所述之靜態隨機存取記憶胞，更包括：一第一金屬層，包括複數個第一層線路，其中該些第一層線路之一第一線路電性耦接該第一通道閘電晶體之該主動區，該第一層線路之一第二線路電性耦接該第一下拉電晶體之該主動區，該第一層線路之一第三線路電性耦接該第一上拉電晶體之該主動區與該第二上拉電晶體之該主動區，該第一層線路之一第四線路電性耦接該第二下拉電晶體之該主動區，以及該第一層線路之一第五線路電性耦接該第二通道閘電晶體之該主動區；以 及一第二金屬層，包括複數個第二層線路，其中該第二層線路之一第一線路電性耦接該第一通道閘電晶體之該閘極，以及該第二線路之該第二線路電性耦接於該第二通道閘電晶體之該閘極。
  7. 如申請專利範圍第6項所述之靜態隨機存取記憶胞，其中該第第一層線路之該第一線路、該第一層線路之該第二線路、該第一層線路之該第四線路與該第一層線路之該第五線路係為直線，而其中該第二層線路之該第一線路與該第二層線路之該第二線路係為直線。
  8. 如申請專利範圍第1項所述之靜態隨機存取記憶胞，其中些電晶體包括鰭型場效應電晶體。
  9. 如申請專利範圍第1項所述之靜態隨機存取記憶胞，其中該第一直線胞內連接物與該第二直線胞內連接物分別包括金屬、多晶矽或金屬矽化物。
  10. 一種靜態隨機存取記憶胞，包括：複數個電晶體，具有平行且分隔地設置於一半導體基底內之主動區，其中該些電晶體包括一第一通道閘電晶體、一第一下拉電晶體、一第一上拉電晶體、一第二上拉電晶體、一第二下拉電晶體以及一第二通道閘電晶體；一第一胞內連接物，位於半導體基底之上，電性耦接該第一通道閘電晶體之一主動區、該第一下拉電晶體之一主動區及該第一上拉電晶體之一主動區與該第二上拉電晶體之一閘極以及該第二下拉電晶體之一閘極，其 中該第一胞內連接物為直線；以及一第二胞內連接物，位於半導體基底之上，電性耦接該第二通道閘電晶體之一主動區、該第二下拉電晶體之一主動區及該第二上拉電晶體之一主動區與該第一上拉電晶體之一閘極與該第一下拉電晶體之一閘極，其中該第二胞內連接物為直線。
  11. 如申請專利範圍第10項所述之靜態隨機存取記憶胞，其中該些電晶體更包括一第三通道閘電晶體與一第四通道閘電晶體，而其中該第一胞內連接物電性耦接該第三通道閘電晶體之一主動區，而該第二胞內連接物電性耦接該第四通道閘電晶體之一主動區。
  12. 如申請專利範圍第10項所述之靜態隨機存取記憶胞，更包括：一第一金屬層，包括：一位元線，電性耦接該第一通道閘電晶體之該主動區；一互補位元線線路，電性耦接於該第二通道閘電晶體之該主動區；至少兩Vss線路，其中該些Vss線路之一電性耦接該第一下拉電晶體之該主動區，而該些Vss線路之另一電性耦接該第二下拉電晶體之該主動區；一Vdd線路，電性耦接該第一上拉電晶體之該主動區與該第二上拉電晶體之該主動區；以及一第二金屬層，包括至少兩字元線線路，其中該些字元線線路之一電性耦接該第一通道閘電晶體之一閘 極，而該些字元線線路之另一則電性耦接該第二通道閘電晶體之該閘極。
  13. 如申請專利範圍第12項所述之靜態隨機存取記憶胞，其中該位元線線路、該互補位元線線路與該些Vss線路係為直線。
  14. 如申請專利範圍第10項所述之靜態隨機存取記憶胞，其中該些電晶體包括鰭型場效應電晶體。
  15. 一種靜態隨機存取記憶胞之製造方法，包括：形成複數個電晶體於一半導體基底上，該些電晶體具有相平行且分隔之主動區縱軸，該些電晶體包括一第一下拉電晶體、一第一上拉電晶體、一第二上拉電晶體與一第二下拉電晶體，其中該第一下拉電晶體與該第一上拉電晶體共用了一第一共同閘極結構，而該第二下拉電晶體與該第二上拉電晶體共用了一第二共同閘極結構；以及形成一第一直線胞內連接物與一第二直線胞內連接物，其中該第一直線胞內連接物電性耦接該第一下拉電晶體之一主動區及該第一下拉電晶體之一主動區與該第二共同閘極結構，而該第二直線胞內連接物電性耦接該第二下拉電晶體之一主動區及該第二下拉電晶體之一主動區與該第一共同閘極結構。
  16. 如申請專利範圍第15項所述之靜態隨機存取記憶胞之製造方法，其中形成該第一直線胞內連接物與該第二直線胞內連接物包括形成該第一直線胞內連接物與該第二直線胞內連接物於該半導體基底上。
  17. 如申請專利範圍第16項所述之靜態隨機存取記憶胞之製造方法，更包括：形成一第一金屬化層，包括複數個第一層線路，其中該些第一層線路分別電性耦接該些電晶體之主動區之一；以及形成一第二金屬化層，包括複數個第二層線路，其中該些第二層線路分別電性耦接一第一通道閘電晶體之一閘極結構或一第二通道閘電晶體之一閘極結構。
  18. 如申請專利範圍第17項所述之靜態隨機存取記憶胞之製造方法，其中部分之該些第一層線路為直線，而該些第二層線路為直線。
  19. 如申請專利範圍第16項所述之靜態隨機存取記憶胞之製造方法，其中該第一直線胞內連接物與該第二直線胞內連接物包括金屬、多晶矽與金屬矽化物。
  20. 如申請專利範圍第16項所述之靜態隨機存取記憶胞之製造方法，其中形成該些電晶體包括形成複數個鰭型場效應電晶體。
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