JP2005072185A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】 半導体基板14上にゲート絶縁膜22を介して形成され、ゲート電極を含むゲート配線24aと、ゲート配線の端部に近接して形成された第1のソース/ドレイン拡散層28と、ゲート配線と第1のソース/ドレイン拡散層とから離間して形成された第2のソース/ドレイン拡散層34と、ゲート配線、第1のソース/ドレイン拡散層、及び第2のソース/ドレイン拡散層上に形成された絶縁膜40であって、ゲート配線と、第1のソース/ドレイン拡散層の一方と、第2のソース/ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、溝状の開口部42a内に埋め込まれたコンタクト層48aとを有している。
【選択図】 図1
Description
コンタクト層や他のコンタクト層を埋め込むための開口部が溝状であるため、縦横ともに径の小さい穴状のコンタクトホールを形成する場合と比較して、開口部のパターンによるパターン占有率を高くすることができる。このため、溝状の開口部のパターンを露光する際には、パターン占有率が高い場合に好適である射入射照明を用いることができ、射入射照明の利点を十分に発揮させることができる。このため、本発明によれば、コンタクト層を埋め込むための溝状の開口部を確実に形成することが可能となる。このため、本発明によれば、微細化した場合であっても、信頼性や歩留りの低下を招くことなく、半導体装置を提供することができる。
本発明の第1実施形態による半導体装置及びその製造方法を図1乃至図22を用いて説明する。図1は、本実施形態による半導体装置を示す断面図である。図2は、本実施形態による半導体装置のメモリセル領域を示す平面図(その1)である。図3は、本実施形態による半導体装置のメモリセル領域を示す平面図(その2)である。図4は、本実施形態による半導体装置を示す回路図である。図5は、本実施形態による半導体装置の周辺回路領域を示す平面図である。
本実施形態による半導体装置を図1乃至図5を用いて説明する。図1の紙面左側は、メモリセルが形成されるメモリセル領域10を示している。図1の紙面右側は、メモリセル領域の周辺の周辺回路用トランジスタが形成される周辺回路領域12を示している。
本実施形態による半導体装置の評価結果を図6乃至図10を用いて説明する。
次に、本実施形態による半導体装置の製造方法を図11乃至図22を用いて説明する。図11は、本実施形態による半導体装置の製造方法を示す断面図(その1)である。図12は、図11に対応するメモリセル領域の平面図である。図13は、図11に対応する周辺回路領域の平面図である。図14は、本実施形態による半導体装置の製造方法を示す断面図(その2)である。図15は、図14に対応するメモリセル領域の平面図である。図16は、図14に対応する周辺回路領域の平面図である。図17は、本実施形態による半導体装置の製造方法を示す断面図(その3)である。図18は、図17に対応するメモリセル領域の平面図である。図19は、図17に対応する周辺回路領域の平面図である。図20は、本実施形態による半導体装置の製造方法を示す断面図(その4)である。図21は、図20に対応するメモリセル領域の平面図である。図22は、図20に対応する周辺回路領域の平面図である。図11、図14、図17の図20の紙面左側は、メモリセルが形成されるメモリセル領域10を示している。図11、図14、図17及び図20の紙面右側は、メモリセル領域の周辺の周辺回路用トランジスタが形成される周辺回路領域12を示している。
本発明の第2実施形態による半導体装置及びその製造方法を図23乃至図28を用いて説明する。図23は、本実施形態による半導体装置を示す断面図である。図24は、本実施形態による半導体装置を示す平面図である。図1乃至図22に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
まず、本実施形態による半導体装置について図23及び図24を用いて説明する。
次に、本実施形態による半導体装置の製造方法を図25乃至図28を用いて説明する。図25は、本実施形態による半導体装置の製造方法を示す工程断面図(その1)である。図26は、図25に対応する周辺回路領域の平面図である。図27は、本実施形態による半導体装置の製造方法を示す工程断面図(その2)である。図28は、図27に対応する周辺回路領域の平面図である。
本発明の第3実施形態による半導体装置を図29を用いて説明する。図29は、本実施形態による半導体装置を示す平面図である。図1乃至図28に示す第1又は第2実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
次に、本実施形態による半導体装置の変形例を図32を用いて説明する。図32は、本変形例による半導体装置を示す平面図である。
本発明の第4実施形態による半導体装置を図31を用いて説明する。図31は、本実施形態による半導体装置を示す平面図である。図1乃至図30に示す第1乃至第3実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
次に、本実施形態による半導体装置の変形例を図32を用いて説明する。図32は、本変形例による半導体装置を示す平面図である。
本発明は上記実施形態に限らず種々の変形が可能である。
前記半導体基板上に、前記ゲート配線の端部に近接して形成された第1のソース/ドレイン拡散層と、
前記半導体基板上に、前記ゲート配線と前記第1のソース/ドレイン拡散層とから離間して形成された第2のソース/ドレイン拡散層と、
前記ゲート配線、前記第1のソース/ドレイン拡散層、及び前記第2のソース/ドレイン拡散層上に形成された絶縁膜であって、前記ゲート配線と、前記第1のソース/ドレイン拡散層の一方と、前記第2のソース/ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、
前記溝状の開口部内に埋め込まれたコンタクト層と
を有することを特徴とする半導体装置。
前記ゲート電極は、前記半導体基板上に形成された第1のトランジスタのゲート電極であり
前記第1のソース/ドレイン拡散層は、前記半導体基板上に形成された第2のトランジスタのソース/ドレイン拡散層であり、
前記第2のソース/ドレイン拡散層は、前記半導体基板上に形成された第3のトランジスタのソース/ドレイン拡散層である
ことを特徴とする半導体装置。
半導体基板上に形成され、前記第1のロードトランジスタのゲート電極と前記第1のドライバトランジスタのゲート電極とを含むゲート配線と、
前記ゲート配線上に形成された絶縁膜であって、前記ゲート配線と、前記第2のロードトランジスタのソース/ドレイン拡散層の一方と、前記第2のドライバトランジスタのソース/ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、
前記溝状の開口部内に埋め込まれたコンタクト層と
を有することを特徴とする半導体装置。
前記コンタクト層上に、前記コンタクト層に沿うように形成された配線を更に有する
ことを特徴とする半導体装置。
前記半導体基板上に形成され、前記第2のロードトランジスタのゲート電極と前記第2のドライバトランジスタのゲート電極とを含む他のゲート配線を更に有し、
前記絶縁膜には、前記他のゲート配線と、前記第1のロードトランジスタのソース/ドレイン拡散層の一方と、前記第1のドライバトランジスタのソース/ドレイン拡散層の一方とを一体的に露出する溝状の他の開口部が形成されており、
前記他の開口部内に他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
前記他のコンタクト層上に、前記他のコンタクト層に沿うように形成された他の配線を更に有する
ことを特徴とする半導体装置。
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタを更に有し、
前記絶縁膜には、前記周辺回路用トランジスタのゲート電極又はソース/ドレイン拡散層を露出する他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
前記絶縁膜上に形成され、前記他のコンタクト層に接続された他の配線を更に有する
ことを特徴とする半導体装置。
前記他の開口部は、溝状に形成されている
ことを特徴とする半導体装置。
前記他のコンタクト層上に、前記他のコンタクト層に沿うように形成された他の配線を更に有する
ことを特徴とする半導体装置。
前記絶縁膜には、前記第1のロードトランジスタの前記ソース/ドレイン拡散層の他方を露出する溝状の他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
前記絶縁膜には、前記第1のドライバトランジスタの前記ソース/ドレイン拡散層の他方を露出する溝状の他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
前記メモリセルは、前記第1のインバータと前記第2のインバータとを制御するトランスファトランジスタを更に有し、
前記絶縁膜には、前記トランスファトランジスタのゲート電極又はソース/ドレイン拡散層を露出する溝状の他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。
前記開口部は、前記ゲート配線から離間した領域では、前記第1のロードトランジスタのゲート電極と前記第1のドライバトランジスタのゲート電極とを含む他のゲート配線に沿って形成されており、前記ゲート配線の近傍の領域では、前記ゲート配線の長手方向に対して斜めに形成されている
ことを特徴とする半導体装置。
前記半導体基板の上方に形成された他の配線と、
前記他の配線上に形成され、前記他の配線を露出する溝状の他の開口部が形成された他の絶縁膜と、
前記他の開口部内に埋め込まれた他のコンタクト層と、
前記他の絶縁膜上に形成され、前記他のコンタクト層に接続された更に他の配線とを更に有する
ことを特徴とする半導体装置。
半導体基板上に、第1のロードトランジスタのゲート電極と第1のドライバトランジスタのゲート電極とを含む第1のゲート配線と;第2のロードトランジスタのゲート電極と第2のドライバトランジスタのゲート電極とを含む第2のゲート配線とを形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース/ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第1のゲート配線上及び前記第2のゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第1のゲート配線と、前記第2のロードトランジスタの前記ソース/ドレイン拡散層の一方と、前記第2のドライバトランジスタの前記ソース/ドレイン拡散層の一方とを一体的に露出する溝状の第1の開口部を形成するとともに;前記第2のゲート配線と、前記第1のロードトランジスタの前記ソース/ドレイン拡散層の一方と、前記第1のドライバトランジスタの前記ソース/ドレイン拡散層の一方とを一体的に露出する溝状の第2の開口部を形成する工程と、
前記第1の開口部内及び前記第2の開口部内に、それぞれコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
前記第1のゲート配線と前記第2のゲート配線とを形成する工程では、メモリセルが形成されるメモリセル領域の周辺の前記半導体基板上に、周辺回路用トランジスタのゲート電極を更に形成し、
前記ソース/ドレイン拡散層を形成する工程では、前記周辺回路用トランジスタの前記ゲート電極の両側の前記半導体基板に、前記周辺回路用トランジスタのソース/ドレイン拡散層を更に形成し、
前記第1の開口部と前記第2の開口部とを形成する工程では、前記絶縁膜に、前記周辺回路用トランジスタの前記ゲート電極を露出する第3の開口部と、前記周辺回路用トランジスタの前記ソース/ドレイン拡散層を露出する第4の開口部とを更に形成し、
前記コンタクト層を埋め込む工程では、前記第3の開口部内及び前記第4の開口部内に、それぞれ他のコンタクト層を更に埋め込む
ことを特徴とする半導体装置の製造方法。
前記第1の開口部と前記第2の開口部とを形成する工程では、前記第3の開口部と前記第4の開口部とを溝状に形成する
ことを特徴とする半導体装置の製造方法。
前記コンタクト層を埋め込む工程の後に、前記絶縁膜上に他の絶縁膜を形成する工程と;前記他の絶縁膜に、前記コンタクト層を露出し、前記コンタクト層に沿うようにそれぞれ形成された溝状の第5の開口部と;前記他のコンタクト層をそれぞれ露出する溝状の第6の開口部とを形成する工程と;前記第5の開口部内及び前記第6の開口部内に、それぞれ配線を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
12…周辺回路領域
14…半導体基板
15…溝
16p…p形ウェル
16n…n形ウェル
18a〜18d…素子領域
20…素子分離領域
22…ゲート絶縁膜
24a〜24d…ゲート配線
26…サイドウォール絶縁膜
28〜37…ソース/ドレイン拡散層
38…ストッパ膜
40…層間絶縁膜
42a〜42j…開口部
44…バリア膜
46…タングステン膜
48a〜48j…コンタクト層
50a〜50j…配線
52a、52b…インバータ
54…フリップフロップ回路
56…メモリセル
58p…p形ウェル
58n…n形ウェル
60a〜60d…素子領域
64…ゲート配線
66p…pチャネルトランジスタ
66n…nチャネルトランジスタ
67a、67b…ソース/ドレイン拡散層
68a、68b…ソース/ドレイン拡散層
70a〜70e…コンタクトホール
72a〜72e…導体プラグ
74…ストッパ膜
76…層間絶縁膜
78a〜78j…開口部
80…バリア膜
81…Cu膜
82a〜82f…開口部
84a〜84f…配線
85a、85b…パターン
86a〜86g…開口部
88a〜88g…コンタクト層
90a〜90f…開口部
92a〜92f…配線
94…下層配線
96…開口部
98…コンタクト層
99…上層配線
114…半導体基板
116p…p形ウェル
116n…n形ウェル
118a〜118d…素子領域
120…素子分離領域
122…ゲート絶縁膜
124a〜124d…ゲート配線
126…サイドウォール絶縁膜
128〜137…ソース/ドレイン拡散層
138…ストッパ膜
140…層間絶縁膜
142…コンタクトホール
144…バリア膜
146…タングステン膜
148、148a、148b…導体プラグ
150…配線
174…ストッパ膜
176…層間絶縁膜
178…開口部
180…バリア膜
181…Cu膜
Claims (10)
- 半導体基板上にゲート絶縁膜を介して形成され、ゲート電極を含むゲート配線と、
前記半導体基板上に、前記ゲート配線の端部に近接して形成された第1のソース/ドレイン拡散層と、
前記半導体基板上に、前記ゲート配線と前記第1のソース/ドレイン拡散層とから離間して形成された第2のソース/ドレイン拡散層と、
前記ゲート配線、前記第1のソース/ドレイン拡散層、及び前記第2のソース/ドレイン拡散層上に形成された絶縁膜であって、前記ゲート配線と、前記第1のソース/ドレイン拡散層の一方と、前記第2のソース/ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、
前記溝状の開口部内に埋め込まれたコンタクト層と
を有することを特徴とする半導体装置。 - 第1のロードトランジスタと第1のドライバトランジスタより成る第1のインバータと、第2のロードトランジスタと第2のドライバトランジスタより成る第2のインバータとを有するメモリセルを有する半導体装置であって、
半導体基板上に形成され、前記第1のロードトランジスタのゲート電極と前記第1のドライバトランジスタのゲート電極とを含むゲート配線と、
前記ゲート配線上に形成された絶縁膜であって、前記ゲート配線と、前記第2のロードトランジスタのソース/ドレイン拡散層の一方と、前記第2のドライバトランジスタのソース/ドレイン拡散層の一方とを一体的に露出する溝状の開口部が形成された絶縁膜と、
前記溝状の開口部内に埋め込まれたコンタクト層と
を有することを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記コンタクト層上に、前記コンタクト層に沿うように形成された配線を更に有する
ことを特徴とする半導体装置。 - 請求項2又は3記載の半導体装置において、
前記半導体基板上に形成され、前記第2のロードトランジスタのゲート電極と前記第2のドライバトランジスタのゲート電極とを含む他のゲート配線を更に有し、
前記絶縁膜には、前記他のゲート配線と、前記第1のロードトランジスタのソース/ドレイン拡散層の一方と、前記第1のドライバトランジスタのソース/ドレイン拡散層の一方とを一体的に露出する溝状の他の開口部が形成されており、
前記他の開口部内に他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。 - 請求項2又は3記載の半導体装置において、
前記メモリセルが形成されたメモリセル領域の周辺の前記半導体基板上に形成された周辺回路用トランジスタを更に有し、
前記絶縁膜には、前記周辺回路用トランジスタのゲート電極又はソース/ドレイン拡散層を露出する他の開口部が形成されており、
前記他の開口部内に、他のコンタクト層が埋め込まれている
ことを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記絶縁膜上に形成され、前記他のコンタクト層に接続された他の配線を更に有する
ことを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記他の開口部は、溝状に形成されている
ことを特徴とする半導体装置。 - 請求項2又は3記載の半導体装置において、
前記開口部は、前記ゲート配線から離間した領域では、前記第1のロードトランジスタのゲート電極と前記第1のドライバトランジスタのゲート電極とを含む他のゲート配線に沿って形成されており、前記ゲート配線の近傍の領域では、前記ゲート配線の長手方向に対して斜めに形成されている
ことを特徴とする半導体装置。 - 請求項2又は3記載の半導体装置において、
前記半導体基板の上方に形成された他の配線と、
前記他の配線上に形成され、前記他の配線を露出する溝状の他の開口部が形成された他の絶縁膜と、
前記他の開口部内に埋め込まれた他のコンタクト層と、
前記他の絶縁膜上に形成され、前記他のコンタクト層に接続された更に他の配線とを更に有する
ことを特徴とする半導体装置。 - 第1のロードトランジスタと第1のドライバトランジスタより成る第1のインバータと、第2のロードトランジスタと第2のドライバトランジスタより成る第2のインバータとを有するメモリセルを有する半導体装置の製造方法であって、
半導体基板上に、第1のロードトランジスタのゲート電極と第1のドライバトランジスタのゲート電極とを含む第1のゲート配線と;第2のロードトランジスタのゲート電極と第2のドライバトランジスタのゲート電極とを含む第2のゲート配線とを形成する工程と、
前記ゲート電極の両側の前記半導体基板に、ソース/ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第1のゲート配線上及び前記第2のゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜に、前記第1のゲート配線と、前記第2のロードトランジスタの前記ソース/ドレイン拡散層の一方と、前記第2のドライバトランジスタの前記ソース/ドレイン拡散層の一方とを一体的に露出する溝状の第1の開口部を形成するとともに;前記第2のゲート配線と、前記第1のロードトランジスタの前記ソース/ドレイン拡散層の一方と、前記第1のドライバトランジスタの前記ソース/ドレイン拡散層の一方とを一体的に露出する溝状の第2の開口部を形成する工程と、
前記第1の開口部内及び前記第2の開口部内に、それぞれコンタクト層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
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