JP5626016B2 - 半導体装置の製造方法 - Google Patents
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Description
第1実施形態による半導体装置及びその製造方法を図1乃至図33を用いて説明する。
まず、本実施形態による半導体装置を図1乃至図4を用いて説明する。図1は、本実施形態による半導体装置を示す平面図(その1)である。図1(a)は、メモリセル領域内に形成された複数のメモリセルのうちの一つのメモリセルを示している。図1(b)は、半導体チップの周縁部に設けられた位置合わせマークを示している。図2は、本実施形態による半導体装置を示す断面図である。図2(a)の一番左側の図は図1(a)のA−A′線断面図であり、図2(a)の左から2番目の図は、図1(a)のB−B′線断面図である。図2(a)の左から3番目の図は図1(a)のC−C′線断面図であり、図2(a)の左から4番目の図は図1(a)のD−D′線断面図である。図2(b)は、図1(b)のE−E′線断面図である。図3は、本実施形態による半導体装置を示す平面図(その2)である。図1は設計パターンの形状の例を示しており、図3は実際に形成されるパターンの形状の例を示している。図3は、図1(a)に対応している。図4は、本実施形態による半導体装置を示す回路図である。
次に、本実施形態による半導体装置の製造方法を図5乃至図29を用いて説明する。図5乃至図29は、本実施形態による半導体装置の製造方法を示す工程図である。図5乃至図10は、断面図である。図11は、図10に対応する平面図である。図12は、断面図である。図13は、図12に対応する平面図である。図14乃至図19は、断面図である。図20は、図19に対応する平面図である。図21は、断面図である。図22は、図21に対応する平面図である。図23は、断面図である。図24は、図23に対応する平面図である。図25は、断面図である。図26は、図25に対応する平面図である。図27は、断面図である。図28は、図27に対応する平面図である。図29は、断面図である。
第2実施形態による半導体装置の製造方法を図34乃至図48を用いて説明する。図34乃至図48は、本実施形態による半導体装置の製造方法を示す工程図である。図34及び図35は、断面図である。図36は、図35に対応する平面図である。図37は、断面図である。図38は、図37に対応する平面図である。図39は、断面図である。図40は、図39に対応する平面図である。図41は、断面図である。図42は、図41に対応する平面図である。図43は、断面図である。図44は、図43に対応する平面図である。図45は、断面図である。図46は、図45に対応する平面図である。図47は、断面図である。図58は、図47に対応する平面図である。図1乃至図33に示す第1実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
上記実施形態に限らず種々の変形が可能である。
11a〜11d…活性領域
11e、11f…位置合わせマーク
12a…素子分離領域
12b…絶縁膜
13a、13b…溝
14…ゲート絶縁膜
16a〜16d…ゲート配線
16e、16f…位置合わせマーク
18…サイドウォール絶縁膜
20,22,24,26,28,30,32,34,36,38…ソース/ドレイン拡散層
40…絶縁膜
42…絶縁膜
44…層間絶縁膜
46a〜46l…コンタクトホール
46m、46n…開口部
48a〜48l…コンタクト層
48m、48n…位置合わせマーク
50…配線
52…シリサイド膜
53…シリコン酸化膜
54a、54b…インバータ
55…シリコン窒化膜
56…フリップフロップ回路
57…フォトレジスト膜
58…メモリセル
59a、59b…開口部
60…フォトレジスト膜
61a1、61a2、61b1、61b2…部分パターン
61c〜61m…パターン
70a〜70n…開口部
72…ハードマスク
74…フォトレジスト膜
76a〜76m…開口部
78a1、78a2…開口部
78a〜78n…開口部
80…フォトレジスト膜
82a〜82c…開口部
111a〜111d…活性領域
111e…位置合わせマーク
116e、116f…位置合わせマーク
120,122,124,126,128,130,132,134,136,138…ソース/ドレイン拡散層
146a〜146l…コンタクトホール
146m…開口部
148a〜148l…コンタクト層
148m…位置合わせマーク
158…メモリセル
L1、L2…ロードトランジスタ
D1,D2…ドライバトランジスタ
T1、T2…トランスファトランジスタ
Claims (6)
- 半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第1の位置合わせマークを形成する工程と、
前記複数の活性領域のうちの一の活性領域上を横断して形成され、第1のトランジスタのゲート電極を含む直線状の第1のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断して形成され、第2のトランジスタのゲート電極を含む、前記第1のゲート配線と平行な直線状の第2のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第2の位置合わせマークを形成する工程と、
前記活性領域に、ソース/ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第1のゲート配線上及び前記第2のゲート配線上に、絶縁膜を形成する工程と、
前記絶縁膜上にフォトレジスト膜を形成する工程と、
前記第2の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に第1のコンタクトホールを形成するための第1の部分パターンを、少なくとも前記第1のゲート配線の一部と重なり合うように、前記フォトレジスト膜に露光する工程と、
前記第1の位置合わせマークを用いて位置合わせを行い、前記絶縁膜に前記第1のコンタクトホールを形成するための第2の部分パターンを、少なくとも前記第2のトランジスタの前記ソース/ドレイン拡散層の一部と重なるとともに、前記第1の部分パターンと重なり合うように、前記フォトレジスト膜に露光する工程と、
前記フォトレジスト膜を現像することにより、前記第1の部分パターンと前記第2の部分パターンとが露光された箇所における前記フォトレジスト膜に第1の開口部を形成する工程と、
前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングすることにより、前記第1のゲート配線と前記第2のトランジスタの前記ソース/ドレイン拡散層とに達する前記第1のコンタクトホールを、前記絶縁膜に形成する工程と、
前記第1のコンタクトホール内に第1のコンタクト層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項1記載の半導体装置の製造方法において、
前記第1の部分パターンを前記フォトレジスト膜に露光する工程では、前記絶縁膜に第2のコンタクトホールを形成するための第3の部分パターンを、少なくとも前記第2のゲート配線の一部と重なり合うように、前記フォトレジスト膜に更に露光し、
前記第2の部分パターンを前記フォトレジスト膜に露光する工程では、前記絶縁膜に前記第2のコンタクトホールを形成するための第4の部分パターンを、少なくとも前記第1のトランジスタの前記ソース/ドレイン拡散層の一部と重なるとともに前記第3の部分パターンと重なり合うように、前記フォトレジスト膜に更に露光し、
前記フォトレジスト膜を現像する工程では、前記第3の部分パターンと前記第4の部分パターンとが露光された箇所における前記フォトレジスト膜に第2の開口部を更に形成し、
前記フォトレジスト膜をマスクとして前記絶縁膜をエッチングする工程では、前記第2のゲート配線と前記第1のトランジスタの前記ソース/ドレイン拡散層とに達する前記第2のコンタクトホールを、前記絶縁膜に更に形成し、
前記第1のコンタクトホール内に第1のコンタクト層を形成する工程では、前記第2のコンタクトホール内に第2のコンタクト層を更に形成する
ことを特徴とする半導体装置の製造方法。 - 半導体基板に複数の活性領域を形成するとともに、前記半導体基板に第1の位置合わせマークを形成する工程と、
前記複数の活性領域のうちの一の活性領域上を横断し、第1のトランジスタのゲート電極を含む直線状の第1のゲート配線と、前記複数の活性領域のうちの他の活性領域上を横断し、第2のトランジスタのゲート電極を含む、前記第1のゲート配線と平行な直線状の第2のゲート配線とを、前記半導体基板上にゲート絶縁膜を介して形成するとともに、前記半導体基板上に第2の位置合わせマークを形成する工程と、
前記ゲート電極の両側の前記活性領域に、ソース/ドレイン拡散層をそれぞれ形成する工程と、
前記半導体基板上、前記第1のゲート配線上及び前記第2のゲート配線上に、第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に、前記第1の絶縁膜とエッチング特性が異なる第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第1のフォトレジスト膜を形成する工程と、
前記第2の位置合わせマークを用いて位置合わせを行い、前記第1の絶縁膜に第1のコンタクトホールを形成するための第1の部分パターンを、少なくとも前記第1のゲート配線の一部と重なり合うように、前記第1のフォトレジスト膜に露光する工程と、
前記第1のフォトレジスト膜を現像することにより、前記第1の部分パターンが露光された箇所における前記第1のフォトレジスト膜に第1の開口部を形成する工程と、
前記第1の開口部が形成された前記第1のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングする工程と、
前記第2の絶縁膜上に第2のフォトレジスト膜を形成する工程と、
前記第1の位置合わせマークを用いて位置合わせを行い、前記第1の絶縁膜に前記第1のコンタクトホールを形成するための第2の部分パターンを、少なくとも前記第2のトランジスタの前記ソース/ドレイン拡散層の一部と重なるとともに前記第1の部分パターンと重なり合うように、前記第2のフォトレジスト膜に露光する工程と、
前記第2のフォトレジスト膜を現像することにより、前記第2の部分パターンが露光された箇所における前記第2のフォトレジスト膜に第2の開口部を形成する工程と、
前記第2の開口部が形成された前記第2のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングする工程と、
前記第2の絶縁膜をマスクとして前記第1の絶縁膜をエッチングすることにより、前記第1のゲート配線と前記第2のトランジスタの前記ソース/ドレイン拡散層とに達する前記第1のコンタクトホールを、前記第1の絶縁膜に形成する工程と、
前記第1のコンタクトホール内に第1のコンタクト層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項3記載の半導体装置の製造方法において、
前記第1の部分パターンを前記第1のフォトレジスト膜に露光する工程では、前記第1の絶縁膜に第2のコンタクトホールを形成するための第3の部分パターンを、少なくとも前記第2のゲート配線の一部と重なり合うように、前記第1のフォトレジスト膜に更に露光し、
前記第1のフォトレジスト膜を現像する工程では、前記第3の部分パターンが露光された箇所における前記第1のフォトレジスト膜に第3の開口部を更に形成し、
前記第1のフォトレジスト膜をマスクとして前記第2の絶縁膜をエッチングする工程では、前記第3の開口部が更に形成された前記第1のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングし、
前記第2の部分パターンを前記第2のフォトレジスト膜に露光する工程では、前記第1の絶縁膜に前記第2のコンタクトホールを形成するための第4の部分パターンを、少なくとも前記第1のトランジスタの前記ソース/ドレイン拡散層の一部と重なるとともに前記第3の部分パターンと重なり合うように、前記第2のフォトレジスト膜に更に露光し、
前記第2のフォトレジスト膜を現像する工程では、前記第4の部分パターンが露光された箇所における前記第2のフォトレジスト膜に第4の開口部を更に形成し、
前記第2のフォトレジスト膜をマスクとして前記第2の絶縁膜をエッチングする工程では、前記第4の開口部が更に形成された前記第2のフォトレジスト膜をマスクとして、前記第2の絶縁膜をエッチングし、
前記第2の絶縁膜をマスクとして前記第1の絶縁膜をエッチングする工程では、前記第2のゲート配線と前記第1のトランジスタの前記ソース/ドレイン拡散層とに達する前記第2のコンタクトホールを、前記第1の絶縁膜に更に形成し、
前記第1のコンタクトホール内に前記第1のコンタクト層を形成する工程では、前記第2のコンタクトホール内に第2のコンタクト層を更に形成する
ことを特徴とする半導体装置の製造方法。 - 請求項1乃至4のいずれか1項に記載の半導体装置の製造方法において、
前記第1の位置合わせマークは、前記活性領域を画定する素子分離領域と同一の膜により画定されている ことを特徴とする半導体装置の製造方法。 - 請求項1乃至5のいずれか1項に記載の半導体装置の製造方法において、
前記第2の位置合わせマークは、前記第1のゲート配線及び前記第2のゲート配線と同一の膜により形成されている
ことを特徴とする半導体装置の製造方法。
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