JP2008235793A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板１１に形成された所定パターンの活性領域１２と、半導体基板１１上の所定位置に形成されたゲート電極１４と、半導体基板１１上に形成された層間膜１６ａと、中央部において幅が極小となる開口形状を有し、層間膜１６ａを貫通して活性領域１２およびゲート電極１４と接続されるシェアードコンタクト１７を備える
【選択図】図１

Description

本発明は、活性領域とゲート電極を一つのコンタクトで接続するシェアードコンタクトを有するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）素子を備える半導体装置とその製造方法に関する。

近年、電子機器などの小型化、高機能化に伴い、例えば、種々のロジック回路、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などのメモリを、１つのチップ上に混載したＳｏＣなどの半導体装置において、さらなる集積化、高機能化が要求されている。

そのため、ＳＲＡＭセルを構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）において、ゲート電極とソース・ドレイン領域とを、一つのコンタクトで接続させるシェアードコンタクトを採用することにより、セルサイズの微細化を図っている（例えば特許文献１、特許文献２参照）。

図１１にＳＲＡＭ素子のレイアウトの一例を示すように、活性領域１０１とゲートコンダクターポリシリコン（ＧＣポリシリコン）１０２と、ビット線、ＶＤＤ、ＧＮＤを接続するスクエアコンタクト１０３、上述したシェアードコンタクト１０４が混在して配置されている。このとき、スクエアコンタクト１０３よりシェアードコンタクト１０４の開口径が大きいため、層間膜をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により開口する際のエッチングレートが大きくなる。そのため、シェアードコンタクトにおいて、ゲート電極の側壁が過剰にエッチングされ、基板が露出することにより、ジャンクションリークが増大する。そして、ジャンクションリークの増大により、ＳＲＡＭセルにおける読み出し時のデータ破壊に対する安定性を示すスタティックノイズマージン（Ｓｔａｔｉｃ Ｎｏｉｓｅ Ｍａｒｇｉｎ：ＳＮＭ）が減少し、歩留りが低下するという問題がある。

これを防ぐため、ＲＩＥ時間をアンダー側に設定すると、今度はスクエアコンタクトの未開口（活性領域との非接触）が発生する。従って、シェアードコンタクトとスクエアコンタクトの形成条件がトレードオフの関係となるため、プロセスマージンが狭いという問題がある。
特開２００１−２１７２００号公報（[０００４]など） 特開２００１−４４２９４号公報（[図１８]など）

本発明は、開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能な半導体装置とその製造方法を提供することを目的とするものである。

本発明の一態様によれば、半導体基板に形成された所定パターンの活性領域と、半導体基板上の所定位置に形成されたゲート電極と、半導体基板上に形成された層間膜と、中央部において幅が極小となる開口形状を有し、層間膜を貫通して活性領域およびゲート電極と接続されるシェアードコンタクトを備えることを特徴とする半導体装置が提供される。

また、本発明の一態様によれば、半導体基板に所定パターンの活性領域を形成し、半導体基板上の所定位置にゲート電極を形成し、半導体基板上に層間膜を形成し、層間膜に、中央部において幅が極小となる開口形状を有し、活性領域上の所定位置および前記ゲート電極に到達するコンタクトホールを形成し、コンタクトホール内に金属膜を形成して、前記活性領域およびゲート電極と接続するシェアードコンタクトを形成することを特徴とする半導体装置の製造方法が提供される。

本発明の一実施態様によれば、開口径の異なるコンタクトが混在することによる歩留りの低下を抑えることが可能となる。

以下本発明の実施形態について、図を参照して説明する。

図１に本実施形態の半導体装置におけるＳＲＡＭセルの断面図を示す。図に示すように、例えばＰ型シリコン基板などの半導体基板１１には、活性領域１２が形成されている。活性領域１２は、ＭＯＳＦＥＴのソース・ドレイン領域となるＮ−エクステンション１２ａと、ソース・ドレインの電極となるＮ＋ディープジャンクション１２ｂからなり、ディープジャンクション１２ｂの表面にはＮｉなどのサリサイド層１３が形成されている。活性領域１２に挟まれた領域上には、ゲート絶縁膜１４ａを介して形成されたポリシリコン層１４ｂおよびサリサイド層１４ｃからなるゲート電極１４が形成されている。ゲート電極１４には酸化膜／窒化膜／酸化膜からなる３重側壁のゲート側壁１５が形成されている。

これらの上層には、層間膜（Ｐｒｅ−Ｍｅｔａｌ Ｄｉｅｌｅｃｔｒｉｃ：ＰＭＤ膜）１６ａ、１６ｂが形成されており、層間膜１６ｂは、ゲート側壁１５を被覆するように形成されている。そして、サリサイド層１３およびゲート電極１４と接続されるとともに層間膜１６ｂに到達するシェアードコンタクト１７が形成されている。

図２に、図１のＡ−Ａ’断面図（シェアードコンタクト開口部の上面図）を示す。図に示すように、シェアードコンタクト１７の開口部の上面形状は、中心部において幅が極小となるひょうたん形状となっている。

このようなＳＲＡＭセルは、以下のようにして形成される。先ず、図３に示すように、半導体基板１１に素子分離領域（図示せず）を形成し、ＭＯＳＦＥＴの閾値合せのためのイオン注入工程を経て、ＨＣｌ酸化によりゲート酸化膜１４ａ’を形成する。そして、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりポリシリコン膜を堆積した後、ＲＩＥによりポリシリコン膜をパターニングして（ポリシリコン膜１４ｂ’）ゲート電極１４’を形成する。

次いで、図４に示すように、Ｎ−：７５Ａｓ＋を、注入量：１Ｅ１４／ｃｍ^２程度として打ち込み、ゲート電極１４’の直下領域を挟むように、エクステンション１２ａを形成する。そして、全面に酸化膜、窒化膜、酸化膜を順次形成し、ＲＩＥにより自己整合的に酸化膜／窒化膜／酸化膜からなるゲート側壁１５を形成する。

そして、図５に示すように、Ｎ＋：３１Ｐ＋を、注入量：３Ｅ１５／ｃｍ^２程度として打ち込み、１０００℃程度で活性化アニールを行い、ゲート電極１４’、ゲート側壁１５’の直下領域を挟むように、ディープジャンクション１２ｂを形成する。さらに、コンタクトホールの抜け性向上のために、自然酸化膜などをウェット処理により除去した後、Ｎｉなどの金属層をスパッタリングにより形成し、これを熱処理することによりシリサイド化して、各電極の低抵抗層（サリサイド層１３、１４ｃ）を形成する。

次いで、図６に示すように、層間膜１６を堆積させ、リソグラフィ法を用いて層間膜１６にコンタクトホールを形成する。このとき、マスク（レチクル）上のコンタクトホールパターンを、図７に示すような従来の矩形パターン１１９から、図８、図９に示すように、二つのスクエアコンタクトホールパターンの間隔を例えば１００ｎｍ未満として、リソグラフィ解像度より小さくなるように近接配置し、これらの対向面に、凸部を設けたパターン１９、１９’とする。このようなマスクを用いてレジストを露光・現像して、分離した２つの開口部を有するレジストパターンを形成する。

そして、このレジストパターンを用いて、図１０に示すように、ＲＩＥを行うことにより層間膜１６にコンタクトホール１８を形成する。このとき、２つの開口部間のレジストは薄膜化されているため、加工後の開口形状は、ひょうたん形状となる。そして、ひょうたんのくびれ部分に残存したレジストと、形状によるエッチングレートの低下の影響により、ＲＩＥの進行が遅くなるため、その部分の層間膜１６ｂは、ゲート側壁１５を被覆するように残存する。このとき、ゲート側壁１５は必ずしも全てが被覆されている必要はなく、半導体基板１表面が露出していなければよい。

このようにして形成された活性領域１２、ゲート電極１４（サリサイド層１３、１４ｃ）に到達するコンタクトホール内に、スパッタリングによりバリアメタル層として例えばＴｉ／ＴｉＮ層を形成する。そして、Ｗを堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化することにより、図１、図２に示すようなシェアードコンタクト１７が形成される。

さらに、上層に層間膜を堆積させ、リソグラフィおよびＲＩＥによりビアおよび配線溝を形成し、バリアメタル層を形成した後、デュアルダマシン法によりＣｕ膜を形成し、ＣＭＰ法により平坦化することにより、配線層を形成する。これを繰り返し、最上層にパッシベーションとなる酸化膜とＳｉＮ膜を形成することにより、半導体装置が形成される。

このように、ＳＲＡＭセルにおけるシェアードコンタクトの上面形状を、スクエアコンタクトと同程度の開口径のホールを接続したひょうたん形状とすることにより、シェアードコンタクトとスクエアコンタクトにおけるＲＩＥのレートの差を抑えることができる。そのため、シェアードコンタクトにおけるゲート側壁の後退を抑え、基板の露出によるジャンクションリークの増大に伴うＳＮＭの減少を抑えることが可能となる。さらに、シェアードコンタクトとスクエアコンタクトにおけるＲＩＥ条件のトレードオフがなくなるため、プロセスマージンの減少を抑えることができる。従って、半導体装置の歩留りを向上させることが可能となる。

本実施形態において、シェアードコンタクトのマスクパターンとして、凸部を設けたパターンを、凸部を対向させるように配置しているが、必ずしも凸部を設ける必要はなく、最終的にひょうたん形状のコンタクトホールを形成することができればよい。また、シェアードコンタクトのレジストパターンを、分離したパターンとしているが、ひょうたん形状のパターンであってもよい。

尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。

本発明の一態様による半導体装置におけるＳＲＡＭセルの断面図。 図１のＡ−Ａ’断面図。 本発明の一態様によるＳＲＡＭセルの製造工程を示す断面図。 本発明の一態様によるＳＲＡＭセルの製造工程を示す断面図。 本発明の一態様によるＳＲＡＭ素子の製造工程を示す断面図。 本発明の一態様によるＳＲＡＭ素子の製造工程を示す断面図。 従来のマスクパターンを示す図。 本発明の一態様におけるマスクパターンを示す図。 本発明の一態様におけるマスクパターンを示す図。 本発明の一態様によるＳＲＡＭ素子の製造工程を示す断面図。 ＳＲＡＭ素子のレイアウトの一例を示す図。

符号の説明

１１…半導体基板、１２、１０１…活性領域、１２ａ…エクステンション、１２ｂ…ディープジャンクション、１３、１４ｃ…サリサイド層、１４…ゲート電極、１４ａ…ゲート絶縁膜、１４ｂ…ポリシリコン層、１５…ゲート側壁、１６、１６ａ、１６ｂ…層間膜、１７、１０４…シェアードコンタクト、１８…コンタクトホール、１９、１９’、１１９…パターン、１０２…ＧＣポリシリコン、１０３…スクエアコンタクト

Claims (5)

1. 半導体基板に形成された所定パターンの活性領域と、
   前記半導体基板上の所定位置に形成されたゲート電極と、
   前記半導体基板上に形成された層間膜と、
   中央部において幅が極小となる開口形状を有し、前記層間膜を貫通して前記活性領域および前記ゲート電極と接続されるシェアードコンタクトを備えることを特徴とする半導体装置。
2. 前記ゲート電極は、絶縁膜からなる側壁を有し、
   前記側壁の少なくとも一部は、前記層間膜の一部により被覆されていることを特徴とする請求項１に記載の半導体装置。
3. 半導体基板に所定パターンの活性領域を形成し、
   前記半導体基板上の所定位置にゲート電極を形成し、
   前記半導体基板上に層間膜を形成し、
   前記層間膜に、中央部において幅が極小となる開口形状を有し、前記活性領域上の所定位置および前記ゲート電極に到達するコンタクトホールを形成し、
   前記コンタクトホール内に金属膜を形成して、前記活性領域および前記ゲート電極と接続するシェアードコンタクトを形成することを特徴とする半導体装置の製造方法。
4. 前記層間膜上にレジスト膜を形成し、
   前記活性領域上に配置される第1の開口部と、ゲート電極上に配置され、前記第１の開口部と近接する第２の開口部を有するマスクを用いて、前記レジスト膜を露光・現像することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記第1の開口部と、前記第２の開口部は、リソグラフィ解像度以下に近接配置されていることを特徴とする請求項３または４に記載の半導体装置の製造方法。

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