JP4378167B2 - 半導体装置及びこれの製造方法 - Google Patents

Description

本発明は、ＤＲＡＭとロジック・セルの両方を含む半導体回路の製造方法に関する。より詳細には、本発明は、垂直パス・ゲート・エンベデッドＤＲＡＭ（ＥＤＲＡＭ）アレイとデュアル仕事関数ロジック・ゲートとを含む半導体回路の製造に関する。

大規模集積回路（ＬＳＩ）の登場に伴い、多くの集積回路設計では、単一の半導体基板上に、メモリ記憶装置やメモリのアドレス指定とアクセスのためのロジック機能など、いくつかの回路機能を組み込んでいる。同一基板上にロジック領域とＤＲＡＭセル（メモリ）領域を形成する場合、そのような回路を一般にエンベデッドＤＲＡＭと呼ぶ。ロジック領域とメモリ領域とを集積することによって、１個のチップにメモリ・デバイスを設け、別のチップにロジック・デバイスを設けた場合に生じる両デバイス間の伝送遅延が短縮されて、全体的なデバイス・パフォーマンスが向上する。デバイス・パフォーマンスの向上に加えて、両方のタイプのデバイスの製造に用いられる特定の処理ステップを共用すれば、メモリ機能とロジック回路機能とを同一の半導体基板上に集積する処理コストを低減することもできる。ＤＲＡＭ技術における現在の傾向は、ＤＲＡＭアレイの最小フィーチャー・サイズ（Ｆ）の絶え間ない縮小と、よりコンパクトなセル・レイアウト（たとえば、７Ｆ^２、６Ｆ^２など）に向かっている。その結果、特にＦ＝１００ｎｍ以下のデバイスの場合、従来技術における前述の課題がさらに問題になる。

ＤＲＡＭ回路は、通常、ワード線、ビット線とそれぞれ呼ばれる行と列によって相互接続されたメモリ・セルのアレイを含む。メモリ・セルのデータの読み書きは、選択されたワード線とビット線をアクティブにすることによって実現される。一般に、ＤＲＡＭメモリ・セルは、キャパシタに接続されたＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を含む。ＭＯＳＦＥＴは一般に、ゲート領域と拡散領域とを含む。拡散領域は、トランジスタの動作に応じて、ドレイン領域またはソース領域と呼ばれることが多い。

ＭＯＳＦＥＴには様々な種類がある。トレンチゲートＭＯＳＦＥＴは、シリコンの表面に形成され、シリコン内部に延びたトレンチに、ゲートが配置されたＭＯＳＦＥＴの一種である。ゲートは、ＤＲＡＭの個々のセルを画定する格子状の幾何形状パターンに形成される。このパターンは、通常、閉じた多角形（正方形、六角形など）、または互いにかみ合った一連のストライプまたは矩形の形をとる。電流は、トレンチの側面に隣接して形成された垂直チャネルを流れる。トレンチには、一般にはドープされたポリシリコンである導電性ゲート材料が充填され、このゲート材料は、通常は二酸化シリコンから成る誘電層によってシリコンから絶縁されている。

トレンチゲートＭＯＳＦＥＴは通常、シリコン基板内に様々な寸法のトレンチをエッチングすることによって形成される。ゲート・トレンチは、通常、基板内に延びており、隅部によって境界が区切られた平らな底部を有する矩形であることが多い。トレンチは、通常、ＭＯＳＦＥＴの下にあるストレージ・キャパシタを含み、キャパシタの一方のプレート（ストレージ・ノード）としてＮ＋型にドープされたポリシリコンを有する。キャパシタの他方のプレートは、通常、Ｎ＋ドーパントをドーパント源からトレンチの下部の周囲の基板部分内に拡散させることによって形成される。この２つのプレートの間には、誘電層が配置され、それによってキャパシタが形成される。

一般に、基板には、隣接するデバイス間で基板を介してキャリヤが移動するのを防ぐための分離領域が形成される。分離領域は、一般に、半導体基板の表面の下に延びる厚いフィールド酸化領域である。分離領域を形成するこのような技法は、シリコンの局所的酸化領域、すなわちＬＯＣＯＳ領域である。ＬＯＣＯＳフィールド酸化領域は、まず、基板表面上に窒化シリコン層を付着させ、次に、その窒化シリコン層の一部を選択的にエッチングして、フィールド酸化を形成する基板を露出させるマスクを形成することによって形成される。その後、マスクされた基板を酸化環境に置き、露出したマスク領域内に厚い酸化膜層を選択的に成長させて、基板表面の上下に延びる酸化膜層を形成する。ＬＯＣＯＳフィールド酸化の好ましい代替方法は、当業者によって一般にＳＴＩ領域と呼ばれる、最近のＣＭＯＳ技法における浅いトレンチ分離領域の形成である。ＳＴＩ領域を形成するプロセスでは、たとえば異方性エッチングによって半導体基板に深いトレンチを形成する。次に、このトレンチに基板の表面まで酸化物を充填し、隣接し合うデバイス間に分離領域を設ける。

一般的なＤＲＡＭアレイでは、ボーダレス拡散コンタクトの形成を可能にするためにワード線を絶縁体によって被覆する必要があるのに対し、ロジック・サポートでは、デュアル仕事関数ドーピングおよびシリサイド化の導入を可能にするためにゲート導体を露出させなければならない。アレイＭＯＳＦＥＴは、隣接するワード線導体とのボーダレスなビット線コンタクトを必要とするため、シリサイド・ゲートおよびソース／ドレイン領域はアレイＭＯＳＦＥＴの形成をきわめて複雑にする。さらに、アレイ内のシリサイド接合部によって、メモリ・デバイスの漏れ電流がしばしば増加することがわかっている。このような集積化の問題に対する従来の解決策は、シリサイド化プロセスの前に、サポートＭＯＳＦＥＴから絶縁ゲート・キャップを除去するための追加のマスキング・ステップを必要とする。

垂直パス・ゲート・エンベデッドＤＲＡＭ（ＥＤＲＡＭ）アレイおよびデュアル仕事関数ロジック・ゲートの形成における問題としては、サポート・ゲートとワード線を同時に形成するために用いられるリソグラフィ・ステップがある。アレイで使用されるワード線が、密なピッチ要件を有するのに対して、サポート領域は比較的緩いピッチ・フィーチャを有する。このような異なるピッチのリソグラフ・パターニングでは一般に、この難点を克服するためにレベンソン型位相シフト（alternating phase shift）・マスキング技法などの複雑な解決策を必要とする。このような周知のリソグラフ上の問題を克服するためには、アレイとサポートのピッチ要件を同様にするか、またはより緩くすることが望ましい。しかし、回路密度が高くなるにつれてこれは現在のところ実現不可能であり、したがって、一般的な実践方法は、アレイとサポートを別々にパターニングすることである。

従来技術のプロセスの他の問題は、局所相互接続部の形成である。従来、メタライゼーション層の１つを使用して、ビット線と局所相互接続の両方を形成している。メタライゼーション層と、それに伴う局所相互接続および金属層を形成する処理をなくすより単純なプロセスを設けることが好ましい。米国特許第６２５８６５９号には、隆起した浅いトレンチ分離（raised shallow trench isolation：ＲＳＴＩ）プロセスを使用した垂直ＤＲＡＭセルを備えたデュアル仕事関数ロジック・ゲートの形成方法が開示されている。このプロセスには、サポート・ロジック・デバイスが、浅いトレンチ分離の熱処理を受け、それによってウェルのプロファイルが劣化するという欠点がある。

米国特許第６２６１８９４号は、上記の熱問題の多くを克服する。同特許で開示されているプロセスは概して、ａ）垂直トランジスタのアレイ・ゲート配線のみをパターニングし、ｂ）シリサイド・ビット線と周辺トランジスタとを同時に形成し、ｃ）金属を露出させて局所相互接続を形成することを含む。しかし、この方法は、１９３ｎｍのリソグラフィでパターニングされた高密度アレイ・ピッチの場合、実施が困難になる。
米国特許第６２５８６５９号 米国特許第６２１８９４号

したがって、これらの問題に対処し、よりコンパクトなセル・レイアウトのために使用可能なプロセスを提供する、改良されたプロセスが必要である。

高密度エンベデッドＤＲＡＭおよびロジック構造を実現するプロセスおよび構造について説明する。このプロセスは、シリサイド・ビット線とポリシリコン相互接続とを備えたエンベデッド垂直ＤＲＡＭアレイの製作を含む。一実施形態では、半導体基板上にメモリ・アレイとサポート・トランジスタとを形成する方法は、アレイ領域が、基板内に組み込まれた複数のダイナミック・ランダム・アクセス・メモリ・セルを含み、隣接し合うダイナミック・ランダム・アクセス・メモリ・セルがビット線拡散領域を介して互いに接続された、分離領域によって分離されたアレイ領域とサポート領域とを有し、上部酸化膜層によって被覆されたメモリ構造を設けるステップと、アレイ領域を保護する遮蔽マスクを付加してサポート領域から上部酸化膜層を除去するステップと、サポート・インプラントを形成しサポート・ゲート酸化膜層を形成し、サポート・ゲート酸化膜層上に第１のポリシリコン層をパターニングするステップと、基板の露出したすべての表面に、導電性窒化物障壁層と、金属層と誘電体キャップ層とを形成するステップと、サポート領域から窒化物障壁層と金属層と誘電体キャップ層との一部を除去して、ゲート酸化膜層と第１のポリシリコン層と窒化物障壁層と金属層と誘電体キャップ層とを含むサポート・ゲート構造を形成し、分離領域から窒化物障壁層と金属層と誘電体キャップ層とを除去するステップと、ゲート構造の側壁に絶縁スペーサを形成するステップと、基板の露出したすべての表面上に保護層を形成するステップと、メモリ・セルと接触し、アレイ・ゲート構造を形成し、アレイ領域から保護層と窒化物障壁層と金属層と誘電体キャップ層との一部を除去してビット線拡散領域の一部を露出させ、それと同時に分離領域から保護層を除去するステップであって、アレイ・ゲート構造が酸化膜層と窒化物障壁層と金属層と誘電体キャップ層とを含むステップと、アレイ・ゲート構造の側壁にスペーサ層を形成するステップと、基板上に第２のポリシリコン層を付着させるステップと、分離領域において第２のポリシリコン層を選択的にパターニングし、エッチングしてランディング・パッドを形成すると同時にサポート領域からポリシリコン層を除去するステップと、サポート領域内のソースおよびドレイン領域の露出した部分上と、ビット線拡散領域に重なる第２のポリシリコン層上と、ランディング・パッドを画定する第２のポリシリコン層上とにシリサイド層を同時に形成するステップとを含む。

本プロセスの他の実施形態では、半導体基板上にメモリ・アレイとサポート・トランジスタとを形成する方法は、アレイ領域が、基板内に組み込まれた複数のダイナミック・ランダム・アクセス・メモリ・セルを含み、隣接し合うダイナミック・ランダム・アクセス・メモリ・セルが上部酸化膜層によって被覆されたビット線拡散領域を介して互いに接続された、分離領域によって分離されたアレイ領域とサポート領域とを有するメモリ構造を設けるステップと、
基板上に障壁層と金属層と誘電キャップ層とを付着させるステップと、
基板から障壁層とポリシリコン層と誘電キャップ層との一部を除去してアレイ・ゲート構造を形成するステップと、基板上に窒化物層を付着させ、非アレイ領域とサポート領域内の上部酸化膜層とから窒化物層を除去するステップと、サポート犠牲酸化膜層を形成し、サポート・インプラントを形成し、犠牲層を除去し、サポート・ゲート酸化膜層を形成するステップと、基板上に第１のポリシリコン層を付着させ、第１のポリシリコン層をサポート・ゲート酸化膜までエッチングしてサポート・ゲート構造を形成するステップと、ゲート・アレイ構造およびサポート・ゲート構造の側壁にスペーサを形成し、アレイ領域においてビット線コンタクトを形成するためにスペーサを除去するステップと、第２のポリシリコン層を付着させ、マスクを付加してサポート・トランジスタのためのアレイおよびゲート導体内にランディング・パッドをパターニングし、形成するステップと、ランディング・パッドと、サポート・ゲート構造と、サポート・ゲート導体と、アレイ領域内のビット線拡散領域に重なる第２のポリシリコン層とをシリサイド化するステップとを含む。

本プロセスの他の実施形態では、半導体基板上にメモリ・アレイとサポート・トランジスタとを形成する方法が、基板上に付着させたゲート酸化膜層とポリシリコン層と誘電性キャップ層とを有するシリコン基板内にトレンチ・キャパシタを形成するステップと、ポリシリコン層とキャップ層との一部を除去することによってアレイ・ゲートをパターニングするステップと、基板上に窒化物層を付着させるステップと、パターン・マスクを付加してサポート領域および分離領域内の窒化物層を選択的にエッチングし、犠牲酸化膜層を形成するステップと、サポート領域内にインプラントを形成し、その後で犠牲酸化膜層を除去し、ゲート酸化膜層を形成するステップと、
サポート領域において第２のポリシリコン層を付着させ、ゲート・スタックを形成するゲート酸化膜層およびゲート・キャップ層までパターニングし、アレイ領域において第２のポリシリコン層を窒化物層までパターニングするステップと、基板上に第２の窒化物層を付着させ、その上にオルト珪酸テトラエチル層を付着させるステップと、アレイ領域と局所相互接続を形成する領域とにおいてオルト珪酸テトラエチル層の一部を除去するステップと、基板上に第３のポリシリコン層を共形に付着させ、サポート領域内のゲート・スタックの上の第３のポリシリコン層を平坦化するステップと、第３のポリシリコン層をパターニングして局所相互接続を画定し、サポート領域において窒化物層をさらに除去し、その中にインプラントを形成すると同時にゲート・スタックをドーピングするステップと、アレイ領域および局所相互接続においてポリシリコン層の露出部分をシリサイド化するステップとを含む。

他の態様によると、本発明は、デュアル仕事関数サポート・トランジスタと、ＭＯ第１金属層がないエンベデッドＤＲＡＭアレイをとを含む半導体装置であって、誘電体キャップ層と金属導体とポリシリコン層とを含むゲート構造と、ゲート構造に隣接するソース領域およびゲート領域と、ソース領域およびドレイン領域上に配置されたシリサイド層とを含むサポート領域と、複数のエンベデッドＤＲＡＭセルと、隣接するＤＲＡＭセルを電気的に接続するビット線拡散領域と、アレイ・ゲート・スタック構造と、シリサイド表面を含むポリシリコン層とを含むアレイ領域と、アレイ領域からサポート領域を電気的に分離する分離領域と、分離領域上に配置され、ポリシリコン層と、ポリシリコン層上に形成されたシリサイド層とを含む相互接続構造とを含む半導体装置も提供する。

他の実施形態では、本発明は、デュアル仕事関数サポート・トランジスタと、ＭＯ第１金属層のないエンベデッドＤＲＡＭアレイとを含む半導体装置であって、ストレージ・キャパシタ上に形成された第１のゲート構造を含むアクティブ・ワード線であって、第１のゲート構造が金属導電体層と、誘電体キャップ層と、第１のゲート構造の一部上に形成されたスペーサ層とを含むアクティブ・ワード線と、アクティブ・ワード線から間隔を置いて配置され、第２のゲート構造を含むパッシング・ワード線であって、第２のゲート構造が金属導体と誘電体キャップ層と下層酸化膜層と、第２のゲート構造の一部上に形成されたスペーサ層とを含む、パッシング・ワード線と、アクティブ・ワード線をパッシング・ワード線から分離するビット線拡散領域と、シリサイド表面を有するポリシリコンを含み、第１のゲート構造、第２ゲート構造、およびビット線拡散領域と接触するランディング・パッドとを含む半導体装置を提供する。

他の実施形態では、本発明は、デュアル仕事関数サポート・トランジスタと、ＭＯ第１金属層のないエンベデッドＤＲＡＭアレイとを含む半導体装置であって、複数のエンベデッドＤＲＡＭセルと、隣接するＤＲＡＭセルを電気的に接続するビット線拡散領域と、各ＤＲＡＭセル上に重なるアレイ・ゲート・スタック構造と、シリサイド・ポリシリコン層とを含むアレイ領域であって、ゲート構造が金属導電体層と誘電体キャップ層とを含み、シリサイド・ポリシリコン層がビット線拡散領域および誘電体キャップ層と接触する、アレイ領域と、ポリシリコン・ゲート構造と、ゲート構造に隣接するソースおよびドレイン領域と、ゲート構造上とソースおよびドレイン領域上とに配置されたシリサイド層とを含むサポート領域と、サポート領域をアレイ領域から分離する分離領域の上に重なる相互接続構造であって、分離領域がシリサイド・ポリシリコン層を含む相互接続構造とを含む半導体装置を提供する。

このプロセスおよび構造によって、８Ｆ^２未満のセルのＭＯ第１メタライゼーション層が不要になる。

上記の特定の実施形態と、本発明の可能な変形態様および様々な特徴および利点は、添付図面および以下の詳細な説明と共に検討すれば、よりよくわかるであろう。

本発明は、半導体基板上に垂直エンベデッドＤＲＡＭアレイとデュアル仕事関数サポート・デバイスとを製作するプロセスを対象とする。本発明によると、このプロセスは、従来の製作と比較して、多くの処理ステップをなくすので有利である。ビット線と局所相互接続の両方の形成にメタライゼーション層が一般的に使用される。この金属層を一般にＭＯ層と呼ぶ。本発明のプロセスでは、局所相互接続とビット線の両方をシリサイド化し、それによってＭＯ金属層の必要と、金属層の形成に通常必要な多くのプロセス・ステップとをなくす。さらに、ＭＯ金属層は一般に最も密なピッチ要件を有し、フォトリソグラフィ上の最大の課題であるため、ビット線のシリサイド化（８Ｆ^２未満のセルの場合に特に有利である）によって、第１の金属層を形成するのに必要なピッチ要件が緩やかになる。金属層に緩やかなピッチを使用することにより、高密度の（メモリ・タイプ）フィーチャと分離された（ロジック・タイプ）フィーチャとを同一層内にパターニングする従来のリソグラフィ・パターニングに付随する周知の難点が最小限に抑えられるので有利である。その結果、リソグラフィ処理中の近接効果が最小限に抑えられる。したがって、第１金属層（すなわちＭＯ層）の形成が不要になるため、複雑な光学近接効果補正方式やレベンソン型位相シフト・マスキング技法などに対する依存度が大幅に低減される。

図１ないし図５に、概略断面図を使用して、垂直エンベデッドＤＲＡＭとロジック・サポートを同一基板上に製作する一実施形態のステップを示す。

図１を参照すると、参照番号２００によって全体を示す例示の集積回路は、本発明の実施に適した基板である。この集積回路は、半導体基板２０２上にメモリ回路領域２０４とロジック回路領域２０６とを含み、メモリ回路領域２０４とロジック回路領域２０６は分離領域２０８によって分離されている。図面では分離領域は浅いトレンチ分離（ＳＴＩ）領域として図示されているが、本発明はＳＴＩ領域のみに限定されるものと解釈すべきではない。適合する半導体器倍としては、Ｓｉ、ＳｉＧｅ、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（silicon-on-insulator：ＳＯＩ）などがあるが、これらには限定されない。

図面には、構造内の各領域２０４および２０６が１つのみ図示されていることに留意されたい。実際には、設計に応じて、基板は多くのメモリ領域とサポート領域を含むことができる。基板２０２内に垂直ＭＯＳＦＥＴ ＤＲＡＭを製作するための当技術分野で周知の標準的な処理を、アクティブ領域を画定するステップと、浅いトレンチ分離の平坦化後とに適用する。このような標準的処理技法には、深いトレンチ内のストレージ・キャパシタの形成、最上部酸化膜層（ＴＴＯ）２１０の付着、アレイ・ウェル・インプラントの形成、隣接する垂直ＤＲＡＭを接続するビット線拡散領域２１４のためのインプラントの形成、基のパッド構造体の除去、垂直ゲート酸化膜層およびゲート導体層２２０の成長が含まれる。アレイ・ゲート・ポリシリコン層２２０は、トレンチ上部酸化膜層２２６によって下層の深いトレンチ・ポリシリコン領域２３０から分離される。ビット線拡散領域２１４は、隣接する垂直ＤＲＡＭセル間の基板２０２に形成され、図１に示すＤＲＡＭセルのビット線コンタクトを電気的に接続する役割を果たす。また、カラー領域２２２と埋込みストラップ２２４も含まれる。

本発明は、図面に示す厳密なメモリ構造には限定されない。ＤＲＡＭセルは、トレンチの周囲の埋込み外部対電極または、トレンチ内部に形成された対電極と対電極上に形成されたノード誘電体も含むことができる。ノード誘電体上に深いトレンチ・ポリシリコンが形成される。図示されている基本要素を含むが、構成が異なるその他のメモリ構造も、本明細書で企図される。図１には、特定の８Ｆ^２未満のセルの構造が図示されているが、後で詳述するように、本発明は他の８Ｆ^２未満のセルまたは８Ｆ^２垂直パス・ゲートＤＲＡＭセル用に変更することもできる。

遮蔽マスクを使用して、サポート領域２０６からＴＴＯ層２１０を選択的にエッチングし、次に、その中に（サポート・インプラントとサポート・ゲート酸化膜の後に）ポリシリコン２２１を付着させる。ゲート酸化膜層は、認知された手順により形成され、図では参照番号２４０で示されている。その後、マスクを使用してアレイ領域２４０からポリシリコン層２２１をエッチングする。最上部の酸化膜層２１０およびポリシリコン２２１の厚さは、ほぼ同じである。

この時点で、従来のフォトリソグラフ処理を使用してサポート・ポリシリコン内でデュアル仕事関数インプラントを行うことができる。特定の所望の回路に応じて、サポート領域内のゲートをＰチャネル（ＰＦＥＴデバイス）またはＮチャネル（ＮＦＥＴデバイス）として画定することができる。ＰＦＥＴデバイスの場合、サポート領域のポリシリコン２２１内でボロン・ドーパント・イオンの選択的注入を行うことが好ましく、ＮＦＥＴデバイスの場合は、砒素または燐イオンの選択的注入を使用することが好ましい。各チャネル・タイプに必要なエネルギー、注入量、および選択的処理は従来通りであり、当業者の技術で可能な範囲である。ＮＦＥＴサポートの注入は、ＤＲＡＭ領域のポリシリコン・ゲートのドーピングにも使用することができる。それにたいして、ＰＦＥＴロジック・ゲート構造の画定時には、ＤＲＡＭ領域をフォトレジスト層によって保護する。各チャネル・タイプの処理後の残留フォトレジストは、当業者に周知のように従来のプラズマ・アッシングとその後の湿式洗浄によって除去する。次に、高速熱アニール（ＲＴＡ）処理を使用して、ドープされたすべての領域を活性化するか、または集積回路のその後の処理時にＲＴＡ処理を行うことができる。

図２に、サポート領域およびアレイ領域に様々な層を形成した後のメモリ構造を示す。サポート・ポリシリコン２２１は、ゲート酸化膜層２４０によって下層の表面から分離されている。化学気相付着（ＣＶＤ）、プラズマＣＶＤ、スパッタリングなどの従来の付着プロセスを使用して、アレイ表面およびサポート表面に障壁層２５０を付着させる。障壁層は、金属窒化物組成物で形成することが好ましい。本発明で使用するのに適した窒化物としては、窒化チタン、窒化タンタル、窒化タングステンなどがあるが、これらには限定されない。障壁層として使用するのに適したその他の材料は、本開示があれば当業者には明らかであろう。障壁層の厚さは様々とすることができ、本発明にとって重要ではない。任意選択により、薄いシリコン層をスパッタリング（または付着）させて、障壁層がアレイ内の最上部酸化膜層２１０に接着しやすくすることもできる。

次に、上述の従来の付着プロセスの１つを使用して、金属導体層２５２、好ましくは珪化タングステン（ＷＳｉｘ）・タングステン（Ｗ）層を付着させる。金属導体層２５２を使用して、アレイ領域にワード線スタックを形成する。このプロセスは、この特定のワード線構造のみには限定されないことに留意されたい。導体層の厚さは付着プロセスによって異なる。金属導体２５２は、オルト珪酸テトラエチル（ＴＥＯＳ）や窒化シリコン、または窒化シリコン（ＳｉＮ）の薄い層を上に被せた（図示せず）ＴＥＯＳなどの誘電材料２５４で被覆する。付着させた誘電層２５４は、ワード線導体の上部を覆う絶縁キャップを形成する。この誘電材料２５４は、上面に約１０ないし３０ｎｍのＳｉＮの薄い層を持つＴＥＯＳ層であることが好ましい。次に、従来のリソグラフィ・プロセスとエッチング・プロセスを使用して、サポート領域２０６のゲート・スタックを図３および図４に示すようにパターニングする。

アレイのワード線のパターニング時に、アレイ領域とサポート領域の両方のスタックの厚さはほぼ同一平面である。まず、従来のプロセスを使用して、サポート・ロジック・ゲートをパターニングし、ゲート酸化膜層２４０までエッチングする。この時点で、ゲート・スタックの側壁にゲートの側壁酸化層２５６を成長させ、その後、基板上の薄い誘電層２５８を付着させる。誘電層は約１０ｎｍの厚さの窒化シリコンであることが好ましい。サポート拡張インプラント２５７を行い、基板上にＴＥＯＳの絶縁層２６０を付着させる。

図４ないし図５に、メモリ・スタックとゲート・スタックを画定した後のメモリ領域とサポート領域を示す。アレイ・ワード線をパターニングし、エッチングする。サポート領域を酸化膜層２６０で保護する。次に、アレイおよび局所相互接続３０６を形成する領域にレジスト・マスクを塗布し、露光する。アレイ領域内で上部酸化膜層２１０を誘電層２５４の最上部まで選択的に除去する。局所相互接続３０６を形成する領域の酸化膜層２６０および誘電層２５８をそれぞれ除去する。たとえば、アレイ領域２０４内のビット線拡散領域２１４上の上部酸化膜層２１０の一部を（図３に示すように）除去する。さらに、図４に示すように、誘電層２５８を選択的に除去して（ｎ^＋）相互接続領域を露出させる。次に、アレイ領域のメモリ・スタックの側壁に窒化シリコン・スペーサ２７０を形成する。ｎ＋型にドープしたポリシリコンの第２の層３００を基板全体上に共形に付着させ、ゲート・スタックより１つ上の層まで平坦化する。ドープされたポリシリコン表面を研磨によって平坦化してもよく、この研磨は当業者に周知の従来の化学機械研磨技法によって行うことができる。

次に、硼珪酸ガラス（ＢＳＧ）、燐珪酸ガラス（ＰＳＧ）、砒素珪酸ガラス（ＡＳＧ）などのハードマスクを付加し、フォトレジスト・マスクを使用して第２のポリシリコン層３００をパターニングし、アレイ内のＳＴＩ酸化膜２６０まで選択的にエッチングし、相互接続領域内の誘電層まで選択的にエッチングし、サポート領域から完全に除去する。ハードマスクを使用する場合は、基板まで選択的に除去する。必要なら、次にＴＥＯＳなどの追加の酸化膜層を付着させ、スペーサ３６０をエッチングする。これらの追加のスペーサは、ビット線および局所相互接続の側面上に形成される。次に窒化物２５８をエッチングする。ＰＦＥＴおよびＮＦＥＴをそれぞれマスキングして深いｎ＋およびｐ＋インプラント３５７を施す。局所相互接続部の領域内で拡散したｎ型ドーパントがｎ＋接合部２６７を形成する。

次に、露出したポリシリコン３００の表面上にシリサイド領域３０９を形成する。具体的には、アレイビット線拡散領域、相互接続部、およびサポート・ソース／ドレイン領域上にシリサイド領域を形成する。このシリサイド領域は、高速熱アニール処理などを使用して形成する。図５に、その結果のシリサイド領域３０９を備えた構造を示す。ポリシリコン層３００とサポート・ソース／ドレイン領域の選択的シリサイド化によって、８Ｆ^２未満のセルのＭＯ金属層が不要になることに留意されたい。図５は、可能な異なる構造を示すために、図４から予想される異なる相互接続を意図的に示している。図５には、シリサイド接合部と、それらの接合部から分離されたシリサイド相互接続が示されている。

次に、通常の処理を続けて、様々な配線層、バイア中間誘電層を形成する。たとえば、中間誘電層をこの構造上に付着させ、パターニングし、エッチングして、中間誘電層にバイアなどを形成することができる。

８Ｆ^２垂直ＤＲＡＭセルの製作に使用することが好ましい他の実施形態では、図６の上面図および図７に示す対応する断面図に示すように、ビット線コンタクトを形成する領域でＳｉＮスペーサ２７０を選択的にエッチングする。このプロセスでは、ビット線が接触しない隣接するワード線（ＷＬｎ）間の同じアクティブ・アレイ領域（ＡＡｎ）ではスペーサ２７０をエッチングしない。斜線部分は、ＳｉＮスペーサ２７０をエッチングする領域を示す。これによって、斜線部分のみでビット線拡散部２１４を露出させることができる。ワード線は上部酸化膜２１０によって基板から分離され、ビット線拡散領域２１４によって短絡されていることに留意することが重要である。次に、付着させたポリシリコン層３００をランディング・パッドとしてパターニングし、それによって図８および図９に示す構造を形成する。ランディング・パッドは、図８に斜線で示すようにパターニングする。任意で、ポリシリコン層３００は、前記の実施形態で前述したように、ＣＭＰ平坦化とその後のハードマスクを必要とする場合もある。次に、これらのポリシリコン・ランディング・パッドをシリサイド化し、金属コンタクトを使用して後続の金属配線層と電気的に接続する。この実施形態では、金属配線層はビット線として機能する。

他の実施形態では、図１に示すように基板上に障壁層２５０と、導体２５２と、誘電層２５４を付着させる。前述のように、誘電層２５４は、ＴＥＯＳと薄い窒化シリコン層との組合せであることが好ましい。アレイ・ゲートをパターニングし、ＴＴＯ層２１０までエッチングする。次に窒化シリコン層３０１を付着させる。ウエハのアレイ以外の部分２０６でマスクを使用して窒化シリコン層３０１を選択的にエッチングする。次に、非アレイ部分のＴＴＯ層２１０を除去し、サポート犠牲酸化膜層（図示せず）を熱成長させる。これらのプロセス・ステップ中、窒化シリコン層３０１でアレイ領域２０４が保護される。サポート注入（ウェルおよび閾値調整）を行い、犠牲酸化膜層を除去し、図１０および図１１に示すようにサポート・ゲート酸化膜層３０３を成長させる。

次に、基板上に真性ポリシリコン層３０２を付着させ、サポート・ゲート導体マスクを使用してパターニングする。任意選択により、プロセスのこの部分にハードマスクを使用してもよい。次に、ポリシリコン層３０２をサポート領域２０のゲート酸化膜３０３までエッチングし、ゲート・キャップ２５４と、アレイ領域内の窒化シリコン層３０１まで選択的に完全に除去する。任意選択の側壁酸化後に、サポート拡張とハロー・インプラントを行う。任意選択のＳｉＮスペーサ層（図示せず）の形成後、ＰＦＥＴ注入を行うことができる。次に、図１１に示すように、基板上に障壁窒化物層２５８を付着させる。その後、基板上にＴＥＯＳライナー層２６０を付着させ、アレイと、局所相互接続を形成する領域で除去する。ＴＥＯＳライナ層は、フォトレジスト・マスクと従来のウェット・エッチングを使用して除去する。次に、ＳｉＮ層を、ＲＩＥに曝し、選択的ＲＩＥによってアレイ内のＴＴＯ２１０をアレイ領域および相互接続領域の下層のシリコン２０２までエッチングすることによって、除去する。次に、マスクとして使用したレジストを基板表面から選択的に除去する。

窒化物層３０１および２５８のエッチングによって、アレイ領域にスペーサ２７０が形成される。ゲート・スタック上に、ｎ＋型にドープされたポリシリコン層３００を共形に付着させ、平坦化する。任意選択のＢＳＧハードマスク（平坦化のために使用される）を使用して、（フォトレジスト・マスクを使用して）ｎ＋型ドープ・ポリシリコンをパターニングし、ビット線と局所相互接続部を画定する。ＢＳＧを除去した後、追加のＴＥＯＳ層を付着させ、スペーサ３６０をエッチングすることもできる。次に、サポート・ゲート領域内の窒化物をエッチングし、ｎ＋およびｐ＋インプラントを行い、これによってゲート・スタック３０２もドーピングする。次に、ゲート・スタック３０２、ｎ＋相互接続部、およびｎ＋ポリビット線をシリサイド化する。完成した構造を図１２に示す。当業者ならわかるように、このプロセスの残りの部分は、従来のプロセス・ステップに従う。

以上説明したように、本発明の利点としては少なくとも以下の利点が含まれる。
１．アレイ領域の別々のリソグラフィ要件により、より強固なフォトリソグラフィ・プロセス・ウィンドウが得られるので有利である。当業者なら、同一層内にメモリ・フィーチャとロジック・サポート・フィーチャをフォトリソグラフィによりパターニングする際に遭遇する困難と、メモリ領域とロジック領域との大幅に異なる必要ピッチを別々にパターニングすることによって得られる利点がわかるであろう。
２．８Ｆ^２未満のセルでは、ビット線と局所相互接続はポリシリコンのシリサイド化によって形成されるため、ＭＯ層と一般に呼ばれる従来の第１の金属層が不要である。ＭＯ層をなくすことによって、フォトリスグラフィによるパターニングが最も困難な層がなくなる。ＭＯ層は一般に、最小サイズのフィーチャを含む。

本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略上面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。 隣接するワード線の間のランディング・パッドを示す略上面図である。 隣接するワード線の間のランディング・パッドを示す略上面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。 本発明の一実施形態により製作されるＤＲＡＭアレイおよびサポートの製作を示す略断面図である。

Claims (6)

1. 半導体基板上にメモリ・アレイとロジック回路用のトランジスタとを形成した半導体装置の製造方法であって、
   分離領域によって分離されたメモリ回路領域とロジック回路領域とを有するメモリ構造を設けるステップであって、前記メモリ回路領域が、前記半導体基板内に組み込まれた複数のダイナミック・ランダム・アクセス・メモリ・セルを含み、隣接し合うダイナミック・ランダム・アクセス・メモリ・セルが上部酸化膜層によって被覆されたビット線拡散領域を介して互いに接続されている、上記ステップと、
   前記半導体基板上に障壁層と金属層と誘電キャップ層とを付着させるステップと、
   前記半導体基板から前記障壁層と前記金属層と前記誘電キャップ層との一部を除去して前記メモリ回路領域に、前記ダイナミック・ランダム・アクセス・メモリ・セルに接続するゲート構造を形成するステップと、
   前記半導体基板の上と前記メモリ回路領域の前記ゲート構造の上に窒化シリコン層を付着させ、前記ロジック回路領域から前記窒化シリコン層を除去して、該窒化シリコン層により前記メモリ回路領域を保護するステップと、
   前記窒化シリコン層により覆われていない前記ロジック回路領域の上部酸化膜層を除去して、犠牲酸化膜層を成長させ、前記ロジック回路領域にウェル及び閾値調整のための注入を行い、前記犠牲酸化膜層を除去するステップと、
   前記ロジック回路領域にゲート酸化膜層を形成するステップと、
   前記半導体基板上に第１ポリシリコン層を付着させ、該第１ポリシリコン層を前記ゲート酸化膜層までエッチングして前記ロジック回路領域に前記ロジック回路用のトランジスタのゲート構造を形成するステップと、
   前記メモリ回路領域の前記窒化シリコン層と、前記ロジック回路領域の前記半導体基板及び前記ロジック回路用のトランジスタのゲート構造を覆うように障壁窒化物層を形成するステップと、
   前記障壁窒化物層のうち、前記ロジック回路用のトランジスタに接続する相互接続部を設ける部分を除去するステップと、
   前記障壁窒化物層及び前記窒化シリコン層をエッチングして前記メモリ回路領域の前記ゲート構造の側壁にスペーサを形成すると共に、前記メモリ回路領域の前記上部酸化膜層を除去して前記ビット線拡散領域を露出するステップと、
   第２ポリシリコン層を付着してパターン化することにより、前記メモリ回路領域の前記ビット線拡散領域に接続するビット線を形成すると共に、前記相互接続部を形成するステップと、
   前記ロジック回路領域の前記障壁窒化物層を除去して前記ロジック回路用のトランジスタのゲート構造に隣接するソース領域及びドレイン領域を形成するステップと、
   前記ビット線、前記相互接続部、前記ソース領域、前記ロジック回路用のトランジスタのゲート構造及び前記ドレイン領域の表面をシリサイド化するステップとを含む方法。
2. 前記誘電キャップ層がオルト珪酸テトラエチル層と窒化シリコン層とを含む、請求項１に記載の方法。
3. 前記分離領域が浅いトレンチ分離領域を含む、請求項１に記載の方法。
4. デュアル仕事関数のロジック回路トランジスタと、ＤＲＡＭアレイとを含む半導体装置であって、
   ゲート構造と、該ゲート構造に隣接するソースおよびドレイン領域と、前記ゲート構造、前記ソースおよびドレイン領域上に設けられたシリサイド層とを有するロジック回路用トランジスタを含むロジック回路領域であって、前記ゲート構造が、ポリシリコン層と該ポリシリコン層上に設けられたシリサイド層を含む、前記ロジック回路領域と、
   複数のＤＲＡＭセルと、隣接するＤＲＡＭセルを電気的に接続するビット線拡散領域と、前記ＤＲＡＭセルに接続するワード線として働くゲート構造と、前記ビット線に設けられたシリサイド層とを含むメモリ回路領域であって、前記ワード線として働くゲート構造は、前記ＤＲＡＭセル上に設けられた障壁層、金属層及び誘電キャップ層を有する、前記メモリ回路領域と、
   前記ロジック回路領域を前記メモリ回路領域から電気的に分離する分離領域と、
   前記分離領域上に配置されて前記ロジック回路用トランジスタに接続する相互接続構造であって、ポリシリコン層と該ポリシリコン層上に形成されたシリサイド層とを含む、前記相互接続構造とを含む、半導体装置。
5. 前記分離領域が浅いトレンチ分離領域を含む、請求項４に記載の半導体装置。
6. 前記誘電キャップ層がオルト珪酸テトラエチル層とその上に配置された窒化シリコン層とを含む、請求項４に記載の半導体装置。

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