KR100385955B1 - 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법 - Google Patents

다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법 Download PDF

Info

Publication number
KR100385955B1
KR100385955B1 KR10-2001-0006983A KR20010006983A KR100385955B1 KR 100385955 B1 KR100385955 B1 KR 100385955B1 KR 20010006983 A KR20010006983 A KR 20010006983A KR 100385955 B1 KR100385955 B1 KR 100385955B1
Authority
KR
South Korea
Prior art keywords
film
oxide film
gate
semiconductor substrate
silicon nitride
Prior art date
Application number
KR10-2001-0006983A
Other languages
English (en)
Other versions
KR20020066668A (ko
Inventor
이재구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0006983A priority Critical patent/KR100385955B1/ko
Priority to US09/994,154 priority patent/US6699793B2/en
Priority to JP2001398556A priority patent/JP2002252232A/ja
Publication of KR20020066668A publication Critical patent/KR20020066668A/ko
Application granted granted Critical
Publication of KR100385955B1 publication Critical patent/KR100385955B1/ko
Priority to US10/706,461 priority patent/US20040094796A1/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

본 발명은 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그 제조방법을 개시한다. 본 발명은 반도체 기판 상에 형성된 게이트 산화막, 게이트 도전막 및 캡핑 절연막을 구비한 게이트 전극과, 이 게이트 전극의 게이트 산화막 및 게이트 도전막의 양측벽 및 상기 게이트 전극에 인접한 반도체 기판의 일부와 접하는 게이트 폴리 산화막과, 이 게이트 전극의 캡핑 절연막의 양측벽 및 게이트 폴리 산화막과 접하는 실리콘 질화막과, 실리콘 질화막과 접하는 산화막 및 이 산화막과 접하는 최외각 스페이서를 포함하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그 제조방법을 제공한다.

Description

다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그 제조방법{Semiconductor device having a spacer formed of multi layer and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 제조기술이 발전함에 따라 패턴 크기의 감소에 따른 집적도 향상이 이루어져 왔다. 특히 메모리 소자인 디램(DRAM)의 집적도가 기가비트 이상으로 이루어지기 위해서는 디자인 룰이 0.18㎛ 이하의 패턴 형성과 이에 부합하는공정개발이 선행되어져야 한다. 또한 최근의 반도체 메모리 소자는 높은 리프레쉬(refresh) 특성이 요구되고 있다. 이러한 리프레쉬 특성을 개선하기 위하여 단일막인 실리콘 질화막으로 이루어진 스페이서(이하, '단일막 스페이서'라 칭함)를 갖는 소자에서 2중막으로 이루어진 스페이서(이하, '이중막 스페이서'라 칭함)를 갖는 소자가 개발된 바 있다.
도 1 내지 도 8은 종래의 이중막 스페이서를 갖는 반도체 소자의 제조방법을 공정순서에 따라 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)에 필드 영역(12)을 형성하여 활성 영역을 정의한다. 활성 영역은 소오스 및 드레인이 형성될 영역(14) 및 게이트 전극(18)이 형성될 영역을 말한다. 이어서, 반도체 기판(10) 상에 게이트 전극(18)을 형성한다. 게이트 전극(18)은 게이트 산화막(15), 게이트 도전막(16) 및 캡핑 절연막(17)으로 이루어진 구조를 갖는다. 이어서, 반도체 기판(10) 상에 제1 게이트 폴리 산화막(19)을 성장시킨다. 캡핑 절연막(17)이 실리콘 질화막으로 이루어진 경우, 캡핑 절연막(17)의 측벽 및 상부에는 제1 게이트 폴리 산화막(19)이 성장되지 않는다. 즉, 제1 게이트 폴리 산화막(19)은 게이트 도전막(16)과 게이트 산화막(15)의 측벽 및 반도체 기판(10) 상에 형성되게 된다. 이어서, 게이트 전극(18)을 마스크로 하여 소오스 및 드레인 영역(14)에 저농도의 불순물을 이온주입한다. 제1 게이트 폴리 산화막(19)은 불순물의 이온주입에 대한 버퍼층(buffer layer)의 역할을 한다.
도 2를 참조하면, 반도체 기판(10) 상에 단차를 따라 산화막(20)을 증착한다.
이어서, 산화막(20) 상에 단차를 따라 실리콘 질화막을 증착한 후, 이방성 식각하여 게이트 전극(18) 측벽에 최외각 스페이서(22)를 형성한다. 이때 반도체 기판(10)과 최외각 스페이서(22) 사이에 형성된 산화막(20)은 최외각 스페이서(22)를 형성하기 위한 식각 공정시 식각저지층으로 사용된다. 그러나, 소자내의 코아(core) 또는 주변(periphery) 영역과 셀 어레이(cell array) 영역은 패턴 밀도의 차이가 있는데, 패턴 밀도가 작은 코아 또는 주변 영역에서는 최외각 스페이서 형성을 위한 식각시 과식각(over etch)이 발생하게 된다. 이때, 이러한 과식각으로 인해 산화막(20) 및 제1 게이트 폴리 산화막(19)도 식각되어 제거되어 산화막(20)은 식각저지층으로서의 그 기능을 다하지 못한다. 따라서 반도체 기판, 즉 실리콘(Si)의 리세스(recess)가 발생한다. 이러한 실리콘의 리세스는 소자의 리프레쉬 특성을 악화시킨다.
다음에, 소오스 및 드레인 영역(14)에 고농도의 불순물을 이온주입하여 소오스 및 드레인을 형성한다.
도 3을 참조하면, 최외각 스페이서(22)와 최외각 스페이서(22) 사이의 반도체 기판(10) 상에 형성되어 있는 산화막(20)을 제거한다. 산화막(20)의 식각시 최외각 스페이서(22)와 최외각 스페이서(22) 사이의 반도체 기판(10) 상에 얇게 형성되어 있는 제1 게이트 폴리 산화막(19)도 함께 제거되게 된다.
도 4를 참조하면, 최외각 스페이서(22)와 최외각 스페이서(22) 사이의 반도체 기판(10) 상에 제2 게이트 폴리 산화막(Gate Poly Oxide)(23)을 성장시킨다.제2 게이트 폴리 산화막(23)은 반도체 기판(10)과 다음에 기술될 식각저지층의 직접적인 접촉을 막기 위해 형성하는 층이다. 즉, 식각저지층, 예컨대 실리콘 질화막은 반도체 기판(10)과의 접촉력이 낮기 때문에 이를 완충하는 역할을 하는 제2 게이트 폴리 산화막(23)을 형성하는 것이다. 제2 게이트 폴리 산화막(23)은 산소를 주입하여 850℃ 정도의 온도에서 형성한다. 그러나, 제2 게이트 폴리 산화막(23)의 형성은 850℃ 정도의 고온에서 실시하므로, 소오스 및 드레인 영역(14)에 고농도로 도핑된 불순물들이 측방향으로 확산하게 된다. 따라서, 소오스 및 드레인 사이의 채널 길이가 감소되는 단채널 효과가 발생한다. 또한, 제2 게이트 폴리 산화막(23) 성장시 최외각 스페이서(22) 하부의 산화막(20a)을 통해 산소가 게이트 산화막(15)으로 침투하게 된다. 이는 게이트 산화막(15)의 양측부의 두께를 두껍게 만들며, 따라서 문턱 전압을 변화시킨다. 반도체 소자가 고집적화되고, 디자인 룰이 작아질수록 이러한 현상은 더욱 심화되게 된다.
다음에, 반도체 기판(10) 상에 자기정렬콘택(Self-Alinged Contact) 식각시 식각저지층으로 사용하기 위한 식각저지층(24)을 단차를 따라 형성한다. 식각저지층(24)은 실리콘 질화막으로 형성한다. 그러나, 패턴 밀도가 작은 코아 또는 주변 영역에서는 제2 게이트 폴리 산화막(19)은 코아 또는 주변 영역의 불순물 이온주입 공정에서 포토레지스트 패턴(미도시) 제거시 함께 식각되어 제거되게 된다. 따라서, 코아 또는 주변 영역의 식각저지층(24), 예컨대 실리콘 질화막은 반도체 기판(10)에 직접 접하게 되어 후속 공정에 의해 스트레스를 받을 경우 들뜨는 현상이 발생할 수 있다. 이러한 현상을 소위 버블 결함(bubble defect)이라고 하는데,이는 제1 층간절연막(26)의 증착시 식각 가스로 사용되는 아르곤(Ar)과 같은 불활성 가스가 반도체 기판(10)과 식각저지층(24) 사이에 유입되어 발생한다고 알려져 있다.
이어서, 식각저지층(24)이 형성되어 있는 반도체 기판(10) 상에 제1 층간절연막(26)을 증착한다. 이어서, 사진 식각 공정 마아진을 확보하기 위하여 제1 층간절연막(26)을 화학기계적 연마하여 평탄화한다.
도 5를 참조하면, 자기정렬콘택 형성을 위하여, 즉 패드가 형성되는 영역을 형성하기 위하여 사진 식각 공정을 이용하여 패드가 형성될 영역을 정의하는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 포토레지스트 패턴을 마스크로 제1 층간절연막(26)을 식각한다. 제1 층간절연막(26)의 식각은 소오스 및 드레인 영역(14) 상부의 식각저지층(24)이 노출될 때까지 진행한다. 이때, 게이트 전극(18) 상부와 측벽의 식각저지층(24) 및 게이트 전극 상부의 산화막(20)은 제1 층간절연막(26) 식각시 함께 제거되게 된다. 또한 캡핑 절연막(17)도 소정의 두께만큼 식각되어 리세스되게 된다. 다음에, 상기 포토레지스트 패턴을 통상의 방법, 예컨대 애슁(ashing) 공정을 이용하여 제거한다.
도 6을 참조하면, 소오스 및 드레인 영역(14) 상부에 남아있는 식각저지층(24a) 및 제2 게이트 폴리 산화막(23)을 제거한다. 소오스 및 드레인 영역(14) 상부의 식각저지층(24a) 및 제2 게이트 폴리 산화막(23)를 제거하는 이유는 소오스 및 드레인과 전기적으로 연결되는 패드를 형성하기 위함이다.
도 7을 참조하면, 반도체 기판(10) 상에 폴리실리콘을 증착한 후, 화학기계적 연마하여 패드(28)를 형성한다.
도 8을 참조하면, 패드(28)가 형성되어 있는 반도체 기판(10) 상에 제2 층간절연막(30)을 형성한다. 그러나 상기 제2 층간절연막(30), 예컨대 PE-TEOS막에서 나오는 탄소가 최외각 스페이서(22a) 및 게이트 전극(18) 사이에 형성된 산화막(20b)을 통해 게이트 산화막(15)으로 침투하게 된다. 이에 의하여 게이트 산화막(15)은 오염되게 되는데, 탄소기는 게이트 산화막(15) 내에서 이동성 양이온으로 작용하는 것으로 알려져 있다. 따라서, 게이트 동작전압 Vpp는 떨어지게 되고, 문턱 전압(threshold voltage)도 변화되게 되어 소자에 치명적인 손상을 초래한다. 이러한 문제를 해결하기 위하여 제2 층간절연막(30)을 증착한 다음 어닐링을 실시하기도 하지만, 이것은 단채널 효과를 심화시킨다는 문제점을 안고 있다. 즉, 제2 층간절연막(30)을 고온(대개는 750℃ 내지 850℃ 정도의 온도)에서 어닐링할 경우, 소오스 및 드레인 영역(14)에 도핑된 불순물들은 측방향으로 확산하게 되며, 이로 인해 소오스 및 드레인 사이의 채널 길이가 감소하는 현상이 발생할 수 있다.
이처럼 종래의 2중막 스페이서를 갖는 소자는 앞서 언급했던 많은 문제점들을 안고 있다. 종래의 2중막 스페이서를 갖는 소자가 안고 있던 대표적인 문제점들만 다시 살펴보면 다음과 같다. 첫째, 패턴 밀도가 작은 코아 또는 주변 영역에서는 최외각 스페이서 형성을 위한 식각시 과식각되어 산화막은 식각저지층으로 작용하지 못한다. 따라서 반도체 기판, 즉 실리콘(Si)의 리세스가 발생한다. 이러한 실리콘의 리세스는 소자의 리프레쉬 특성을 악화시킨다. 둘째, 제2 게이트 폴리 산화막은 식각저지층, 예컨대 실리콘 질화막과 반도체 기판 사이의 접촉력이 낮기 때문에 이를 완충하는 역할을 위해 형성하는데, 제2 게이트 폴리 산화막의 형성은 850℃ 정도의 고온에서 실시하므로, 소오스 및 드레인 영역에 고농도로 도핑된 불순물들이 측방향으로 확산하게 된다. 따라서, 소오스 및 드레인 사이의 채널 길이가 감소되는 단채널 효과가 발생한다. 또한, 제2 게이트 폴리 산화막 성장시 최외각 스페이서 하부의 산화막을 통해 산소가 게이트 산화막으로 침투하게 된다. 이는 게이트 산화막의 양측부의 두께를 두껍게 만들며, 따라서 문턱 전압을 변화시킨다. 셋째, 패턴 밀도가 작은 코아 또는 주변 영역에서는 제2 게이트 폴리 산화막은 코아 또는 주변 영역의 불순물 이온주입 공정에서 포토레지스트 패턴 제거시 함께 식각되어 제거되게 된다. 따라서, 코아 또는 주변 영역의 식각저지층, 예컨대 실리콘 질화막은 반도체 기판에 직접 접하게 되어 후속 공정에 의해 스트레스를 받을 경우 들뜨는 현상이 발생할 수 있다. 넷째, 제2 층간절연막, 예컨대 PE-TEOS막에서 나오는 탄소가 최외각 스페이서 및 게이트 전극 사이에 형성된 산화막을 통해 게이트 산화막으로 침투하게 된다. 이에 의하여 게이트 산화막은 오염되게 되는데, 탄소기는 게이트 산화막 내에서 이동성 양이온으로 작용하는 것으로 알려져 있다. 따라서, 게이트 동작전압 Vpp는 떨어지게 되고, 문턱 전압도 변화하게 되어 소자에 치명적인 손상을 초래한다. 이러한 문제를 해결하기 위하여 제2 층간절연막을 증착한 다음 어닐링을 실시하기도 하지만, 이것은 단채널 효과를 심화시킨다는 문제점을 안고 있다. 즉, 제2 층간절연막을 고온에서 어닐링할 경우, 소오스 및 드레인 영역에 도핑된 불순물들은 측방향으로 확산하게 되며, 이로 인해 소오스 및 드레인 사이의 채널 길이가 감소하는 현상이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 히트 버짓(heat budget) 공정을 축소함으로써 단채널 효과를 줄일 수 있고, 탄소 또는 산소가 게이트 산화막으로 침투하는 것을 방지하여 문턱 전압의 변화를 감소시킬 수 있으며, 리프레쉬 특성을 개선할 수 있는 다중막으로 이루어진 스페이서를 갖는 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 히트 버짓 공정을 축소함으로써 단채널 효과를 줄일 수 있고, 탄소 또는 산소가 게이트 산화막으로 침투하는 것을 방지하여 문턱 전압의 변화를 감소시킬 수 있으며, 리프레쉬 특성을 개선할 수 있는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법을 제공함에 있다.
도 1 내지 도 8은 종래의 이중막 스페이서를 갖는 반도체 소자의 제조방법을 공정순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 바람직한 실시예에 따른 다중막으로 이루어진 스페이서를 갖는 반도체 소자를 도시한 단면도이다.
도 10 내지 도 16은 본 발명의 바람직한 실시예에 따른 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법을 공정순서에 따라 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 게이트 산화막, 게이트 도전막 및 캡핑 절연막을 구비한 게이트 전극과, 상기 게이트 전극의 게이트 산화막 및 게이트 도전막의 양 측벽에 형성되어 있고 상기 게이트 전극에 인접한 반도체 기판의 일부에 접하는 게이트 폴리 산화막과, 상기 게이트 전극 의 캡핑 절연막의 양측벽 및 상기 게이트 폴리 산화막과 접하는 실리콘 질화막과, 상기 실리콘 질화막과 접하는 산화막 및 상기 산화막과 접하는 최외각 스페이서를 포함하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자를 제공한다.
상기 다중막 스페이서가 구비된 상기 게이트 전극 사이의 공간에 형성되고, 상기 반도체 기판과 접하는 패드 및 상기 패드 및 상기 다중막 스페이서가 구비된상기 게이트 전극 상에 형성된 층간절연막을 더 포함할 수 있다.
상기 게이트 폴리 산화막은 상기 실리콘 질화막과 상기 반도체 기판 사이의 접촉을 완충하는 역할을 하는 막으로서, 50Å 내지 100Å 정도의 두께를 갖는 것이 바람직하다. 상기 게이트 폴리 산화막은 산소를 주입하여 800℃ 내지 900℃ 정도의 온도에서 형성된 산화막이다.
상기 실리콘 질화막은 100Å 내지 500Å 정도의 두께를 갖는 것이 바람직하다.
상기 산화막은 SiCl4및 O2가스를 사용하여 600℃ 내지 800℃ 정도의 온도에서 형성된 산화막이다. 상기 산화막은 유전율이 3.9 정도인 중온 산화막 또는 고온 산화막으로서 100Å 내지 500Å 정도의 두께를 갖는 것이 바람직하다.
상기 최외각 스페이서는 실리콘 질화막 또는 실리콘 산화 질화막으로 이루어지는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 먼저, (a) 반도체 기판 상에 게이트 산화막, 게이트 도전막 및 캡핑 절연막을 구비한 게이트 전극을 형성한다. (b) 상기 게이트 전극의 게이트 산화막 및 게이트 도전막의 양 측벽 및 상기 게이트 전극에 인접한 반도체 기판에 게이트 폴리 산화막을 형성한다. (c) 상기 반도체 기판 상에 단차를 따라 정합적으로 실리콘 질화막을 형성한다. (d) 상기 실리콘 질화막 상에 단차를 따라 정합적으로 산화막을 증착한다. (e) 상기 산화막 상에 단차를 따라 정합적으로 스페이서용 절연막을 증착한 후, 상기 스페이서용 절연막을 이방성 식각하여 최외각 스페이서를 형성한다. (f) 상기 반도체 기판 전면에 제1 층간절연막을 형성한다. (g) 사진 식각 공정을 이용하여 패드가 형성될 영역을 정의하는 포토레지스트 패턴을 형성한다. (h) 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 층간절연막을 식각한다. (i) 상기 포토레지스트 패턴을 제거한다. (j) 상기 게이트 전극 사이의 상기 반도체 기판 상부에 형성되어 있는 상기 실리콘 질화막 및 상기 게이트 폴리 산화막을 제거한다.
상기 (b) 단계 후 상기 (c) 단계 전에, 상기 반도체 기판 상에 저농도의 불순물을 이온주입하는 단계를 더 포함할 수 있다.
상기 (e) 단계 후 상기 (f) 단계 전에, 상기 반도체 기판 상에 고농도의 불순물을 이온주입하는 단계를 더 포함할 수 있다.
상기 (j) 단계 후, 상기 반도체 기판 상에 도전막을 증착하고, 화학기계적 연마하여 패드를 형성하는 단계 및 상기 패드가 형성되어 있는 상기 반도체 기판 상에 제2 층간절연막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 폴리 산화막은 산소를 주입하여 800℃ 내지 900℃ 정도의 온도에서 형성하는 것이 바람직하다. 상기 게이트 폴리 산화막은 상기 실리콘 질화막과 상기 반도체 기판 사이의 접촉을 완충하는 역할을 하는 막으로서, 50Å 내지 100Å 정도의 두께로 형성하는 것이 바람직하다.
상기 실리콘 질화막은 100Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다.
상기 산화막은 SiCl4및 O2가스를 사용하여 600℃ 내지 800℃ 정도의 온도에서 형성하는 것이 바람직하다. 상기 산화막은 유전율이 3.9 정도인 중온 산화막 또는 고온 산화막으로 100Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다.
상기 스페이서용 절연막은 실리콘 산화 질화막 또는 실리콘 질화막인 것이 바람직하다.
상기 (e) 단계의 식각은 상기 산화막이 노출될 때까지 수행한다.
상기 (e) 단계의 식각은 20mT 내지 100mT 정도의 압력, 20℃ 내지 60℃ 정도의 온도에서 400W 내지 800W 정도의 소스 파워로 실시하는 것이 바람직하다.
상기 제1 층간절연막은 HDP막, BPSG막, USG막, PE-TEOS막 또는 SOG막인 것이 바람직하다.
상기 (h) 단계의 식각은 상기 게이트 전극 사이의 상기 반도체 기판 상부의 상기 실리콘 질화막이 노출될 때까지 수행한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야의 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 본 발명의 범위를 한정하는 것으로 해석되어져서는 아니된다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 9는 본 발명의 바람직한 실시예에 따른 다중막으로 이루어진 스페이서(이하, '다중막 스페이서'라 칭함)를 갖는 반도체 소자를 도시한 단면도이다.
도 9를 참조하면, 본 발명의 바람직한 실시예에 따른 다중막 스페이서를 갖는 반도체 소자는 게이트 전극(108)의 측벽에 실리콘 질화막(110b), 산화막(112a) 및 최외각 스페이서(114a)로 이루어진 다중막 스페이서를 갖는다. 이하에서 본 발명의 바람직한 실시예에 따른 다중막 스페이서를 갖는 반도체 소자의 구조를 설명하기로 한다.
반도체 기판(100) 상에 순차적으로 형성된 게이트 산화막(105), 게이트 도전막(106) 및 캡핑 절연막(107)으로 이루어진 게이트 전극(108)이 구비되어 있다. 반도체 기판(100)에는 필드 영역(102)이 형성되어 있다. 필드 영역(102)은 얕은 트렌치 소자분리막(Shallow Trench Isolation) 또는 국부적 산화막(LOCOS)일 수 있다. 게이트 도전막(106)은 폴리실리콘층과 실리사이드층으로 형성된 막일 수 있다. 캡핑 절연막(107)은 실리콘 질화막으로 형성된 막일 수 있다.
게이트 도전막(106) 및 게이트 산화막(105)의 양측벽에는 게이트 폴리 산화막(109a)이 형성되어 있다. 또한, 게이트 폴리 산화막(109a)은 반도체 기판(100)의 소정 부분과 접하고 있다. 게이트 폴리 산화막(109a)은 실리콘 질화막(110b)과 반도체 기판(100) 사이의 접촉을 완충하는 역할을 하는 막으로서, 50Å 내지 100Å 정도의 두께를 갖는 것이 바람직하다. 게이트 폴리 산화막(109a)은 산소를 주입하여 800℃ 내지 900℃ 정도의 온도에서 형성된 산화막이다.
실리콘 질화막(110b)은 캡핑 절연막(107)의 측벽 및 게이트 폴리 산화막(109a)과 접하면서 형성되어 있다. 실리콘 질화막(110b)은 100Å 내지 500Å 정도의 두께를 갖는 것이 바람직하다.
산화막(112a)은 실리콘 질화막(110b)과 접하면서 형성되어 있다. 즉, 산화막은 실리콘 질화막(110b)과 최외각 스페이서(114a) 사이에 형성되어 있다. 산화막(112a)은 SiCl4및 O2가스를 사용하여 600℃ 내지 800℃ 정도의 온도에서 형성된 산화막이다. 산화막(112a)은 유전율이 3.9 정도인 중온 산화막(Middle Temperature Oxide) 또는 고온 산화막(High Temperature Oxide)으로서 100Å 내지 500Å 정도의 두께를 갖는 것이 바람직하다.
최외각 스페이서(114a)는 산화막(112a)과 접하면서 형성되어 있다. 최외각 스페이서(114a)는 실리콘 질화막 또는 실리콘 산화 질화막인 것이 바람직하다.
상기 다중막 스페이서가 구비된 게이트 전극(108)과 게이트 전극(108) 사이의 공간에는 패드(118)가 형성되어 있다. 패드(108) 및 다중막 스페이서가 구비된 게이트 전극(108) 상에는 층간절연막(120)이 형성되어 있다.
도 10 내지 도 16은 본 발명의 바람직한 실시예에 따른 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법을 공정순서에 따라 도시한 단면도들이다.
도 10을 참조하면, 반도체 기판(100)에 필드 영역(102)을 형성하여 활성 영역을 정의한다. 필드 영역(102)은 얕은 트렌치 소자분리막 또는 국부적 산화막일 수 있다. 활성 영역은 소오스 및 드레인이 형성될 영역(104) 및 게이트 전극(108)이 형성될 영역을 말한다.
이어서, 반도체 기판(100) 상에 통상의 방법으로 게이트 전극(108)을 형성한다. 예를 들면, 먼저 반도체 기판(100) 상에 게이트 산화막을 성장시킨 후, 게이트 산화막 상에 게이트 도전막 및 캡핑 절연막을 증착한다. 이어서, 사진 식각 공정을 이용하여 게이트 전극(108)을 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 상기 캡핑 절연막, 상기 게이트 도전막 및 상기 게이트 산화막을 순차적으로 식각하고, 상기 포토레지스트 패턴을 제거하여 게이트 전극(108)을 형성한다. 게이트 전극(108)은 게이트 산화막(105), 게이트 도전막(106) 및 캡핑 절연막(107)으로 이루어진 구조를 갖는다. 게이트 도전막(106)은 폴리실리콘층 및 실리사이드층으로 형성하는 것이 바람직하다. 캡핑 절연막(107)은 실리콘 질화막으로 형성하는 것이 바람직하다.
이어서, 게이트 도전막(106)과 게이트 산화막(105)의 측벽 및 반도체 기판(100)의 상부에 게이트 폴리 산화막(Gate Poly Oxide)(109)을 성장시킨다. 게이트 폴리 산화막(109)은 반도체 기판(100)과 다음에 기술될 실리콘 질화막의 직접적인 접촉을 막기 위해 형성하는 층이다. 즉, 실리콘 질화막은 반도체 기판(100)과의 접촉력이 낮기 때문에 이를 완충하는 역할을 하는 게이트 폴리 산화막(109)을 형성하는 것이다. 캡핑 절연막(107)이 실리콘 질화막으로 이루어진 경우, 캡핑 절연막(107)의 측벽 및 상부에는 게이트 폴리 산화막(109)이 성장되지 않는다. 즉, 게이트 폴리 산화막(109)은 게이트 도전막(106)과 게이트 산화막(105)의 측벽 및 반도체 기판(100) 상에 형성되게 된다. 게이트 폴리 산화막(109)은 산소를 주입하여 800℃ 내지 900℃ 정도의 온도, 바람직하게는 850℃ 정도의 온도에서 형성한다. 게이트 폴리 산화막(109)은 50 내지 100Å 정도의 두께로 형성하는 것이 바람직하다.
다음에, 게이트 전극(108)을 마스크로 하여 소오스 및 드레인 영역(104)에 저농도의 불순물을 이온주입한다. 이때, 게이트 폴리 산화막(109)은 불순물의 이온주입에 대한 버퍼층의 역할을 한다. 주입되는 불순물은 PMOS의 경우에는 보론(B)과 같은 3가의 불순물들이고, NMOS의 경우에는 비소(As)와 같은 5가의 불순물들이다.
도 11을 참조하면, 게이트 폴리 산화막(109)이 형성되어 있는 반도체 기판(100) 상에 단차를 따라 실리콘 질화막(110)을 형성한다. 실리콘 질화막(110)은 100Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다. 실리콘 질화막(110)은 자기정렬콘택 식각시 식각저지층으로 사용되며, 게이트 산화막(105)으로 탄소(Carbon)가 침투하는 것을 방지하는 저지층(blocking layer)의 역할을 할 수 있다.
이어서, 실리콘 질화막(110) 상에 단차를 따라 산화막(112)을 형성한다. 산화막(112)은 SiCl4및 O2가스를 사용하여 600℃ 내지 800℃ 정도의 온도에서 형성하는 것이 바람직하다. 산화막(112)은 중온 산화막(Middle Temperature Oxide) 또는 고온 산화막(High Temperature Oxide)으로 100Å 내지 500Å 정도의 두께로 형성하는 것이 바람직하다. 산화막(112)은 최외각 스페이서 형성을 위한 식각시 식각저지층의 역할을 할 뿐만 아니라, 게이트 전극(108)과 패드 사이의 기생 커패시턴스도 감소시키는 역할을 한다. 일반적으로 실리콘 질화막의 유전율은 7.5 정도이고, 산화막의 유전율은 3.9 정도이므로 스페이서가 실리콘 질화막만으로 이루어진단일막 스페이서 구조를 갖는 종래의 소자에 비하여 본 발명은 게이트 전극(108)과 패드 사이의 기생 커패시턴스를 1/2 정도로 감소시킬 수 있다.
도 12를 참조하면, 산화막(112) 상에 스페이서용 절연막을 증착한 후, 이방성 식각하여 게이트 전극(108)의 측벽에 최외각 스페이서(114)를 형성한다. 상기 스페이서용 절연막의 이방성 식각은 산화막(112)이 노출될 때까지 진행한다. 식각 가스는 산화막에 대한 스페이서용 절연막의 식각선택비가 10 이상, 예컨대 산화막(112)에 대한 스페이서용 절연막의 식각선택비가 12 정도인 C-F계 가스를 사용하는 것이 바람직하다. 상기 C-F계 가스는 CHF3가스를 사용하는 것이 바람직하다. 이때, 반응 가스로서 산소(O2)를 사용하며, 분위기 가스로는 아르곤(Ar)과 같은 불활성 가스를 사용하는 것이 바람직하다. 상기 식각은 20mT 내지 100mT 정도의 압력, 더욱 바람직하게는 50mT 정도의 압력, 20℃ 내지 60℃ 정도의 온도, 더욱 바람직하게는 40℃ 정도의 온도, 400W 내지 800W 정도의 소스 파워, 더욱 바람직하게는 600W 정도의 소스 파워로 실시하는 것이 바람직하다. 상기 스페이서용 절연막은 실리콘 질화막(Si3N4) 또는 실리콘 산화 질화막(SiON)인 것이 바람직하다. 2중막 스페이서를 갖는 종래의 반도체 소자의 경우, 코아 또는 주변 영역에서 최외각 스페이서 형성을 위한 식각시 과식각으로 인해 반도체 기판, 즉 실리콘(Si)의 리세스가 발생하였으나, 본 발명의 바람직한 실시예에서는 산화막(112) 하부에 실리콘 질화막(110) 및 게이트 폴리 산화막(109)이 형성되어 있어 버퍼층으로 작용하기 때문에 이러한 현상이 발생하지 않으며, 따라서 리프레쉬 특성이 개선된다.
이어서, 소오스 및 드레인 영역(104)에 고농도의 불순물을 이온주입하여 소오스 및 드레인을 형성한다. 따라서, 소오스 및 드레인 영역(104)은 LDD(Lightly Doped Drain) 구조, 즉 게이트 전극(108)의 근처는 저농도로 도핑되고 게이트 전극(108) 사이의 영역은 고농도로 도핑된 구조를 갖게 된다. 주입되는 불순물은 PMOS의 경우에는 보론(B)과 같은 3가의 불순물들이고, NMOS의 경우에는 비소(As)와 같은 5가의 불순물들이다.
도 13을 참조하면, 반도체 기판(100) 상에 제1 층간절연막(116)을 증착한 후, 화학기계적 연마하여 평탄화한다. 제1 층간절연막(116)은 HDP(High Density Plasma)막, BPSG(Boro Phosphorus Silicate Glass)막, USG(Undoped Silicate Glass)막, PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막 또는 SOG(Spin On Glass)막으로 형성하는 것이 바람직하다.
도 14를 참조하면, 자기정렬콘택 형성을 위하여, 즉 패드가 형성되는 영역을 형성하기 위하여 사진 식각 공정을 이용하여 패드가 형성될 영역을 정의하는 포토레지스트 패턴(미도시)을 형성한다. 이어서, 패드가 형성되는 영역을 형성하기 위하여 상기 포토레지스트 패턴을 마스크로 제1 층간절연막(116)을 식각한다. 상기 제1 층간절연막(116)의 식각은 실리콘 질화막에 대한 제1 층간절연막(116)의 식각선택비가 10 이상, 예컨대 실리콘 질화막에 대한 제1 층간절연막(116)의 식각선택비가 15 정도인 식각 가스를 사용하는 것이 바람직하다. 상기 식각 가스는 C-F계 가스, 예컨대 CF4, C5F8, C4F8가스 등을 사용하는 것이 바람직하다. 상기 제1 층간절연막(116)의 식각은 소오스 및 드레인 영역(104) 상부의 실리콘 질화막(110a)이 노출될 때까지 진행한다. 따라서, 산화막(112)은 최외각 스페이서(114a)에 의해 보호되는 부분을 제외하고는 상기 식각 공정 동안에 제거되게 된다. 즉, 게이트 전극(108) 상부의 산화막(112) 및 최외각 스페이서(114a)에 의해 보호되지 않는 소오스 및 드레인 영역(114) 상부의 산화막(112a)은 상기 식각 공정 동안에 제거되게 된다. 또한, 게이트 전극(108) 상부의 실리콘 질화막(110)도 제1 층간절연막(116) 식각시 함께 제거되게 된다. 캡핑 절연막(107)도 소정의 두께만큼 식각되어 리세스되게 된다. 다음에, 상기 포토레지스트 패턴을 통상의 방법, 예컨대 애슁(ashing) 공정을 이용하여 제거한다.
도 15를 참조하면, 게이트 전극(108) 사이의 반도체 기판(100) 상부의 실리콘 질화막(110a) 및 게이트 폴리 산화막(109)을 제거한다. 게이트 전극(108) 사이의 반도체 기판(100) 상부의 실리콘 질화막(110a) 및 게이트 폴리 산화막(109)을 제거하는 이유는 소오스 및 드레인과 전기적으로 연결되는 패드를 형성하기 위함이다.
도 16을 참조하면, 반도체 기판(100) 상에 도전막을 증착하여 게이트 전극(108) 사이를 완전히 도전막으로 채운 후, 화학기계적 연마하여 패드(118)를 형성한다. 패드(118)는 폴리실리콘막으로 형성하는 것이 바람직하다.
이어서, 패드(118)가 형성되어 있는 반도체 기판(100) 상에 제2 층간절연막(120)을 형성한다(도 9 참조). 제2 층간절연막(120)은 스텝 커버리지(step coverage) 특성이 우수한 절연막, 예컨대 PE-TEOS막으로 형성하는 것이 바람직하다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 많은 변형이 가능함은 명백하다.
본 발명에 의한 다중막 스페이서를 갖는 반도체 소자 및 그 제조방법에 의하면, 첫째, 게이트 전극을 형성한 후 실리콘 질화막을 형성하여 줌으로써, 제2 층간절연막으로부터 산화막을 통해 게이트 산화막으로 탄소가 침투하던 종래의 문제점을 개선할 수 있다. 또한 최외각 스페이서 형성을 위한 식각시 코아 또는 주변 영역에서 실리콘 리세스가 발생하던 종래의 문제점도 개선할 수 있다. 둘째, 최외각 스페이서 형성을 위한 식각의 식각저지층으로 사용되는 산화막을 형성하여 줌으로써 게이트 전극과 패드 사이의 기생 커패시턴스를 줄일 수 있다. 셋째, 종래의 2중막 스페이서을 갖는 반도체 소자에서는 식각저지층을 형성하기 위해 최외각 스페이서를 형성한 후 고온에서 제2 게이트 폴리 산화막을 성장시키므로, 최외각 스페이서 하부의 산화막을 통해 게이트 산화막으로 산소가 침투할 수 있었다. 따라서, 게이트 산화막의 두께가 변화하고, 이로 인해 문턱 전압의 변화가 발생하였다. 그러나, 본 발명에서는 최외각 스페이서를 형성한 후에 식각저지층을 형성할 필요가 없고, 따라서 제2 게이트 폴리 산화막을 성장시킬 필요가 없으므로 문턱 전압이 변화하는 등의 상기와 같은 문제점도 발생하지 않는다. 넷째, 본 발명은 최외각 스페이서를 형성한 후에 식각저지층을 형성할 필요가 없고, 따라서 제2 게이트 폴리 산화막을 성장시킬 필요가 없다. 따라서, 제2 게이트 폴리 산화막의 고온에서의 성장에의해 소오스 및 드레인 영역에 고농도로 도핑된 불순물들이 측방향으로 확산함으로써 채널 길이가 감소하던 종래의 문제점을 억제할 수 있다.

Claims (25)

  1. 반도체 기판 상에 형성된 게이트 산화막, 게이트 도전막 및 캡핑 절연막을 구비한 게이트 전극;
    상기 게이트 전극의 게이트 산화막 및 게이트 도전막의 양측벽 및 상기 게이트 전극에 인접한 반도체 기판의 일부에 접하는 게이트 폴리 산화막;
    상기 게이트 전극의 캡핑 절연막의 양 측벽 및 상기 게이트 폴리 산화막과 접하는 실리콘 질화막;
    상기 실리콘 질화막과 접하는 산화막; 및
    상기 산화막과 접하는 최외각 스페이서를 포함하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 다중막 스페이서가 구비된 게이트 전극 사이의 공간에 형성되고, 상기 반도체 기판과 접하는 패드; 및
    상기 패드 및 상기 다중막 스페이서가 구비된 상기 게이트 전극 상에 형성된 층간절연막을 더 포함하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 게이트 폴리 산화막은 상기 실리콘 질화막과 상기 반도체 기판 사이의 접촉을 완충하는 역할을 하는 막으로서, 두께가 50Å 내지 100Å 사이인 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 게이트 폴리 산화막은 800℃ 내지 900℃ 사이의 온도에서 산소를 주입하여 형성된 산화막임을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자.
  5. 제1항에 있어서, 상기 실리콘 질화막은 두께가 100Å 내지 500Å 사이인 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자.
  6. 제1항에 있어서, 상기 산화막은 SiCl4및 O2가스를 사용하여 600℃ 내지 800℃ 사이의 온도에서 형성된 산화막임을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자.
  7. 제1항에 있어서, 상기 산화막은 중온 산화막 또는 고온 산화막으로서 두께가 100Å 내지 500Å사이인 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자.
  8. 제1항에 있어서, 상기 최외각 스페이서는 실리콘 질화막 또는 실리콘 산화질화막으로 이루어진 것임을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자.
  9. (a) 반도체 기판 상에 게이트 산화막, 게이트 도전막 및 캡핑 절연막을 구비한 게이트 전극을 형성하는 단계;
    (b) 상기 게이트 전극의 게이트 산화막 및 게이트 도전막의 양 측벽 및 상기 게이트 전극에 인접한 반도체 기판의 일부 상에 게이트 폴리 산화막을 형성하는 단계;
    (c) 상기 반도체 기판 상에 단차를 따라 실리콘 질화막을 정합적으로 형성하는 단계;
    (d) 상기 실리콘 질화막 상에 단차를 따라 정합적으로 산화막을 증착하는 단계;
    (e) 상기 산화막 상에 단차를 따라 정합적으로 스페이서용 절연막을 증착한 후, 상기 스페이서용 절연막을 이방성 식각하여 최외각 스페이서를 형성하는 단계;
    (f) 상기 반도체 기판 전면에 제1 층간절연막을 형성하는 단계;
    (g) 사진 식각 공정을 이용하여 패드가 형성될 영역을 정의하는 포토레지스트 패턴을 형성하는 단계;
    (h) 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 층간절연막을 식각하는 단계;
    (i) 상기 포토레지스트 패턴을 제거하는 단계; 및
    (j) 상기 게이트 전극 사이의 상기 반도체 기판 상부에 형성되어 있는 상기 실리콘 질화막 및 상기 게이트 폴리 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  10. 제9항에 있어서, (b) 단계 후 (c) 단계 전에, 상기 반도체 기판 상에 저농도의 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  11. 제9항에 있어서, (e) 단계 후 (f) 단계 전에, 상기 반도체 기판 상에 고농도의 불순물을 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  12. 제9항에 있어서, (j) 단계 후,
    상기 반도체 기판 상에 도전막을 증착하고, 화학기계적 연마하여 패드를 형성하는 단계; 및
    상기 패드가 형성되어 있는 상기 반도체 기판 상에 제2 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  13. 제9항에 있어서, 상기 게이트 폴리 산화막은 800℃ 내지 900℃ 사이의 온도에서 산소를 주입하여 형성하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  14. 제9항에 있어서, 상기 게이트 폴리 산화막은 상기 실리콘 질화막과 상기 반도체 기판 사이의 접촉을 완충하는 역할을 하는 막으로서, 50Å 내지 100Å의 두께로 형성하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  15. 제9항에 있어서, 상기 실리콘 질화막은 100Å 내지 500Å의 두께로 형성하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  16. 제9항에 있어서, 상기 산화막은 SiCl4및 O2가스를 사용하여 600℃ 내지 800℃ 사이의 온도에서 형성하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  17. 제9항에 있어서, 상기 산화막은 중온 산화막 또는 고온 산화막으로 100Å 내지 500Å의 두께로 형성하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  18. 제9항에 있어서, 상기 스페이서용 절연막은 산화막 또는 실리콘 산화 질화막인 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  19. 제9항에 있어서, (e) 단계의 식각은 상기 산화막이 노출될 때까지 수행하는것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  20. 삭제
  21. 제9항에 있어서, (e) 단계의 식각은 20mT 내지 100mT 사이의 압력, 20℃ 내지 60℃ 정도의 온도에서 400W 내지 800W의 소스 파워로 실시하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  22. 삭제
  23. 제9항에 있어서, 상기 제1 층간절연막은 HDP막, BPSG막, USG막, PE-TEOS막 또는 SOG막인 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  24. 제9항에 있어서, (h) 단계의 식각은 상기 게이트 전극 사이의 상기 반도체 기판 상부의 상기 실리콘 질화막이 노출될 때까지 수행하는 것을 특징으로 하는 다중막으로 이루어진 스페이서를 갖는 반도체 소자의 제조방법.
  25. 삭제
KR10-2001-0006983A 2001-02-13 2001-02-13 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법 KR100385955B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2001-0006983A KR100385955B1 (ko) 2001-02-13 2001-02-13 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법
US09/994,154 US6699793B2 (en) 2001-02-13 2001-11-26 Semiconductor device having multi-layered spacer and method of manufacturing the same
JP2001398556A JP2002252232A (ja) 2001-02-13 2001-12-27 多重膜よりなるスぺーサを有する半導体素子及びその製造方法
US10/706,461 US20040094796A1 (en) 2001-02-13 2003-11-12 Semiconductor device having multi-layered spacer and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0006983A KR100385955B1 (ko) 2001-02-13 2001-02-13 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법

Publications (2)

Publication Number Publication Date
KR20020066668A KR20020066668A (ko) 2002-08-21
KR100385955B1 true KR100385955B1 (ko) 2003-06-02

Family

ID=19705676

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0006983A KR100385955B1 (ko) 2001-02-13 2001-02-13 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법

Country Status (3)

Country Link
US (2) US6699793B2 (ko)
JP (1) JP2002252232A (ko)
KR (1) KR100385955B1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3976577B2 (ja) * 2002-02-01 2007-09-19 エルピーダメモリ株式会社 ゲート電極の製造方法
US6927135B2 (en) * 2002-12-18 2005-08-09 Micron Technology, Inc. Methods of fabricating multiple sets of field effect transistors
KR100958618B1 (ko) * 2002-12-31 2010-05-20 동부일렉트로닉스 주식회사 반도체 장치의 제조 방법
KR100506823B1 (ko) * 2003-11-24 2005-08-10 삼성전자주식회사 반도체 장치의 제조 방법
KR100652791B1 (ko) * 2003-12-18 2006-11-30 주식회사 하이닉스반도체 반도체소자 제조 방법
JP2006032541A (ja) * 2004-07-14 2006-02-02 Renesas Technology Corp 半導体装置
US20070090409A1 (en) * 2005-10-26 2007-04-26 Promos Technologies Inc. Semiconductor device comprising an undoped oxide barrier
JP4772456B2 (ja) * 2005-11-04 2011-09-14 東京エレクトロン株式会社 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びコンピュータ記憶媒体
KR100948294B1 (ko) * 2007-10-12 2010-03-17 주식회사 동부하이텍 반도체 소자의 제조방법
US7981801B2 (en) * 2008-09-12 2011-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. Chemical mechanical polishing (CMP) method for gate last process
US9041061B2 (en) 2013-07-25 2015-05-26 International Business Machines Corporation III-V device with overlapped extension regions using replacement gate
KR102423765B1 (ko) * 2015-08-26 2022-07-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
CN107195550B (zh) 2017-06-30 2019-05-28 长鑫存储技术有限公司 一种半导体器件结构及其制备方法
WO2020000315A1 (en) 2018-06-28 2020-01-02 Yangtze Memory Technologies Co., Ltd. Method of forming staircase structures for three-dimensional memory device double-sided routing
CN109075172B (zh) 2018-06-28 2019-09-03 长江存储科技有限责任公司 用于三维存储器件双侧布线的阶梯结构
CN112542464B (zh) * 2020-12-09 2023-07-04 长江存储科技有限责任公司 一种三维存储器的制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171732A (ja) * 1989-11-30 1991-07-25 Seiko Epson Corp 半導体装置
KR960035923A (ko) * 1995-03-22 1996-10-28 김주용 반도체 소자의 제조방법
KR19980053143A (ko) * 1996-12-26 1998-09-25 문정환 반도체 메모리 소자 및 그 제조방법
KR19990036541A (ko) * 1997-06-27 1999-05-25 모리 가즈히로 반도체 장치 및 그 제조방법
JP2000156502A (ja) * 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5817562A (en) * 1997-01-24 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)
JP2000260953A (ja) * 1998-11-10 2000-09-22 Texas Instr Inc <Ti> ソースとドレイン端子用の拡大されたコンタクト領域を有するゲートデバイス及びその製造方法
JP2000156497A (ja) * 1998-11-20 2000-06-06 Toshiba Corp 半導体装置の製造方法
US6071826A (en) 1999-02-12 2000-06-06 Taiwan Semiconductor Manufacturing Company Method of manufacturing CMOS image sensor leakage free with double layer spacer
TW411591B (en) * 1999-03-05 2000-11-11 Mosel Vitelic Inc Method of manufacturing silicon oxide/silicon nitride composite alternate structure in integrated circuits
US6040223A (en) 1999-08-13 2000-03-21 Taiwan Semiconductor Manufacturing Company Method for making improved polysilicon FET gate electrodes having composite sidewall spacers using a trapezoidal-shaped insulating layer for more reliable integrated circuits
JP3930256B2 (ja) * 2001-02-07 2007-06-13 スパンション エルエルシー 半導体装置及びその製造方法
US6429068B1 (en) * 2001-07-02 2002-08-06 International Business Machines Corporation Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03171732A (ja) * 1989-11-30 1991-07-25 Seiko Epson Corp 半導体装置
KR960035923A (ko) * 1995-03-22 1996-10-28 김주용 반도체 소자의 제조방법
KR100187680B1 (ko) * 1995-03-22 1999-06-01 김영환 반도체 소자의 제조방법
KR19980053143A (ko) * 1996-12-26 1998-09-25 문정환 반도체 메모리 소자 및 그 제조방법
KR19990036541A (ko) * 1997-06-27 1999-05-25 모리 가즈히로 반도체 장치 및 그 제조방법
JP2000156502A (ja) * 1998-09-21 2000-06-06 Texas Instr Inc <Ti> 集積回路及び方法

Also Published As

Publication number Publication date
US6699793B2 (en) 2004-03-02
US20040094796A1 (en) 2004-05-20
US20020110966A1 (en) 2002-08-15
JP2002252232A (ja) 2002-09-06
KR20020066668A (ko) 2002-08-21

Similar Documents

Publication Publication Date Title
KR100385955B1 (ko) 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법
US20040058522A1 (en) Integrated circuit devices formed through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region
US6972223B2 (en) Use of atomic oxygen process for improved barrier layer
KR100437011B1 (ko) 금속실리사이드막을 갖는 반도체 소자의 형성방법
US6699746B2 (en) Method for manufacturing semiconductor device
KR20030011485A (ko) 디램 반도체 소자의 제조방법
KR100426811B1 (ko) 셀프얼라인 콘택을 갖는 반도체 소자 및 그의 제조방법
KR20000013397A (ko) 트렌치 격리 형성 방법
US6211021B1 (en) Method for forming a borderless contact
KR20010019012A (ko) 반도체 장치용 자기 정렬 콘택 패드 형성 방법
KR20030001827A (ko) 이중 게이트 산화막을 갖는 반도체 소자의 제조방법
KR20050007637A (ko) 반도체 소자의 트랜지스터 제조방법
US7279741B2 (en) Semiconductor device with increased effective channel length and method of manufacturing the same
JPH06104399A (ja) 半導体記憶装置
KR100481987B1 (ko) 반도체 소자의 ｍｏｓ 커패시터 형성 방법
KR20050052027A (ko) 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR100811248B1 (ko) 반도체 소자의 제조 방법
KR100603587B1 (ko) 반도체소자의 콘택 형성 방법
KR20040003900A (ko) 반도체 소자의 제조 방법
KR100469333B1 (ko) 반도체 소자의 제조 방법
KR20040036801A (ko) 반도체 소자 및 그 제조 방법
KR20010068540A (ko) 반도체 메모리 장치의 콘택 패드 형성 방법
KR20040070793A (ko) 반도체 소자의 모스전계효과 트랜지스터의 제조방법
KR20030008332A (ko) 반도체 소자의 제조 방법
KR20030085628A (ko) 반도체 씨모스 로직 디바이스의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110429

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee